JP2010050136A - Semiconductor device - Google Patents

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Hideki Hatakeyama
英樹 畠山
Takuya Aizawa
卓也 相沢
Satoru Nakao
知 中尾
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device reducing fluctuation in characteristics of an inductor in flip-chip bonding. <P>SOLUTION: The semiconductor device 10 mounted on a printed board 11 by flip-chip mounting through solder bumps 9 and the like is provided with a semiconductor substrate 1, the inductor 4 arranged with a first insulating resin layer 3 set between the semiconductor substrate 1 and itself, and a shield 6 arranged above the inductor 4 with a second insulating resin layer 5 set between the inductor 4 and itself. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、再配線によりインダクタが形成された半導体装置に関する。   The present invention relates to a semiconductor device in which an inductor is formed by rewiring.

近年の情報通信市場の急速な発展により、無線通信機器に搭載される高周波回路に対し、小型化・低コスト化が強く求められている。一方、シリコン（Ｓｉ）基板におけるＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）技術の微細化によりトランジスタの高周波特性が向上したことにより、高周波回路の分野において、トランジスタ等の能動素子と、インダクタ等の受動素子をＳｉ基板上に形成し、１つのチップに集積したＩＣの開発が進んでいる。   Due to the rapid development of the information communication market in recent years, there is a strong demand for miniaturization and cost reduction of high-frequency circuits mounted on wireless communication devices. On the other hand, the miniaturization of CMOS (Complementary Metal Oxide Semiconductor) technology on a silicon (Si) substrate has improved the high-frequency characteristics of transistors, so that active elements such as transistors and passive elements such as inductors can be used in the field of high-frequency circuits. Development of an IC formed on a substrate and integrated on one chip is in progress.

しかし、半導体プロセスによりＳｉ基板上に形成したインダクタは、一般に配線厚の薄いアルミニウム（Ａｌ）配線を用いるため抵抗（電気抵抗）が大きい。また、インダクタとＳｉ基板との距離が近いため、Ｓｉ基板に誘起される渦電流による基板損失が大きい。このような理由により、従来の半導体プロセスでは、トランジスタと同一のＳｉ基板上に集積可能な、高性能なインダクタは実現できていなかった。   However, an inductor formed on a Si substrate by a semiconductor process generally has a large resistance (electric resistance) because an aluminum (Al) wiring having a thin wiring thickness is used. Further, since the distance between the inductor and the Si substrate is short, the substrate loss due to the eddy current induced in the Si substrate is large. For these reasons, the conventional semiconductor process has not realized a high-performance inductor that can be integrated on the same Si substrate as the transistor.

Ｓｉ基板上のＩＣとともに集積可能で、高性能なインダクタとして、ウエハレベルパッケージ（Ｗａｆｅｒ Ｌｅｖｅｌ Ｐａｃｋａｇｅ。以下ＷＬＰと記述する。）の再配線を用いてインダクタを形成する技術が提案されている（例えば特許文献１）。ＷＬＰの再配線により形成されるインダクタは、厚い配線厚の銅（Ｃｕ）配線を用いるため抵抗が小さい。また、絶縁樹脂の上に形成することから、インダクタとＳｉ基板との距離が遠くなるため、基板損失が小さい。このような理由により、ＷＬＰの再配線により形成されるインダクタは、従来の半導体プロセスにより形成されたインダクタに比べ、高性能となる。
特許第３５４０７２９号公報 As a high-performance inductor that can be integrated with an IC on a Si substrate, a technique for forming an inductor using rewiring of a wafer level package (hereinafter referred to as WLP) has been proposed (for example, a patent). Reference 1). An inductor formed by rewiring of WLP has a small resistance because it uses a copper (Cu) wiring having a thick wiring thickness. In addition, since it is formed on the insulating resin, the distance between the inductor and the Si substrate is increased, so that the substrate loss is small. For these reasons, an inductor formed by WLP rewiring has higher performance than an inductor formed by a conventional semiconductor process.
Japanese Patent No. 3540729

ＷＬＰは半導体パッケージの一種であり、半導体基板上に作製されたＩＣの入出力端子は、再配線によりグリッドアレイ状に配置されたはんだバンプに接続される。ＷＬＰをプリント基板等に実装する際には、はんだバンプ面をフェイスダウンにし、フリップチップ接合する。   WLP is a kind of semiconductor package, and input / output terminals of an IC fabricated on a semiconductor substrate are connected to solder bumps arranged in a grid array by rewiring. When mounting WLP on a printed circuit board or the like, the solder bump surface is face-down and flip chip bonding is performed.

従来のＷＬＰの再配線により形成されたインダクタは、ＩＣチップをプリント基板上にフリップチップ実装したとき、ＩＣチップの直下に位置するプリント基板上の配線と電磁気的に干渉するため、インダクタの特性が変化してＩＣの特性が設計値からずれてしまうという問題があった。   Inductors formed by rewiring of conventional WLP electromagnetically interfere with the wiring on the printed circuit board located immediately below the IC chip when the IC chip is flip-chip mounted on the printed circuit board. There is a problem that the characteristics of the IC change and the characteristics of the IC deviate from the design values.

本発明は、上記事情に鑑みてなされたものであり、外部からの影響によるインダクタの特性変化を抑制することが可能な半導体装置を提供することを課題とする。   The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a semiconductor device capable of suppressing a change in characteristics of an inductor due to an external influence.

前記課題を解決するため、本発明は、半導体基板と、前記半導体基板との間に第１の絶縁樹脂層を介して設けられたインダクタと、前記インダクタとの間に第２の絶縁樹脂層を介して前記インダクタの上部に設けられたシールドとを備えることを特徴とする半導体装置を提供する。
前記シールドには、前記インダクタの配線と直交する方向にスリットが形成されていることが好ましい。
前記シールドは、前記インダクタと重なる方向から見て、前記インダクタを囲むように配された周回部と、前記周回部から内側に延設された複数の支線部とから構成されていることが好ましい。
前記支線部の内側の端は開放端であることが好ましい。
前記シールドは、前記半導体基板のグラウンド端子に電気的に接続され、グラウンド電位に保持されていることが好ましい。 In order to solve the above problems, the present invention provides a semiconductor substrate, an inductor provided between the semiconductor substrate via a first insulating resin layer, and a second insulating resin layer between the inductors. And a shield provided on an upper portion of the inductor.
It is preferable that a slit is formed in the shield in a direction perpendicular to the wiring of the inductor.
It is preferable that the shield is composed of a winding portion arranged so as to surround the inductor and a plurality of branch portions extending inward from the winding portion when viewed from the direction overlapping the inductor.
The inner end of the branch line portion is preferably an open end.
The shield is preferably electrically connected to a ground terminal of the semiconductor substrate and held at a ground potential.

本発明によれば、半導体基板の上部に再配線としてインダクタが形成された半導体装置において、インダクタの上部に設けられたシールドにより、外部からの影響が抑制されるので、インダクタの特性が安定する。
半導体装置をフリップチップ実装したときにも、インダクタとプリント基板上の配線との干渉を防ぐことができ、ＩＣの特性変動を抑制することができる。
シールドにより、インダクタに対する外部からの影響が抑制されるので、半導体装置が実装されるプリント基板上の配線パターンに依存せずに、再配線によるインダクタを設計することが可能になる。 According to the present invention, in the semiconductor device in which the inductor is formed as the rewiring on the semiconductor substrate, the influence from the outside is suppressed by the shield provided on the inductor, so that the inductor characteristics are stabilized.
Even when the semiconductor device is flip-chip mounted, interference between the inductor and the wiring on the printed circuit board can be prevented, and fluctuations in IC characteristics can be suppressed.
Since the influence from the outside on the inductor is suppressed by the shield, it is possible to design the inductor by rewiring without depending on the wiring pattern on the printed circuit board on which the semiconductor device is mounted.

以下、最良の形態に基づき、図面を参照して本発明を説明する。
図１は、本発明の半導体装置の一例を示す断面図である。図２は、本発明の半導体装置におけるインダクタおよびシールドの一例を示す平面図である。図３は、図１に示す半導体装置をプリント基板上にフリップチップ実装した状態の一例を示す断面図である。 The present invention will be described below with reference to the drawings based on the best mode.
FIG. 1 is a cross-sectional view showing an example of a semiconductor device of the present invention. FIG. 2 is a plan view showing an example of an inductor and a shield in the semiconductor device of the present invention. FIG. 3 is a cross-sectional view showing an example of a state where the semiconductor device shown in FIG. 1 is flip-chip mounted on a printed board.

図１に示すように、本形態例の半導体装置１０は、半導体基板１と、この半導体基板１との間に第１の絶縁樹脂層３を介して設けられたインダクタ４と、インダクタ４との間に第２の絶縁樹脂層５を介してインダクタ４の上部に設けられたシールド６を備えている。   As shown in FIG. 1, the semiconductor device 10 of this embodiment includes a semiconductor substrate 1, an inductor 4 provided between the semiconductor substrate 1 and a first insulating resin layer 3, and an inductor 4. A shield 6 provided on the upper portion of the inductor 4 with a second insulating resin layer 5 interposed therebetween is provided.

半導体基板１は、半導体ウエハまたは該ウエハをダイシングして得られる半導体チップから構成される。半導体基板１の一方の面（図１における上面）には、図示しないＩＣ（集積回路）およびパッシベーション膜が設けられている。好ましくは、表面に高周波ＩＣを形成した半導体基板１が用いられる。   The semiconductor substrate 1 is composed of a semiconductor wafer or a semiconductor chip obtained by dicing the wafer. An IC (integrated circuit) and a passivation film (not shown) are provided on one surface (the upper surface in FIG. 1) of the semiconductor substrate 1. Preferably, a semiconductor substrate 1 having a high frequency IC formed on the surface is used.

半導体基板１の上には、インダクタ４のアンダーパス配線２がＩＣ側のＡｌ配線で形成されている。アンダーパス配線２は、例えば両端部２ａ，２ｂにおいて、ＩＣの端子（図示せず）と接続される。アンダーパス配線２は、例えばＡｌやＣｕ等の導体からなり、インダクタ４と交差している。   On the semiconductor substrate 1, an underpass wiring 2 of the inductor 4 is formed by an Al wiring on the IC side. The underpass wiring 2 is connected to an IC terminal (not shown) at, for example, both ends 2a and 2b. The underpass wiring 2 is made of a conductor such as Al or Cu and intersects with the inductor 4.

第１の絶縁樹脂層３は、ＩＣ上に形成された樹脂層である。第１の絶縁樹脂層３には、インダクタ４をアンダーパス配線２と電気的に接続させるビアを形成するための開口部３ａ，３ｂが設けられている。第１の絶縁樹脂層３は、例えばポリイミド樹脂、エポキシ樹脂、シリコーン樹脂等の絶縁樹脂から構成することができる。   The first insulating resin layer 3 is a resin layer formed on the IC. The first insulating resin layer 3 is provided with openings 3 a and 3 b for forming vias that electrically connect the inductor 4 to the underpass wiring 2. The 1st insulating resin layer 3 can be comprised from insulating resins, such as a polyimide resin, an epoxy resin, a silicone resin, for example.

インダクタ４は、図１および図２に示すように、第１の絶縁樹脂層３の上に形成されたスパイラルコイルである。インダクタ４は、Ｃｕの電解めっき法によるＣｕ再配線で形成することが好ましい。Ｃｕの電解めっき層と第１の絶縁樹脂層３との密着性を向上するため、電解めっきの前に他の金属層を下地層として形成することが好ましい。
インダクタ４は、その内周端４ａが開口部３ａを介してアンダーパス配線２に接続され、外周端４ｂが開口部３ｂを介してアンダーパス配線２に接続されている。 The inductor 4 is a spiral coil formed on the first insulating resin layer 3 as shown in FIGS. 1 and 2. The inductor 4 is preferably formed by Cu rewiring by an electrolytic plating method of Cu. In order to improve the adhesion between the Cu electroplating layer and the first insulating resin layer 3, it is preferable to form another metal layer as a base layer before the electroplating.
The inductor 4 has an inner peripheral end 4a connected to the underpass wiring 2 through the opening 3a, and an outer peripheral end 4b connected to the underpass wiring 2 through the opening 3b.

第２の絶縁樹脂層５は、インダクタ４上に形成された樹脂層である。第１の絶縁樹脂層３、及び第２の絶縁樹脂層５には、はんだバンプ９をインダクタ４または他の再配線を介してＩＣと導通させるための開口部（図示せず）が設けられている。第２の絶縁樹脂層５は、例えばポリイミド樹脂、エポキシ樹脂、シリコーン樹脂等の絶縁樹脂から構成することができる。   The second insulating resin layer 5 is a resin layer formed on the inductor 4. The first insulating resin layer 3 and the second insulating resin layer 5 are provided with openings (not shown) for electrically connecting the solder bumps 9 to the IC through the inductor 4 or other rewiring. Yes. The second insulating resin layer 5 can be made of an insulating resin such as a polyimide resin, an epoxy resin, or a silicone resin.

シールド６は、第２の絶縁樹脂層５上に形成された導体層であり、インダクタ４の上部に配置されている。シールド６は、Ｃｕの電解めっき法によるＣｕ再配線で形成することが好ましい。Ｃｕの電解めっき層と第２の絶縁樹脂層５との密着性を向上するため、電解めっきの前に他の金属層を下地層として形成することが好ましい。   The shield 6 is a conductor layer formed on the second insulating resin layer 5 and is disposed on the inductor 4. The shield 6 is preferably formed by Cu rewiring by an electrolytic plating method of Cu. In order to improve the adhesion between the Cu electroplating layer and the second insulating resin layer 5, it is preferable to form another metal layer as a base layer before the electroplating.

図２に示すように、シールド６はインダクタ４のスパイラル状の配線と直交する方向にスリット６ｃが設けられた形状をしている。
本形態例の場合、シールド６は、インダクタ４の径方向外側に配置された周回部６ａ、およびインダクタ４の配線と交差（好ましくは直交）する支線部６ｂは、導体層から構成されている。複数の支線部６ｂは、周回部６ａから内側に延設されている。また、支線部６ｂは、外側の一端が周回部６ａとつながり、内側の他端は、開放端（周回部６ａと他の位置でつながることのない端）である。スリット６ｃは、支線部６ｂ間の隙間（導体層のない部分）として形成されている。
また、シールド６は、図示しない配線を介して半導体基板１側のグラウンド（ＧＮＤ）端子（詳しくはＩＣのＧＮＤ端子）に電気的に接続され、ＧＮＤ電位に保持されている。このため、シールド６は、導体層により構成される。 As shown in FIG. 2, the shield 6 has a shape in which a slit 6 c is provided in a direction orthogonal to the spiral wiring of the inductor 4.
In the case of the present embodiment, the shield 6 includes a winding portion 6a disposed on the radially outer side of the inductor 4 and a branch portion 6b that intersects (preferably orthogonally) the wiring of the inductor 4 from a conductor layer. The plurality of branch line portions 6b are extended inward from the circulation portion 6a. The branch line portion 6b has an outer end connected to the circulating portion 6a, and an inner other end being an open end (an end not connected to the rotating portion 6a at another position). The slit 6c is formed as a gap (portion without a conductor layer) between the branch line portions 6b.
The shield 6 is electrically connected to a ground (GND) terminal (specifically, a GND terminal of the IC) on the semiconductor substrate 1 side via a wiring (not shown), and is held at the GND potential. For this reason, the shield 6 is constituted by a conductor layer.

封止樹脂層７は、シールド６上に形成された樹脂層である。第２の絶縁樹脂層５上には、シールド６と同じ層に形成されたはんだバンプパッド８が設けられており、封止樹脂層７には、はんだバンプパッド８上にはんだバンプ９を形成するための開口部が設けられている。封止樹脂層７は、例えばポリイミド樹脂、エポキシ樹脂、シリコーン樹脂等の絶縁樹脂から構成することができる。   The sealing resin layer 7 is a resin layer formed on the shield 6. Solder bump pads 8 formed in the same layer as the shield 6 are provided on the second insulating resin layer 5, and solder bumps 9 are formed on the solder bump pads 8 in the sealing resin layer 7. An opening is provided for this purpose. The sealing resin layer 7 can be made of an insulating resin such as a polyimide resin, an epoxy resin, or a silicone resin.

本形態例の半導体装置１０は、高周波ＩＣが形成されたＳｉ基板（Ｓｉウエハ）上に、ＷＬＰ加工により、樹脂層３，５，７、インダクタ４、シールド６、はんだバンプパッド８やその他の配線層などを形成した後、チップ状に切り出したものである。   The semiconductor device 10 according to this embodiment includes resin layers 3, 5, 7, an inductor 4, a shield 6, a solder bump pad 8, and other wiring on a Si substrate (Si wafer) on which a high frequency IC is formed by WLP processing. After forming a layer or the like, it is cut into chips.

はんだバンプ９は、図３に示すように半導体装置１０をプリント基板１１等の外部回路と接続するための接合端子である。
プリント基板１１は、表面にＣｕ配線等の配線１２からなる電気回路が形成された配線板である。また、プリント基板１１には、半導体装置１０のはんだバンプ９と接合するためのはんだバンプパッド１３が設けられ、半導体装置１０がプリント基板１１上の電気回路と電気的に接続されるようになっている。 The solder bumps 9 are junction terminals for connecting the semiconductor device 10 to an external circuit such as a printed board 11 as shown in FIG.
The printed circuit board 11 is a wiring board on the surface of which an electric circuit composed of wiring 12 such as Cu wiring is formed. The printed circuit board 11 is provided with solder bump pads 13 for joining with the solder bumps 9 of the semiconductor device 10 so that the semiconductor device 10 is electrically connected to an electric circuit on the printed circuit board 11. Yes.

通常、ＷＬＰによりインダクタが形成されたＩＣチップをプリント基板にフリップチップ実装すると、プリント基板上の配線によりインダクタの磁束が変化し、インダクタおよび高周波ＩＣの特性変動が生じるおそれがある。インダクタとプリント基板上の配線との干渉を避けるため、プリント基板上の配線パターンがＩＣチップから距離をとるように設計すると、プリント基板上の配線の設計に制約が生じてしまう。   Normally, when an IC chip in which an inductor is formed by WLP is flip-chip mounted on a printed board, the magnetic flux of the inductor changes due to the wiring on the printed board, and there is a possibility that the characteristics of the inductor and the high-frequency IC change. In order to avoid interference between the inductor and the wiring on the printed circuit board, if the wiring pattern on the printed circuit board is designed to take a distance from the IC chip, the design of the wiring on the printed circuit board is restricted.

本形態例の半導体装置１０の場合、図３に示すようにプリント基板１１上にフリップチップ実装したとき、インダクタ４とプリント基板１１との間にシールド６があるため、インダクタ４がプリント基板１１上の配線１２の影響を受けることがない。   In the case of the semiconductor device 10 according to the present embodiment, when the flip chip mounting is performed on the printed board 11 as shown in FIG. 3, the shield 4 is provided between the inductor 4 and the printed board 11. The wiring 12 is not affected.

また、通常、インダクタの近傍に金属が存在すると、磁束が該金属を貫通することにより金属に渦電流が発生し、インダクタ４の特性の劣化を引き起こすおそれがある。
しかしながら、本形態例の半導体装置１０の場合、シールド６は図２に示すようにインダクタ４の配線に対して直交する方向にスリット６ｃが入っているため、シールド６内での渦電流の発生が抑制される。このため、インダクタ４の特性の劣化を防ぐことができる。 In general, when a metal is present in the vicinity of the inductor, magnetic flux penetrates the metal and an eddy current is generated in the metal, which may cause deterioration of the characteristics of the inductor 4.
However, in the case of the semiconductor device 10 of this embodiment, the shield 6 has slits 6c in the direction orthogonal to the wiring of the inductor 4 as shown in FIG. It is suppressed. For this reason, deterioration of the characteristics of the inductor 4 can be prevented.

以上説明したように、本形態例の半導体装置１０によれば、フリップチップ実装においてもＩＣの特性が変動しない、ＷＬＰにより形成されたインダクタ４を利用した高性能な半導体パッケージを実現することができる。   As described above, according to the semiconductor device 10 of the present embodiment, it is possible to realize a high-performance semiconductor package using the inductor 4 formed of WLP that does not change the IC characteristics even in flip chip mounting. .

以上、本発明を好適な実施の形態に基づいて説明してきたが、本発明は上述の形態例に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の改変が可能である。   As mentioned above, although this invention has been demonstrated based on suitable embodiment, this invention is not limited to the above-mentioned example, Various modifications are possible in the range which does not deviate from the summary of this invention.

図２に示すインダクタ４は、両端部４ａ，４ｂがそれぞれインダクタ４の内側および外側に設けられた非対称型のインダクタであるが、両端部がいずれもインダクタ４の外側に設けられた対称型のインダクタ（中間に平面視で交差する部分を有する形状など）に適用することも可能である。
インダクタ４の形状は方形に限られず、八角形や円形等でもよい。 The inductor 4 shown in FIG. 2 is an asymmetric type inductor in which both end portions 4 a and 4 b are provided inside and outside the inductor 4, respectively, but a symmetrical inductor in which both end portions are provided outside the inductor 4. It is also possible to apply to (a shape having a portion that intersects in plan view in the middle).
The shape of the inductor 4 is not limited to a square, and may be an octagon or a circle.

図１では、アンダーパス配線２はＩＣ上に形成されたＡｌ配線としたが、特にこれに限られるものではない。アンダーパス配線と半導体基板との間にも絶縁樹脂層が介在する構成、すなわちアンダーパス配線を介してＷＬＰの１層目配線としてもよい。この場合、インダクタは２層目配線、シールドは３層目配線として形成される。   In FIG. 1, the underpass wiring 2 is an Al wiring formed on the IC, but is not limited to this. A configuration in which an insulating resin layer is also interposed between the underpass wiring and the semiconductor substrate, that is, a first layer wiring of WLP may be provided via the underpass wiring. In this case, the inductor is formed as a second layer wiring and the shield is formed as a third layer wiring.

本発明は、高周波ＩＣの半導体パッケージに利用することができる。   The present invention can be used for a semiconductor package of a high frequency IC.

本発明の半導体装置の一例を示す断面図である。It is sectional drawing which shows an example of the semiconductor device of this invention. 本発明の半導体装置におけるインダクタおよびシールドの一例を示す平面図である。It is a top view which shows an example of the inductor and shield in the semiconductor device of this invention. 図１に示す半導体装置をプリント基板上にフリップチップ実装した状態の一例を示す断面図である。FIG. 2 is a cross-sectional view showing an example of a state where the semiconductor device shown in FIG. 1 is flip-chip mounted on a printed board.

符号の説明Explanation of symbols

１…半導体基板、３…第１の絶縁樹脂層、４…インダクタ、５…第２の絶縁樹脂層、６…シールド、６ａ…周回部、６ｂ…支線部、６ｃ…スリット、９…はんだバンプ、１０…半導体装置（ＩＣチップ）、１１…プリント基板、１２…プリント基板側の配線。 DESCRIPTION OF SYMBOLS 1 ... Semiconductor substrate, 3 ... 1st insulating resin layer, 4 ... Inductor, 5 ... 2nd insulating resin layer, 6 ... Shield, 6a ... Circulation part, 6b ... Branch part, 6c ... Slit, 9 ... Solder bump, DESCRIPTION OF SYMBOLS 10 ... Semiconductor device (IC chip), 11 ... Printed circuit board, 12 ... Printed circuit board side wiring.

Claims (5)

半導体基板と、前記半導体基板との間に第１の絶縁樹脂層を介して設けられたインダクタと、前記インダクタとの間に第２の絶縁樹脂層を介して前記インダクタの上部に設けられたシールドとを備えることを特徴とする半導体装置。   An inductor provided between a semiconductor substrate and the semiconductor substrate via a first insulating resin layer, and a shield provided above the inductor via a second insulating resin layer between the inductors A semiconductor device comprising: 前記シールドには、前記インダクタの配線と直交する方向にスリットが形成されていることを特徴とする請求項１に記載の半導体装置。   The semiconductor device according to claim 1, wherein a slit is formed in the shield in a direction orthogonal to the wiring of the inductor. 前記シールドは、前記インダクタと重なる方向から見て、前記インダクタを囲むように配された周回部と、前記周回部から内側に延設された複数の支線部とから構成されていることを特徴とする請求項２に記載の半導体装置。   The shield is composed of a circulating portion disposed so as to surround the inductor when viewed from a direction overlapping with the inductor, and a plurality of branch lines extending inward from the circulating portion. The semiconductor device according to claim 2. 前記支線部の内側の端は開放端であることを特徴とする請求項３に記載の半導体装置。   The semiconductor device according to claim 3, wherein an inner end of the branch line portion is an open end. 前記シールドは、前記半導体基板のグラウンド端子に電気的に接続され、グラウンド電位に保持されていることを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the shield is electrically connected to a ground terminal of the semiconductor substrate and held at a ground potential.
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