JP2010045867A - 入力電圧検出回路 - Google Patents

Abstract

【課題】パルストランスを使用することなく、１次側と２次側を絶縁しつつ入力電圧の情報を２次側に伝送することを可能とした入力電圧検出回路を提供する。
【解決手段】Ｑ１〜Ｑ４によって構成されたフルブリッジ回路１と、そのドライブ回路２、フルブリッジ回路１から出力された矩形波を正弦波に変換するフィルタ回路３及びこのフィルタ回路３に接続された１個あるいは複数個の圧電トランス４を備えている。フルブリッジ回路１からの出力電圧は、コンデンサ１０の１次端子に印加される。コンデンサ１０の２次端子には矩形波と同じ電圧が２次側の入力電圧として現れる。この入力電圧を、整流回路７を介して制御回路（マイコン）８に入力することで、入力電圧の検出を行う。コンデンサ１０により、フルブリッジ回路１と制御回路８とは絶縁されている。
【選択図】図１

Description

本発明は、例えば、液晶テレビジョン用のバックライトインバータなどの制御回路に使用するのに適した入力電圧検出回路に関するものであって、特に、検出対象となる入力電圧は１次回路側で発生し、この入力電圧に基づいて動作する制御回路が２次回路である場合において、１次側と２次側を簡単な構成で絶縁することを可能とした入力電圧検出回路に係る。

液晶テレビジョンやノートパソコン用などのバックライトインバータとして使用されている圧電インバータは、圧電トランスの周波数特性(共振特性)を利用して、駆動周波数を可変とすることにより、その出力電流を制御することができる。従って、入力電圧が変化した場合も、駆動周波数を可変とすることにより、入力変動を吸収して、出力電流を一定に保つことが可能である。

しかしながら、圧電トランスの変換効率は、共振点近傍の特定の領域で効率最大となり、その領域から外れると徐々に変換効率が低下するため、入力電圧が変化すると、それに伴い周波数も変化し、圧電トランスの最高効率を得る周波数範囲から外れてしまい、ひいてはインバータの効率が低下する。従って、圧電トランスを使用したバックライトインバータにおいては、入力電圧の変化を圧電トランスの前段で制御し、一定の電圧を圧電トランスに入力することが必要となる。

このような要請に伴い、特許文献１や特許文献２に示すようなインバータ回路が提案されている。この従来技術は、一対のスイッチを有するフルブリッジ回路(全波ブリッジ回路)のデューティーを制御することでその出力電圧を可変とし、入力電圧が変化しても圧電トランスに印加される電圧を一定に保つものである。

このようなフルブリッジ回路を使用した圧電トランスの駆動回路は、図７に示すように、４個のＦＥＴ（電界効果トランジスタ）Ｑ１〜Ｑ４によって構成されたフルブリッジ回路１と、そのドライブ回路２、フルブリッジ回路１から出力された矩形波を正弦波に変換するフィルタ回路３及びこのフィルタ回路３に接続された１個あるいは複数個の圧電トランス４によって構成され、各圧電トランス４の２次端子にバックライトとなる冷陰極管（図示せず）が接続されている。なお、フルブリッジ回路１は、図示しない入力電圧源に接続されている。

また、前記フルブリッジ回路１からは、分圧器５およびパルストランス６を介して、フルブリッジ回路１の出力電圧に関する情報（出力電圧の分圧された値）が取り出され、整流回路７を介して制御回路（マイコン）８に入力されている。ここで、パルストランス６は、分圧器５で分圧された入力電圧であるアナログ値を２次側に伝送している。

この制御回路８は、バックライトの点灯その他の制御を行うと共に、前記分圧器５を介して取り出したフルブリッジ回路１の出力電圧（圧電インバータに入力される電圧）を検出する。

そして、この制御回路８は、入力電源の変化やリップルによってフルブリッジ回路１の出力電圧が変動した場合に、これを検出して、ドライブ回路９およびパルストランス６を介してフルブリッジ回路１のドライブ回路２に制御信号を送り、フルブリッジ回路１のデューティーを変化させることで、圧電トランス４に入力される基本波成分が一定値になるように制御する。

図８は、図７の回路における各部の電圧波形を示すものである。この図８において、フルブリッジ回路１からの出力電圧を一例として４００ｖの矩形波とすると、分圧器５からの出力ａは４００ｖの分圧器５による分圧値となる。また、パルストランス６の２次側の出力ｂは、前記分圧器出力ａに対応した矩形波として現れ、整流回路７を構成するコンデンサＣ１と抵抗Ｒ１とで平滑化された信号ｃとして制御回路８に入力される。

制御回路８では、入力電圧信号ｃの一部をサンプリングして、その電圧値に対応した予め決めたデューティーがフルブリッジ回路から出力されるような制御信号ｄを出力する。この制御信号ｄは、パルストランス６を介してドライブ回路２に送出され、この制御信号に基づいてドライブ回路２がフルブリッジ回路１のデューティーを変更することで、フルブリッジ回路１からの出力電圧が一定値に保持される。

ところで、テレビ受像器やパソコンなどの電子機器においては、使用者の安全上の観点から、電源とこれを降圧あるいは昇圧して使用される機器側とを絶縁することが原則である。そのため、図７の従来技術では、圧電トランス４として、絶縁型圧電トランスを使用することで、インバータ部分を１次側と２次側で絶縁している。また、分圧器５と制御回路８、および制御回路８とフルブリッジ回路のドライブ回路２との間には、パルストランス６を配設することで、１次側と２次側を電気的に分離し、絶縁を確保している。

特開平１０−２００１７４号公報 特開２００２−２３３１５８号公報

しかし、前記のようなパルストランス６を使用した回路では、１次および２次巻線と鉄心を有するパルストランス６は高価なこと、およびその形状が大きく、機器の小型化が難しいという問題がある。特に、安全規格を満たした絶縁を確保するためには、１次巻線と２次巻線の距離が必要となり、パルストランス６の小型化には限界がある。

このような問題点は、圧電インバータに限らず、パルストランスを使用して入力電圧源の１次側と２次側とを絶縁し、しかも、１次側からの入力電圧を２次側で検出する必要がある入力電圧検出回路全般に言えることであった。

本発明は前記のような従来技術の問題点を解決するために提案されたものであって、その目的は、１次側に設けられた入力電圧源と２次側に設けられた入力電圧の検出部との間にコンデンサを配置し、このコンデンサの２次側の電圧を所定のタイミングで検出することで、パルストランスを使用することなく、１次側と２次側を絶縁しつつ入力電圧の情報を２次側に伝送することを可能とした入力電圧検出回路を提供することにある。

前記の目的を達成するために、本発明の入力電圧検出回路は、１次側に設けられた入力電圧源をコンデンサの１次端子に接続し、２次側に設けられた入力電圧の検出部をコンデンサの２次端子に接続し、このコンデンサの１次端子に入力電圧を印加した場合に２次端子に現れる電圧を検出することにより、１次側と２次側とをコンデンサによって絶縁すると共に、１次側の入力電圧源の電圧を２次側の検出部で検出することを特徴とする。

前記コンデンサと検出部との間に分圧抵抗を備えた整流回路が接続され、コンデンサの２次端子に現れた電圧をこの整流回路によって分圧して、前記検出部で検出すること、および前記コンデンサと検出部との間に平滑コンデンサを備えた整流回路が接続され、コンデンサの２次端子に現れた電圧をこの整流回路によって平滑化して、前記検出部で検出することも本発明の一態様である。

前記入力電圧源が１次側に設けられたフルブリッジ回路などのスイッチング回路であって、前記検出部が２次側に設けられた前記スイッチング回路の制御回路であること、前記制御回路が、スイッチング回路からの出力電圧のタイミングを制御すると共に、コンデンサの２次端子に現れた電圧を検出するサンプリングタイミングを制御するものであることも本発明の一態様である。

前記制御回路が、入力電圧のを検出するサンプリングタイミングを、雑音発生領域を避けて、前記コンデンサの充電の立ち上がり時から遅れたタイミングとするように制御することもできる。

前記スイッチング回路がフルブリッジ回路であって、このフルブリッジ回路のドライブ回路を前記コンデンサの２次端子で検出された電圧に基づいて制御回路が制御することにより、前記フルブリッジ回路のデューティーを制御して、フルブリッジ回路から出力される電圧を一定値に保持する構成とすることも可能である。

本発明によれば、従来のパルストランスに代えて、小容量のコンデンサを配置するという簡単な構成により、１次側の入力電圧源と、２次側の制御回路などとの絶縁を確保することができ、回路の小型化、低廉化が可能となる。

特に、２次側の制御回路によって、例えばフルブリッジ回路のデューティーを制御して入力電圧を制御するようにした場合には、入力電圧の制御タイミング、コンデンサの２次側の出力電圧のサンプリングタイミングの両者を、前記制御回路のクロックによって整合させることが可能になるので、１次と２次との接地間に存在する雑音の影響を低減できる。

また、整流回路で、コンデンサ出力を平滑化して検出した電圧を適当な時定数で保持するようにした場合には、入力電圧のサンプリング期間を長くとることができる利点もある。

（１）第１実施形態
以下、本発明の第１実施形態を図１に従って具体的に説明する。なお、図１において、前記図７に示した部分と同一の構成については、同一の符号を付し、説明は省略する。

本実施形態において、フルブリッジ回路１の一方の出力端子からは２次側の制御回路から見て入力信号となる入力電圧が引き出され、この入力電圧がコンデンサ１０の１次側に接続されている。このコンデンサ１０は、図７の従来技術におけるパルストランスと同様に絶縁機能を有するものであって、図７とは異なり、入力電圧は分圧器５を介することなくコンデンサ１０に直接接続されている。

このコンデンサ１０は、矩形波として出力されるフルブリッジ回路１のＯＮデューティーの初期の段階において充電が完了する小容量のもの、例えば、入力電圧を４００ｖとした場合に１００ｐＦ程度の容量を有するものである。

このコンデンサ１０の２次端子側には、制御回路８に対する分圧抵抗Ｒ１，Ｒ２およびこれら分圧抵抗Ｒ１，Ｒ２と並列に接続されたダイオードＤとから成る整流回路７が接続されている。

本実施形態において、制御回路８であるマイコンは、フルブリッジ回路１に対して、２次側のドライブ回路９、パルストランス６および１次側のドライブ回路２を介して、フルブリッジ回路１の各ＦＥＴ（Ｑ１〜Ｑ４）をＯＮ／ＯＦＦして、一例として＋４００ｖと−４００ｖの矩形波を交互に出力させるタイミングを制御する信号（図中ｄで示す）を出力する。

具体的には、測定した入力電圧情報により、あらかじめ、制御回路８を構成するマイコン内に設定したデューティーを、マイコンが出力する。一例として、４００ｖのとき、６７％のデューティーとすると、４４０ｖのときは、基本波が１０％低下するように決められたデューティーでフルブリッジ回路を駆動する制御信号ｄを出力する。

この制御回路８は、前記コンデンサ１０の２次端子に生じる電圧を一定のタイミングで検出するためのサンプリングタイミングを決定する。すなわち、入力電圧によって充電されたコンデンサ１０の２次端子には、充電の立ち上がり時には入力電圧と同じレベルの電圧が印加されているが、その後、充電が進むにつれて一定の割合で２次端子電圧が低下する。

従って、入力電圧を検出するにはそのタイミング（サンプリングタイミング）が重要であり、そのため、このサンプリングタイミングおよび前記フルブリッジ回路１の制御タイミングは、この制御回路８に設けられたクロックと同期している。

前記のような構成を有する第１実施形態の作用を図２のタイミングチャートによって説明する。なお、図２は、前記図７の従来技術の説明において、図８に示したタイミングチャートに対応するものである。

フルブリッジ回路１からの出力電圧は、図２ａに示すように、＋４００ｖの電圧値とフルブリッジ回路によって決定されたデューティーに対応する継続時間とを有する矩形波となって、コンデンサ１０の１次端子に印加される。コンデンサ１０では、この矩形波ａが印加された初期段階において、コンデンサ１０の２次端子には矩形波ａと同じ電圧が２次側の入力電圧として現れる。なお、コンデンサ１０が充電されると、その２次側電圧は低下するので、充電の初期段階で電圧を検出する。

この場合、コンデンサ１０の静電容量が適正に小さな値（たとえば１００ｐＦ）とすることで、コンデンサ１０による漏洩電流が規定値以下となり、コンデンサの１次側と２次側とは、絶縁されているとみなされる。

このコンデンサ１０の２次端子電圧は、図２ｂに示すように、コンデンサ１０の充電と共に徐々に低下するものであるが、この２次端子電圧ａは、整流回路７を構成する分圧抵抗Ｒ１，Ｒ２により分圧され、この分圧された図２ｂのような波形の電圧が制御回路８に入力される。

この場合、制御回路８は、フルブリッジ回路１によって駆動される圧電トランス４に比較して低電圧で駆動されることから、例えば、前記コンデンサ１０を１００ｐＦ程度、入力電圧を＋４００ｖ、とした場合、Ｒ１を１ＭΩ、Ｒ２を４．７ｋΩ程度とする。

コンデンサ１０の２次端子で入力電圧が検出された状態の初期、すなわち、２次端子の入力電圧ｂとフルブリッジ回路からの出力電圧ａとが等しい状態において、制御回路８では、整流回路８の分圧抵抗Ｒ１，Ｒ２部分から入力された電圧ｃをサンプリングする。すなわち、コンデンサ１０に電荷がたまると、その分だけ、検出電圧が低下するので、図１のコンデンサ１０と（Ｒ１＋Ｒ２）の時定数に対して十分短い時間のうちに、サンプリングすることが必要である。

このサンプリングタイミングは、制御回路８が、図２ｄに示す制御信号を出力して、フルブリッジ回路１のドライブ回路２を制御して矩形波を出力させるタイミングと同期して行われる。

このように、本実施形態によれば、コンデンサの２次端子に現れる電圧を検出することにより、フルブリッジ回路１の出力電圧を制御回路８側で検出することが可能になる。そして、検出した入力電圧を制御回路８においてその電圧値に対応したあらかじめ決めたデューティー値で制御信号ｄを出力することで、フルブリッジ回路１の出力電圧の変動に応じて制御信号ｄにより駆動回路２を制御することで、フルブリッジ回路１のデューティーを変化させ、フルブリッジ回路１の出力電圧の変動を押さえることが可能になる。

また、本実施形態では、コンデンサ１０によって、フルブリッジ回路１やそのドライブ回路２などの１次側と、制御回路８などの２次側とは絶縁されているので、安全上の問題もない。特に、本実施形態では、コンデンサとしても小容量のものを使用したので、従来技術のパルストランスに比較して小型化並びに低価格化が可能となる。

特に、本実施形態では、制御回路８でフルブリッジ回路１の矩形波の出力タイミングを制御すると共に、同じ制御回路８を使用して検出電圧の検出タイミングを制御することで、サンプリングタイミングの設定を精度良く行うことができ、耐雑音性能の向上が容易に行える。

（２）第２実施形態
次に、本発明の第２実施形態を図３の回路図および図４のタイミングチャートによって説明する。なお、前記図１の第１実施形態と同一の部分については、同一の符号を付し、説明は省略する。

図３に示すように、本実施形態は、前記整流回路７に平滑用コンデンサＣ１，Ｃ２を、前記分圧抵抗Ｒ１，Ｒ２と並列に接続したことを特徴とする。このような構成を有する第２実施形態では、図４ｃに示すように、制御回路８には、コンデンサ１０の最初の矩形波による立ち上がり時に入力電圧に対応する値の電圧が検出された後、次の矩形波の立ち上がり時の電圧が検出されるまで、緩やかに傾斜した指数的に変化する電圧（直線に近似した放電カーブによって表される電圧）が入力される。

一般に、図５に示すように、制御回路８からの制御信号ｄがドライブ回路２に達し、ドライブ回路２がフルブリッジ回路１を制御して矩形波を出力させるまでの遅延時間は２００〜５５０ｎｓであり、コンデンサ１０の２次端子で入力電圧が立ち上がった場合の過渡的ノイズが発生する時間は通常２００ｎｓ以下である。

そこで、この第２実施形態では、このノイズの発生時間を避けて、制御回路８によるサンプリングタイミングを設定する。すなわち、一例として、Ｃ１、Ｒ１およびＣ２、Ｒ２の時定数を５０〜８０μｓ、測定誤差５％以内とすると、サンプリングタイミングＴｓとしては、Ｔｓ＝０．８〜１．８μｓであり、雑音に影響されず、かつ、誤差の少ない条件でサンプリングできる測定のタイミングは、最大値が１６００ｎｓ、最小値が５０ｎｓとなる。

本実施形態では、この緩やかに傾斜した直線に近似した電圧変化のいずれかの時点をサンプリングタイミングとして入力電圧の検出を行うことにより、サンプリングタイミングの時期を前記第１実施形態に比較して広い範囲に設定しても、その検出精度が低下することがない。

また、入力電圧の検出にあたり、電圧値そのものを検出する代わりに、電圧の時間微分値を検出した場合には、図４ｃに示す直流のように略直線状に変化する電圧値であれば、そのサンプリングタイミングのずれによる誤差を無視できる利点もある。

特に、本実施形態では、検出電圧を保持するために、Ｃ１，Ｃ２を追加して、放電の時定数を持たせている。すなわち、通常、放電の時定数を持つ回路は、充電の時定数を持つため、瞬時の充電は難しい。しかし、本回路においては、Ｒ１×Ｃ１＝Ｒ２×Ｃ２とすることで、コンデンサ１０の２次側電圧の変化を瞬時に検出して、Ｃ１およびＣ２を充電でき、かつ放電の時定数は、Ｒ１×Ｃ１＝Ｒ２×Ｃ２の値を持つように設定している。このことにより、微分値を瞬時に検出し、その電圧を保持して、適正なタイミングで、電圧検出できる特徴を有する。

また、本実施形態のような構成の回路では、コンデンサ１０の１次端子に加わる入力電圧は１次回路の接地に対する電圧であり、コンデンサ１０の２次端子で検出される電圧は２次回路の接地に対する電圧であるため、１次と２次との接地間に存在する雑音電圧の影響を受ける可能性がある。しかし、本実施形態では、前記図５に示すように、雑音の出やすい電力の変化点を避けて、サンプリングタイミングを設定することにより、雑音の影響を低減することができる。

（３）第３実施形態
次に、本発明の第３実施形態を図６の回路図によって説明する。なお、前記図１の第１実施形態と同一の部分については、同一の符号を付し、説明は省略する。

この実施形態は、コンデンサ１０の１次側にコンデンサＣ３，Ｃ４を接続することで、分圧回路を構成し、フルブリッジ回路１からコンデンサ１０の１次側に印加される電圧（一例として４００ｖ）を分圧してから、コンデンサの２次側に入力電圧の情報を伝送するものである。この場合、分圧回路側の分圧の度合いによっては、整流回路７に設ける分圧抵抗Ｒ１の値をＲ１＝０とすることもできる。

このような構成を有する第３実施形態によれば、４００ｖという高い電圧が１次側から２次側に伝送されないため、２次側の制御回路を（マイコン）に対するノイズ誤動作の可能性を軽減できる。

（４）他の実施形態
本発明は前記のような実施形態に限定されるものではなく、次のような他の実施形態も包含する。

(1) 前記各実施形態は、入力電圧源として、制御回路によって矩形波を出力するフルブリッジ回路を使用したが、ハーフブリッジ回路その他の１次側のスイッチング回路から出力される矩形波の電圧を、１次側から絶縁された２次側の制御回路などで検出する場合に広く使用できる。

(2) 圧電トランスを利用したインバータに限らず、１次側と２次側とで絶縁を確保しつつ、２次側に入力される電圧を検出することが要求されるものであれば、適宜使用可能である。

(3) 整流回路は、図１や図３に限定されず、サンプリングタイミングと検出精度に合わせて、種々の検出波形を形成するものを使用できる。また、絶縁を確保しているコンデンサ１０の時定数を変化させることで、サンプリングタイミングの許容度を調整することができる。

(4) ２次側に設けられた単一の制御回路８で１次側の電源と２次側のサンプリングタイミングの制御を同時に行う代わりに、１次側と２次側とで別の制御クロックを使用することも可能である。

(5) 前記実施形態は、制御回路８で検出電圧値に対応したデューティー値を制御信号として出力したが、検出値と基準信号と比較することで、サンプリング電圧値と基準信号とが等しくなるような制御信号ｄを出力することもできる。

本発明の入力電圧検出回路の第１実施形態を示す回路図。 第１実施形態における回路の各部の電圧波形を示すタイミングチャート。 本発明の入力電圧検出回路の第２実施形態を示す回路図。 第２実施形態における回路の各部の電圧波形を示すタイミングチャート。 第２実施形態における制御回路によるサンプリングタイミングの時期を示すタイミングチャート。 本発明の入力電圧検出回路の第３実施形態を示す回路図。 従来の入力電圧検出回路を示す回路図。 従来の回路における回路の各部の電圧波形を示すタイミングチャート。

符号の説明

１…フルブリッジ回路
２…ドライブ回路（１次側）
３…フィルタ回路
４…圧電トランス
５…分圧器
６…パルストランス
７…整流回路
８…制御回路（マイコン）
９…２次側のドライブ回路
１０…コンデンサ
Ｄ…ダイオード
Ｒ１，Ｒ２…分圧抵抗
Ｃ１，Ｃ２…平滑用コンデンサ
Ｃ３，Ｃ４…分圧用コンデンサ

Claims (9)

1. １次側に設けられた入力電圧源をコンデンサの１次端子に接続し、２次側に設けられた入力電圧の検出部をコンデンサの２次端子に接続し、このコンデンサの１次端子に入力電圧を印加した場合に２次端子に現れる電圧を検出することにより、１次側と２次側とをコンデンサによって絶縁すると共に、１次側の入力電圧源の電圧を２次側の検出部で検出することを特徴とする入力電圧検出回路。
2. 前記コンデンサと検出部との間に分圧抵抗を備えた整流回路が接続され、コンデンサの２次端子に現れた電圧をこの整流回路によって分圧して、前記検出部で検出することを特徴とする請求項１に記載の入力電圧検出回路。
3. 前記コンデンサと検出部との間に平滑コンデンサを備えた整流回路が接続され、コンデンサの２次端子に現れた電圧をこの整流回路によって平滑化して、前記検出部で検出することを特徴とする請求項１または請求項２に記載の入力電圧検出回路。
4. 前記入力電圧源が１次側に設けられたスイッチング回路であって、前記検出部が２次側に設けられた前記スイッチング回路の制御回路であることを特徴とする請求項１から請求項３のいずれか１項に記載の入力電圧検出回路。
5. 前記制御回路が、スイッチング回路からの出力電圧のタイミングを制御すると共に、コンデンサの２次端子に現れた電圧を検出するサンプリングタイミングを制御するものであることを特徴とする請求項４に記載の入力電圧検出回路。
6. 前記制御回路が、入力電圧を検出するサンプリングタイミングを、雑音発生領域を避けて、前記コンデンサの充電の立ち上がり時から遅れたタイミングとするように制御するものである請求項５に記載の入力電圧検出回路。
7. 前記スイッチング回路がフルブリッジ回路であって、このフルブリッジ回路のドライブ回路を前記コンデンサの２次端子で検出された電圧に基づいて制御回路が制御することにより、前記フルブリッジ回路のデューティーを制御して、フルブリッジ回路から出力される電圧を一定値に保持するようにした請求項４から請求項６のいずれか１項に記載の入力電圧検出回路。
8. コンデンサの２次側に現れる検出電圧を、その時間微分値によって検出することを特徴とする請求項１から請求項７のいずれか１項に記載の入力電圧検出回路。
9. 前記フルブリッジ回路とコンデンサとの間に、フルブリッジ回路の出力電圧の分圧回路を設け、この分圧回路によって分圧した電圧をコンデンサの１次端子に印加することを特徴とする請求項１から請求項８のいずれか１項に記載の入力電圧検出回路。

Images