JP2010045116A - 電源装置及び不揮発性メモリ装置 - Google Patents

Abstract

【課題】 高電圧系配線による微小電流配線へのカップリングを回避でき、デッドスペースを削減する。
【解決手段】 電圧調整回路３０Ａ_１が第１帯状領域及び第２帯状領域を備え、比較的低電圧を扱う各アナログ系回路及び基準電圧線を第１帯状領域及びその隣に配置し、比較的高電圧を扱う各内部電圧発生回路を第２帯状領域に配置し、各アナログ系回路及び基準電圧線の上方に位置するように第２絶縁層Ｉ２上にシールド層Ｌ１＿Shield，Ｌ２＿Shieldを配置した構成により、高電圧系配線による微小電流配線へのカップリングを回避できる。また、複数本の第１帯状領域が互いに同一の第１の幅を有し、複数本の第２帯状領域が互いに同一の第２の幅を有する構成により、同一の帯状領域内で各回路を密に配置でき、デッドスペースを解消できる。
【選択図】 図１

Description

本発明は、高電圧系配線と微小電流配線とを含む電源装置及びそれを備えた不揮発性メモリ装置に係り、例えば、高電圧系配線による微小電流配線へのカップリングを回避でき、デッドスペースを削減し得る電源装置及び不揮発性メモリ装置に関する。

例えばメモリの多値化などに伴い、多値の電圧を供給可能な電源装置が広く知られている。この種の電源装置は、例えば、フラッシュメモリに代表される書き換え可能な不揮発性メモリ装置の一部として配置される。

図１７は係る不揮発性メモリ装置の構成を示す模式図である。この不揮発性メモリ装置１００は、昇圧回路１０、オシレータ２０、複数の電圧調整回路３０_１，３０_２，…，３０_ｎ、これらオシレータ２０及び各電圧調整回路３０_１〜３０_ｎを含む電源制御回路４０及びフラッシュメモリ部５０を備えている。ここで、昇圧回路１０及び電源制御回路４０が電源装置を構成する。各電圧調整回路３０_１〜３０_ｎは、後述する第２回路層上の各配線Ｌ＿Ｍ２の長手方向に沿って配置されており、この各配線Ｌ＿Ｍ２に直交する方向に沿って、後述する第３回路層上の各配線Ｌ＿Ｍ３が形成されている。なお、各電圧調整回路３０_１，３０_２，…，３０_ｎは、互いに同様の回路が同様に配置されているので、以下の説明では電圧調整回路３０_１を代表例に挙げて述べる。

図１８乃至図２２は係る電圧調整回路の構成を説明するための模式図である。この電圧調整回路３０_１は、図１８に示すように、第１絶縁層Ｉ１、第１回路層Ｍ１、第２絶縁層Ｉ２、第２回路層Ｍ２、第３絶縁層Ｉ３及び第３回路層Ｍ３が積層された構造となっている。なお、各回路層Ｍ１，Ｍ２，Ｍ３間は、適宜、図示しない垂直配線層（スルーホール）を介して電気的に接続されている。また、第３回路層Ｍ３の各配線Ｌ＿Ｍ３と略平行な方向を幅方向と呼び、第３回路層Ｍ３の各配線Ｌ＿Ｍ３と略垂直な方向を長手方向と呼び、各層を積層した方向を高さ方向と呼ぶ。なお、第３回路層Ｍ３の各配線Ｌ＿Ｍ３としては、内部電源線Ｌ＿Vccint、クロック信号線Ｌ＿ＣＬＫ、上層配線Ｌ＿top、昇圧電源線Ｌ＿ccint2がある。

ここで、第１回路層Ｍ１においては、図１９に示すように、差動対カレントミラー回路３１、定電流用抵抗３２、複数のアンプ回路３３、レベルシフタ回路３４、複数のロジック回路３５が配置されている。また、微小電流が流れる微小電流配線Ｌ＿Δiが電圧調整回路３０_１の長手方向及び幅方向に沿ってそれぞれ形成されている。幅方向に沿って形成された方の微小電流配線Ｌ＿Δiは、最長で電圧調整回路３０_１の幅と同等の長さを有しており、差動対カレントミラー回路３１、定電流用抵抗３２及び各アンプ回路３３に接続されている。

この微小電流配線Ｌ＿Δiとしては、例えば、各アンプ回路３３に基準電圧を供給するための基準電圧線や、差動対カレントミラー回路３１や定電流用抵抗３２と、対応する各アンプ回路３３とを接続するための引き回し配線などといった定電流配線を含んでいる。

なお、定電流用抵抗３２及び各アンプ回路３３は電圧調整回路３０_１の幅方向に沿って配置されており、各アンプ回路３３のいくつかは電圧調整回路３０_１の幅と同等の長さを有している。

第２回路層Ｍ２においては、図２０に示すように、外部から正電圧を供給するための１本の正電圧線Ｌ＿ＶＤＤと、接地のための２本の接地線Ｌ＿ＶＳＳと、４本の内部電源線Ｌ＿Vccintと、１本のクロック信号線Ｌ＿ＣＬＫとが互いに離間して電圧調整回路３０_１の長手方向に沿って形成されている。正電圧線Ｌ＿ＶＤＤと一方の接地線Ｌ＿ＶＳＳとの間には、レベルシフタ回路３４及びロジック回路３５が配置されており、この接地線Ｌ＿ＶＳＳと他方の接地線Ｌ＿ＶＳＳとの間には、他のレベルシフタ回路３４及び他のロジック回路３５が配置されている。レベルシフタ回路３４及びロジック回路３５には、各配線Ｌ＿ＶＤＤ，Ｌ＿ＶＳＳ，Ｌ＿Vccint，Ｌ＿ＣＬＫ，Ｌ＿topが電気的に接続されている。

第３回路層Ｍ３においては、図２１に示すように、内部電源線Ｌ＿Vccint、クロック信号線Ｌ＿ＣＬＫ、上層配線Ｌ＿top及び昇圧電源線Ｌ＿Vccint2がそれぞれ電圧調整回路３０_１の長手方向に直交する幅方向に沿って形成されている。これらのうち、内部電源線Ｌ＿Vccint、クロック信号線Ｌ＿ＣＬＫ及び上層配線Ｌ＿topは、それぞれ図示しない垂直配線層を介して第２回路層Ｍ２における内部電源線Ｌ＿Vccint、クロック信号線Ｌ＿ＣＬＫ及び上層配線Ｌ＿topに電気的に接続されている。

以上のような第１乃至第３回路層Ｍ１〜Ｍ３が積層された電圧調整回路３０_１は、図２２に示すように、各配線Ｌ＿ＶＤＤ，Ｌ＿Vccint，Ｌ＿ＣＬＫ，Ｌ＿top，Ｌ＿ＶＳＳ，Ｌ＿Δi及び各回路３１〜３５が配置された構成となっている。なお、両端側の正電圧線Ｌ＿ＶＤＤと接地線Ｌ＿ＶＳＳとの間の幅方向に沿った間隔はｙ μｍとなっている。また、微小電流配線Ｌ＿Δiを除く他の配線及び各回路３１〜３５は、幅方向の間隔ｙ μｍに収まるように配置されている。

このような電圧調整回路３０_１，…，３０_ｎを備えた電源制御回路４０の機能について、例えば特許文献１に基づいて説明する。不揮発性メモリ装置１００は、昇圧回路１０、電源制御回路（オシレータ２０、レベル検知回路、内部電圧発生回路）４０、フラッシュメモリ部（アドレスバッファ、アドレスデコーダ及びメモリセルアレイ）５０を備えている。ここで、上述した電圧調整回路３０_１は、レベル検知回路及び内部電圧発生回路からなる回路に相当する。

昇圧回路（チャージポンプ）１０は、オシレータ２０からクロック信号線Ｌ＿ＣＬＫを介して供給されるクロック信号に基づき、外部（正電圧線Ｌ＿ＶＤＤ及び接地線Ｌ＿ＶＳＳ）から供給される外部電源電圧を昇圧して昇圧電圧Vccint2を生成して昇圧電源線Ｌ＿Vccintに出力する。

レベル検知回路（差動対カレントミラー回路３１、定電流用抵抗３２、アンプ回路３３、ロジック回路３５の一部）は、昇圧電圧Vccint2の電圧レベルの変動を検知して、その検知結果に基づいて昇圧電圧Vccint2が一定レベルになるように、イネーブル信号CPE(charge pump enable)を上層配線Ｌ＿topからオシレータ２０に入力する。なお、オシレータ２０は、イネーブル信号CPEの入力により、クロック信号を生成して昇圧回路１０に供給する。

内部電圧発生回路（レベルシフタ回路３４、ロジック回路３５の一部）は、昇圧回路１０から昇圧電源線Ｌ＿vccint2を介して供給された昇圧電圧Vccint2を降圧し、得られた内部電圧Vccintを生成する。この内部電圧Vccintは、他の昇圧電源線Ｌ＿Vccintを介して、フラッシュメモリ部５０内のアドレスデコーダ（図示せず）などに供給される。なお、アドレスデコーダは、外部からアドレスバッファを介して入力されたアドレス信号をデコードし、内部電圧Vccintを基準としたデコード信号をメモリセルアレイに出力するものである。メモリセルアレイは、ＥＥＰＲＯＭから構成されている。

以上のような電圧調整回路３０_１における各回路や配線のレイアウトは、不揮発性メモリのレイアウトの中でも特に重要な部分であり、回路設計者とレイアウト設計者とが一体となって取り組む必要がある。

なお、この出願に関連する先行技術文献情報としては特許文献２がある。この特許文献２には、ブロック内にトランジスタ、抵抗、容量を配置し、電源線と接地線をそれぞれブロックの上下辺に水平に配線することが記載されている。
特開平１０−３０２４９２号公報（第３４−４８段落及び図１−図３等） 特開平５−２５９２８０号公報（第１６段落及び図３）

しかしながら、前述した電圧調整回路３０_１のレイアウト設計の際には、回路の特性を重視したレイアウトにすると、上層での配線によるカップリングが生じやすい不都合がある。また、アナログ系回路のレイアウトは、無駄な空きスペース（以下、デッドスペースともいう）ができ易く、面積を削減できない不都合がある。

具体的には、図２３に示すように、カップリングｃｐについては、例えば、微小電流が流れる微小電流配線Ｌ＿Δiと、比較的高電圧を用いる昇圧電源線Ｌ＿Vccint及びクロック信号線Ｌ＿ＣＬＫとが交差する箇所に発生する可能性がある。

同様に、微小電流を用いる定電流源（差動対カレントミラー回路３１、定電流用抵抗３２、アンプ回路３３）と、比較的高電圧を用いる昇圧電源線Ｌ＿Vccint及びクロック信号線Ｌ＿ＣＬＫとが交差する箇所にも発生する可能性がある。

また同様に、微小電流を用いる定電流系（差動対カレントミラー回路３１、定電流用抵抗３２、アンプ回路３３、微小電流配線Ｌ＿Δi）と、比較的高電圧を用いる上層配線Ｌ＿topとが交差する箇所にも発生する可能性がある。

一方、デッドスペースｄｓについては、例えば、微小電流が流れるアナログ回路系（アンプ回路３３）特有の歪な形状から発生してしまう。また、既存の回路を流用することに伴い、合成時にデッドスペースｄｓが発生してしまう。このようなデッドスペースｄｓは、電圧調整回路３０_１の面積を増大させてしまう。

従って、レイアウト設計の際には、このようなカップリングやデッドスペースの発生を阻止するため、毎回、かなりの時間と労力をかけて設計内容を再検討している。

なお、特許文献１は、各回路の機能の説明に便宜上、用いたものであり、各回路の配置については記載が無い。また、特許文献２は、チップサイズ縮小のための配置が記載されたものであり、ノイズやカップリングに関する記載は無い。

本発明は上記実情を考慮してなされたもので、高電圧系配線による微小電流配線へのカップリングを回避でき、デッドスペースを削減し得る電源装置及び不揮発性メモリ装置を提供することを目的とする。

本発明の第１の局面は、クロック信号の入力により昇圧電圧を生成する昇圧回路と、イネーブル信号の入力により前記クロック信号を生成するオシレータと、前記昇圧回路により生成された昇圧電圧の変動レベルを検知し、この検知結果に基づいて前記昇圧電圧が一定レベルになるように、前記イネーブル信号を前記オシレータに出力するレベル検知回路、及び前記昇圧電圧を降圧して発生した内部電圧を個別に供給する内部電圧発生回路からなる複数の電圧調整回路を含む電源制御回路と、を備えた電源装置であって、前記各電圧調整回路としては、第１絶縁層と、前記第１絶縁層上において互いに同一の第１の幅を有し且つ互いに隣接して平行に配置された複数本の第１帯状領域に対し、前記各第１帯状領域に分散して配置され、前記第１の幅に略同一の幅を有し、前記レベル検知回路を構成する複数のアナログ系回路と、前記第１絶縁層上において前記第１帯状領域に沿って当該第１帯状領域の隣に形成され、前記レベル検知回路に基準電圧を供給するための基準電圧線と、前記第１絶縁層上において互いに同一の第２の幅を有して前記基準電圧線とは異なる側の第１帯状領域の隣にあり且つ互いに隣接して平行に配置された複数本の第２帯状領域に対し、前記各第２帯状領域に分散して配置され、前記第２の幅に略同一の幅と、前記供給する電圧に応じた長さとを有し、前記内部電圧発生回路の一部を構成する複数の第１ロジック系回路と、前記各アナログ系回路、前記基準電圧線及び前記各第１ロジック系回路を覆うように前記第１絶縁層上に形成された第２絶縁層と、前記各第１帯状領域及び前記各第２帯状領域からなる各領域の境界上に位置するように、互いに平行且つ交互に前記第２絶縁層上に形成され、それぞれ前記第２絶縁層を介して下方の第１ロジック系回路又はアナログ系回路に電気的に接続された複数の接地線及び複数の正電圧線と、前記各アナログ系回路及び前記基準電圧線の上方に位置するように前記第２絶縁層上に形成され、前記第１帯状領域の境界上に位置する各接地線に個別に接続された複数のシールド層と、前記各第１ロジック系回路の上方に位置するように前記第２絶縁層上に形成され、当該第２絶縁層を介して前記各第１ロジック系回路に電気的に接続され、前記内部電圧発生回路の残りの一部を構成する複数の第２ロジック系回路と、前記各シールド層、前記各第２ロジック系回路、前記各接地線及び前記各正電圧線を覆うように前記第２絶縁層上に形成された第３絶縁層と、前記第３絶縁層上に形成され、前記昇圧回路から昇圧電圧が印加される昇圧電源線と、前記第３絶縁層上に形成され、前記内部電圧発生回路から内部電圧が印加される内部電源線と、を備えた電源装置である。

本発明の第２の局面は、第１の局面に対応する電源装置において、前記各第１帯状領域及び前記各第２帯状領域としては、それぞれ２本又は３本の帯状領域である電源装置である。

本発明の第３の局面は、第１又は第２の局面に対応する電源装置を備えた不揮発性メモリ装置であって、前記電源装置から供給される昇圧電圧及び内部電圧により、書き換え可能な半導体メモリを備えた不揮発性メモリ装置である。

本発明の第４の局面は、第３の局面に対応する不揮発性メモリ装置において、前記半導体メモリがフラッシュメモリである不揮発性メモリ装置である。

（作用）
第１の局面によれば、電圧調整回路が第１帯状領域及び第２帯状領域を備え、比較的低電圧を扱う各アナログ系回路及び基準電圧線を第１帯状領域及びその隣に配置し、比較的高電圧を扱う各内部電圧発生回路を第２帯状領域に配置し、各アナログ系回路及び基準電圧線の上方に位置するように第２絶縁層上にシールド層を配置した構成により、高電圧系配線による微小電流配線へのカップリングを回避することができる。

また、第１の局面によれば、複数本の第１帯状領域が互いに同一の第１の幅を有し、複数本の第２帯状領域が互いに同一の第２の幅を有する構成により、同一の帯状領域内で各回路を密に配置でき、デッドスペースを解消することができる。

第２の局面によれば、各第１帯状領域及び各第２帯状領域がそれぞれ２本又は３本の帯状領域である構成により、第１の局面の作用に加え、合計４本〜６本の帯状領域により、電圧調整回路を実現させることができる。

第３の局面によれば、第１又は第２の局面のようにカップリングを回避してデッドスペースを削減した電源装置を備えた構成により、動作の安定性が高く、チップ面積の小さい不揮発性メモリ装置を実現することができる。

第４の局面によれば、第３の局面に対応する不揮発性メモリ装置において、半導体メモリがフラッシュメモリである構成により、第３の局面と同様の作用を奏するフラッシュメモリ装置を実現することができる。

以上説明したように本発明によれば、高電圧系配線による微小電流配線へのカップリングを回避でき、デッドスペースを削減できる。

以下、本発明の各実施形態について図面を用いて説明する。なお、以下の各実施形態は、一般的な電源装置としても実現可能であり、また、不揮発性メモリ装置に設けられ、書き換え可能な半導体メモリに昇圧電圧及び内部電圧を供給する電源装置としても実現可能となっている。この場合、半導体メモリは、例えばフラッシュメモリに限らず、任意の不揮発性メモリとしてもよい。

（第１の実施形態）
図１は本発明の第１の実施形態に係る電源装置を備えた不揮発性メモリ装置の構成を示す模式図であり、図２乃至図９はこの電源装置内の各電圧調整回路の構成を説明するための模式図である。本実施形態では、図１７乃至図２２と同一機能で配置のみが異なる回路や配線には同一符号を付してその機能の説明を省略し、ここでは異なる配置について主に述べる。

この不揮発性メモリ装置１００Ａは、図１７に示したオシレータ２０及び各電圧調整回路３０_１〜３０_ｎに代えて、後述する複数の第１及び第２帯状領域に分散配置したオシレータ２０Ａ及び各電圧調整回路３０Ａ_１〜３０Ａ_ｎを備えている。

具体的には、不揮発性メモリ装置１００Ａは、昇圧回路１０と、オシレータ２０Ａと、複数の電圧調整回路３０Ａ_１，３０Ａ_２，…，３０Ａ_ｎと、これらオシレータ２０Ａ及び各電圧調整回路３０Ａ_１〜３０Ａ_ｎを含む電源制御回路４０Ａと、フラッシュメモリ部５０を備えている。ここで、昇圧回路１０及び電源制御回路４０Ａは電源装置を構成する。

昇圧回路１０は、前述同様に、オシレータ２０Ａからクロック信号線Ｌ＿ＣＬＫを介して供給されるクロック信号の入力により、正電圧線Ｌ＿ＶＤＤから供給される正電圧を昇圧して昇圧電圧Vccint2を生成する機能と、この昇圧電圧Vccint2を昇圧電源線Ｌ＿Vccint2から各電圧調整回路３０Ａ_１，３０Ａ_２，…，３０Ａ_ｎに供給する機能とをもっている。

オシレータ２０Ａは、各電圧調整回路３０Ａ_１，…，３０Ａ_ｎから上層配線Ｌ＿topを介して供給されるイネーブル信号の入力によりクロック信号を生成する機能と、このクロック信号をクロック信号線Ｌ＿ＣＬＫから昇圧回路１０に供給する機能とをもっている。

各電圧調整回路３０Ａ_１，…，３０Ａ_ｎは、比較的低電圧を扱うアナログ系回路からなるレベル検知回路と、比較的高電圧を扱うロジック系回路からなる内部電圧発生回路とからそれぞれ構成されている。

レベル検知回路は、昇圧回路１０により生成された昇圧電圧Vccint2の変動レベルを検知し、この検知結果に基づいて昇圧電圧Vccint2が一定レベルになるように、イネーブル信号をオシレータ２０Ａに出力する回路である。レベル検知回路は、後述する差動対カレントミラー回路３１、定電流用抵抗３２及びアンプ回路３３により構成される。

内部電圧発生回路は、昇圧電圧Vccint2を降圧して発生した内部電圧Vccintを個別に供給する回路である。内部電圧発生回路は、後述するレベルシフタ回路３４、ロジック回路３５、レベルシフタ回路及びロジック回路３６により構成される。ここで、各内部電圧Vccintは、例えば、ワード線に供給する１０Ｖの電圧、書込時にドレイン電圧を供給する７Ｖの電圧、読出時にワード線に供給する５Ｖの電圧、消去時にワード線に供給する−９Ｖの負電圧等のように、用途毎にそれぞれ異なる値となっている。このような内部電圧の違いに伴い、各電圧調整回路３０Ａ_１，…，３０Ａ_ｎは、様々な規模の回路を備え、様々なレイアウト面積を占有する。

但し、各電圧調整回路３０Ａ_１，…，３０Ａ_ｎは、それぞれ内部電圧発生回路の回路規模（長手方向の大きさに対応）が異なるものの、互いに類似した構成（同一幅、長手方向に異なる長さ、ロジック系回路・アナログ系回路の同一の配置）であるので、以下の説明では電圧調整回路３０Ａ_１を代表例に挙げて述べる。また、オシレータ２０Ａにおける回路配置も各電圧調整回路３０Ａ_１，…，３０Ａ_ｎにおける図２〜図３等に示す配置と同様に、アナログ系回路を第１帯状領域に分散配置し、ロジック系回路を第２帯状領域に分散配置すると共に、アナログ系回路の上方にシールド層を配置するので、オシレータ２０Ａの配置についても電圧調整回路３０Ａ_１を代表例に挙げて述べる。

始めに、図２に示すように、第１及び第２接地線Ｌ１＿ＶＳＳ，Ｌ２＿ＶＳＳとの間隔をｙ （μｍ）としたとき、第３接地線Ｌ３＿ＶＳＳと第２接地線Ｌ１＿ＶＳＳとの間隔をｙａ （μｍ）と呼び、第３接地線Ｌ３＿ＶＳＳと第１接地線Ｌ２＿ＶＳＳとの間隔をｙｂ （μｍ）と呼ぶとする。このとき、ｙ＝ｙａ＋ｙｂの関係がある。

ここで、２本の第１帯状領域は、互いに平行に配置された接地線Ｌ２＿ＶＳＳ〜Ｌ３＿ＶＳＳ及び正電源線Ｌ２＿ＶＤＤにより区切られる領域に対応し、互いに同一の第１の幅ｙａ／２を有し且つ互いに隣接して平行に配置されている。なお、この第１帯状領域に沿って当該第１帯状領域の隣に形成された基準電圧線Ｌ＿VrefΔｉは、後述するアンプ回路（レベル検知回路の一部）３３に基準電圧を供給するための配線である。

２本の第２帯状領域は、互いに平行に配置された接地線Ｌ１＿ＶＳＳ，Ｌ３＿ＶＳＳ及び正電源線Ｌ１＿ＶＤＤにより区切られる領域に対応し、互いに同一の第２の幅ｙｂ／２を有して基準電圧線Ｌ＿VrefΔｉとは異なる側の第１帯状領域の隣にあり且つ互いに隣接して平行に配置されている。

なお、２つの間隔ｙａ，ｙｂは、互いに略同一でもよく、互いに異なっていてもよい。これに伴い、第１帯状領域の幅ｙａ／２と、第２帯状領域の幅ｙｂ／２とは、互いに略同一でもよく、互いに異なっていてもよい。

また、第１帯状領域の幅は、ｙａ／２に限らず、ｙａ／１，ｙａ／３，ｙａ／４，…，のように、任意の幅ｙａ／ｉ（但し、ｉは自然数）に変形してもよい。同様に、第２帯状領域の幅は、ｙｂ／２に限らず、ｙａ／１，ｙｂ／３，ｙｂ／４，…，のように、任意の幅ｙｂ／ｋ（但し、ｋは自然数）に変形してもよい。また、自然数ｉ，ｋをそれぞれ２又は３とすることが、回路設計を容易にしつつデッドスペースを削減する観点から好ましい。これらのことは第３の実施形態でも述べる。また、後述する第２回路層Ｍ２における各接地線Ｌ１＿ＶＳＳ〜Ｌ３＿ＶＳＳと略平行な方向を長手方向と呼び、各接地線Ｌ１＿ＶＳＳ〜Ｌ３＿ＶＳＳと略垂直な方向を幅方向と呼ぶ。

電圧調整回路３０Ａ_１は、図３に示すように、種々の長さの複数の長方形をその長辺同士が対向するように並べた平面形状を有しており、各第１帯状領域に各アナログ系回路（３１〜３３）が分散して配置され、各第２帯状領域に各ロジック系回路（３４，３６）が分散して配置されている。なお、電圧調整回路３０Ａ_２も同様に、種々の長さの複数の長方形をその長辺同士が対向するように並べた平面形状を有しており、各第１帯状領域に各アナログ系回路（３１〜３３）が分散して配置され、各第２帯状領域に各ロジック系回路（３４’〜３６’）が分散して配置されている。このように、隣り合う電圧調整回路３０Ａ_１，３０Ａ_２同士では、デッドスペースを削減する観点から、各帯状領域において各回路が長手方向に密に配置されている。このことは他の電圧調整回路３０Ａ_２，…，３０Ａ_ｎでも同様である。

各アナログ系回路（３１〜３３）は、前述した差動対カレントミラー回路３１、定電流用抵抗３２及び各アンプ回路３３からなり、前述したレベル検知回路を構成している。また、各回路３１〜３３間には、微小電流配線が配置されている。

各ロジック系回路（３４，３６）は、前述したレベルシフト回路３４と、レベルシフト回路及びロジック回路（の混在回路）３６とからなり、供給する電圧（内部電圧Vccint）に応じた長さ（長手方向の大きさ）とを有し、前述した内部電圧発生回路を構成している。なお、各ロジック系回路３４，３６は、ここでは、後述する第１及び第２回路層Ｍ１，Ｍ２にも分散して配置されている。

図４は同実施形態における電圧調整回路３０Ａ_１の構成を説明するための斜視図であり、図５は図４の３−３線矢視断面図である。この電圧調整回路３０Ａ_１は、第１絶縁層Ｉ１、第１回路層Ｍ１、第２絶縁層Ｉ２、第２回路層Ｍ２、第３絶縁層Ｉ３及び第３回路層Ｍ３が積層された構造となっている。各層を積層した方向を高さ方向と呼ぶ。また、各回路層Ｍ１，Ｍ２，Ｍ３間は、適宜、垂直配線層（スルーホール）を介して電気的に接続されている。なお、第３回路層Ｍ３の各配線Ｌ＿Ｍ３としては、幅方向に沿って形成された内部電源線Ｌ＿Vccint、クロック信号線Ｌ＿ＣＬＫ、上層配線Ｌ＿top、各正電圧線Ｌ１＿ＶＤＤ，Ｌ２＿ＶＤＤ、昇圧電源線Ｌ＿ccint2及び各接地線Ｌ１＿ＶＳＳ，Ｌ２＿ＶＳＳがある。但し、第３回路層Ｍ３の各配線Ｌ＿Ｍ３は、幅方向に沿って形成される場合に限らず、長手方向に沿って形成されてもよい。

ここで、第１回路層Ｍ１においては、図６に示すように、差動対カレントミラー回路３１、定電流用抵抗３２、各アンプ回路３３、レベルシフタ回路３４、ロジック回路３５、レベルシフタ回路及びロジック回路３６、基準電圧線Ｌ＿VrefΔｉ及び微小電流配線Ｌ＿Δiが第１絶縁層Ｉ１上に配置されている。

また、複数のアナログ系回路（３１〜３３）は、第１絶縁層Ｉ１上において互いに同一の第１の幅ｙａ／２を有し且つ互いに隣接して平行に配置された２本の第１帯状領域に対し、各第１帯状領域に分散して配置され、第１の幅ｙａ／２に略同一の幅を有し、前述したレベル検知回路を構成している。基準電圧線Ｌ＿VrefΔｉは、第１絶縁層Ｉ１上において第１帯状領域に沿って当該第１帯状領域の隣に形成され、分岐部Ｌ＿ａを介してアンプ回路（レベル検知回路の一部）３３に基準電圧を供給するための配線である。ここで、分岐部Ｌ＿ａは、第１帯状領域の幅方向に沿って形成され、第１帯状領域の幅ｙａ／２以下の長さを有している。すなわち、基準電圧線Ｌ＿VrefΔｉの分岐部Ｌ＿ａは、隣の第１帯状領域に到達しない長さをもっている。なお、基準電圧線Ｌ＿VrefΔｉは、微小電流Δｉが流れる微小電流配線の一部でもある。

差動対カレントミラー回路（定電流源）３１及び定電流用抵抗３２は、第１帯状領域に配置され、昇圧回路１０により生成された昇圧電圧Vccint2の変動レベルを検知するためのレベル検知回路の一部である。なお、この種のレベル検知回路は、例えば特許文献１の第５０−５５段落等に詳細に説明されている。

複数のアンプ回路３３は、当該レベル検知回路の他の一部であり、基準電圧Ｖrefとの比較により、レベル検知を行うものである。

複数のロジック系回路（３４，３６）は、第１絶縁層Ｉ１上において互いに同一の第２の幅ｙｂ／２を有して基準電圧線Ｌ＿VrefΔｉとは異なる側の第１帯状領域の隣にあり且つ互いに隣接して平行に配置された２本の第２帯状領域に対し、各第２帯状領域に分散して配置され、第２の幅ｙｂ／２に略同一の幅と、供給する電圧に応じた長さとを有し、前述した内部電圧発生回路の一部を構成している。

第２絶縁層Ｉ２は、第１回路層Ｍ１における各アナログ系回路（３１〜３３）、基準電圧線Ｌ＿VrefΔｉ及び各ロジック系回路（３４，３６）を覆うように第１絶縁層Ｉ１上に形成されている。

第２回路層Ｍ２においては、図７に示すように、第１乃至第３接地線Ｌ１＿ＶＳＳ〜Ｌ３＿ＶＳＳ、第１及び第２正電圧線Ｌ１＿ＶＤＤ，Ｌ２＿ＶＤＤ、昇圧電源線Ｌ＿Vccint2、クロック信号線Ｌ＿ＣＬＫ、上層配線Ｌ＿top、第１及び第２シールド層Ｌ１＿shield，Ｌ２＿shield及び各回路３４〜３６が配置されている。

各接地線Ｌ１＿ＶＳＳ〜Ｌ３＿ＶＳＳ及び各正電圧線Ｌ１＿ＶＤＤ，Ｌ２＿ＶＤＤは、各第１帯状領域及び各第２帯状領域からなる各領域の境界上に位置するように、互いに平行且つ交互に第２絶縁層Ｉ２上に形成され、それぞれ第２絶縁層Ｉ２を介して下方の第１ロジック系回路（３４，３６）又はアナログ系回路（３１〜３３）に電気的に接続されている。

各シールド層Ｌ１＿shield，Ｌ２＿shieldは、各アナログ系回路（３１〜３３）及び基準電圧線Ｌ＿VrefΔｉの上方に位置するように第２絶縁層Ｉ２上に形成され、第１帯状領域の境界上に位置する各接地線Ｌ３＿ＶＳＳ，Ｌ２＿ＶＳＳに個別に接続されている。各シールド層Ｌ１＿shield，Ｌ２＿shieldは、下方の差動対カレントミラー回路３１、定電流用抵抗３２、各アンプ回路３３及び基準電圧線Ｌ＿VrefΔｉを上方の各配線から電磁的にシールドするものであり、上方の各配線と下方の各回路等とのカップリングを回避する観点から、例えば、アルミニウムＡｌ層として形成することが好ましい。

第２回路層Ｍ２における各ロジック系回路（３４，３６）は、第１回路層Ｍ１における各ロジック系回路の上方に位置するように第２絶縁層Ｉ２上に形成され、当該第２絶縁層Ｉ２（内の図示しない垂直配線層）を介して第１回路層Ｍ１の各ロジック系回路に電気的に接続され、前述した内部電圧発生回路の残りの一部を構成している。

第３絶縁層Ｉ３は、各シールド層Ｌ１＿shield，Ｌ２＿shield、各ロジック系回路（３４，３６）、各接地線Ｌ１＿ＶＳＳ〜Ｌ３＿ＶＳＳ、各正電圧線Ｌ１＿ＶＤＤ，Ｌ２＿ＶＤＤ、昇圧電源線Ｌ＿Vccint2、クロック信号線Ｌ＿ＣＬＫ及び上層配線Ｌ＿topを覆うように、第２絶縁層Ｉ２上に形成されている。

第３回路層Ｍ３においては、図８に示すように、内部電源線Ｌ＿Vccint、クロック信号線Ｌ＿ＣＬＫ、上層配線Ｌ＿top、各正電圧線Ｌ１＿ＶＤＤ，Ｌ２＿ＶＤＤ、昇圧電源線Ｌ＿Vccint2、各接地線Ｌ１＿ＶＳＳ，Ｌ２＿ＶＳＳが幅方向に沿って第３絶縁層Ｉ３上に形成されている。クロック信号線Ｌ＿ＣＬＫは、例えば、オシレータ２０により生成されたクロック信号を昇圧回路１０、他の回路３１〜３６及び半導体メモリ等に供給可能な配線である。

以上のような各回路層Ｍ１〜Ｍ３を重ねて投影した平面構成は、図９に示す通りである。ここで、第２及び第３回路層Ｍ２，Ｍ３において、互いに直交する同じ符号の配線同士は、両者の交点に形成された図示しない垂直配線層を介して電気的に接続されている。

これに伴い、例えば、第３回路層Ｍ３の昇圧電源線Ｌ＿Vccint2は、昇圧回路１０により生成された昇圧電圧Vccint2を垂直配線層から第２回路層Ｍ２の昇圧電源線Ｌ＿Vccint2に供給し、第２回路層Ｍ２の昇圧電源線Ｌ＿Vccint2は、この昇圧電圧Vccint2を内部電圧発生回路に供給する。

また、第２回路層Ｍ２の内部電源線Ｌ＿Vccintは、内部電圧発生回路により発生した内部電圧Vccintを垂直配線層から第３回路層Ｍ３の内部電源線Ｌ＿Vccintに供給し、第３回路層Ｍ３の内部電源線Ｌ＿Vccintは、この内部電圧Vccintをフラッシュメモリ部５０に供給する機能をもっている。

ここで、フラッシュメモリ部（半導体メモリ）５０は、例えば、アドレスバッファ、アドレスデコーダ及びメモリセルアレイを有している。内部電圧発生回路により生成された内部電圧Vccintは、このアドレスデコーダなどに供給される。なお、アドレスデコーダは、外部からアドレスバッファを介して入力されたアドレス信号をデコードし、内部電圧Vccintを基準としたデコード信号をメモリセルアレイに出力する。

なお、フラッシュメモリ部５０は、フラッシュメモリに限らず、電圧調整回路３０Ａ_１〜３０Ａ_ｎから供給される昇圧電圧Vccint2及び内部電圧Vccintにより、書き換え可能な不揮発性の半導体メモリであれば、任意の半導体メモリに変形してもよい。他の半導体メモリに変形した場合でも、前述同様のアドレスバッファ、アドレスデコーダ及びメモリセルアレイを備えている。

次に、以上のように構成された電源制御回路の動作を説明する。なお、本実施形態の電源制御回路４０Ａは、従来に比べ、各電圧調整回路３０Ａ_１〜３０Ａ_ｎ内の各回路３１〜３６及び各配線の配置が異なるものであり、各回路３１〜３６自体は従来と同様に動作する。

始めに、オシレータ２０Ａは、例えば、電圧調整回路３０Ａ_１内のレベル検知回路から第２回路層Ｍ２の上層配線Ｌ＿topを介してイネーブル信号が入力されると、このイネーブル信号によりクロック信号を生成する。このクロック信号は、第２回路層Ｍ２のクロック信号線Ｌ＿ＣＬＫから図示しない垂直配線層及び第３回路層Ｍ３のクロック信号線Ｌ＿ＣＬＫを介して昇圧回路１０に供給される。

昇圧回路１０は、このクロック信号に基づき、外部（正電圧線Ｌ＿ＶＤＤ及び接地線Ｌ＿ＶＳＳ）から供給される外部電源電圧を昇圧して昇圧電圧Vccint2を生成して昇圧電源線Ｌ＿Vccintに出力する。

この昇圧電圧Vccint2は、第３回路層Ｍ３の昇圧電源線Ｌ＿Vccintから図示しない垂直配線層及び第２回路層Ｍ２の昇圧電源線Ｌ＿Vccint2を介してレベル検知回路及び内部電圧発生回路に供給される。

レベル検知回路（差動対カレントミラー回路３１、定電流用抵抗３２、アンプ回路３３、レベルシフタ回路及びロジック回路３６の一部）は、昇圧電圧Vccint2の電圧レベルの変動を検知して、その検知結果に基づいて昇圧電圧Vccint2が一定レベルになるように、イネーブル信号を第２回路層Ｍ２における上層配線Ｌ＿topからオシレータ２０Ａに入力する。

このとき、第１回路層Ｍ１のレベル検知回路及び基準電圧線Ｌ＿VrefΔｉと、第３回路層Ｍ３の各配線Ｌ＿Vccint，Ｌ＿ＣＬＫ，Ｌ＿top，Ｌ＿Vccint2等との間のカップリングは、第２回路層Ｍ２の各シールド層Ｌ１＿shield，Ｌ２＿shieldにより回避されている。

一方、内部電圧発生回路（レベルシフタ回路３４、レベルシフタ回路及びロジック回路３６）では、この昇圧電圧Vccint2を降圧した内部電圧Vccintを生成する。この内部電圧Vccintは、第２回路層Ｍ２の内部電源線Ｌ＿Vccintから図示しない垂直配線層及び第３回路層Ｍ３の内部電源線Ｌ＿Vccintを介して、フラッシュメモリ部５０に供給される。

フラッシュメモリ部５０では、内部電圧Vccintが供給されると、アドレスデコーダが、外部からアドレスバッファを介して入力されたアドレス信号をデコードし、内部電圧Vccintを基準としたデコード信号をメモリセルアレイに出力する。

上述したように本実施形態によれば、電圧調整回路３０Ａ_１を第１及び第２帯状領域から構成し、比較的高電圧となる各ロジック系回路（３４，３６）を２つの第２帯状領域に分散配置し、微小電流が流れる各アナログ系回路（３１〜３３）を２つの第１帯状領域に分散配置し、各アナログ系回路の上方に各シールド層Ｌ１＿shield，Ｌ２＿shieldを配置した構成により、高電圧系配線（Ｌ＿Vccint2，Ｌ＿Vccint，Ｌ＿ＣＬＫ，Ｌ＿top）による微小電流配線（Ｌ＿VrefΔｉ，Ｌ＿Δｉ）へのカップリングを回避することができる。

また、本実施形態によれば、各電圧調整回路３０Ａ_１〜３０Ａ_ｎにおいて、第１帯状領域が互いに略同一幅ｙａ／２を有し、第２帯状領域が互いに略同一幅ｙｂ／２を有する構成により、同一領域内で各回路を長手方向に沿って密に配置でき、デッドスペースを解消することができる。

また、カップリングを回避してデッドスペースを削減した電圧調整回路３０Ａ_１〜３０Ａ_ｎを備えたことにより、動作の安定性が高く、チップ面積の小さいフラッシュメモリ等の不揮発性メモリ装置１００Ａを実現することができる。

補足すると、図１及び図３に示したように、電源線（Ｌ＿Vccint2、Ｌ＿Vccint）、高電圧回路（３４〜３６）及び低電圧回路（３１〜３３）を分離配置した構成により、これらの混在を回避することができる。

また、定電流系を集中して配置し且つ定電流系の上方に各シールド層Ｌ１＿shield，Ｌ２＿shieldを設けたことにより、定電流配線と、昇圧電源線Ｌ＿Vccint2及びクロック信号線Ｌ＿ＣＬＫとの交差によるカップリングを回避することができる。また、各シールド層Ｌ１＿shield，Ｌ２＿shieldにより、定電流源（差動対カレントミラー回路３１、定電流用抵抗３２、アンプ回路３３）と、昇圧電源線Ｌ＿Vccint及びクロック信号線Ｌ＿ＣＬＫとの交差によるカップリングも回避することができる。さらに、各シールド層Ｌ１＿shield，Ｌ２＿shieldにより、定電流系（差動対カレントミラー回路３１、定電流用抵抗３２、アンプ回路３３、微小電流配線Ｌ＿Δi）と、上層配線Ｌ＿topとの交差によるカップリングも回避することができる。

配線長については、定電流系（差動対カレントミラー回路３１、定電流用抵抗３２、アンプ回路３３、微小電流配線Ｌ＿Δi）を集中配置したことにより、定電流配線（微小電流配線Ｌ＿Δi、基準電圧線Ｌ＿VrefΔｉ）の引き回しを解消することができる。

デッドスペースについては、例えば第１及び第２接地線Ｌ１＿ＶＳＳ，Ｌ２＿ＶＳＳの間隔ｙを１８０μｍとし、これらの接地線Ｌ１＿ＶＳＳ，Ｌ２＿ＶＳＳと第３接地線Ｌ３＿ＶＳＳとの間隔ｙａ，ｙｂを各９０μｍとした場合、アナログ回路系（差動対カレントミラー回路３１、定電流用抵抗３２、アンプ回路３３）特有の歪な形状から発生するデッドスペースを５０％（１８０μｍ領域→９０μｍ領域）も低減することができた。

また、既存の回路の流用により発生していたデッドスペースは、回路の幅方向のサイズｙａ／２，ｙｂ／２、配線Ｌ１＿ＶＳＳ〜Ｌ３＿ＶＳＳ，Ｌ１＿ＶＤＤ〜Ｌ２＿ＶＤＤの位置、信号線の位置を固定化したことにより、激減させることができる。また全ての回路セルをｙａ／２幅又はｙｂ／２幅のサイズで作成するため、既存の回路セルを容易に流用でき、設計に要する時間や労力を低減させることができる。なお、本実施形態では、全ての回路セルをｙａ／２幅又はｙｂ／２幅とした場合を説明したが、これに限らず、各第１帯状領域に配置する回路及び配線と、各第２帯状領域に配置する回路及び配線とを分離して配置できればよいので、一部の回路セルをｙａ幅又はｙｂ幅とすることも可能である。

さらに、微小電流回路（３１〜３３）、ロジック回路３５等の幅をそれぞれｙｂ／２，ｙａ／２に固定したため、空きスペースが生じたとしても、この空きスペースを他の回路との組み合わせや歪んだ形状により相殺し易いので、各第１帯状領域及び各第２帯状領域のうちの同一領域に属する回路を容易に組み合わせて配置できる利点がある。この利点は、１つの電圧調整回路３０Ａ_１内で回路を配置する場合に限らず、図３に示したように、複数の電圧調整回路３０Ａ_１，３０Ａ_２を配置する場合においても同様に得ることができる。

また、回路変更があっても、変更内容が第１又は第２帯状領域内の調整で済み、他の領域に波及しないので、回路変更の調整が容易な電源装置を提供することができる。

また、オシレータ２０Ａについても同様に、アナログ系回路を第１帯状領域に分散配置し、ロジック系回路を第２帯状領域に分散配置すると共に、アナログ系回路の上方にシールド層を配置するので、デッドスペースを削減しつつ、カップリングを回避することができる。

（第２の実施形態）
次に、本発明の第２の実施形態に係る電源装置に適用される電圧調整回路について説明する。第２の実施形態は、図１０に示す第１の実施形態の配置を変形した変形例であり、図１１及び図１２に示すように、各アナログ系回路を配置した領域（アナログ系回路領域）に対応して各シールド層を配置した形態となっている。

図１０に示す例は、第１の実施形態の場合であり、２つの第１帯状領域が各アナログ系回路領域であり、各アナログ系回路領域を覆うように第２絶縁層上に形成された第１及び第２シールド層Ｌ１＿shield，Ｌ２＿shieldを備えた構成を示している。

図１１に示す例は、３つの第１帯状領域が各アナログ系回路領域であり、各アナログ系回路領域を覆うように第２絶縁層上に形成された第１〜第３シールド層Ｌ１＿shield〜Ｌ３＿shieldを備えた構成を示している。

図１２に示す例は、図１０及び図１１に示す例の組み合わせであり、１つの領域にアナログ系回路領域とロジック系回路領域とが混在した場合、アナログ系回路領域のみを覆うように、第３シールド層Ｌ３＿shieldを備えた構成を示している。但し、この場合、第１帯状領域の幅ｙａ／ｉと第２帯状領域の幅ｙｂ／ｋとは互いに略同一である。

以上のような構成によれば、各アナログ系回路領域の配置に対応して各シールド層Ｌ＿shieldを配置するので、各アナログ系回路の配置を変更した場合でも、第１の実施形態の効果を得ることができる。このため、レイアウト設計の自由度を増すことができる。

（第３の実施形態）
次に、本発明の第３の実施形態に係る電源装置に適用される電圧調整回路について説明する。第３の実施形態は、第１又は第２の実施形態を一般化した例であり、図１３に示すように、第１及び第２帯状領域の幅をそれぞれｙａ／ｉ，ｙｂ／ｋとした形態となっている。

ここで、ｉ，ｋはそれぞれ自然数であり、ｉ＝２，ｋ＝２の場合が第１の実施形態に相当する。また、自然数ｉ，ｋとしては、図１４〜図１６に示すように、それぞれ２又は３の場合が回路設計を容易にしつつデッドスペースを削減する観点から好ましい。なお、第２の実施形態を一般化する場合には、ｉ本の第１帯状領域の上方における第２回路層Ｍ２にｉ本のシールド層Ｌ１＿shield〜Ｌｉ＿shieldを形成すればよい。

以上のような構成によれば、第１及び第２帯状領域を任意の本数ｉ，ｋと同一幅ｙａ／ｉ，ｙｂ／ｋとで形成できるので、第１及び第２帯状領域の本数及び幅を変更した場合でも、適用した第１又は第２の実施形態の効果を得ることができる。このため、レイアウト設計の自由度を増すことができる。

なお、本願発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組合せてもよい。

本発明の第１の実施形態に係る不揮発性メモリ装置の構成を示す模式図である。 同実施形態における電圧調整回路の構成を説明するための模式図である。 同実施形態における電圧調整回路の構成を説明するための模式図である。 同実施形態における電圧調整回路の構成を説明するための斜視図である。 図４の３−３線矢視断面図である。 同実施形態における第１回路層の平面構成を示す模式図である。 同実施形態における第２回路層の平面構成を示す模式図である。 同実施形態における第３回路層の平面構成を示す模式図である。 同実施形態における電圧調整回路の平面構成を示す模式図である。 本発明の第１の実施形態に係る電圧調整回路の一部の構成を示す模式図である。 本発明の第２の実施形態に係る電圧調整回路の一部の構成を示す模式図である。 同実施形態における電圧調整回路の一部の構成を示す模式図である。 本発明の第３の実施形態に係る電圧調整回路の一部の構成を示す模式図である。 同実施形態における電圧調整回路の一部の構成を示す模式図である。 同実施形態における電圧調整回路の一部の構成を示す模式図である。 同実施形態における電圧調整回路の一部の構成を示す模式図である。 従来の不揮発性メモリ装置の構成を示す模式図である。 従来の電圧調整回路の構成を説明するための斜視図である。 従来の電圧調整回路における第１回路層の平面構成を示す模式図である。 従来の電圧調整回路における第２回路層の平面構成を示す模式図である。 従来の電圧調整回路における第３回路層の平面構成を示す模式図である。 従来の電圧調整回路の平面構成を説明するための模式図である。 従来の電圧調整回路の課題を説明するための模式図である。

符号の説明

１００Ａ…電源装置、１０…昇圧回路、２０…オシレータ、３０Ａ_１〜３０Ａ_ｎ…電圧調整回路、３１…差動対カレントミラー回路、３２…定電流用抵抗、３３…アンプ回路、３４…レベルシフタ回路、３５…ロジック回路、３６…レベルシフタ回路及びロジック回路、４０…電源制御回路、５０…フラッシュメモリ部、Ｌ１＿ＶＳＳ〜Ｌ３＿ＶＳＳ…接地線、Ｌ１＿ＶＤＤ，Ｌ２＿ＶＤＤ…正電圧線、Ｉ１〜Ｉ３…絶縁層、Ｍ１〜Ｍ３回路層、Ｌ＿Vccint2…昇圧電源線、Ｌ＿ＣＬＫ…クロック信号線、Ｌ＿top…上層配線、Ｌ＿Vccint…内部電源線、Ｌ＿VrefΔｉ…基準電圧線。

Claims (4)

1. クロック信号の入力により昇圧電圧を生成する昇圧回路と、
   イネーブル信号の入力により前記クロック信号を生成するオシレータと、
   前記昇圧回路により生成された昇圧電圧の変動レベルを検知し、この検知結果に基づいて前記昇圧電圧が一定レベルになるように、前記イネーブル信号を前記オシレータに出力するレベル検知回路、及び前記昇圧電圧を降圧して発生した内部電圧を個別に供給する内部電圧発生回路からなる複数の電圧調整回路を含む電源制御回路と、
   を備えた電源装置であって、
   前記各電圧調整回路は、
   第１絶縁層と、
   前記第１絶縁層上において互いに同一の第１の幅を有し且つ互いに隣接して平行に配置された複数本の第１帯状領域に対し、前記各第１帯状領域に分散して配置され、前記第１の幅に略同一の幅を有し、前記レベル検知回路を構成する複数のアナログ系回路と、
   前記第１絶縁層上において前記第１帯状領域に沿って当該第１帯状領域の隣に形成され、前記レベル検知回路に基準電圧を供給するための基準電圧線と、
   前記第１絶縁層上において互いに同一の第２の幅を有して前記基準電圧線とは異なる側の第１帯状領域の隣にあり且つ互いに隣接して平行に配置された複数本の第２帯状領域に対し、前記各第２帯状領域に分散して配置され、前記第２の幅に略同一の幅と、前記供給する電圧に応じた長さとを有し、前記内部電圧発生回路の一部を構成する複数の第１ロジック系回路と、
   前記各アナログ系回路、前記基準電圧線及び前記各第１ロジック系回路を覆うように前記第１絶縁層上に形成された第２絶縁層と、
   前記各第１帯状領域及び前記各第２帯状領域からなる各領域の境界上に位置するように、互いに平行且つ交互に前記第２絶縁層上に形成され、それぞれ前記第２絶縁層を介して下方の第１ロジック系回路又はアナログ系回路に電気的に接続された複数の接地線及び複数の正電圧線と、
   前記各アナログ系回路及び前記基準電圧線の上方に位置するように前記第２絶縁層上に形成され、前記第１帯状領域の境界上に位置する各接地線に個別に接続された複数のシールド層と、
   前記各第１ロジック系回路の上方に位置するように前記第２絶縁層上に形成され、当該第２絶縁層を介して前記各第１ロジック系回路に電気的に接続され、前記内部電圧発生回路の残りの一部を構成する複数の第２ロジック系回路と、
   前記各シールド層、前記各第２ロジック系回路、前記各接地線及び前記各正電圧線を覆うように前記第２絶縁層上に形成された第３絶縁層と、
   前記第３絶縁層上に形成され、前記昇圧回路から昇圧電圧が印加される昇圧電源線と、
   前記第３絶縁層上に形成され、前記内部電圧発生回路から内部電圧が印加される内部電源線と、
   を備えたことを特徴とする電源装置。
2. 請求項１に記載の電源装置において、
   前記各第１帯状領域及び前記各第２帯状領域は、それぞれ２本又は３本の帯状領域であることを特徴とする電源装置。
3. 請求項１又は請求項２に記載の電源装置を備えた不揮発性メモリ装置であって、
   前記電源装置から供給される昇圧電圧及び内部電圧により、書き換え可能な半導体メモリを備えたことを特徴とする不揮発性メモリ装置。
4. 請求項３に記載の不揮発性メモリ装置において、
   前記半導体メモリは、フラッシュメモリであることを特徴とする不揮発性メモリ装置。

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