JP2010034609A - Method for producing semiconductor devices - Google Patents
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Abstract
Description
本発明は半導体装置の製造方法に関し、特にパッケージ外形を縮小し、実装面積を低減しコストダウンが可能な半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device capable of reducing the package outer shape, reducing the mounting area, and reducing the cost.
半導体装置の製造においては、ウェハからダイシングして分離した半導体チップをリードフレームに固着し、金型と樹脂注入によるトランスファーモールドによってリードフレーム上に固着された半導体チップを封止し、封止された半導体チップを個々の半導体装置毎に分離するという工程が行われている。このリードフレームには短冊状あるいはフープ状のフレームが用いられており、いずれにしろ1回の封止工程で複数個の半導体装置が同時に封止されている。 In the manufacture of a semiconductor device, a semiconductor chip diced and separated from a wafer is fixed to a lead frame, and the semiconductor chip fixed on the lead frame is sealed by a transfer mold using a mold and resin injection. A process of separating a semiconductor chip for each individual semiconductor device is performed. A strip-like or hoop-like frame is used for the lead frame, and in any case, a plurality of semiconductor devices are simultaneously sealed in one sealing step.
図7は、トランスファーモールド工程の状況を示す図である。トランスファーモールド工程では、ダイボンド、ワイヤボンドにより半導体チップ1が固着されたリードフレーム2を、上下金型3A、3Bで形成したキャビティ4の内部に設置し、キャビティ4内にエポキシ樹脂を注入することにより、半導体チップ1の封止が行われる。このようなトランスファーモールド工程の後、リードフレーム2を各半導体チップ1毎に切断して、個別の半導体装置が製造される(例えば特開平05−129473号)。
FIG. 7 is a diagram showing the situation of the transfer molding process. In the transfer molding process, the
この時、図8に示すように、金型3Bの表面には多数個のキャビティ4a〜4fと、樹脂を注入するための樹脂源5と、ランナー6、及びランナー6から各キャビティ4a〜4fに樹脂を流し込むためのゲート7とが設けられている。これらは全て金型3B表面に設けた溝である。短冊状のリードフレームであれば、1本のリードフレームに例えば10個の半導体チップ1が搭載されており、1本のリードフレームに対応して、10個のキャビティ4と10本のゲート7、及び1本のランナー6が設けられる。そして、金型3表面には例えばリードフレーム20本分のキャビティ4が設けられる。
At this time, as shown in FIG. 8, a large number of
図9は、上記のトランスファーモールドによって製造した半導体装置を示す図である。トランジスタ等の素子が形成された半導体チップ1がリードフレームのアイランド8上に半田等のろう材9によって固着実装され、半導体チップ1の電極パッドとリード10とがワイヤ11で接続され、半導体チップ1の周辺部分が上記キャビティの形状に合致した樹脂12で被覆され、樹脂12の外部にリード端子10の先端部分が導出されたものである。
FIG. 9 is a view showing a semiconductor device manufactured by the transfer mold. The
従来のパッケージでは、外部接続用のリード端子10を樹脂12から突出させるので、リード端子10の先端部までの距離を実装面積として考慮しなくてはならず、樹脂12の外形寸法より実装面積の方が遥かに大きくなるという欠点がある。
In the conventional package, since the
また、従来のトランスファーモールド技術では、圧力をかけ続けた状態で硬化させることから、ランナー6とゲート7においても樹脂が硬化し、このランナー6等に残った樹脂は廃棄処分となる。そのため、上記のリードフレームを用いた手法では、製造すべき半導体装置個々にゲート7を設けるので、樹脂の利用効率が悪く、樹脂の量に対して製造できる半導体装置の個数が少ないという欠点があった。
Further, in the conventional transfer mold technology, the resin is cured in the
本発明に係る半導体装置の製造方法は、複数の搭載部を有する基板を準備する工程と、
前記搭載部の各々に半導体チップを固着する工程と、前記基板の上を平坦な樹脂層で被覆し、前記各搭載部に固着した半導体チップの各々を共通の樹脂層で被覆する工程と、前記基板の裏面側から、前記搭載部毎に、前記基板と前記樹脂層とをダイシングラインに沿ってダイシングし個々の半導体装置に分離する工程とを具備し、前記基板は、裏面側に第1の電極パターンを備え、前記第1の電極パターンは、前記搭載部の各々間で連結しないとともに、前記ダイシングラインから後退するように構成されており、前記基板は、表面側に第2の電極パターンを備え、前記第2の電極パターンは、前記ダイシングラインから後退する電極部と、一の前記半導体チップにおける前記電極部と他の前記半導体チップにおける前記電極部とを接続する接続部と、を備え、前記第1の電極パターンと前記電極部とは、前記基板に形成されたスルーホールを介して接続されており、前記第1の電極パターン及び前記第2の電極パターンは、電解メッキ法により形成されていること、を特徴とする。
A method of manufacturing a semiconductor device according to the present invention includes a step of preparing a substrate having a plurality of mounting portions,
A step of fixing a semiconductor chip to each of the mounting portions; a step of covering the substrate with a flat resin layer; and a step of covering each of the semiconductor chips fixed to the mounting portions with a common resin layer; For each mounting portion, the substrate and the resin layer are diced along a dicing line and separated into individual semiconductor devices from the back surface side of the substrate. An electrode pattern, wherein the first electrode pattern is configured not to be connected between the mounting portions and to be retracted from the dicing line, and the substrate has a second electrode pattern on the surface side. And the second electrode pattern connects the electrode part retracted from the dicing line and the electrode part in one semiconductor chip and the electrode part in another semiconductor chip. The first electrode pattern and the electrode part are connected via a through hole formed in the substrate, and the first electrode pattern and the second electrode pattern are It is formed by an electrolytic plating method.
本発明によれば、リードフレームを用いた半導体装置よりも更に小型化できるパッケージ構造を提供できる利点を有する。このとき、リード端子が突出しない構造であるので、実装したときの占有面積を低減し、高密度実装を実現できる。 The present invention has an advantage of providing a package structure that can be further reduced in size as compared with a semiconductor device using a lead frame. At this time, since the lead terminal does not protrude, the occupied area when mounted can be reduced, and high-density mounting can be realized.
さらに、キャビティを構成するための金型3A、3Bが不要であるので、大幅なコストダウンが可能である利点を有する。 Further, since the molds 3A and 3B for forming the cavity are unnecessary, there is an advantage that the cost can be significantly reduced.
そして、樹脂層35表面を平坦面に加工した後に、樹脂層35表面側にダイシングシート50を貼り付けてダイシングすることにより、電極パターン31a〜31d表面にダイシングシート50の粘着剤を付着させることが無い製造方法を提供できるものである。
And after processing the
以下に本発明の実施の形態を詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail.
第1工程:図1参照
まず、1個の半導体装置に対応する搭載部20を複数個分、例えば100個分を縦横に配置した、大判の基板21を準備する。基板21は、セラミックやガラスエポキシ等からなる絶縁基板であり、それらが1枚あるいは数枚重ね合わされて、合計の板厚が200〜350μmと製造工程における機械的強度を維持し得る板厚を有している。
First Step: See FIG. 1 First, a
基板21の各搭載部20の表面には、タングステン等の金属ペーストの印刷と、金の電解メッキによる導電パターンが形成されている。また、基板21の裏面側には、外部接続電極としての電極パターンが形成されている。
On the surface of each
図2(A)は基板21の表面に形成した導電パターンを示す平面図、図2(B)は基板21の断面図である。
2A is a plan view showing a conductive pattern formed on the surface of the
点線で囲んだ各搭載部20は、例えば長辺×短辺が1.0mm×0.8mmの矩形形状を有しており、これらは互いに20〜50μmの間隔を隔てて縦横に配置されている。前記間隔は後の工程でのダイシングライン24となる。導電パターンは、各搭載部20内においてアイランド部25とリード部26を形成し、これらのパターンは各搭載部20内において同一形状である。アイランド部25は半導体チップを搭載する箇所であり、リード部26は半導体チップの電極パッドとワイヤ接続する箇所である。アイランド部25からは2本の第1の連結部27が連続したパターンで延長される。これらの線幅はアイランド部25よりも狭い線幅で、例えば0.1mmの線幅で延在する。第1の連結部27はダイシングライン24を超えて隣の搭載部20のリード部26に連結する。更に、リード部26からは各々第2の連結部28が、第1の連結部27とは直行する方向に延在し、ダイシングライン24を越えて隣の搭載部20のリード部24に連結する。第2の連結部28は更に、搭載部20群の周囲を取り囲む共通連結部29に連結する。このように第1と第2の連結部27、28が延在することによって、各搭載部20のアイランド部25とリード部26とを電気的に共通接続する。
Each
図2(B)を参照して、第1の絶縁基板22には、各搭載部20毎にスルーホール30が設けられている。スルーホール30の内部はタングステンなどの導電材料によって埋設されている。そして、各スルーホール30に対応して、裏面側に外部電極31を形成する。
Referring to FIG. 2B, the first insulating substrate 22 is provided with a
図3は、基板21を裏面側から観測して外部電極31a〜31dのパターンを示した平面図である。これらの外部電極31a、31b、31c、31dは、搭載部20の端から0.05〜0.1mm程度後退されており、且つ各々が独立したパターンで形成されている。にもかかわらず、電気的には各スルーホール30を介して共通連結部29に接続される。これにより、導電パターンを一方の電極とする電解メッキ法ですべての導電パターン上に金メッキ層を形成することが可能となる。また、ダイシングライン24を横断するのは線幅が狭い第1と第2の連結部27、28だけにすることができる。
FIG. 3 is a plan view showing patterns of the external electrodes 31a to 31d when the
第2工程:図4(A)参照
斯様に金メッキ層を形成した基板21の各搭載部20毎に、半導体チップ33をダイボンド、ワイヤボンドする。半導体チップ33はアイランド部25表面にAgペーストなどの接着剤によって固定し、半導体チップ33の電極パッドとリード部32a、32bとを各々ワイヤ34で接続する。半導体チップ33としては、バイポーラトランジスタ、パワーMOSFET等の3端子の能動素子を形成している。バイポーラ素子を搭載した場合は、アイランド部25に接続された外部電極31a、31bがコレクタ端子であり、リード部26に各々接続された外部電極31c、31dがベース・エミッタ電極となる。
Second Step: See FIG. 4 (A) The
第3工程:図4(B)参照
基板21の上方に移送したディスペンサ(図示せず)から所定量のエポキシ系液体樹脂を滴下(ポッティング)し、すべての半導体チップ33を共通の樹脂層35で被覆する。例えば一枚の基板21に100個の半導体チップ33を搭載した場合は、100個全ての半導体チップ33を一括して被覆する。前記液体樹脂として例えばCV576AN(松下電工製)を用いた。滴下した液体樹脂は比較的粘性が高く、表面張力を有しているので、その表面が湾曲する。
Third Step: See FIG. 4B A predetermined amount of epoxy liquid resin is dropped (potted) from a dispenser (not shown) transferred above the
第4工程:図4(C)参照
滴下した樹脂層35を100〜200度、数時間の熱処理(キュア)にて硬化させた後に、湾曲面を研削することによって樹脂層35の表面を平坦面に加工する。研削にはダイシング装置を用い、ダイシングブレード36によって樹脂層35の表面が基板21から一定の高さに揃うように、樹脂層35表面を削る。この工程では、樹脂層35の膜厚を0.3〜1.0mmに成形する。平坦面は、少なくとも最も外側に位置する半導体チップ33を個別半導体装置に分離したときに、規格化したパッケージサイズの樹脂外形を構成できるように、その端部まで拡張する。前記ブレードには様々な板厚のものが準備されており、比較的厚めのブレードを用いて、切削を複数回繰り返すことで全体を平坦面に形成する。
Fourth step: see FIG. 4C. After the dropped
また、滴下した樹脂層35を硬化する前に、樹脂層35表面に平坦な成形部材を押圧して平坦且つ水平な面に成形し、後に硬化させる手法も考えられる。
Also, a method of pressing a flat molding member on the surface of the
第5工程:図5(A)参照
次に、基板21を反転し、樹脂層35の表面にダイシングシート50(たとえば、商品名:UVシート、リンテック株式会社製)を貼り付ける。先の工程で樹脂層35表面を平坦且つ基板21表面に対して水平の面に加工したことによって、樹脂層35側に貼り付けても基板21が傾くことなく、その水平垂直の精度を維持することができる。
5th process: Refer FIG. 5 (A) Next, the board |
第6工程:図5(B)参照
次に、搭載部20毎に樹脂層35を切断して各々の半導体装置に分離する。切断にはダイシング装置のダイシングブレード36を用い、ダイシングライン24に沿って樹脂層35と基板21とを同時にダイシングすることにより、搭載部20毎に分割した半導体装置を形成する。ダイシング工程においては前記ダイシングブレード36がダイシングシート50の表面に到達するような切削深さで切断する。この時には、基板21の裏面側からも観測可能な合わせマーク(例えば、基板21の周辺部分に形成した貫通孔や、金メッキ層の一部)をダイシング装置側で自動認識し、これを位置基準として用いてダイシングする。また、電極パターン31a、31b、31c、31dやアイランド部25がダイシングブレード36に接しないパターン設計としている。これは、金メッキ層の切断性が比較的悪いので、金メッキ層のバリが生じるのを極力防止する事を目的にしたものである。従って、ダイシングブレード36と金メッキ層とが接触するのは、電気的導通を目的とした第1と第2の接続部27、28のみである。
Step 6: See FIG. 5B Next, the
図6は、上述の工程によって形成された各半導体装置を示す斜視図である。パッケージの周囲4側面は、樹脂層35と基板21の切断面で形成され、パッケージの上面は平坦化した樹脂層35の表面で形成され、パッケージの下面は第1の絶縁基板22の裏面側で形成される。
FIG. 6 is a perspective view showing each semiconductor device formed by the above-described steps. Four side surfaces of the package are formed by a cut surface of the
この半導体装置は、縦×横×高さが、例えば、1.0mm×0.6mm×0.5mmのごとき大きさを有している。基板21の上には0.5mm程度の樹脂層35が被覆して半導体チップ33を封止している。半導体チップ33は約150μm程度の厚みを有する。アイランド部25とリード部26はパッケージの端面から後退されており、第1と第2の接続部27、28の切断部分だけがパッケージ側面に露出する。
This semiconductor device has a size such that length × width × height is, for example, 1.0 mm × 0.6 mm × 0.5 mm. A
外部電極31a〜31dは基板21の4隅に、0.2×0.3mm程度の大きさで配置されており、パッケージ外形の中心線に対して左右(上下)対象となるようなパターンで配置されている。この様な対称配置では電極の極性判別が困難になるので、樹脂層35の表面側に凹部を形成するか印刷するなどして、極性を表示するマークを刻印するのが好ましい。
The external electrodes 31a to 31d are arranged at the four corners of the
斯かる手法によって形成した半導体装置は、多数個の素子をまとめて樹脂でパッケージングするので、個々にパッケージングする場合に比べて、無駄にする樹脂材料を少なくでき、材料費の低減につながる。また、リードフレームを用いないので、従来のトランスファーモールド手法に比べて、パッケージ外形を大幅に小型化することができる。更に、外部接続用の端子が基板21の裏面に形成され、パッケージの外形から突出しないので、装置の実装面積を大幅に小型化できるものである。
In a semiconductor device formed by such a method, since a large number of elements are packaged together with a resin, less resin material is wasted than in the case of individual packaging, leading to a reduction in material costs. Further, since no lead frame is used, the package outer shape can be greatly reduced as compared with the conventional transfer molding method. Furthermore, since the external connection terminals are formed on the back surface of the
更に、上記の製造方法は、基板21側でなく樹脂層35側にダイシングシート50を貼り付けてダイシングを行っている。例えば基板21側に貼り付けた場合は、素子を剥離したときにダイシングシート50の粘着剤が電極パターン31a〜31dの表面に付着してしまう。このような粘着剤が残った状態で素子を自動実装装置に投入すると、実装時における電極パターン31a〜31dの半田付け性を劣化させる危惧がある。また、電極パターン31a〜31d表面にゴミが付着することによる弊害も危惧される。本発明によれば、樹脂層35側に貼り付けることによってこれらの弊害を解消している。
Further, in the above manufacturing method, dicing is performed by attaching the
更に、樹脂層35側にダイシングシート50を貼り付けるに際して、樹脂層35の表面を水平且つ平坦面に加工することによって、基板21側にダイシングシート50を貼り付けた場合と同じ垂直水平精度を維持することができる。
Further, when the dicing
尚、上記実施例は3端子素子を封止して4個の外部電極を形成した例で説明したが、例えば2個の半導体チップを封止した場合や、集積回路を封止した場合も同様にして実施することが可能である。 Although the above embodiment has been described with an example in which three terminal elements are sealed to form four external electrodes, the same applies when, for example, two semiconductor chips are sealed or an integrated circuit is sealed. Can be implemented.
20 搭載部
21 基板
25 アイランド部
26 リード部
27 第1の連結部
28 第2の連結部
29 共通連結部
30 スルーホール
31 外部電極
33 半導体チップ
35 樹脂層
20 mounting
Claims (7)
前記搭載部の各々に半導体チップを固着する工程と、
前記基板の上を平坦な樹脂層で被覆し、前記各搭載部に固着した半導体チップの各々を共通の樹脂層で被覆する工程と、
前記基板の裏面側から、前記搭載部毎に、前記基板と前記樹脂層とをダイシングラインに沿ってダイシングし個々の半導体装置に分離する工程とを具備し、
前記基板は、裏面側に第1の電極パターンを備え、
前記第1の電極パターンは、前記搭載部の各々間で連結しないとともに、前記ダイシングラインから後退するように構成されており、
前記基板は、表面側に第2の電極パターンを備え、
前記第2の電極パターンは、前記ダイシングラインから後退する電極部と、一の前記半導体チップにおける前記電極部と他の前記半導体チップにおける前記電極部とを接続する接続部と、を備え、
前記第1の電極パターンと前記電極部とは、前記基板に形成されたスルーホールを介して接続されており、
前記第1の電極パターン及び前記第2の電極パターンは、電解メッキ法により形成されていること、を特徴とする半導体装置の製造方法。 Preparing a substrate having a plurality of mounting portions;
Fixing a semiconductor chip to each of the mounting parts;
Coating the substrate with a flat resin layer and coating each of the semiconductor chips fixed to the mounting portions with a common resin layer;
From the back side of the substrate, for each mounting portion, the substrate and the resin layer are diced along a dicing line and separated into individual semiconductor devices,
The substrate includes a first electrode pattern on the back side,
The first electrode pattern is configured so as not to be connected between each of the mounting portions and to recede from the dicing line,
The substrate includes a second electrode pattern on the surface side,
The second electrode pattern includes an electrode part that recedes from the dicing line, and a connection part that connects the electrode part in one semiconductor chip and the electrode part in another semiconductor chip,
The first electrode pattern and the electrode part are connected via a through hole formed in the substrate,
The method for manufacturing a semiconductor device, wherein the first electrode pattern and the second electrode pattern are formed by electrolytic plating.
前記基板は、裏面側に合わせマークを備え、
前記合わせマークは、前記ダイシングの工程における前記ダイシングラインを認識するために用いられること、を特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
The substrate is provided with a mark on the back side,
The method of manufacturing a semiconductor device, wherein the alignment mark is used for recognizing the dicing line in the dicing step.
前記接続部は、前記電極部よりも線幅が狭いこと、を特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1 or 2,
The method of manufacturing a semiconductor device, wherein the connection portion has a line width narrower than that of the electrode portion.
前記樹脂層は、液体樹脂を滴下する工程と、前記液体樹脂が硬化した後に当該液体樹脂の表面を研削する工程とを経て形成されること、を特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device in any one of Claims 1-3,
The method of manufacturing a semiconductor device, wherein the resin layer is formed through a step of dripping a liquid resin and a step of grinding a surface of the liquid resin after the liquid resin is cured.
前記基板は、前記ダイシング工程において前記樹脂層の上にダイシングテープを貼り付けられること、を特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device in any one of Claims 1-4,
A dicing tape is affixed on the resin layer on the resin layer in the dicing process.
前記樹脂層の表面には、極性を表示するマークが刻印されていること、を特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
A method of manufacturing a semiconductor device, wherein a mark indicating polarity is engraved on a surface of the resin layer.
前記基板は、セラミック又はガラスエポキシからなる絶縁基板であること、を特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device in any one of Claims 1-6,
The method for manufacturing a semiconductor device, wherein the substrate is an insulating substrate made of ceramic or glass epoxy.
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