JP2010027633A - Semiconductor device, and method of manufacturing the same - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To allow a composition measurement pattern, which is so sized as to be taken with a measurement by a fluorescent X-ray measuring instrument, to have the same composition with a solder bump. <P>SOLUTION: A semiconductor device has the solder bump 20 formed on a substrate 10, and the composition measurement pattern 30 formed on the substrate 10 for measuring the composition of the solder bump 20, the composition measurement pattern 30 having the same volume with the solder bump 20 and larger surface area than the solder bump 20. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、はんだバンプの組成分析が容易な半導体装置およびその製造方法に関するものである。   The present invention relates to a semiconductor device in which composition analysis of solder bumps is easy and a manufacturing method thereof.

半導体装置（半導体チップ）の接続電極にバンプを形成し、同半導体チップをフェイスダウンでプリント配線基板の外部接続用電極にはんだ接続する、いわゆるフリップチップ接続が知られている。このフリップチップ接続は、半導体チップとプリント配線基板との間の最短距離接続を可能とし、さらに半導体の実装面積を最小にできることから、近年、高密度化、高機能化、高速化の要求が著しい電子部品分野においては重要な接続技術の一つとなっている。   A so-called flip-chip connection is known in which bumps are formed on connection electrodes of a semiconductor device (semiconductor chip), and the semiconductor chips are soldered face-down to external connection electrodes of a printed wiring board. This flip chip connection enables the shortest distance connection between the semiconductor chip and the printed wiring board and further minimizes the mounting area of the semiconductor. Therefore, in recent years, the demand for higher density, higher functionality, and higher speed has been remarkable. It is one of the important connection technologies in the electronic component field.

はんだバンプの形成方法には、蒸着法、めっき法、印刷法などがある。これらはフリップチップ工法の種類（異方性導電膜（ＡＣＦ）接続、もしくは、はんだ溶融接続）、バンプ品種（金（Ａｕ）、もしくは、はんだ）、バンプのサイズや接続ピッチ、製造コスト、必要とする信頼性要求レベルなどによって選択される。   Examples of solder bump forming methods include vapor deposition, plating, and printing. These are the types of flip chip method (anisotropic conductive film (ACF) connection or solder fusion connection), bump type (gold (Au) or solder), bump size and connection pitch, manufacturing cost, and need Selected depending on the level of reliability required.

最も一般的なバンプ形成方法としては電解めっき法が知られている。
従来の電解めっき法によるバンプの形成方法を、図９〜図１４に示した製造工程断面図によって説明する。バンプには、金（Ａｕ）バンプと、はんだバンプがあるが、はんだバンプについて、以下に説明する。 As the most common bump forming method, an electrolytic plating method is known.
A conventional bump forming method by electrolytic plating will be described with reference to the manufacturing process cross-sectional views shown in FIGS. The bump includes a gold (Au) bump and a solder bump. The solder bump will be described below.

図９（１）に示すように、半導体装置（半導体チップ）を構成する基板１１０は、例えば、半導体基板にトランジスタ、キャパシタ等の素子（図示せず）が形成され、その上部に多層配線１５０が形成されているものである。上記多層配線１５０は、例えば配線１５１とその配線１５１に接続するプラグ１５２、１５３などによって形成されている。なお、図面では一部のみを示した。
そして、はんだバンプが形成される領域に、最上層のプラグ１５３に接続されるアルミニウム電極１２１（１２１Ａ、１２１Ｂ）を形成する。さらに、基板１１０の表面に、保護膜１４１を形成し、上記各アルミニウム電極１２１上の上記保護膜１４１に開口部１４２、１４３を形成する。 As shown in FIG. 9A, a substrate 110 constituting a semiconductor device (semiconductor chip) has, for example, an element (not shown) such as a transistor or a capacitor formed on a semiconductor substrate, and a multilayer wiring 150 on the upper portion. Is formed. The multilayer wiring 150 is formed by, for example, a wiring 151 and plugs 152 and 153 connected to the wiring 151. In the drawings, only a part is shown.
Then, an aluminum electrode 121 (121A, 121B) connected to the uppermost plug 153 is formed in a region where the solder bump is formed. Further, a protective film 141 is formed on the surface of the substrate 110, and openings 142 and 143 are formed in the protective film 141 on the aluminum electrodes 121.

次に、図９（２）に示すように、上記各開口部１４２、１４３内に露出する上記各アルミニウム電極１２１を被覆するように、上記保護膜１４１上に、シード金属層１２２を形成する。このシード金属層は、上記アルミニウム電極１２１との密着性がよい、例えば、チタン（Ｔｉ）、クロム（Ｃｒ）、銅（Ｃｕ）、チタンタングステン（ＴｉＷ）などの金属膜で形成される。この金属膜の形成方法として、例えば、蒸着法、スパッタ法などがある。   Next, as shown in FIG. 9B, a seed metal layer 122 is formed on the protective film 141 so as to cover the aluminum electrodes 121 exposed in the openings 142 and 143. This seed metal layer is formed of a metal film such as titanium (Ti), chromium (Cr), copper (Cu), titanium tungsten (TiW), etc., which has good adhesion to the aluminum electrode 121. Examples of the method for forming the metal film include a vapor deposition method and a sputtering method.

次に、図１０（３）に示すように、上記シード金属層１２２上にレジスト膜１４５を形成した後、リソグラフィー技術によってパターニングする。そして、バンプ形成領域である上記各アルミニウム電極１２１上および測定パターン形成領域上のレジスト膜１４５に開口部１４６、１４７、１４８を形成する。このとき、上記アルミニウム電極１２１上の開口部１４６、１４７よりも上記測定パターン形成領域の開口部１４８のほうが開口面積を大きく形成する。   Next, as shown in FIG. 10C, after forming a resist film 145 on the seed metal layer 122, patterning is performed by a lithography technique. Then, openings 146, 147, and 148 are formed in the resist film 145 on each of the aluminum electrodes 121 and the measurement pattern formation region, which are bump formation regions. At this time, the opening area 148 in the measurement pattern forming region is formed to have a larger opening area than the openings 146 and 147 on the aluminum electrode 121.

次に、図１０（４）に示すように、上記各開口部１４６、１４７、１４８内に、下地めっき膜１２３を形成する。上記下地めっき膜１２３は、例えば、ニッケル膜で形成される。このニッケル膜は、例えば、ニッケルめっき液中で上記シード金属層１２２に電流を流す、電解ニッケルめっきによって形成される。   Next, as shown in FIG. 10 (4), a base plating film 123 is formed in each of the openings 146, 147, 148. The base plating film 123 is formed of a nickel film, for example. This nickel film is formed, for example, by electrolytic nickel plating in which a current is passed through the seed metal layer 122 in a nickel plating solution.

次に、図１１（５）に示すように、上記各開口部１４６、１４７、１４８内の上記各下地めっき膜１２３上に、はんだめっき膜１２４を形成する。各はんだめっき膜１２４は、例えば、スズ鉛（ＳｎＰｂ）合金やスズ銀（ＳｎＡｇ）合金などの二元合金めっきで形成する。これらスズ（Ｓｎ）と鉛（Ｐｂ）、またスズ（Ｓｎ）と銀（Ａｇ）の組成比は蛍光Ｘ線測定により非破壊で測定管理されることが一般的であり、バンプサイズが小さい場合、ダミーパターンを形成し、この部分を蛍光Ｘ線で測定する方法が一般にとられている。   Next, as shown in FIG. 11 (5), a solder plating film 124 is formed on each of the base plating films 123 in the openings 146, 147, and 148. Each solder plating film 124 is formed by binary alloy plating such as tin lead (SnPb) alloy or tin silver (SnAg) alloy. These tin (Sn) and lead (Pb), and the composition ratio of tin (Sn) and silver (Ag) are generally measured and managed non-destructively by fluorescent X-ray measurement. When the bump size is small, A method of forming a dummy pattern and measuring this portion with fluorescent X-ray is generally used.

次に、図１１（６）に示すように、上記レジスト膜１４５を除去する。このレジスト除去は、一般のレジスト剥離液を用いる。図面ではレジスタ膜１４５を除去する途中の状態を示した。   Next, as shown in FIG. 11 (6), the resist film 145 is removed. This resist removal uses a general resist stripping solution. In the drawing, a state in the middle of removing the register film 145 is shown.

その結果、図１２（７）に示すように、はんだバンプを形成する、はんだめっき膜１２４（１２４Ａ、１２４Ｂ）と、組成測定パターンを形成する、はんだめっき膜１２４（１２４Ｃ）が形成される。   As a result, as shown in FIG. 12 (7), solder plating films 124 (124A, 124B) for forming solder bumps and solder plating films 124 (124C) for forming composition measurement patterns are formed.

次に、図１２（８）に示すように、上記各はんだめっき膜１２４、上記各下地めっき膜１２３等をマスクにして不要なシード金属層１２２を除去する。この除去工程は、例えばウエットエッチングにより行う。この結果、各下地めっき膜１２３の下部にシード金属層１２２が残される。   Next, as shown in FIG. 12 (8), unnecessary seed metal layer 122 is removed using each solder plating film 124, each base plating film 123, etc. as a mask. This removing step is performed by wet etching, for example. As a result, the seed metal layer 122 is left below each of the underlying plating films 123.

次に、図１３（９）に示すように、上記各はんだめっき膜１２４を被覆するように、全面にフラックス層１４９を塗布形成する。   Next, as shown in FIG. 13 (9), a flux layer 149 is applied and formed on the entire surface so as to cover each solder plating film 124.

次に、図１３（１０）に示すように、熱処理して、上記各はんだめっき膜１２４を溶融させて、はんだめっきの表面張力により表面を曲面にする。上記熱処理には例えばヒータ１６１を用いる。   Next, as shown in FIG. 13 (10), heat treatment is performed to melt each solder plating film 124, and the surface is curved according to the surface tension of the solder plating. For example, a heater 161 is used for the heat treatment.

次に、図１４（１１）に示すように、上記フラックス層１４９（前記図１３（９）参照）を除去する。この除去工程は、通常のフラックス洗浄液を用いる。この結果、溶融後のはんだめっき膜１２４（１２４Ａ、１２４Ｂ）ではんだバンプ１２０（１２０Ａ、１２０Ｂ）を形成し、はんだめっき膜１２４（１２４Ｃ）で上記はんだバンプ１２０よりも占有面積が大きな組成測定パターン１３０が形成される。   Next, as shown in FIG. 14 (11), the flux layer 149 (see FIG. 13 (9)) is removed. This removal step uses a normal flux cleaning solution. As a result, the solder bump 120 (120A, 120B) is formed by the solder plating film 124 (124A, 124B) after melting, and the composition measurement pattern 130 having a larger occupied area than the solder bump 120 by the solder plating film 124 (124C). Is formed.

上記はんだめっき膜１２４を形成するめっき処理は、スズ鉛（ＳｎＰｂ）、スズ銀（ＳｎＡｇ）などの合金めっきが主流である。このため、リフロー時の融点を決定するパラメータであるＳｎとＰｂ、ＳｎとＡｇの組成比を一定に制御することが、めっきの品質管理上、必要である。
また、工程管理上は、めっきの組成は蛍光Ｘ線装置を使用し、製品バンプやダミーパターンを非破壊で測定することが一般的である（例えば、特許文献１参照）。
現在、汎用的に使用されている蛍光Ｘ線測定装置は、測定可能なスポットサイズが最小であっても直径が５０μｍ程度であるため、例えば直径が３０μｍ程度の微細なはんだバンプは測定できないという問題がある。
このため、実際の工程管理上は、同一基板上に蛍光Ｘ線で測定できる大きなサイズの組成測定パターンを形成して、そのパターンの組成を測定して代用している。
しかし、実際に測定したいのは体積の小さい微細なはんだバンプそのものであり、体積も面積も大きなサイズの組成測定パターンとめっき組成が必ず一致するかは不明である。 The plating treatment for forming the solder plating film 124 is mainly alloy plating of tin lead (SnPb), tin silver (SnAg), or the like. For this reason, it is necessary for the quality control of plating to control the composition ratio of Sn and Pb and Sn and Ag, which are parameters for determining the melting point during reflow, to be constant.
In terms of process management, the plating composition is generally measured using a fluorescent X-ray apparatus and product bumps and dummy patterns are measured nondestructively (see, for example, Patent Document 1).
Currently, the fluorescent X-ray measurement apparatus that is used for general purposes has a diameter of about 50 μm even if the measurable spot size is the smallest, so that it is impossible to measure a fine solder bump having a diameter of about 30 μm, for example. There is.
For this reason, in actual process management, a composition measurement pattern having a large size that can be measured with fluorescent X-rays is formed on the same substrate, and the composition of the pattern is measured and used instead.
However, what is actually desired to be measured is a fine solder bump with a small volume itself, and it is unclear whether the composition measurement pattern having a large volume and area matches the plating composition.

例えば、直径が３０μｍのはんだバンプのめっき面積は、蛍光Ｘ線測定を行う直径２００μｍの組成測定パターンの面積の４５分の１程度である。
これだけの面積比があると、めっき処理（例えば電解めっき処理）時に、はんだバンプの形成領域と組成測定パターンの形成領域とでは電流密度に差が生じやすくなる。もし、電流密度に差が生じた場合、はんだバンプと、組成測定パターンとに組成差が生じる。このような組成差が生じている組成測定パターンを蛍光Ｘ線測定で組成比を分析しても、意味を成さなくなる。
また、上記組成測定パターンでは、めっき組成をはんだバンプよりも大面積の組成測定パターンに合わせ込んでいるため、針状結晶が発生することがある。この針状結晶が発生すると、その後のリフロー工程で、針状結晶が妨げとなってリフローが十分に行われないことがある。また、リフロー時の溶融温度も針状結晶の有無によって異なる。
したがって、はんだバンプと組成測定パターンの組成を同一にする必要となる。 For example, the plating area of a solder bump having a diameter of 30 μm is about 1/45 of the area of a composition measurement pattern having a diameter of 200 μm for performing fluorescent X-ray measurement.
If there is such an area ratio, a difference in current density is likely to occur between the solder bump formation region and the composition measurement pattern formation region during plating (for example, electrolytic plating). If there is a difference in current density, there will be a difference in composition between the solder bump and the composition measurement pattern. Even if the composition measurement pattern in which such a composition difference is generated is analyzed by a fluorescent X-ray measurement, the composition ratio does not make sense.
Moreover, in the said composition measurement pattern, since the plating composition is match | combined with the composition measurement pattern of a larger area than a solder bump, a needle-like crystal may generate | occur | produce. When this acicular crystal is generated, the acicular crystal may be hindered in the subsequent reflow process, and reflow may not be performed sufficiently. Also, the melting temperature during reflow varies depending on the presence or absence of acicular crystals.
Therefore, it is necessary to make the composition of the solder bump and the composition measurement pattern the same.

また、マイクロバンプ１個を採取し、ＩＣＰ−ＭＳ（Inductively Coupled Plasma-Mass Spectrometry：ＩＣＰ質量分析）等を実施すれば、マイクロバンプ１個分のはんだ組成を知ることができる。しかしながら、この方法は、サンプリング作業に熟練を要し、また破壊試験なので日常の工程管理として使用することは難しい。   Further, if one microbump is collected and ICP-MS (Inductively Coupled Plasma-Mass Spectrometry) is performed, the solder composition for one microbump can be known. However, this method requires skill in the sampling operation and is a destructive test, so it is difficult to use it for daily process control.

特開２００５−００３４７１号公報JP 2005-003471 A

解決しようとする問題点は、蛍光Ｘ線測定装置で測定可能な大きさの組成測定パターンと、組成測定パターンより体積の小さな実際に測定したいはんだバンプとのめっき組成が一致しないことがある点である。   The problem to be solved is that the plating composition of the composition measurement pattern having a size that can be measured with a fluorescent X-ray measurement device and the solder bump that is actually smaller in volume than the composition measurement pattern may not match. is there.

本発明は、蛍光Ｘ線測定装置で測定可能な大きさの組成測定パターンの組成を、はんだバンプと同じにすることを可能にする。   The present invention makes it possible to make the composition of a composition measurement pattern having a size measurable with a fluorescent X-ray measurement apparatus the same as that of a solder bump.

本発明の半導体装置は、基板に形成されたはんだバンプと、前記基板に形成されていて前記はんだバンプの組成を測定するための組成測定パターンを有し、前記組成測定パターンは、前記はんだバンプと同体積を有し、前記はんだバンプの表面積よりも大きい表面積を有する。   The semiconductor device of the present invention has a solder bump formed on a substrate, and a composition measurement pattern formed on the substrate for measuring the composition of the solder bump, and the composition measurement pattern includes the solder bump and the solder bump. Having the same volume and a surface area greater than the surface area of the solder bump.

本発明の半導体装置では、組成測定パターンが、はんだバンプと同体積を有し、はんだバンプよりも大きな表面積を有する。このことから、例えば、はんだバンプと同体積に形成した後にリフローを行うことによって、はんだバンプよりも広い面積に形成することが可能となる。また組成測定パターンとはんだバンプとを同体積に形成することで、組成測定パターンは、はんだバンプと同一組成に形成することができるため、リフロー時の温度管理が正確にできるようになる。   In the semiconductor device of the present invention, the composition measurement pattern has the same volume as the solder bump and has a larger surface area than the solder bump. For this reason, for example, by forming the same volume as the solder bump and then performing reflow, it is possible to form in a larger area than the solder bump. Further, by forming the composition measurement pattern and the solder bump in the same volume, the composition measurement pattern can be formed in the same composition as the solder bump, so that the temperature control during reflow can be accurately performed.

本発明の半導体装置の製造方法は、基板上に、はんだバンプと、該ハンダバンプの組成を測定するための組成測定パターンを、めっき処理によるはんだめっき膜の成膜および前記はんだめっき膜の熱処理によって同時に形成する工程を有し、前記めっき処理によって形成される前記組成測定パターンのはんだめっき膜は、前記めっき処理によって形成される前記ハンダバンプのはんだめっき膜と同体積に形成され、前記熱処理で前記組成測定パターンのはんだめっき膜を前記ハンダバンプのはんだめっき膜の表面積よりも大きい表面積に形成する。   In the method for manufacturing a semiconductor device of the present invention, a solder bump and a composition measurement pattern for measuring the composition of the solder bump are simultaneously formed on the substrate by the formation of the solder plating film by plating and the heat treatment of the solder plating film. The solder plating film of the composition measurement pattern formed by the plating process is formed in the same volume as the solder plating film of the solder bump formed by the plating process, and the composition measurement is performed by the heat treatment. A solder plating film having a pattern is formed on a surface area larger than the surface area of the solder plating film of the solder bump.

本発明の半導体装置の製造方法では、はんだバンプを形成するはんだめっき膜と、組成測定パターンを形成するはんだめっき膜のそれぞれの体積が同等になるように、形成面積を同等にして形成することができる。したがって、はんだバンプを形成するはんだめっき膜と組成測定パターンを形成するはんだめっき膜のそれぞれのめっき時の電流密度は同等になるので、それぞれを同一組成に形成することができる。よって、組成測定パターンを、はんだバンプと同一組成に形成することができる。
また、組成測定パターンのはんだめっき膜は、はんだバンプのはんだめっき膜よりも広い面積に形成することができるので、組成測定パターンの例えば蛍光Ｘ線測定が可能になる。
よって、はんだバンプのはんだめっき膜の組成と同一組成の組成測定パターンのはんだめっき膜を例えば蛍光Ｘ線分析することで、はんだバンプの組成を測定することができる。このため、組成測定パターンを測定することで、はんだめっき膜のリフロー時の温度管理が正確にできるようになる。 In the method of manufacturing a semiconductor device of the present invention, the solder plating film for forming the solder bump and the solder plating film for forming the composition measurement pattern may be formed with the same formation area so that the respective volumes are equal. it can. Accordingly, the current density during plating of the solder plating film for forming the solder bump and the solder plating film for forming the composition measurement pattern are equal to each other, so that each can be formed with the same composition. Therefore, the composition measurement pattern can be formed with the same composition as the solder bump.
Moreover, since the solder plating film of the composition measurement pattern can be formed in a larger area than the solder plating film of the solder bump, for example, fluorescent X-ray measurement of the composition measurement pattern is possible.
Therefore, the composition of the solder bump can be measured by, for example, fluorescent X-ray analysis of the solder plating film having the same composition measurement pattern as the composition of the solder plating film of the solder bump. For this reason, the temperature management at the time of reflow of a solder plating film can be correctly performed now by measuring a composition measurement pattern.

本発明の半導体装置は、リフロー温度管理が正確にできるようになるので、はんだバンプのリフロー状態が、例えばウエハ間で、もしくはロット間で均一になり品質管理が容易になる。よって、品質の向上、不良品の発生が低減されるので、歩留まりの向上が図れるという利点がある。   Since the semiconductor device of the present invention can accurately control the reflow temperature, the solder bump reflow state is uniform, for example, between wafers or lots, and quality control is facilitated. Therefore, the improvement in quality and the occurrence of defective products are reduced, so that there is an advantage that the yield can be improved.

本発明の半導体装置の製造方法は、リフロー温度管理が正確にできるようになるので、はんだバンプのリフロー状態が、例えばウエハ間で、もしくはロット間で均一になり、また品質管理が容易になる。よって、品質の向上が図れるとともに、不良品の発生が低減されるので歩留まりの向上が図れるという利点がある。   In the semiconductor device manufacturing method of the present invention, the reflow temperature control can be accurately performed. Therefore, the reflow state of the solder bumps becomes uniform, for example, between wafers or lots, and quality control is facilitated. Therefore, there is an advantage that the quality can be improved and the yield can be improved because the occurrence of defective products is reduced.

本発明の半導体装置に係る一実施の形態を、図１の模式的断面図によって説明する。なお、図１は、模式的に描いているため、はんだバンプの直径、組成測定パターンの直径、半導体チップの厚み等は実際の縮尺と異なっている。   An embodiment according to a semiconductor device of the present invention will be described with reference to the schematic cross-sectional view of FIG. Since FIG. 1 is drawn schematically, the diameter of the solder bump, the diameter of the composition measurement pattern, the thickness of the semiconductor chip, and the like are different from the actual scale.

図１に示すように、半導体装置（半導体チップ）１には、例えば、半導体基板にトランジスタ、キャパシタ等の素子（図示せず）が形成され、その上部に多層配線５０が形成されている。多層配線５０は、例えば配線５１とその配線５１に接続するプラグ５２、５３などによって形成されている。なお、図面では一部のみを示した。以下、これらを基板１０という。   As shown in FIG. 1, in a semiconductor device (semiconductor chip) 1, for example, an element (not shown) such as a transistor or a capacitor is formed on a semiconductor substrate, and a multilayer wiring 50 is formed thereon. The multilayer wiring 50 is formed by, for example, a wiring 51 and plugs 52 and 53 connected to the wiring 51. In the drawings, only a part is shown. Hereinafter, these are referred to as the substrate 10.

上記基板１０上には、蛍光Ｘ線分析装置によって、電子回路の電極に接続されるはんだバンプ２０（２０Ａ，２０Ｂ）と、はんだ組成を分析するための組成測定パターン３０が形成されている。   On the substrate 10, a solder bump 20 (20A, 20B) connected to an electrode of an electronic circuit and a composition measurement pattern 30 for analyzing the solder composition are formed by a fluorescent X-ray analyzer.

以下、詳細に説明する。
上記基板１０の上記各はんだバンプ２０の形成領域には、第１電極２１が形成されている。この第１電極２１は、アルミニウム電極で形成されていて、例えば、直径３０μｍに形成されている。上記第１電極２１は、銅電極で形成することもできる。また第１電極２１は、例えば、多層配線５０の最上層のプラグ５３に接続されている。
上記基板１０の上記組成測定パターン３０の形成領域には、第２電極３１が形成されている。この第２電極３１は、銅電極で形成されている。また第２電極３１は、蛍光Ｘ線分析装置のコリメータ径より大きく形成されていればよく、例えば直径２００μｍに形成されている。 Details will be described below.
A first electrode 21 is formed in the formation region of each solder bump 20 on the substrate 10. The first electrode 21 is formed of an aluminum electrode, and has a diameter of 30 μm, for example. The first electrode 21 can be formed of a copper electrode. The first electrode 21 is connected to, for example, the uppermost plug 53 of the multilayer wiring 50.
A second electrode 31 is formed in the formation region of the composition measurement pattern 30 on the substrate 10. The second electrode 31 is formed of a copper electrode. Moreover, the 2nd electrode 31 should just be formed larger than the collimator diameter of a fluorescent X-ray-analysis apparatus, for example, is formed in diameter 200 micrometers.

さらに、基板１０の表面には、保護膜４１が形成され、上記第１電極２１上の上記保護膜４１に第１開口部４２、４３が形成されていて、上記第２電極３１上の上記保護膜４１に第２開口部４４が形成されている。上記保護膜４１は、はんだをリフローする熱処理に対して耐熱性を有する、例えば酸化シリコン膜、窒化シリコン膜等の絶縁膜で形成されている。   Further, a protective film 41 is formed on the surface of the substrate 10, and first openings 42 and 43 are formed in the protective film 41 on the first electrode 21, so that the protective film on the second electrode 31 is formed. A second opening 44 is formed in the film 41. The protective film 41 is formed of an insulating film such as a silicon oxide film or a silicon nitride film that has heat resistance against heat treatment for reflowing solder.

上記第１電極２１上には、上記第１開口部４２、４３を通して、上記はんだバンプ２０（２０Ａ、２０Ｂ）が形成されている。
上記各はんだバンプ２０は、上記第１電極２１上に、シード金属層２２（２２Ａ、２２Ｂ）、下地めっき膜２３（２３Ａ、２３Ｂ）、はんだめっき膜２４（２４Ａ、２４Ｂ）がそれぞれ下層から順に積層されている。そして、上記はんだめっき膜２４Ａ、２４Ｂの表面が表面張力を利用して形成された曲面になっていて、上記下地めっき膜２３（２３Ａ、２３Ｂ）上に形成されている。 The solder bumps 20 (20A, 20B) are formed on the first electrode 21 through the first openings 42, 43.
Each solder bump 20 has a seed metal layer 22 (22A, 22B), a base plating film 23 (23A, 23B), and a solder plating film 24 (24A, 24B) stacked on the first electrode 21 in order from the lower layer. Has been. The surfaces of the solder plating films 24A and 24B are curved surfaces formed by utilizing surface tension, and are formed on the base plating film 23 (23A and 23B).

上記第２電極３１上には、上記第２開口部４４を通して、上記組成測定パターン３０が形成されている。
上記組成測定パターン３０は、上記第２電極３１上に、シード金属層２２（２２Ｃ）、下地めっき膜２３（２３Ｃ）、はんだめっき膜２４（２４Ａ）が下層から順に積層されている。そして、上記はんだめっき膜２４Ａの表面が表面張力を利用して形成された曲面になっていて、上記第２電極３１上に拡がって形成されている。 The composition measurement pattern 30 is formed on the second electrode 31 through the second opening 44.
In the composition measurement pattern 30, a seed metal layer 22 (22C), a base plating film 23 (23C), and a solder plating film 24 (24A) are sequentially laminated on the second electrode 31 from the lower layer. The surface of the solder plating film 24 </ b> A is a curved surface formed by utilizing surface tension, and is formed so as to spread on the second electrode 31.

そして上記組成測定パターン３０は、上記はんだバンプ２０と同体積を有し、上記はんだバンプ２０の表面積よりも大きい表面積を有する。
すなわち、上記組成測定パターン３０のはんだめっき膜２４Ｃと、上記はんだバンプ２０のはんだめっき膜２４Ａ、２４Ｂとが同体積に形成されていて、上記はんだめっき膜２４Ａ、２４Ｂの表面積よりもはんだめっき膜２４Ｃの表面積のほうが大きく形成されている。 The composition measurement pattern 30 has the same volume as the solder bump 20 and a surface area larger than the surface area of the solder bump 20.
That is, the solder plating film 24C of the composition measurement pattern 30 and the solder plating films 24A and 24B of the solder bump 20 are formed in the same volume, and the solder plating film 24C is larger than the surface area of the solder plating films 24A and 24B. The surface area of is formed larger.

上記シード金属層２２は、例えばアルミニウム電極および銅電極との密着性がよい、例えば、チタン（Ｔｉ）、銅（Ｃｕ）、チタンタングステン（ＴｉＷ）、金（Ａｕ）などの金属膜で形成されている。
また上記下地めっき膜２３は、例えばニッケル膜で形成されている。
上記はんだめっき膜２４は、スズ鉛合金、スズ銀合金等の一般にはんだバンプに用いるはんだ材料で形成されている。
このように、半導体装置１は構成されている。 The seed metal layer 22 is formed of a metal film such as, for example, titanium (Ti), copper (Cu), titanium tungsten (TiW), gold (Au), or the like, which has good adhesion to an aluminum electrode and a copper electrode. Yes.
The base plating film 23 is formed of, for example, a nickel film.
The solder plating film 24 is generally formed of a solder material such as a tin lead alloy or tin silver alloy used for solder bumps.
Thus, the semiconductor device 1 is configured.

上記半導体装置１では、組成測定パターン３０（実質的に、はんだめっき膜２４Ｃ）が、はんだバンプ２０（実質的に、はんだめっき膜２４Ａ、２４Ｂ）と同体積を有し、はんだバンプ２０よりも大きな表面積を有する。このことから、例えば、はんだめっき膜２４Ｃとはんだめっき膜２４Ａ、２４Ｂとを同体積に形成した後にリフローを行うことによって、組成測定パターン３０をはんだバンプ２０よりも広い面積に形成することが可能となる。
またはんだめっき膜２４Ｃとはんだめっき膜２４Ａ、２４Ｂは、同体積に形成することが可能になることから、同一占有面積に形成することも可能になり、形成領域のめっきの電流密度を同等にすることができる。
したがって、組成測定パターン３０のはんだめっき膜２４Ｃとはんだバンプ２０のはんだめっき膜２４Ａ、２４Ｂとは、同一組成に形成されているため、リフロー時の温度管理が正確にできるようになる。 In the semiconductor device 1, the composition measurement pattern 30 (substantially, the solder plating film 24 </ b> C) has the same volume as the solder bump 20 (substantially, the solder plating films 24 </ b> A and 24 </ b> B) and is larger than the solder bump 20. Has a surface area. From this, for example, by performing reflow after forming the solder plating film 24C and the solder plating films 24A and 24B in the same volume, the composition measurement pattern 30 can be formed in a wider area than the solder bumps 20. Become.
Further, since the solder plating film 24C and the solder plating films 24A and 24B can be formed in the same volume, they can be formed in the same occupied area, and the current density of plating in the formation region is made equal. be able to.
Therefore, since the solder plating film 24C of the composition measurement pattern 30 and the solder plating films 24A and 24B of the solder bump 20 are formed in the same composition, the temperature management during reflow can be accurately performed.

このようにリフロー温度管理が正確にできるようになるので、はんだバンプ２０のはんだめっき膜２４Ａ、２４Ｂのリフロー状態が、例えばウエハ間で、もしくはロット間で均一になり品質管理が容易になる。よって、品質の向上、不良品の発生が低減されるので、歩留まりの向上が図れる。   Since the reflow temperature control can be accurately performed as described above, the reflow state of the solder plating films 24A and 24B of the solder bump 20 becomes uniform between wafers or lots, for example, and quality control is facilitated. Therefore, the improvement in quality and the occurrence of defective products are reduced, so that the yield can be improved.

また、基板１０上の組成測定パターンが形成される領域に銅電極からなる第２電極３１を形成することで、組成測定パターン３０のはんだめっき膜２４Ｃをリフローして形成するときの下地との濡れ性がよくなる。よって、銅電極の表面全域にはんだめっき膜２４Ｃが拡がって形成される。   In addition, by forming the second electrode 31 made of a copper electrode in the region on the substrate 10 where the composition measurement pattern is formed, wetting with the base when the solder plating film 24C of the composition measurement pattern 30 is formed by reflowing Sexuality improves. Therefore, the solder plating film 24C is formed to spread over the entire surface of the copper electrode.

また、はんだめっき膜２４（２４Ｃ）がスズ鉛合金もしくはスズ銀合金で形成されていることで、第２電極３１の銅電極に対するはんだめっき膜２４Ｃの濡れ性がよくなる。例えば、はんだバンプ２０のはんだめっき膜２４Ａ、２４Ｂと同体積に組成測定パターン３０のはんだめっき膜２４Ｃを形成しても、リフロー時に銅電極の表面全域に、はんだめっき膜２４Ｃを拡がる。よって、はんだバンプ２０よりも表面積の大きな組成測定パターン３０となるので、汎用的なコリメータサイズの蛍光Ｘ線測定で組成比を測定することが可能になる。   Further, since the solder plating film 24 (24C) is formed of a tin lead alloy or a tin silver alloy, the wettability of the solder plating film 24C with respect to the copper electrode of the second electrode 31 is improved. For example, even if the solder plating film 24C of the composition measurement pattern 30 is formed in the same volume as the solder plating films 24A and 24B of the solder bump 20, the solder plating film 24C spreads over the entire surface of the copper electrode during reflow. Therefore, since the composition measurement pattern 30 has a larger surface area than the solder bump 20, the composition ratio can be measured by fluorescent X-ray measurement with a general-purpose collimator size.

このように、蛍光Ｘ線測定による非破壊検査で、はんだバンプ２０の組成比を知ることができるので、従来のＩＣＭ−ＭＳなどの破壊試験断面観察に比べて、いち早く不良発生を知ることができるようになる。
よって、バンプ製造工程の工程管理が容易になり、大量不良などのトラブルも未然に防止できる。
上記ＩＣＭ−ＭＳは、誘導結合プラズマ質量分析装置のことであり、Inductively Coupled Plasma-Mass Spectrometerの略である。 As described above, since the composition ratio of the solder bump 20 can be known by nondestructive inspection by fluorescent X-ray measurement, it is possible to know the occurrence of a defect quickly as compared with conventional cross sectional observation of a destructive test such as ICM-MS. It becomes like this.
Therefore, process management of the bump manufacturing process is facilitated, and troubles such as mass defects can be prevented.
The ICM-MS is an inductively coupled plasma mass spectrometer and is an abbreviation for Inductively Coupled Plasma-Mass Spectrometer.

次に、本発明の半導体装置の製造方法に係る一実施の形態を、図２〜図８の製造工程断面図によって説明する。なお、図２〜図８では、半導体チップの厚みを実際の縮尺より薄くして記載している。   Next, an embodiment of the method for manufacturing a semiconductor device according to the present invention will be described with reference to the manufacturing process sectional views of FIGS. In FIGS. 2 to 8, the thickness of the semiconductor chip is shown smaller than the actual scale.

図２（１）に示すように、基板１０には、多層配線５０が、例えば配線５１とその配線５１に接続するプラグ５２、５３などによって形成されている。なお、図面では一部のみを示した。また、上記基板１０は、詳細は図示していないが、例えば、半導体基板にトランジスタ、キャパシタ等の素子が形成され、それらをつなぐ配線、プラグ等が形成され、さらに上記多層配線５０が形成されている。   As shown in FIG. 2A, a multilayer wiring 50 is formed on the substrate 10 by, for example, a wiring 51 and plugs 52 and 53 connected to the wiring 51. In the drawings, only a part is shown. Although the substrate 10 is not shown in detail, for example, elements such as transistors and capacitors are formed on a semiconductor substrate, wirings, plugs, etc. for connecting them are formed, and the multilayer wiring 50 is formed. Yes.

まず、上記基板１０上のはんだバンプが形成される領域に、最上層のプラグ５３に接続される第１電極２１（例えば２１Ａ、２１Ｂ）を形成する。この第１電極２１は、例えばアルミニウム電極、銅電極等で形成される。
また、上記基板１０上の、はんだの組成を分析するための組成測定パターンが形成される領域に、上記第１電極２１よりも大きい面積を有する第２電極３１を形成する。この第２電極３１は、例えば銅電極で形成される。例えば上記第２電極３１は、蛍光Ｘ線分析装置のコリメータ径より大きく形成される。例えば、直径２１０μｍに形成される。 First, the first electrode 21 (for example, 21A, 21B) connected to the uppermost layer plug 53 is formed in the region on the substrate 10 where the solder bump is formed. The first electrode 21 is formed of, for example, an aluminum electrode or a copper electrode.
In addition, a second electrode 31 having an area larger than that of the first electrode 21 is formed in a region on the substrate 10 where a composition measurement pattern for analyzing the composition of solder is formed. The second electrode 31 is formed of a copper electrode, for example. For example, the second electrode 31 is formed larger than the collimator diameter of the fluorescent X-ray analyzer. For example, it is formed to have a diameter of 210 μm.

上記第２電極３１は、銅電極で形成されるため、例えば、図示はしないが、上記基板１０表面に溝を形成して、その溝内を埋め込むように銅膜を形成する。そして、基板１０表面の余剰な銅膜を除去して、溝内に銅からなる第２電極３１が形成される。
なお、図示はしていないが、上記銅膜を埋め込む前に、密着層として例えばタンタル膜もしくはチタン膜を形成し、バリア層として窒化タンタル膜を形成することが好ましい。また、第２電極３１を銅で形成する場合には、第２電極３１の形成方法と同様な方法で、同時に形成することができる。 Since the second electrode 31 is formed of a copper electrode, for example, although not shown, a groove is formed on the surface of the substrate 10 and a copper film is formed so as to fill the groove. Then, the excess copper film on the surface of the substrate 10 is removed, and the second electrode 31 made of copper is formed in the groove.
Although not shown, it is preferable to form, for example, a tantalum film or a titanium film as the adhesion layer and a tantalum nitride film as the barrier layer before embedding the copper film. Moreover, when forming the 2nd electrode 31 with copper, it can form simultaneously by the method similar to the formation method of the 2nd electrode 31.

次に、半導体装置１の表面に、保護膜４１を形成し、上記各第１電極２１上の上記保護膜４１に第１開口部４２、４３を形成し、上記第２電極３１上の上記保護膜４１に、上記第１開口部４２、４３よりも開口面積の大きい第２開口部４４を形成する。ただし、上記第１開口部４２、４３は、上記各第１電極２１上よりはみ出さず、上記第２開口部４４は、上記各第２電極３１上よりはみ出さない。上記第２開口部４４は、例えば直径２００μｍに形成される。
上記保護膜４１は、後の工程で行われる熱処理に対して耐熱性を有する、例えば酸化シリコン膜、窒化シリコン膜等の絶縁膜で形成される。 Next, a protective film 41 is formed on the surface of the semiconductor device 1, first openings 42 and 43 are formed in the protective film 41 on the first electrodes 21, and the protection on the second electrode 31 is formed. A second opening 44 having an opening area larger than that of the first openings 42 and 43 is formed in the film 41. However, the first openings 42 and 43 do not protrude from the first electrodes 21, and the second openings 44 do not protrude from the second electrodes 31. The second opening 44 is formed with a diameter of 200 μm, for example.
The protective film 41 is formed of an insulating film such as a silicon oxide film or a silicon nitride film that has heat resistance against heat treatment performed in a later step.

次に、図２（２）に示すように、上記各第１開口部４２、４３内に露出する上記各第１電極２１および上記第２開口部４４内に露出する上記第２電極３１を被覆するように、上記保護膜４１上に、シード金属層２２を形成する。このシード金属層２２は、上記アルミニウム電極および上記銅電極との密着性がよい、例えば、チタン（Ｔｉ）、銅（Ｃｕ）、チタンタングステン（ＴｉＷ）、金（Ａｕ）などの金属膜で形成される。これらの金属膜の形成方法として、例えば、蒸着法、スパッタ法などがある。   Next, as shown in FIG. 2 (2), the first electrodes 21 exposed in the first openings 42 and 43 and the second electrodes 31 exposed in the second openings 44 are covered. Thus, the seed metal layer 22 is formed on the protective film 41. The seed metal layer 22 is formed of a metal film such as titanium (Ti), copper (Cu), titanium tungsten (TiW), or gold (Au) that has good adhesion to the aluminum electrode and the copper electrode. The Examples of methods for forming these metal films include vapor deposition and sputtering.

次に、図３（３）に示すように、上記シード金属層２２上にマスク膜４５を、例えばレジスト膜で形成した後、リソグラフィー技術によってパターニングする。そして、測定パターン形成領域である上記各第１電極２１上のマスク膜４５に第３開口部４６、４７を形成する。同時に、バンプ形成領域である上記第２電極３１上のマスク膜４５に第３開口部４８を形成する。このとき、上記各第３開口部４６、４７、４８は同等の大きさに形成され、例えば、直径３０μｍに形成される。
したがって、上記第３開口部４６、４７は、上記保護膜４１に形成した第１開口部４２、４３より大きく形成され、上記第３開口部４８は、上記保護膜４１に形成した第２開口部４４よりも小さく形成されることになる。 Next, as shown in FIG. 3C, a mask film 45 is formed on the seed metal layer 22 with, for example, a resist film, and then patterned by a lithography technique. Then, third openings 46 and 47 are formed in the mask film 45 on each of the first electrodes 21 which is a measurement pattern formation region. At the same time, a third opening 48 is formed in the mask film 45 on the second electrode 31 which is a bump formation region. At this time, each said 3rd opening part 46, 47, 48 is formed in an equivalent magnitude | size, for example, is formed in diameter 30 micrometers.
Accordingly, the third openings 46 and 47 are formed larger than the first openings 42 and 43 formed in the protective film 41, and the third opening 48 is a second opening formed in the protective film 41. It is formed smaller than 44.

次に、図３（４）に示すように、上記各第３開口部４６、４７、４８内に、下地めっき膜２３（２３Ａ）、２３（２３Ｂ）、２３（２３Ｃ）を形成する。上記各下地めっき膜２３は、例えば、ニッケル膜で形成される。このニッケル膜は、例えば、ニッケルめっき液中で上記シード金属層２２に電流を流す、電解ニッケルめっきによって形成される。   Next, as shown in FIG. 3 (4), base plating films 23 (23A), 23 (23B), and 23 (23C) are formed in the third openings 46, 47, and 48, respectively. Each of the base plating films 23 is formed of, for example, a nickel film. This nickel film is formed, for example, by electrolytic nickel plating in which a current is passed through the seed metal layer 22 in a nickel plating solution.

次に、図４（５）に示すように、上記各第３開口部４６、４７、４８内の上記各下地めっき膜２３上に、めっき処理によって、はんだめっき膜２４（２４Ａ）、２４（２４Ｂ）、２４（２４Ｃ）を形成する。各はんだめっき膜２４は、例えば、スズ鉛（ＳｎＰｂ）合金やスズ銀（ＳｎＡｇ）合金などの二元合金めっきで形成する。これらスズ（Ｓｎ）と鉛（Ｐｂ）、またスズ（Ｓｎ）と銀（Ａｇ）の組成比は蛍光Ｘ線測定により非破壊で測定することが可能である。   Next, as shown in FIG. 4 (5), the solder plating films 24 (24A) and 24 (24B) are plated on the base plating films 23 in the third openings 46, 47, and 48 by plating. ), 24 (24C). Each solder plating film 24 is formed by binary alloy plating such as tin lead (SnPb) alloy or tin silver (SnAg) alloy. The composition ratios of tin (Sn) and lead (Pb), and tin (Sn) and silver (Ag) can be measured non-destructively by fluorescent X-ray measurement.

次に、図４（６）に示すように、上記マスク膜４５を除去する。このレジスト除去は、一般のレジスト剥離液を用いる。なお、図面ではマスク膜４５を除去中の状態を示した。   Next, as shown in FIG. 4 (6), the mask film 45 is removed. This resist removal uses a general resist stripping solution. In the drawing, the mask film 45 is being removed.

その結果、図５（７）に示すように、はんだバンプのはんだめっき膜２４Ａ、２４Ｂと、はんだの組成を測定する組成測定パターンのはんだめっき膜２４Ｃが形成される。   As a result, as shown in FIG. 5 (7), solder plating films 24A and 24B for solder bumps and a solder plating film 24C having a composition measurement pattern for measuring the solder composition are formed.

次に、図５（８）に示すように、上記各はんだめっき膜２４、上記各下地めっき膜２３等をマスクにして不要なシード金属層２２を除去する。この除去工程は、例えばウエットエッチングにより行う。その結果、各下地めっき膜２３の下部にシード金属層２２が残される。   Next, as shown in FIG. 5 (8), the unnecessary seed metal layer 22 is removed using the solder plating films 24, the base plating films 23 and the like as masks. This removing step is performed by wet etching, for example. As a result, the seed metal layer 22 is left below each of the base plating films 23.

次に、図６（９）に示すように、上記各はんだめっき膜２４、上記各下地めっき膜２３、上記各シード金属層２２等を被覆するように、上記保護膜４１、上記第２電極３１等の表面にフラックス層４９を形成する。このフラックス層４９は、例えば塗布にて形成される。   Next, as shown in FIG. 6 (9), the protective film 41, the second electrode 31 so as to cover the solder plating film 24, the base plating film 23, the seed metal layer 22, and the like. A flux layer 49 is formed on the surface. The flux layer 49 is formed by application, for example.

次に、図６（１０）に示すように、熱処理（リフロー処理）して、上記各はんだめっき膜２４を溶融させて、はんだめっきの表面張力により表面を曲面にする。このとき、上記はんだめっき膜２４Ａ、２４Ｂは、ニッケルからなる下地めっき膜２３Ａ、２３Ｂ上にとどまる。
上記熱処理は、例えば熱源６１による加熱による。この熱源６１は、ランプ、レーザ光等による光照射による加熱を行う熱源、電熱線、セラミックヒータ等の赤外線、遠赤外線等による加熱を行う熱源等、既存の加熱手段を用いることができる。 Next, as shown in FIG. 6 (10), heat treatment (reflow treatment) is performed to melt each of the solder plating films 24, and the surface is curved by the surface tension of the solder plating. At this time, the solder plating films 24A and 24B remain on the base plating films 23A and 23B made of nickel.
The heat treatment is, for example, by heating with the heat source 61. As the heat source 61, existing heating means such as a heat source that performs heating by light irradiation with a lamp, laser light, or the like, a heat source that performs heating by infrared rays, far infrared rays, or the like such as a heating wire or a ceramic heater can be used.

前記図５も併せて参照して、上記はんだめっき膜２４Ａ、２４Ｂは、下地の段差の影響を受けて中央部が凹む形状の下地めっき膜２３Ａ、２３Ｂ上に形成される。また、はんだめっき膜２４Ａ、２４Ｂ自体も、下地めっき膜２３Ａ、２３Ｂの表面形状の影響を受けて表面中央部が凹む形状に形成される。そのため、はんだめっき膜２４Ａ、２４Ｂを溶融させたとき、表面張力の影響により中央部にまとまろうとする力が働き、下地めっき膜２３Ａ、２３Ｂ上にまとまるように形成される。
一方、はんだめっき膜２４Ｃは、下地めっき膜２３Ｃの表面が平坦な面に形成されているため、外側に流れやすくなっている。そのため、はんだめっき膜２４Ｃは第２電極３１上に流れ出し、第２電極３１表面に拡がる。
また、フラックス層４９によって、はんだめっき膜２４Ａ、２４Ｂ、２４Ｃが必要以上に拡がるのを防止している。 Referring to FIG. 5 as well, the solder plating films 24A and 24B are formed on the base plating films 23A and 23B having a shape in which the central portion is recessed due to the influence of the level difference of the base. Also, the solder plating films 24A and 24B themselves are formed in a shape in which the center part of the surface is recessed due to the influence of the surface shape of the base plating films 23A and 23B. For this reason, when the solder plating films 24A and 24B are melted, a force for collecting them in the central portion due to the influence of the surface tension works, and the solder plating films 24A and 24B are formed on the underlying plating films 23A and 23B.
On the other hand, the solder plating film 24C is easy to flow to the outside because the surface of the base plating film 23C is formed on a flat surface. Therefore, the solder plating film 24 </ b> C flows out onto the second electrode 31 and spreads on the surface of the second electrode 31.
Further, the solder layer 24A, 24B, 24C is prevented from spreading more than necessary by the flux layer 49.

その詳細を以下に説明する。図７（１１）に示すように、はんだめっき膜２４Ｃは、はんだバンプを形成するはんだめっき膜２４Ａ、２４Ｂ（前記図６（１０）参照）と同体積に形成されている。なお、図７では、フラックス層の図示は省略した。
そして、上記熱処理を行うと、図７（１２）に示すように、はんだめっき膜２４Ｃは、溶融され、下地のニッケルからなる下地めっき膜２３Ｃよりも外側に流れ出し、銅からなる第２電極３１表面に拡がる。このとき、はんだめっき膜２４Ｃは、保護膜４１に形成された開口部４４で拡がりが抑えられる。そしてはんだめっき膜２４Ｃは、上記はんだめっき膜２４Ａ、２４Ｂ（前記図６（１０）参照）と同体積に形成されているにもかかわらず、拡がる面積が大きいため、第２電極３１の直径が２００μｍの場合、その膜厚は０．３μｍ程度となる。一方、溶融した後のはんだめっき膜２４Ａ、２４Ｂ（前記図６（１０）参照）の最も厚い部分での膜厚はおよそ１１μｍであった。
溶融後の上記はんだめっき膜２４Ｃの膜厚が０．３μｍであるが、この程度の膜厚が確保されれば、蛍光Ｘ線測定装置による組成分析は十分に可能である。 Details thereof will be described below. As shown in FIG. 7 (11), the solder plating film 24C is formed in the same volume as the solder plating films 24A and 24B (see FIG. 6 (10)) for forming solder bumps. In FIG. 7, the illustration of the flux layer is omitted.
Then, when the heat treatment is performed, as shown in FIG. 7 (12), the solder plating film 24C is melted and flows out of the base plating film 23C made of the underlying nickel, and the surface of the second electrode 31 made of copper. To spread. At this time, the spread of the solder plating film 24 </ b> C is suppressed by the opening 44 formed in the protective film 41. Although the solder plating film 24C is formed in the same volume as the solder plating films 24A and 24B (see FIG. 6 (10)), the area of the solder plating film 24C is large, so the diameter of the second electrode 31 is 200 μm. In this case, the film thickness is about 0.3 μm. On the other hand, the film thickness at the thickest portion of the solder plating films 24A and 24B (see FIG. 6 (10)) after melting was approximately 11 μm.
The film thickness of the solder plating film 24C after being melted is 0.3 μm. If such a film thickness is secured, composition analysis by a fluorescent X-ray measuring apparatus is sufficiently possible.

次に、図８（１３）に示すように、上記フラックス層４９（前記図６（９）参照）を除去する。この除去工程は、通常のフラックス洗浄液を用いる。
この結果、はんだめっき膜２４Ａ、２４Ｂ(溶融後)のはんだバンプ２０と、このはんだバンプ２０よりも占有面積が大きく、体積が同等なはんだめっき膜２４Ｃ(溶融後)の組成測定パターン３０が完成する。上記組成測定パターン３０は、上記第２電極３１上に拡がるため、上記第２開口部４４内に露出されている上記第２電極３１と同等な直径となり、およそ２００μｍに形成された。また組成測定パターン３０のはんだめっき膜２４Ｃの厚さは、少なくとも蛍光Ｘ線測定が可能な厚さである０．３μｍ程度となった。
このようにして、半導体装置１が完成する。 Next, as shown in FIG. 8 (13), the flux layer 49 (see FIG. 6 (9)) is removed. This removal step uses a normal flux cleaning solution.
As a result, the solder bumps 20 of the solder plating films 24A and 24B (after melting) and the composition measurement pattern 30 of the solder plating film 24C (after melting) having a larger occupied area and equivalent volume than the solder bumps 20 are completed. . Since the composition measurement pattern 30 spreads on the second electrode 31, the composition measurement pattern 30 had a diameter equivalent to that of the second electrode 31 exposed in the second opening 44 and was formed to be approximately 200 μm. Further, the thickness of the solder plating film 24C of the composition measurement pattern 30 was about 0.3 μm, which is at least the thickness at which fluorescent X-ray measurement is possible.
In this way, the semiconductor device 1 is completed.

上記第２電極３１は、半導体製造工程の前工程で形成される銅（Ｃｕ）配線に限らず、ＷＬＰ（Wafer Level Packaging）工程の銅再配線工程で形成することも可能である。
半導体設計の制約上できない場合は、ダイシングライン上やウエハ外周部の非有効チップ部に形成することも可能である。 The second electrode 31 is not limited to the copper (Cu) wiring formed in the previous process of the semiconductor manufacturing process, but can be formed in a copper rewiring process of a WLP (Wafer Level Packaging) process.
If the design is not possible due to restrictions on semiconductor design, it may be formed on a dicing line or on an ineffective chip portion on the outer periphery of the wafer.

上記製造方法では、はんだバンプ２０を形成するはんだめっき膜２４Ａ、２４Ｂと、組成測定パターン３０を形成するはんだめっき膜２４Ｃのそれぞれの体積が同等になるように、形成面積を同等にして形成することができる。したがって、はんだめっき膜２４Ａ、２４Ｂとはんだめっき膜２４Ｃのそれぞれのめっき時の電流密度は同等になるので、それぞれを同一組成の形成することができる。したがって、組成測定パターン３０を、はんだバンプ２０と同一組成に形成することができる。   In the manufacturing method described above, the solder plating films 24A and 24B for forming the solder bumps 20 and the solder plating films 24C for forming the composition measurement patterns 30 are formed with the same formation area so that the respective volumes are equal. Can do. Accordingly, the current density during plating of each of the solder plating films 24A and 24B and the solder plating film 24C becomes equal, so that each can be formed with the same composition. Therefore, the composition measurement pattern 30 can be formed with the same composition as the solder bump 20.

また、めっき処理により、はんだめっき膜２４Ａ、２４Ｂ、２４Ｃのそれぞれの体積が同等になるように、形成面積を同等にして形成するので、めっき組成をはんだバンプのはんだめっき膜２４Ａ、２４Ｂに合わせ込むことができる。よって、はんだめっき膜２４Ａ、２４Ｂ、２４Ｃに針状結晶が発生しなくなるので、針状結晶によってリフローが妨げられることがないため、はんだめっき膜２４Ｃを大面積に広げることができる。   In addition, the plating process is performed with the same formation area so that the volume of each of the solder plating films 24A, 24B, and 24C is equal, so that the plating composition is matched with the solder plating films 24A and 24B of the solder bumps. be able to. Therefore, since the needle-like crystals are not generated in the solder plating films 24A, 24B, and 24C, the reflow is not hindered by the needle-like crystals, so that the solder plating film 24C can be spread over a large area.

また、はんだめっき膜２４Ｃは、第２電極３１表面に拡がるように形成されるため、はんだバンプ２０よりも広い面積に形成することができる。したがって、組成測定パターン３０の蛍光Ｘ線測定が可能になる。
よって、はんだバンプ２０（はんだめっき膜２４Ａ、２４Ｂ）の組成と同一組成の組成測定パターン３０（はんだめっき膜２４Ｃ）を蛍光Ｘ線分析することで、はんだバンプ２０の組成を測定することができる。このため、組成測定パターン３０を測定することで、はんだめっき膜２４のリフロー時の温度管理が正確にできるようになる。 Further, since the solder plating film 24 </ b> C is formed so as to spread on the surface of the second electrode 31, it can be formed in a larger area than the solder bump 20. Therefore, the fluorescent X-ray measurement of the composition measurement pattern 30 becomes possible.
Therefore, the composition of the solder bump 20 can be measured by fluorescent X-ray analysis of the composition measurement pattern 30 (solder plating film 24C) having the same composition as that of the solder bump 20 (solder plating films 24A and 24B). For this reason, by measuring the composition measurement pattern 30, the temperature management during reflow of the solder plating film 24 can be accurately performed.

このようにリフロー温度管理が正確にできるようになるので、はんだバンプ２０（はんだめっき膜２４Ａ、２４Ｂ）のリフロー状態が、例えばウエハ間で、もしくはロット間で均一になり品質管理が容易になる。よって、品質の向上、不良品の発生が低減されるので、歩留まりの向上が図れる。   Since the reflow temperature control can be accurately performed in this way, the reflow state of the solder bumps 20 (solder plating films 24A and 24B) becomes uniform, for example, between wafers or lots, and quality control is facilitated. Therefore, the improvement in quality and the occurrence of defective products are reduced, so that the yield can be improved.

また、基板１０上の組成測定パターンが形成される領域に銅電極からなる第２電極３１を形成することで、組成測定パターン３０（はんだめっき膜２４Ｃ）をリフローして形成するときの下地との濡れ性がよくなる。このため、銅電極の表面全域に組成測定パターン３０（はんだめっき膜２４Ｃ）が拡がって形成されやすくなる。   In addition, by forming the second electrode 31 made of a copper electrode in the region where the composition measurement pattern is formed on the substrate 10, the composition measurement pattern 30 (solder plating film 24C) is formed with the base when formed by reflowing. Improves wettability. For this reason, the composition measurement pattern 30 (solder plating film 24C) is easily spread and formed over the entire surface of the copper electrode.

また、はんだめっき膜２４（２４Ｃ）がスズ鉛合金もしくはスズ銀合金で形成することで、第２電極３１の銅電極に対するはんだめっき膜２４Ｃの濡れ性がよくなる。例えば、はんだバンプ２０（はんだめっき膜２４Ａ、２４Ｂ）と同体積に組成測定パターン３０（はんだめっき膜２４Ｃ）を形成しても、リフロー時に銅電極の表面全域に、はんだめっき膜２４Ｃを広がるので、はんだバンプ２０よりも表面積の大きな組成測定パターン３０となる。よって、汎用的なコリメータサイズの蛍光Ｘ線測定で組成比を測定することが可能になる。   Further, the solder plating film 24 (24C) is formed of a tin lead alloy or a tin silver alloy, so that the wettability of the solder plating film 24C with respect to the copper electrode of the second electrode 31 is improved. For example, even if the composition measurement pattern 30 (solder plating film 24C) is formed in the same volume as the solder bumps 20 (solder plating films 24A and 24B), the solder plating film 24C spreads over the entire surface of the copper electrode during reflow. The composition measurement pattern 30 has a larger surface area than the solder bump 20. Therefore, the composition ratio can be measured by fluorescent X-ray measurement with a general-purpose collimator size.

本発明の半導体装置に係る一実施の形態を示した模式的断面図である。1 is a schematic cross-sectional view showing an embodiment of a semiconductor device of the present invention. 本発明の半導体装置の製造方法に係る一実施の形態を模式的に示した製造工程断面図である。It is manufacturing process sectional drawing which showed typically one Embodiment which concerns on the manufacturing method of the semiconductor device of this invention. 本発明の半導体装置の製造方法に係る一実施の形態を模式的に示した製造工程断面図である。It is manufacturing process sectional drawing which showed typically one Embodiment which concerns on the manufacturing method of the semiconductor device of this invention. 本発明の半導体装置の製造方法に係る一実施の形態を模式的に示した製造工程断面図である。It is manufacturing process sectional drawing which showed typically one Embodiment which concerns on the manufacturing method of the semiconductor device of this invention. 本発明の半導体装置の製造方法に係る一実施の形態を模式的に示した製造工程断面図である。It is manufacturing process sectional drawing which showed typically one Embodiment which concerns on the manufacturing method of the semiconductor device of this invention. 本発明の半導体装置の製造方法に係る一実施の形態を模式的に示した製造工程断面図である。It is manufacturing process sectional drawing which showed typically one Embodiment which concerns on the manufacturing method of the semiconductor device of this invention. 本発明の半導体装置の製造方法に係る一実施の形態を模式的に示した製造工程断面図である。It is manufacturing process sectional drawing which showed typically one Embodiment which concerns on the manufacturing method of the semiconductor device of this invention. 本発明の半導体装置の製造方法に係る一実施の形態を模式的に示した製造工程断面図である。It is manufacturing process sectional drawing which showed typically one Embodiment which concerns on the manufacturing method of the semiconductor device of this invention. 従来の半導体装置の製造方法に係る一例を模式的に示した製造工程断面図である。It is manufacturing process sectional drawing which showed typically the example which concerns on the manufacturing method of the conventional semiconductor device. 従来の半導体装置の製造方法に係る一例を模式的に示した製造工程断面図である。It is manufacturing process sectional drawing which showed typically the example which concerns on the manufacturing method of the conventional semiconductor device. 従来の半導体装置の製造方法に係る一例を模式的に示した製造工程断面図である。It is manufacturing process sectional drawing which showed typically the example which concerns on the manufacturing method of the conventional semiconductor device. 従来の半導体装置の製造方法に係る一例を模式的に示した製造工程断面図である。It is manufacturing process sectional drawing which showed typically the example which concerns on the manufacturing method of the conventional semiconductor device. 従来の半導体装置の製造方法に係る一例を模式的に示した製造工程断面図である。It is manufacturing process sectional drawing which showed typically the example which concerns on the manufacturing method of the conventional semiconductor device. 従来の半導体装置の製造方法に係る一例を模式的に示した製造工程断面図である。It is manufacturing process sectional drawing which showed typically the example which concerns on the manufacturing method of the conventional semiconductor device.

符号の説明Explanation of symbols

１…半導体装置、１０…基板、２０…はんだバンプ、３０…組成測定パターン   DESCRIPTION OF SYMBOLS 1 ... Semiconductor device, 10 ... Board | substrate, 20 ... Solder bump, 30 ... Composition measurement pattern

Claims (8)

基板に形成されたはんだバンプと、
前記基板に形成されていて前記はんだバンプの組成を測定するための組成測定パターンを有し、
前記組成測定パターンは、前記はんだバンプと同体積を有し、前記はんだバンプの表面積よりも大きい表面積を有する
半導体装置。 Solder bumps formed on the substrate;
Having a composition measurement pattern for measuring the composition of the solder bumps formed on the substrate;
The composition measurement pattern has the same volume as the solder bump and has a surface area larger than the surface area of the solder bump. 前記組成測定パターンは前記基板上に形成された銅電極上に形成されている
請求項１記載の半導体装置。 The semiconductor device according to claim 1, wherein the composition measurement pattern is formed on a copper electrode formed on the substrate. 前記組成測定パターンはスズ鉛合金もしくはスズ銀合金で形成されている
請求項２記載の半導体装置。 The semiconductor device according to claim 2, wherein the composition measurement pattern is formed of a tin lead alloy or a tin silver alloy. 基板上に、はんだバンプと、該ハンダバンプの組成を測定するための組成測定パターンを、めっき処理によるはんだめっき膜の成膜および前記はんだめっき膜の熱処理によって同時に形成する工程を有し、
前記めっき処理によって形成される前記組成測定パターンのはんだめっき膜は、前記めっき処理によって形成される前記ハンダバンプのはんだめっき膜と同体積に形成され、
前記熱処理で前記組成測定パターンのはんだめっき膜を前記ハンダバンプのはんだめっき膜の表面積よりも大きい表面積に形成する。
半導体装置の製造方法。 A step of simultaneously forming a solder bump and a composition measurement pattern for measuring the composition of the solder bump on the substrate by forming a solder plating film by plating and heat treatment of the solder plating film,
The solder plating film of the composition measurement pattern formed by the plating process is formed in the same volume as the solder plating film of the solder bump formed by the plating process,
The solder plating film having the composition measurement pattern is formed on the surface area larger than the surface area of the solder plating film of the solder bump by the heat treatment.
A method for manufacturing a semiconductor device. 前記組成測定パターンの下地に銅電極を形成する
請求項４記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 4, wherein a copper electrode is formed on a base of the composition measurement pattern. 前記組成測定パターンのはんだめっき膜をスズ鉛合金もしくはスズ銀合金で形成する
請求項５記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 5, wherein the solder plating film having the composition measurement pattern is formed of a tin lead alloy or a tin silver alloy. 前記はんだバンプと、該ハンダバンプの組成を測定するための組成測定パターンを、めっき処理によるはんだめっき膜の成膜および前記はんだめっき膜の熱処理によって同時に形成する工程は、
前記基板上の前記はんだバンプを形成する領域に第１電極を形成し、前記基板上の前記組成測定パターンを形成する領域に前記第１電極よりも面積の大きい第２電極を形成する工程と、
前記基板上に、前記第１電極上に第１開口部を有し、前記第２電極上に第２開口部を有する保護膜を形成する工程と、
前記第１電極上、前記第２電極上および前記保護膜上にシード金属層を形成する工程と、
前記シード金属層上にマスク膜を形成し、前記第１電極上および前記第２電極上の前記マスク膜に面積の等しい第３開口部を形成する工程と、
前記めっき処理によって前記第３開口部の底部の前記シード金属層上に下地めっき膜を介してはんだめっき膜を形成する工程と、
前記マスク膜を除去する工程と、
前記はんだめっき膜をマスクにして前記シード金属膜を除去する工程と、
前記はんだめっき膜および下地めっき膜を被覆するフラックス層を形成する工程と、
前記熱処理によって前記はんだめっき膜を溶融して、前記第１電極上に組成測定パターンと前記第２電極上にはんだバンプを形成する工程を有する
請求項４記載の半導体装置の製造方法。 The step of simultaneously forming the solder bump and the composition measurement pattern for measuring the composition of the solder bump by the formation of the solder plating film by plating and the heat treatment of the solder plating film,
Forming a first electrode in a region where the solder bump is formed on the substrate, and forming a second electrode having a larger area than the first electrode in a region where the composition measurement pattern is formed on the substrate;
Forming a protective film having a first opening on the first electrode and a second opening on the second electrode on the substrate;
Forming a seed metal layer on the first electrode, on the second electrode and on the protective film;
Forming a mask film on the seed metal layer, and forming a third opening having the same area in the mask film on the first electrode and the second electrode;
Forming a solder plating film on the seed metal layer at the bottom of the third opening through a base plating film by the plating process;
Removing the mask film;
Removing the seed metal film using the solder plating film as a mask;
Forming a flux layer covering the solder plating film and the base plating film;
The method of manufacturing a semiconductor device according to claim 4, further comprising a step of melting the solder plating film by the heat treatment to form a composition measurement pattern on the first electrode and a solder bump on the second electrode. 前記第３開口部は、開口面積が前記第１開口部よりも大きく、前記第２開口部よりも小さい
請求項７記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 7, wherein the third opening has an opening area larger than that of the first opening and smaller than that of the second opening.
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