KR101707931B1 - Wafer level package with redistribution layer for measuring electrical resistance and method for testing electricproperties of the wafer level package by using the redistribution layer - Google Patents
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Abstract
웨이퍼 레벨 패키지가 제공된다. 상기 웨이퍼 레벨 패키지는, 내부에 형성된 회로 배선층에 의해 전기적으로 연결된 제1 및 제2 입출력 패드를 갖는 다수의 반도체 다이가 형성된 웨이퍼; 상기 다수의 반도체 다이 중에서 임의의 반도체 다이의 상기 제1 입출력 패드 상에 형성된 제1 저항 측정용 재배선층과 상기 제2 입출력 패드 상에 형성된 제2 저항 측정용 재배선층; 상기 제1 저항 측정용 재배선층 상에 형성된 제1 UBM층과 상기 제2 저항 측정용 재배선층 상에 형성된 제2 UBM층; 및 상기 제1 UBM층 상에 형성된 제1 솔더 볼과 상기 제2 UBM층 상에 형성된 제2 솔더 볼을 포함한다.A wafer level package is provided. The wafer level package comprising: a wafer having a plurality of semiconductor dies having first and second input / output pads electrically connected by a circuit wiring layer formed therein; A first resistance measurement re-wiring layer formed on the first input / output pad of any of the plurality of semiconductor dies and a second resistance measurement re-wiring layer formed on the second input / output pad; A first UBM layer formed on the first resistance measurement rewiring layer and a second UBM layer formed on the second resistance measurement rewiring layer; And a first solder ball formed on the first UBM layer and a second solder ball formed on the second UBM layer.
Description
본 발명은 저항 측정용 재배선층을 갖는 웨이퍼 레벨 패키지에 관한 것으로서, 더욱 상세하게는, 상기 웨이퍼 레벨 패키지의 전기적 특성을 테스트하는 방법에 관한 것이다.
The present invention relates to a wafer level package having a resistance measurement rewiring layer, and more particularly to a method of testing electrical characteristics of the wafer level package.
웨이퍼 범핑 공정(Wafer Bumping Process)은 웨이퍼 단위로 진행하는 범핑 공정으로서, 웨이퍼 위에 금속(Metal) 박막이나 절연층 등을 형성하여 웨이퍼 상에 형성된 알루미늄 패드(Al pad)와 전기적으로 연결되는 범프(Bump)를 형성하는 패키징 공법이다.The wafer bumping process is a bumping process that proceeds on a wafer-by-wafer basis. The wafer bumping process is a bump process in which a metal thin film or an insulating layer is formed on a wafer to form a bump (bump) electrically connected to an aluminum pad ).
잘 알려진 바와 같이, 반도체는 전기적 특성에 민감하다. 특히 웨이퍼의 알루미늄 패드 상에 형성되는 자연 산화막의 두께가 높은 경우, 저항치가 높아지고, 이는 전기적 특성에 의한 불량을 유발하는 요소가 된다.As is well known, semiconductors are sensitive to electrical properties. Particularly, when the thickness of the natural oxide film formed on the aluminum pad of the wafer is high, the resistance value becomes high, which causes defects due to electrical characteristics.
이러한 불량은 육안으로 판단할 수 없고, 통상적으로 범핑 공정이 완료된 이후, 테스터(테스트 장치)의 프로브(probe)를 범프에 접촉시켜 양불량 테스트를 진행한다. Such defects can not be judged by the naked eye. After the bumping process is normally completed, the probe of the tester (test apparatus) is brought into contact with the bump to carry out the defective test.
이와 같이, 종래의 웨이퍼 범핑 공정에서는 모든 공정이 완료된 이후에서, 프로브 테스트(probe test)에 의한 불량 여부를 판단하기 때문에, 공정을 진행하는 동안에는 불량 여부를 판단할 수 없다.As described above, in the conventional wafer bumping process, since it is judged whether or not a defect is caused by a probe test after all processes are completed, it can not be judged whether or not the defect is caused during the process.
만일, 웨이퍼 범핑 공정을 진행하는 도중에 전기적 특성의 불량 여부를 판단할 수 있다면, 판단한 시점에서 즉각적인 후속 조치를 단행할 수 있을 것이다. 그러나, 아직까지 웨이퍼 범핑 공정을 진행하는 도중에 전기적 특성의 양불을 판단할 수 있는 방안이 제시되고 있지 않다.
If it is possible to determine whether the electrical characteristics are defective during the wafer bumping process, it is possible to take immediate follow-up measures at the time of judgment. However, there is not yet proposed a method of judging whether the electric characteristics are good or bad during the wafer bumping process.
따라서, 본 발명의 목적은 웨이퍼 범핑 공정을 진행하는 도중에 전기적 특성의 불량 여부를 판단하는 웨이퍼 레벨 패키지 및 상기 저항 측정용 재배선층을 이용하여 상기 웨이퍼 레벨 패키지의 전기적 특성을 테스트하는 방법을 제공하는데 있다.
It is therefore an object of the present invention to provide a method for testing the electrical characteristics of the wafer level package using a wafer level package for determining whether electrical characteristics are bad during the wafer bumping process and using the resistance measurement rewiring layer .
상술한 목적을 달성하기 위한 본 발명의 일면에 따른 저항 측정용 재배선층을 갖는 웨이퍼 레벨 패키지의 전기적 특성을 테스트하는 방법은, (A) 내부에 형성된 회로 배선층에 의해 전기적으로 연결된 제1 및 제2 입출력 패드를 갖는 다수의 반도체 다이가 형성된 웨이퍼를 준비하는 단계; (B) 상기 다수의 반도체 다이 중에서 임의의 반도체 다이의 상기 제1 입출력 패드 상에 제1 저항 측정용 재배선층을 형성하고, 상기 임의의 반도체 다이의 상기 제2 입출력 패드 상에 제2 저항 측정용 재배선층을 형성하는 단계; (C) 프로브 테스트 장비에 연결된 제1 팁 및 제2 팁(tip)을 상기 제1 저항 측정용 재배선층과 상기 제2 저항 측정용 재배선층에 각각 접촉시켜서, 상기 제1 저항 측정용 재배선층과 상기 제2 저항 측정용 재배선층 사이에 형성되는 전기적 경로의 전기적 특성을 테스트는 단계; (D) 테스트 결과, 상기 전기적 특성이 정상인 경우, 상기 제1 및 제2 저항 측정용 재배선층 상에 제1 및 제2 UBM층을 각각 형성하는 단계; 및 (E) 상기 제1 및 제2 UBM층 상에 제1 및 제2 솔더 볼을 형성하는 단계를 포함한다.According to one aspect of the present invention, there is provided a method of testing electrical characteristics of a wafer level package having a rewiring layer for resistance measurement, the method comprising: (A) Preparing a wafer on which a plurality of semiconductor dies having input / output pads are formed; (B) forming a first resistance measurement rewiring layer on the first input / output pad of an arbitrary semiconductor die among the plurality of semiconductor dies, and forming a second resistance measuring rewiring layer on the second input / Forming a re-wiring layer; (C) contacting the first tip and the second tip connected to the probe test equipment to the first resistance measurement rewiring layer and the second resistance measurement rewiring layer, respectively, Testing the electrical characteristics of the electrical path formed between the second resistance measurement rewiring layers; (D) forming first and second UBM layers on the first and second resistance measurement rewiring layers, respectively, when the electrical characteristics are normal; And (E) forming first and second solder balls on the first and second UBM layers.
본 발명의 다른 일면에 따른 웨이퍼 레벨 패키지는, 내부에 형성된 회로 배선층에 의해 전기적으로 연결된 제1 및 제2 입출력 패드를 갖는 다수의 반도체 다이가 형성된 웨이퍼; 상기 다수의 반도체 다이 중에서 임의의 반도체 다이의 상기 제1 입출력 패드 상에 형성된 제1 저항 측정용 재배선층과 상기 제2 입출력 패드 상에 형성된 제2 저항 측정용 재배선층; 상기 제1 저항 측정용 재배선층 상에 형성된 제1 UBM층과 상기 제2 저항 측정용 재배선층 상에 형성된 제2 UBM층; 및 상기 제1 UBM층 상에 형성된 제1 솔더 볼과 상기 제2 UBM층 상에 형성된 제2 솔더 볼을 포함한다.
According to another aspect of the present invention, there is provided a wafer level package including: a wafer having a plurality of semiconductor dies having first and second input / output pads electrically connected by a circuit wiring layer formed therein; A first resistance measurement re-wiring layer formed on the first input / output pad of any of the plurality of semiconductor dies and a second resistance measurement re-wiring layer formed on the second input / output pad; A first UBM layer formed on the first resistance measurement rewiring layer and a second UBM layer formed on the second resistance measurement rewiring layer; And a first solder ball formed on the first UBM layer and a second solder ball formed on the second UBM layer.
본 발명에 따르면, 웨이퍼 범핑 공정이 완료된 이후에만 프로브 테스트에서 테스트한 결과로부터 공정상에 문제가 있는지 여부를 판단하는 종래와는 달리, 웨이퍼 범핑 공정을 완료하기 이전에 저항 측정용 재배선 패턴을 이용한 프로브 테스트 단계를 통해 웨이퍼 범핑 공정을 진행하는 도중에도 공정 상의 문제점을 즉각적으로 파악하여, 그에 따른 해결 방안을 신속히 마련할 수 있다.
According to the present invention, unlike the conventional method of determining whether there is a problem in the process from the result of the test in the probe test only after the completion of the wafer bumping process, before the wafer bumping process is completed, During the wafer bumping process through the probe test step, problems in the process can be immediately grasped and a solution to the problem can be promptly provided.
도 1은 본 발명의 일 실시 예에 따른 웨이퍼 레벨 패키지의 평면도이다.
도 2는 도 1에 도시된 절단선 I-I'에 따라 절단한 단면도이다.
도 3 내지 도 18은 도 1에 도시된 웨이퍼 레벨 패키지의 제조 방법을 도시한 단면도들이다.
도 19는 본 발명의 일 실시 예에 따른 웨이퍼 레벨 패키지의 제조 공정 상에서 상기 웨이퍼 레벨 패키지의 전기적 특성을 테스트하는 방법을 나타내는 흐름도이다.1 is a plan view of a wafer level package according to an embodiment of the invention.
2 is a cross-sectional view taken along the line I-I 'shown in Fig.
FIGS. 3 to 18 are cross-sectional views showing a method of manufacturing the wafer-level package shown in FIG.
19 is a flowchart illustrating a method of testing the electrical characteristics of the wafer level package in a wafer level package manufacturing process in accordance with an embodiment of the present invention.
본 발명의 실시 예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 아래의 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시 예들로 한정되는 것은 아니다. 오히려, 이들 실시 예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.Embodiments of the present invention are provided to more fully describe the present invention to those skilled in the art, and the following embodiments may be modified in various other forms, The present invention is not limited to the following embodiments. Rather, these embodiments are provided so that this disclosure will be more thorough and complete, and will fully convey the concept of the invention to those skilled in the art.
본 명세서에서 사용된 용어는 특정 실시 예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는 (comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. As used herein, the singular forms "a", "an," and "the" include plural forms unless the context clearly dictates otherwise. Also, " comprise "and / or" comprising "when used herein should be interpreted as specifying the presence of stated shapes, numbers, steps, operations, elements, elements, and / And does not preclude the presence or addition of one or more other features, integers, operations, elements, elements, and / or groups. As used herein, the term "and / or" includes any and all combinations of one or more of the listed items.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역 및/또는 부위들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부위들은 이들 용어에 의해 한정되지 않음은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열의 의미하지 않으며, 하나의 부재, 영역 또는 부위를 다른 부재, 영역 또는 부위와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역 또는 부위는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역 또는 부위를 지칭할 수 있다.Although the terms first, second, etc. are used herein to describe various elements, regions and / or regions, it is to be understood that these elements, parts, regions, layers and / . These terms are not intended to be in any particular order, up or down, or top-down, and are used only to distinguish one member, region or region from another member, region or region. Thus, the first member, region or region described below may refer to a second member, region or region without departing from the teachings of the present invention.
이하, 본 발명의 실시 예들은 본 발명의 이상적인 실시 예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시 예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.Hereinafter, embodiments of the present invention will be described with reference to the drawings schematically showing ideal embodiments of the present invention. In the figures, for example, variations in the shape shown may be expected, depending on manufacturing techniques and / or tolerances. Accordingly, embodiments of the present invention should not be construed as limited to any particular shape of the regions illustrated herein, including, for example, variations in shape resulting from manufacturing.
도 1은 본 발명의 일 실시 예에 따른 웨이퍼 레벨 패키지의 평면도이다.1 is a plan view of a wafer level package according to an embodiment of the invention.
도 1을 참조하면, 본 발명의 일 실시 예에 따른 웨이퍼 레벨 패키지(300)는 다수의 반도체 다이를 포함하며, 다수의 반도체 다이는 정상적으로 작동하는 반도체 다이(A)와 전기적 특성의 양불을 테스트하기 위한 저항 측정용 재배선층이 형성된 테스트용 반도체 다이(B)를 포함한다. Referring to FIG. 1, a
반도체 다이(A)는 다수의 알루미늄 패드(또는 알루미늄 패드)(110), 상기 다수의 알루미늄 패드(110)를 전기적으로 연결하는 재배선층(140) 및 상기 다수의 알루미늄 패드(110)와 전기적으로 분리되는 솔더 볼(160)을 포함한다. 여기서, 도 1에서는 4개의 알루미늄 패드들이 상기 재배선층(140)에 의해 전기적으로 연결된 예가 도시된다.The semiconductor die A includes a plurality of
테스트용 반도체 다이(B)는 회로 배선층(212)과, 상기 회로 배선층(212)에 의해 전기적으로 연결되는 입출력 패드들(214, 216)(이하, 알루미늄 패드라 함), 상기 제1 알루미늄 패드(214)와 제1 솔더볼(282)을 전기적으로 연결하는 제1 저항 측정용 재배선층(242) 및 상기 제2 알루미늄 패드(214)와 상기 제2 솔더볼(284)을 전기적으로 연결하는 제2 저항 측정용 재배선층(244)를 포함한다.The test semiconductor die B includes a
테스트용 반도체 다이(B)는 웨이퍼 레벨 패키지 공정에서 포토 마스크를 웨이퍼 위에 정렬하기 위해 정렬 마크로 사용되는 반도체 다이일 수 있다. The test semiconductor die B may be a semiconductor die used as alignment mark to align the photomask on the wafer in a wafer level package process.
웨이퍼 레벨 패키지 공정에서, 모든 공정이 완료된 후, 낱개로 분리된 정렬 마크로 사용되는 반도체 다이는 사용되지 않고, 폐기된다. In the wafer level package process, after all the processes are completed, the semiconductor die used as the individually separated alignment mark is discarded, not used.
이렇게 폐기되는 반도체 다이에 저항 측정용 패턴을 형성하면, 저항 측정용 패턴이 형성됨에 따라 폐기되는 반도체 다이의 개수를 줄일 수 있다. When the resistivity measuring pattern is formed on the semiconductor die thus discarded, the number of semiconductor die to be discarded can be reduced as the resistance measuring pattern is formed.
물론, 정렬 마크로 사용되는 반도체 다이가 아니라 다른 임의의 반도체 다이의 내부에 저항 측정용 패턴을 형성할 수도 있다.Of course, it is also possible to form a resistivity measuring pattern inside another semiconductor die other than the semiconductor die used as the alignment mark.
이하, 저항 측정용 재배선층을 갖는 제2 반도체 다이(200)의 내부 구조에 대해 상세히 설명하기로 한다.Hereinafter, the internal structure of the second semiconductor die 200 having the resistance measurement rewiring layer will be described in detail.
도 2는 도 1에 도시된 절단선 I-I'을 따라 절단한 웨이퍼 레벨 패키지의 단면도이다.2 is a cross-sectional view of the wafer level package cut along the cutting line I-I 'shown in FIG.
도 2를 참조하면, 본 발명의 일 실시 예에 따른 저항 측정용 재배선층을 갖는 웨이퍼 레벨 패키지(300)는 웨이퍼(210), 제1 패시베이션층(220), 재배선 시드층(redistribution seed layer)(232, 234), 저항 측정용 재배선층(ReDistribution Layer for measuring electrical resistance)(242, 244), 제2 패시베이션층(250), UBM(Under Bump Metal) 시드층(262, 264), UBM층(272, 274) 및 솔더 볼(282, 284)을 포함한다.Referring to FIG. 2, a
상기 웨이퍼(210)는 실리콘 재질로 구성되며, 반도체 다이(211)를 포함한다. 상기 반도체 다이(211)의 내부에는 회로 배선층(212)과 제1 및 제2 알루미늄 패드(214, 216)이 형성된다. 제1 및 제2 알루미늄 패드(214, 216)는 상기 회로 배선층(212) 상에 형성되어, 상기 회로 배선층(212)에 의해 전기적으로 연결된다. 상기 반도체 다이(211)의 상면에는 절연층(218)이 형성되며, 상기 절연층(218)에 의해 상기 반도체 다이(211)의 상면 상에 형성되는 다른 층과 절연된다. 이때, 상기 절연층(218)은 제1 및 제2 알루미늄 패드(214, 216)를 상부로 노출시키는 오프닝 영역을 갖는다. 따라서, 상기 절연층(218)은 상기 제1 및 제2 알루미늄 패드(214, 216)가 형성된 영역을 제외한 나머지 영역에 대응하는 상기 반도체 다이(211)의 상면을 절연한다.The
상기 제1 패시베이션층(220)은 상기 웨이퍼(210) 상에 형성된다. 이때, 상기 제1 패시베이션층(220)은 오프닝 영역을 가지며, 상기 오프닝 영역에 의해 상기 제1 및 제2 알루미늄 패드(214, 216)가 상부로 노출된다. 상기 제1 패시베이션층(220)의 재질은 폴리이미드(PolyImide, PI), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), BT(BismaleimideTriazine), 페놀 수지(phenolic resin), 에폭시(epoxy), 실리콘(silicone), 산화막(SiO2), 질화막(Si3N4) 및 그 등가물 중 선택된 어느 하나일 수 있다. The
상기 재배선 시드층(232, 234)은 상기 제1 패시베이션층(220)의 상부와 상기 제1 패시베이션층(220)의 오프닝 영역에 의해 노출되는 상기 제1 및 제2 알루미늄 패드(214, 216)의 상부에 형성되어, 상기 제1 및 제2 알루미늄 패드(214, 216)와 전기적으로 연결된다. 재배선 시드층(232, 234)은 제1 재배선 시드층(232) 및 제2 재배선 시드층(234)을 포함한다. 상기 제1 재배선 시드층(232)은 상기 제1 패시베이션층(220)의 상부와 제1 패시베이션층(220)의 오프닝 영역에 의해 노출되는 상기 제1 알루미늄 패드(214)의 상부에 형성되어, 상기 제1 알루미늄 패드(214)와 전기적으로 연결된다. 상기 제2 재배선 시드층(234)은 상기 제1 패시베이션층(220)의 상부와 제1 패시베이션층(220)의 오프닝 영역에 의해 노출되는 상기 제2 알루미늄 패드(216)의 상부에 형성되어, 상기 제2 알루미늄 패드(216)와 전기적으로 연결된다. 상기 제1 및 제2 재배선 시드층(232, 234)은 상기 저항 측정용 재배선층(242, 244)을 형성하기 위한 시드(seed)로서 기능을 한다. 즉, 상기 저항 측정용 재배선층(242, 244)을 전해 도금 방식으로 형성하는 경우, 상기 제1 및 제2 재배선 시드층(232, 234)은 전류가 흐를 수 있는 경로를 제공하여 그 상부에 상기 저항 측정용 재배선층(242, 244)이 형성될 수 있다. 다만, 상기 저항 측정용 재배선층(242, 244)이 무전해 도금으로 형성되는 경우, 상기 제 1 및 제 2 재배선 시드층(232, 234)은 생략될 수도 있다.The rewiring
상기 저항 측정용 재배선층(242, 244)은 상기 재배선 시드층(232, 234) 상에 형성되어, 상기 재배선 시드층(232, 234)과 전기적으로 연결된다. 상기 저항 측정용 재배선층(242, 244)은 웨이퍼 범핑 공정을 진행하는 도중에 전기적 특성의 불량 여부를 판단하기 위한 역할을 하는 점에서 도 1에 도시된 반도체 다이(A)의 전기적 경로를 재배선하는 역할을 하는 재배선층(140)과 차이가 있다. 상기 저항 측정용 재배선층(242, 244)은 제1 저항 측정용 재배선층(242) 및 제2 저항 측정용 재배선층(244)을 포함한다. 제1 저항 측정용 재배선층(242)은 상기 제1 재배선 시드층(232) 상에 형성되어, 상기 제1 재배선 시드층(232)과 전기적으로 연결된다. 상기 제2 저항 측정용 재배선층(244)은 상기 제2 재배선 시드층(234) 상에 형성되어, 상기 제2 재배선 시드층(234)과 전기적으로 연결된다. 따라서, 상기 제1 저항 측정용 재배선층(242)과 상기 제2 저항 측정용 재배선층(244)은 제1 재배선 시드층(232), 제1 알루미늄 패드(214), 반도체 다이(211) 내부의 회로 배선층(212), 제2 알루미늄 패드(216), 제2 재배선 시드층(234)을 포함하는 전기적 경로에 의해 전기적으로 연결된다. 본 발명의 일 실시 예에 따르면, 상기 전기적 경로에 의해 형성되는 저항값을 측정하는 프로브 테스트를 통해 웨이퍼 레벨 패키지의 품질을 테스트한다. 이러한 프로브 테스트를 통해 전기적 경로에서 나타나는 저항값, 예컨대, 상기 제1 및 제2 알루미늄 패드(214, 216) 상에 형성되는 자연 산화막에 의한 저항값을 분석함으로써, 웨이퍼 레벨 패키지의 품질을 테스트 할 수 있다.The resistance measurement rewiring
상기 제2 패시베이션층(250)은 상기 저항 측정용 재배선층(242, 244) 상에 형성된다. 상기 제 2 패시베이션층(250)에는 오프닝 영역이 형성된다. 상기 제2 패시베이션층(250)의 오프닝 영역에 의해 상기 제1 저항 측정용 재배선층(242)의 일부 영역과 상기 제2 저항 측정용 재배선층(244)의 일부 영역이 노출된다. 상기 제2 패시베이션층(250)의 오프닝 영역에 의해 노출되는 제1 및 제2 저항 측정용 재배선층(242, 244)의 일부 영역은 외부와 전기적으로 연결될 수 있는 경로가 된다. 상기 제 2 패시베이션층(250)의 재질은 폴리이미드(PolyImide, PI), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), BT(BismaleimideTriazine), 페놀 수지(phenolic resin), 에폭시(epoxy), 실리콘(silicone), 산화막(SiO2), 질화막(Si3N4) 및 그 등가물 중 선택된 어느 하나로 형성될 수 있다.The
상기 UBM(Under Bump Metal) 시드층(262, 264)은 상기 제2 패시베이션층(250)의 오프닝 영역에 의해 노출되는 제1 및 제2 저항 측정용 재배선층(242, 244)의 일부 영역 상에 형성된다.The UBM seed layers 262 and 264 are formed on a portion of the first and second resistance measurement rewiring layers 242 and 244 exposed by the opening regions of the
상기 UBM 시드층(262, 264)은 제1 UBM 시드층(262) 및 제2 UBM 시드층(264)을 포함한다. 상기 제1 UBM 시드층(262)은 상기 제2 패시베이션층(250)의 오프닝 영역에 의해 노출되는 제1 저항 측정용 재배선층(242)의 일부 영역 상에 형성되어, 상기 제1 저항 측정용 재배선층(242)과 전기적으로 연결된다. 상기 제2 UBM 시드층(264)은 상기 제2 패시베이션층(250)의 오프닝 영역에 의해 노출되는 제2 저항 측정용 재배선층(242)의 일부 영역 상에 형성되어, 상기 제2 저항 측정용 재배선층(244)과 전기적으로 연결된다. 상기 UBM 시드층(262, 264)은 상기 UBM(272, 274)을 전해 도금 방식을 이용하여 형성할 때, 전류가 흐르는 경로를 제공한다. 상기 UBM 시드층(262, 264)의 재질은 구리 또는 그 등가물일 수 있다.The UBM seed layers 262 and 264 include a first
상기 UBM층(272, 274)은 상기 상기 UBM 시드층(262, 264) 상에 형성된다. 상기 UBM층(272, 274)은 상기 저항 측정용 재배선층(242, 244)과 상기 솔더 볼의 결합을 돕는 역할을 한다. 상기 UBM층(272, 274)은은 제1 UBM층(272) 및 제2 UBM층(274)를 포함한다. 상기 제1 UBM층(272)은 상기 제1 UBM 시드층(262) 상에 형성되어, 상기 제1 UBM 시드층(262)과 전기적으로 연결된다. 상기 제2 UBM층(274)은 상기 제2 UBM 시드층(264) 상에 형성되어, 상기 제2 UBM 시드층(264)과 전기적으로 연결된다. 상기 UBM층(272, 274)은 하나의 층으로 도시되어 있지만, 실질적으로는 다수의 층으로 이루어질 수 있다. 상기 UBM층(272, 274)의 재질은 크롬/크롬-구리합금/구리(Cr/Cr-Cu/Cu), 티타늄-텅스텐 합금/구리(Ti-W/Cu) 또는 알루미늄/니켈/구리(Al/Ni/Cu) 또는 이들의 등가물일수 있다.The UBM layers 272 and 274 are formed on the UBM seed layers 262 and 264. The UBM layers 272 and 274 serve to assemble the solder balls with the resistance measurement rewiring layers 242 and 244. The UBM layers 272 and 274 include a
상기 솔더 볼(282, 284)은 상기 UBM층(272, 274) 상에 형성된다. 상기 솔더 볼(282, 284)은 상기 반도체 다이(211)가 외부의 회로와 전기적으로 연결될 수 있는 경로를 형성한다. 상기 솔더 볼(282, 284)은 제1 솔더 볼(282) 및 제2 솔더 볼(284)을 포함한다. 상기 제1 솔더 볼(282)은 상기 제1 UBM층(272) 상에 형성되어, 상기 제1 UBM층(272)과 전기적으로 연결된다. 상기 제2 솔더 볼(284)은 상기 제2 UBM층(274) 상에 형성되어, 상기 제2 UBM층(274)과 전기적으로 연결된다. 상기 솔더 볼(282, 284)는 주석(Sn), 납(Pb), 은(Ag) 등의 합금 또는 그 등가물을 이용하여 형성될 수 있다.The
이상 설명한 바와 같이, 본 발명의 일 실시 예에 따른 웨이퍼 레벨 패키지에서는, 웨이퍼 상의 다수의 반도체 다이 중 임의의 반도체 다이(B)에 전기적 특성의 불량 여부를 판단하기 위한 상기 저항 측정용 재배선층(242, 244)이 형성된다. As described above, in the wafer level package according to the embodiment of the present invention, the resistance
프로브 테스트 장비를 통해 제1 저항 측정용 재배선층(242)과 제2 저항 측정용 재배선층(244) 사이에의 저항값을 측정하여, 측정된 저항값을 분석하여 알루미늄 패드 위에 형성된 자연 산화막의 두께에 따른 전기적 특성의 양불을 판단할 수 있다.The resistance value between the first resistance measuring
이하, 본 발명의 일 실시 예에 따른 웨이퍼 레벨 패키지의 제조 방법에 대해 상세히 기술한다.Hereinafter, a method of manufacturing a wafer level package according to an embodiment of the present invention will be described in detail.
도 3 내지 도 18은 도 2에 도시된 저항 측정용 재배선층을 갖는 웨이퍼 레벨 패키지의 제조 방법을 도시한 단면도들이다.FIGS. 3 to 18 are cross-sectional views showing a method of manufacturing a wafer level package having the resistance measuring rewiring layer shown in FIG. 2. FIG.
도 3을 참조하면, 웨이퍼 제조사로부터 제공된 웨이퍼가 준비된다. 준비된 상기 웨이퍼(210) 상에는 다수의 반도체 다이가 형성되어 있다. 다수의 반도체 다이 중 임의의 반도체 다이(211)에는 내부에 회로 배선층(212)이 형성되고, 상기 반도체 다이(211)의 상면에는 상기 회로 배선층(212)에 의해 전기적으로 연결되는 제1 및 제2 알루미늄 패드(214, 216)가 형성되어 있다. 상기 반도체 다이(211)의 상면 전체에는 절연층(218)이 형성되어 있으며, 상기 절연층(218)에는 제1 및 제2 알루미늄 패드(214, 216)를 상부로 노출시키는 오프닝 영역이 형성되어 있다. 제1 및 제2 알루미늄 패드(214, 216)는 알루미늄 패드일 수 있다.Referring to FIG. 3, a wafer provided from a wafer manufacturer is prepared. A plurality of semiconductor dies are formed on the
이어, 도 4를 참조하면, 상기 절연층(218) 상에 전면적으로 상기 제1 패시베이션층(220)을 형성하는 공정이 진행된다. 상기 상기 제1 패시베이션층(220)을 형성하는 방법으로, 코팅(coating) 또는 화학 기상 증착(chemical vapor deposition)이 이용될 수 있다. 상기 제1 패시베이션층(220)의 재질은 폴리이미드(PolyImide, PI), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), BT(BismaleimideTriazine), 페놀 수지(phenolic resin), 에폭시(epoxy), 실리콘(silicone), 산화막(SiO2), 질화막(Si3N4) 및 그 등가물 중 선택된 어느 하나로 형성될 수 있으나, 여기서 상기 제1 패시베이션층(220)의 재질을 한정하는 것은 아니다.4, the
이어, 도 5를 참조하면, 상기 제1 패시베이션층(220)에 제1 및 제2 알루미늄 패드(214, 216)를 상부로 노출시키는 오프닝 영역(22)을 형성하는 공정이 진행된다. 상기 오프닝 영역을 형성하는 방법으로, 노광 공정, 얼라인 공정 및 현상 공정을 포함하는 포토 마스크 공정이 이용될 수 있다.Referring to FIG. 5, a process of forming an
이어, 도 6을 참조하면, 상기 제1 패시베이션층(220)과 상기 오프닝 영역(22)에 의해 노출된 제1 및 제2 알루미늄 패드(214, 216) 상에 제1 제1 금속 시드층(230’)을 형성하는 공정이 진행된다. 이러한 공정에 의해 제1 및 제2 알루미늄 패드(214, 216)은 상기 제1 금속 시드층(230')과 전기적을 연결된다. 상기 제1 금속 시드층(230')을 형성하는 방법으로, 물리 증착법(Physical Vapor Deposition; PVD) 또는 화학 증착법(Chemical Vapor Deposition; CVD)이 이용될 수 있다. 상기 제1 금속 시드층(230')은 구리 또는 그 등가물일 수 있다. Referring to FIG. 6, a first metal seed layer 230 (see FIG. 6) is formed on the first and
이어, 도 7을 참조하면, 상기 제1 금속 시드층(230') 상에 제1 포토 레지스트(PR1)를 도포하고, 도포된 제1 포토레지스트(PR1)의 노광 영역(Exposure Area: EA)을 제거하는 공정이 진행된다. 이때, 상기 노광 영역은 제1 노광 영역(EA1)과 제2 노광 영역(EA2)을 포함한다. 제1 포토레지스트(PR1)의 제1 및 제2 노광 영역(EA1, EA2)을 제거하는 방법으로, 포토 마스크 공정이 이용될 수 있다. 이때, 상기 제1 금속 시드층(230') 상에 기존의 재배선층을 형성하기 위한 패턴과 다른 상기 저항 측정용 재배선층(242, 244)을 형성하기 위한 패턴이 형성된 포토 마스크(Photo Mask)가 사용된다.7, a first photoresist PR1 is coated on the first metal seed layer 230 ', and an exposed area EA of the applied first photoresist PR1 is exposed The process of removing is carried out. At this time, the exposure area includes a first exposure area EA1 and a second exposure area EA2. As a method of removing the first and second exposure areas EA1 and EA2 of the first photoresist PR1, a photomask process can be used. At this time, a photomask having a pattern for forming the resistance-measuring
이어, 도 8을 참조하면, 상기 제1 포토레지스트(PR1)의 노광 영역이 제거됨에 따라 노출되는 상기 제1 금속 시드층(230') 상에 저항 측정용 재배선층(242, 244)을 형성하는 공정이 진행된다. 즉, 상기 제1 포토레지스트(PR1)의 제1 노광 영역(EA1) 상에 상기 제1 저항 측정용 재배선층(242)을 형성하고, 상기 제1 포토레지스트(PR1)의 제2 노광 영역(EA2) 상에 상기 제2 저항 측정용 재배선층(244)을 형성하는 공정이 진행된다. 상기 제1 및 제2 저항 측정용 재배선층(242, 244)을 형성하는 방법으로, 전해 도금 방법이 이용될 수 있다. 즉, 상기 제1 금속 시드층(230')에 전류를 인가하여, 상기 제1 및 제2 저항 측정용 재배선층(242, 244)을 형성할 수 있다. 상기 제1 및 제2 저항 측정용 재배선층(242, 244)의 재질은 구리 또는 이의 등가물일 수 있다.Referring to FIG. 8, resistance-measuring
이어, 도 9를 참조하면, 상기 제1 포토레지스트(PR1)를 제거하는 공정이 진행된다. 이러한 제거 공정에 따라 제1 금속 시드층(230')의 일부 영역(23)이 상부로 노출된다. 상기 제1 포토레지스트(PR1)를 제거하는 방법으로, 건식 또는 습식 식각이 이용될 수 있다.Next, referring to FIG. 9, a process of removing the first photoresist PR1 is performed. According to this removal process, a part of the
이어, 도 10을 참조하면, 상기 제1 금속 시드층(230')의 일부 영역(도 9의 23)을 제거하는 공정이 진행된다. 이러한 제거 공정에 따라 상기 제1 금속 시드층(230')으로부터 제1 재배선 시드층(232) 및 제2 재배선 시드층(234)이 형성된다. 상기 제1 금속 시드층(230')의 일부 영역(도 9의 23)을 제거하는 공정으로, 건식 또는 습식 식각이 이용될 수 있다. 이때, 별도의 마스크를 사용하지 않고, 상기 제1 금속 시드층(230')의 일부 영역(도 9의 23)을 식각할 수 있다. 즉, 상기 제1 및 제2 저항 측정용 재배선층(242, 244)을 마스크로 이용하여 전면적인 식각 공정이 진행될 수 있다.Referring to FIG. 10, a process of removing a portion of the first metal seed layer 230 '(23 of FIG. 9) is performed. According to the removal process, the first
상기 제1 및 제2 재배선 시드층(232, 234)이 형성되면, 제1 저항 측정용 재배선층(242)과 제2 저항 측정용 재배선층(244) 사이에 형성되는 전기적 경로에서 발생하는 저항값을 측정하는 제1 프로브 테스트 공정이 진행된다. 여기서 상기 전기적 경로는 제1 저항 측정용 재배선층(242), 제1 재배선 시드층(232), 제1 알루미늄 패드(214), 회로 배선(212), 제2 알루미늄 패드(216), 제2 재배선 시드층(234) 및 제2 저항 측정용 재배선층(244)을 포함한다. When the first and second rewiring seed layers 232 and 234 are formed, resistance generated in the electrical path formed between the first resistance
상기 제1 프로브 테스트 공정은 측정 장비(10)에 연결된 제1 및 제2 팁(tip)(12, 14)을 각각 제1 저항 측정용 재배선층(242)과 제2 저항 측정용 재배선층(244)에 접촉시킨 후, 상기 제1 저항 측정용 재배선층(242)과 제2 저항 측정용 재배선층(244) 사이에 형성되는 전기적 경로의 저항값을 측정한다. 이후, 측정된 저항값을 분석하여 지금까지 진행한 공정들의 문제점을 파악한다. 만일 문제점이 확인되면, 후속 공정의 진행을 중단하고, 문제점을 해결하기 위한 후속 조치가 신속하게 진행된다. 예를 들면, 측정된 저항값이 기준값을 초과한 경우, 제1 및 제2 알루미늄 패드(214, 216)의 표면에 형성된 자연 산화막이 비정상적인 두께로 형성된 것으로 파악하고, 상기 자연 산화막을 제거하기 위한 스퍼터 식각 챔버 등과 같은 공정 장비를 점검하는 등의 후속 조치를 즉각적으로 단행한다. 이렇게 함으로써, 동일한 문제가 다른 웨이퍼에서 재발되는 것을 사전에 예방할 수 있다. The first probe test process may be performed by connecting first and
도 11을 참조하면, 상기 제1 프로브 테스트 공정에서 측정한 저항값이 정상인 것으로 확인되면, 상기 제1 및 제2 저항 측정용 재배선층(242, 244)과 상기 제1 금속 시드층(230')의 일부 영역(도 9의 23)을 제거함에 따라 노출되는 제1 패시베이션층(220) 상에 상기 제2 패시베이션층(250)을 형성하는 공정이 진행된다. 상기 제2 패시베이션층(250)을 형성하는 방법으로, 코팅(coating) 또는 화학 기상 증착(chemical vapor deposition)이 이용될 수 있다. 상기 제2 패시베이션층(250)의 재질은 폴리이미드(PolyImide, PI), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), BT(BismaleimideTriazine), 페놀 수지(phenolic resin), 에폭시(epoxy), 실리콘(silicone), 산화막(SiO2), 질화막(Si3N4) 및 그 등가물 중 선택된 어느 하나로 형성될 수 있으나, 여기서 상기 제 2 패시베이션층(250)의 재질을 한정하는 것은 아니다.Referring to FIG. 11, when it is determined that the resistance value measured in the first probe test process is normal, the first and second resistance measurement rewiring layers 242 and 244 and the first metal seed layer 230 ' The process of forming the
이어, 도 12를 참조하면, 상기 제2 패시베이션층(250)에 상기 제1 저항 측정용 재배선층(242)의 일부 영역을 상부로 노출시키는 제1 오프닝 영역(25)과 상기 제2 저항 측정용 재배선층(242, 244)의 일부 영역을 상부로 노출시키는 제2 오프닝 영역(27)을 형성하는 공정이 진행된다. 상기 제2 패시베이션층(250)에 상기 제1 및 제2 오프닝 영역(25, 27)을 형성하는 방법으로, 포토 마스크 공정이 이용될 수 있다.12, a
이어, 도 13을 참조하면, 상기 제2 패시베이션층(250)과 상기 제2 패시베이션층(250)의 제1 및 제2 오프닝 영역(25, 27)에 의해 노출된 상기 제1 및 제2 저항 측정용 재배선층(242, 244) 상에 제2 금속 시드층(260')을 전면적으로 형성하는 공정이 진행된다. 상기 제2 금속 시드층(260')을 형성하는 방법으로, 물리 증착법(Physical Vapor Deposition; PVD) 또는 화학 증착법(Chemical Vapor Deposition; CVD)이 이용될 수 있다. 상기 제2 금속 시드층(260')은 구리 또는 그 등가물일 수 있다.13, the first and
이어, 도 14를 참조하면, 상기 제2 금속 시드층(260') 상에 제2 포토레지스트(PR2)를 전면적으로 도포하고, 상기 제2 금속 시드층(260') 상의 전면적에서 UBM층(272, 274)이 형성될 영역에 대응하는 상기 제2 포토레지스트(PR2)의 제1 노광 영역(EA3)과 제2 노광 영역(EA4)을 제거하는 공정이 진행된다. Referring to FIG. 14, a second photoresist PR2 is entirely coated on the second metal seed layer 260 ', and a
이어, 도 15를 참조하면, 상기 제2 포토레지스트(PR2)의 제1 및 제2 노광 영역(EA3, EA4)의 제거에 따라 노출되는 상기 제2 금속 시드층(260') 상에 상기 UBM층(272, 274)을 형성하는 공정이 진행된다. 즉, 상기 제2 포토레지스트(PR2)의 제1 노광 영역(EA3)의 제거에 따라 노출되는 상기 제2 금속 시드층(260') 상에 제1 UBM층(272)을 형성하고, 상기 제2 포토레지스트(PR2)의 제2 노광 영역(EA4)의 제거에 따라 노출되는 상기 제2 금속 시드층(260') 상에 제2 UBM층(274)을 형성하는 공정이 진행된다. 상기 제1 및 제2 UBM층(272, 274)을 형성하는 방법으로, 전해 도금 방법이 이용될 수 있다. 상기 제1 및 제2 UBM층(272, 274)의 재질은 크롬/크롬-구리합금/구리(Cr/Cr-Cu/Cu), 티타늄-텅스텐 합금/구리(Ti-W/Cu) 또는 알루미늄/니켈/구리(Al/Ni/Cu)또는 이들의 등가물일 수 있다.Referring to FIG. 15, the second metal seed layer 260 'exposed in accordance with the removal of the first and second exposure areas EA3 and EA4 of the second photoresist PR2, (272, 274) are formed. That is, a
이어, 도 16을 참조하면, 상기 제2 포토레지스트(PR2)을 제거하는 공정이 진행된다. 상기 제2 포토레지스트(PR2)을 제거하는 방법으로, 습식 또는 건식이 이용될 수 있다.16, a process of removing the second photoresist PR2 is performed. As a method of removing the second photoresist PR2, wet or dry may be used.
이어, 도 17을 참조하면, 상기 제2 포토레지스트(PR2)의 제거에 따라 노출되는 상기 제2 금속 시드층(260')을 제거하여, 제1 UBM 시드층(262) 및 제2 UBM 시드층(264)을 생성하는 공정이 진행된다. 상기 제2 금속 시드층(260')을 제거하는 방법으로, 건식 또는 습식 식각이 이용될 수 있다.Referring to FIG. 17, the second metal seed layer 260 'exposed in accordance with the removal of the second photoresist PR2 is removed so that the first
이어, 도 18을 참조하면, 상기 제1 UBM층(272) 및 제2 UBM층(274) 상에 제1 솔더 볼(282) 및 제2 솔더 볼(284)을 각각 형성하는 공정이 진행된다. 상기 제1 및 제2 솔더 볼(282, 284)을 형성하는 방법으로, 상기 제2 패시베이션층(250) 상에 상기 제1 및 제2 UBM층(272, 274)을 상부로 노출시키는 포토레지스트를 형성하고, 전해 도금 또는 무전해 도금을 포함하는 도금 방법으로 상기 상기 제1 및 제2 UBM층(272, 274) 상에 상기 제1 및 제2 솔더 볼(282, 284)을 각각 형성할 수 있다. 그 밖에, 필러 형상의 범프를 형성하는 구리 필러 솔더 범프(Cu Pillar solder Bump: CPB) 공정, 볼 드롭 스텐실(ball drop stencil)을 이용한 볼 드랍(ball drop) 공정 또는 스크린 인쇄 공정이 이용하여 상기 제1 및 제2 솔더 볼(282, 284)을 형성할 수도 있다. Referring to FIG. 18, a
제1 및 제2 솔더 볼(282, 284)이 형성되면, 측정 장비(10)에 연결된 제1 및 제2 팁(tip)(12, 14)을 각각 제1 솔더 볼(282)과 제2 솔더 볼(282)에 접촉시킨 후, 제1 솔더 볼(282)과 제2 솔더 볼(284) 사이의 전기적 경로의 저항값을 측정하는 제2 프로브 테스트 공정이 진행된다. 여기서, 상기 전기적 경로는 제1 UBM층(272), 제1 UBM 시드층(262), 제1 저항 측정용 배선층(242), 제1 배선 시드층(232), 제1 알루미늄 패드(214), 회로 배선층(212), 제2 알루미늄 패드(216), 제2 배선 시드층(234), 제2 저항 측정용 배선층(244), 제2 UBM 시드층(264) 및 제2 UBM층(274)을 포함한다.When the first and
이상 설명한 바와 같이, 본 발명의 일 실시 예에 따르면, 웨이퍼 범핑 공정이 완료된 시점 즉, 솔더 볼이 형성된 시점 이후에만 프로브 테스트를 진행하여 웨이퍼 레벨 패키지의 전기적 특성에 따른 양불을 판단하는 종래와 달리, 저항 측정용 재배선층(242, 244)이 형성된 시점 직후에 프로브 테스트를 진행하는 스텝을 추가함으로써, 웨이퍼 범핑 공정을 진행하는 도중에 불량이 확인되면, 저항 측정용 재배선층(242, 244)이 형성된 시점까지 진행한 공정 등에 사용된 장비 또는 공정 변수를 등을 재 점검하는 후속 조치를 진행하여, 동일한 문제가 다른 웨이퍼에서 발생하는 것을 사전에 예방할 수 있다.As described above, according to the embodiment of the present invention, the probe test is performed only when the wafer bumping process is completed, that is, after the solder ball is formed, When the resistance measurement rewiring layers 242 and 244 are formed, the step of conducting the probe test is added immediately after the resistance measurement rewiring layers 242 and 244 are formed. When the defect is confirmed during the wafer bumping process, And the like, it is possible to prevent the same problem from occurring on another wafer.
도 19는 본 발명의 일 실시 예에 따른 웨이퍼 레벨 패키지의 제조 공정 상에서 상기 웨이퍼 레벨 패키지의 전기적 특성을 테스트하는 방법을 나타내는 흐름도이다. 설명의 이해를 돕기 위해, 도 3 내지 도 18을 함께 참조하기로 한다. 아래의 각 단계를 설명함에 있어 도 3 내지 도 18에서 설명한 내용과 중복된 내용은 간단히 기술한다.19 is a flowchart illustrating a method of testing the electrical characteristics of the wafer level package in a wafer level package manufacturing process in accordance with an embodiment of the present invention. To facilitate understanding of the description, FIGS. 3 to 18 will be referred to together. In describing each of the following steps, the contents overlapping with those described in FIG. 3 to FIG. 18 will be briefly described.
도 19를 참조하면, 먼저, 다수의 반도체 다이가 형성된 웨이퍼가 준비된다(S511). 이러한 웨이퍼(210)는 웨이퍼 제조사로부터 제공된다.Referring to FIG. 19, a wafer on which a plurality of semiconductor dies are formed is prepared (S511). These
이어, 상기 웨이퍼(210) 상에 제1 패시베이션층(220)을 형성한다(S513). 상기 제1 패시베이션층(220)을 형성하는 방법은 도 4 및 도 5에서 설명한 방법으로 대신한다.Next, a
이어, 상기 제1 패시베이션층(220) 상에 재배선 시드층(232, 234)을 형성한다(S515). 상기 재배선 시드층(232, 234)을 형성하는 방법은 도 6 내지 도 10에서 설명한 방법으로 대신한다.Subsequently, rewiring seed layers 232 and 234 are formed on the first passivation layer 220 (S515). The method of forming the rewiring seed layers 232 and 234 is replaced with the method described in FIGS. 6 to 10.
이어, 다수의 반도체 다이 중에서 임의의 반도체 다이 상에 형성된 상기 재배선 시드층(232, 234) 상에 저항 측정용 재배선층(242, 244)을 형성한다(S517). 상기 저항 측정용 재배선층(242, 244)을 형성하는 방법은 도 7 내지 도 9에서 설명한 방법으로 대신한다.Next, the resistance measurement rewiring layers 242 and 244 are formed on the rewiring seed layers 232 and 234 formed on an arbitrary semiconductor die among the plurality of semiconductor dies (S517). The method for forming the resistance-measuring
이어, 상기 형성된 제1 저항 측정용 재배선층(242)과 제2 저항 측정용 재배선층(244) 사이에 형성되는 전기적 경로에서 발생하는 저항값을 측정하여 웨이퍼 레벨 패키지의 전기적 특성을 파악하는 제1 프로브 테스트를 수행한다(S519). 제1 프로브 테스트 과정은 도 10에서 설명한 방법으로 대신한다. 여기서 상기 전기적 경로는 상기 제1 저항 측정용 재배선층(242)에 전기적 연결되는 제1 재배선 시드층(232), 상기 제1 재배선 시드층(232)에 전기적으로 연결되는 제1 알루미늄 패드(214), 상기 제1 알루미늄 패드(214)에 전기적으로 연결되는 회로 배선(212), 상기 회로 배선(212)에 전기적으로 연결되는 제2 알루미늄 패드(216) 및 상기 제2 알루미늄 패드(216)에 전기적으로 연결되는 제2 재배선 시드층(234)을 포함한다. The first resistance measuring
이어, 상기 제1 프로브 테스트에 따른 1차 테스트 결과에 대한 정상 여부를 판단한다(S521).Next, it is determined whether the primary test result according to the first probe test is normal (S521).
상기 제1 프로브 테스트에 따라 측정된 저항값이 기준값을 초과하면, 현재까지 진행된 공정 상에 문제, 예를 들면, 알루미늄 패드(214, 216) 위에 형성된 자연 산화막이 정상적으로 제거되지 않음을 파악하고, 후속 공정을 진행하지 않고, 스퍼터 식각 챔버 등과 같은 공정 장비 및 공정 변수를 재점검하는 후속 조치를 진행한다(S522). 이렇게 함으로써, 비정상적인 전기적 특성이 다른 웨이퍼에서 발생하는 것을 사전에 방지할 수 있다.If the resistance value measured according to the first probe test exceeds a reference value, it is determined that a problem has occurred in the process up to now, for example, that the natural oxide film formed on the
상기 제1 프로브 테스트에 따라 측정된 저항값이 기준값 이하이면, 현재까지 진행된 공정 상에 문제가 없는 것으로 판단하고, 상기 저항 측정용 재배선층(242, 244) 상에 제2 패시베이션층(250)을 형성한다(S523). 상기 제2 패시베이션층(250)을 형성하는 방법은 도 11 및 도 12에서 설명한 방법으로 대신한다.If it is determined that the resistance value measured according to the first probe test is less than the reference value, it is determined that there is no problem in the process that has been performed so far, and the
이어, 상기 저항 측정용 재배선층(242, 244)과 전기적으로 연결되는 UBM 시드층(262, 264)을 상기 제2 패시베이션층(250) 상에 형성한다(S525). 상기 UBM 시드층(262, 264)을 형성하는 방법은 도 12 내지 도 17에서 설명한 방법으로 대신한다.Subsequently, UBM seed layers 262 and 264 electrically connected to the resistance measurement rewiring layers 242 and 244 are formed on the second passivation layer 250 (S525). The method of forming the UBM seed layers 262 and 264 is replaced with the method described in FIGS.
이어, 상기 UBM 시드층(262, 264) 상에 상기 UBM층(272, 274)을 형성한다(S527). 상기 UBM층(272, 274)의 형성 방법은 도 14 및 도 15에서 설명한 방법으로 대신한다.Next, the UBM layers 272 and 274 are formed on the UBM seed layers 262 and 264 (S527). The method of forming the UBM layers 272 and 274 is replaced with the method described in Figs. 14 and 15.
이어, 상기 UBM층(272, 274) 상에 솔더 볼(282, 284)을 형성한다(S529). 상기 솔더 볼(282, 284)을 형성하는 방법은 도 18에서 설명한 방법으로 대신한다.Subsequently,
이어, 상기 형성된 제1 솔더 볼(282)과 제2 제2 솔더 볼(284) 사이에 형성되는 전기적 경로에서 발생하는 저항값을 측정하여 웨이퍼 레벨 패키지의 전기적 특성을 파악하는 제2 프로브 테스트를 수행한다(S531). 여기서, 상기 전기적 경로는, 제1 UBM층(272), 상기 제1 UBM층(272)에 전기적으로 연결되는 제1 UBM 시드층(262), 상기 제1 UBM 시드층(262)에 전기적으로 연결되는 제1 저항 측정용 재배선층(242), 상기 제1 저항 측정용 재배선층(242)에 전기적으로 연결되는 제1 재배선 시드층(232), 상기 제1 재배선 시드층(232)에 전기적으로 연결되는 제1 알루미늄 패드(214), 상기 제1 알루미늄 패드(214)에 전기적으로 연결되는 회로 배선층(212), 상기 회로 배선층(212)에 전기적으로 연결되는 제2 알루미늄 패드(216), 상기 제2 알루미늄 패드(216)에 전기적으로 연결되는 제2 재배선 시드층(234), 상기 제2 배선 시드층(234)에 전기적으로 연결되는 제2 저항 측정용 재배선층(244), 제2 저항 측정용 재배선층(244)에 전기적으로 연결되는 제2 UBM 시드층(264) 및 상기 제2 UBM 시드층(264)에 전기적으로 연결되는 제2 UBM층(274)을 포함한다.Next, a second probe test is performed to measure the electrical characteristics of the wafer-level package by measuring a resistance value generated in an electrical path formed between the
이어, 상기 제2 프로브 테스트에 따른 2차 테스트 결과에 대한 정상 여부를 판단한다(S533). 2차 테스트 결과, 비정상으로 판단되면, 단계 S522로 진행하여 후속 조치를 진행하고, 정상으로 판단되면, 싱귤레이션 공정에 따라 웨이퍼 레벨 패키지로부터 낱개로 분리된 다수의 반도체 패키지를 생성한다.Next, it is determined whether the secondary test result according to the second probe test is normal (S533). As a result of the secondary test, if it is determined to be abnormal, the process proceeds to step S522 to follow up the process. If it is determined to be normal, a plurality of semiconductor packages separated from the wafer level package are generated according to the singulation process.
이상 설명한 바와 같이, 본 발명의 일 실시 예에 따르면, 포토 마스크 상의 임의 위치에 기존의 재배선 패턴들과 다른 저항 측정용 재배선 패턴을 만들고, 웨이퍼 위의 다수의 반도체 다이 중 특정 반도체 다이에 기존과 다른 저항 측정용 재배선 패턴을 형성한다. 즉 기존 웨이퍼 범핑 공정 흐름은 같으나 포토 마스트(Photo Mask)에 저항 측정용 패턴을 임의 Die에 삽입하는 점이 차이가 있다. As described above, according to the embodiment of the present invention, it is possible to make resistance measurement rewiring patterns different from existing rewiring patterns at arbitrary positions on the photomask, And other rewiring patterns for resistance measurement are formed. In other words, the flow of the conventional wafer bumping process is the same, but the resist measurement pattern is inserted into a photo die in a random die.
이와 같이, 본 발명의 일 실시 예에 따르면, 웨이퍼 범핑 공정이 완료된 이후에만 프로브 테스트에서 테스트한 결과로부터 공정 상에 문제가 있는 지 여부를 판단하는 종래와는 달리, 웨이퍼 범핑 공정을 완료하기 이전에 저항 측정용 재배선 패턴을 이용한 프로브 테스트 단계를 통해 웨이퍼 범핑 공정을 진행하는 도중에도 공정 상의 문제점을 즉각적으로 파악하고, 문제점이 발견되면, 그 즉시, 공정 장비 및 공정 변수 등을 재점검하는 등의 후속 조치를 단행하여 동일 문제가 다른 웨이퍼에서 재발하는 것을 사전에 예방할 수 있다. As described above, according to the embodiment of the present invention, unlike the conventional method of determining whether there is a problem in the process from the test result in the probe test only after the wafer bumping process is completed, before the wafer bumping process is completed It is possible to instantly grasp process problems even during the wafer bumping process through the probe test step using the resistance measurement rewiring pattern and to re-check the process equipment and process parameters immediately when a problem is found Subsequent steps can be taken to prevent the same problem from recurring on other wafers in advance.
이상 본 발명을 명확하게 이해하기 위해 상세히 기술하였지만, 청구범위의 범위 내에서 여러 가지 변화 및 변경이 가능할 것이다. 따라서 본 실시예는 도시된 바대로 생각될 수 있으나 제한적인 것은 아니며, 본 명세서의 상세한 내용에 한정되지 않고 청구범위의 범위 내에서 변화가 가능할 것이다.Although the present invention has been described in detail in order to clearly understand the present invention, various changes and modifications may be made within the scope of the claims. Therefore, the present embodiment can be considered as illustrated, but it is not limited thereto, and the present invention is not limited to the details of the present invention, but may be changed within the scope of the claims.
Claims (15)
(B) 상기 다수의 반도체 다이 중에서 임의의 반도체 다이의 상기 제1 입출력 패드 상에 제1 저항 측정용 재배선층을 형성하고, 상기 임의의 반도체 다이의 상기 제2 입출력 패드 상에 제2 저항 측정용 재배선층을 형성하는 단계;
(C) 프로브 테스트 장비에 연결된 제1 팁 및 제2 팁(tip)을 상기 제1 저항 측정용 재배선층과 상기 제2 저항 측정용 재배선층에 각각 접촉시켜서, 상기 제1 저항 측정용 재배선층과 상기 제2 저항 측정용 재배선층 사이에 형성되는 전기적 경로의 전기적 특성을 테스트는 단계;
(D) 테스트 결과, 상기 전기적 특성이 정상인 경우, 상기 제1 및 제2 저항 측정용 재배선층 상에 제1 및 제2 UBM층을 각각 형성하는 단계; 및
(E) 상기 제1 및 제2 UBM층 상에 제1 및 제2 솔더 볼을 형성하는 단계;
를 포함하는 웨이퍼 레벨 패키지의 전기적 특성을 테스트하는 방법.
Preparing a wafer on which a plurality of semiconductor dies having first and second input / output pads electrically connected by a circuit wiring layer formed in the semiconductor substrate (A) are formed;
(B) forming a first resistance measurement rewiring layer on the first input / output pad of an arbitrary semiconductor die among the plurality of semiconductor dies, and forming a second resistance measuring rewiring layer on the second input / Forming a re-wiring layer;
(C) contacting the first tip and the second tip connected to the probe test equipment to the first resistance measurement rewiring layer and the second resistance measurement rewiring layer, respectively, Testing the electrical characteristics of the electrical path formed between the second resistance measurement rewiring layers;
(D) forming first and second UBM layers on the first and second resistance measurement rewiring layers, respectively, when the electrical characteristics are normal; And
(E) forming first and second solder balls on the first and second UBM layers;
Wherein the electrical characteristics of the wafer-level package are measured.
포토 마스크를 상기 웨이퍼 위에 정렬하기 위해 정렬 마크로 사용되는 반도체 다이임을 특징으로 하는 웨이퍼 레벨 패키지의 전기적 특성을 테스트하는 방법.
The semiconductor die of claim 1,
Wherein the semiconductor die is a semiconductor die used as an alignment mark to align a photomask on the wafer.
(B-1) 상기 임의의 반도체 다이 상에 상기 제1 및 제2 입출력 패드를 상부로 노출시키는 제1 패시베이션층을 형성하는 단계;
(B-2) 상기 제1 패시베이션층에 의해 노출되는 상기 제1 입출력 패드 상에 제1 재배선 시드층을 형성하고, 상기 제2 입출력 패드 상에 제2 재배선 시드층을 형성하는 단계; 및
(B-3) 상기 제1 재배선 시드층 상에 상기 제1 저항측정용 재배선층을 형성하고, 상기 제2 재배선 시드층 상에 상기 제2 저항 측정용 재배선층을 형성하는 단계
를 포함함을 특징으로 하는 웨이퍼 레벨 패키지의 전기적 특성을 테스트하는 방법.
The method of claim 1, wherein the step (B)
(B-1) forming a first passivation layer on the arbitrary semiconductor die exposing the first and second input / output pads upward;
(B-2) forming a first rewiring seed layer on the first input / output pad exposed by the first passivation layer and forming a second rewiring seed layer on the second input / output pad; And
(B-3) forming the first resistance measuring re-wiring layer on the first rewiring seed layer and forming the second resistance measuring rewiring layer on the second rewiring seed layer
Wherein the electrical characteristics of the wafer-level package are measured by the method.
상기 제1 패시베이션층과 상기 노출된 상기 제1 및 제2 입출력 패드 상에 상기 제1 및 제2 재배선 시드층을 형성하기 위한 금속 시드층을 전면적으로 형성하는 단계;
상기 금속 시드층 상에 제1 및 제2 노광 영역이 정의된 제1 포토레지스트를 도포하는 단계;
노광 공정 및 현상 공정을 이용하여, 상기 제1 포토레지스트의 상기 제1 및 제2 노광 영역을 제거하는 단계;
전해 도금 공정을 이용하여, 상기 제1 노광 영역의 제거에 따라 상부로 노출되는 상기 금속 시드층 상에 상기 제1 저항 측정용 재배선층을 형성하고, 상기 제2 노광 영역의 제거에 따라 상부로 노출되는 상기 금속 시드층 상에 상기 제2 저항 측정용 재배선층을 형성하는 단계; 및
상기 제1 포토레지스트를 제거하고, 상기 제1 포토레지스트의 제거에 따라 노출되는 상기 금속 시드층을 상기 제1 및 제2 저항 측정용 재배선층을 포토 마스크로 이용하여 제거하여, 상기 금속 시드층으로부터 상기 제1 및 제2 재배선 시드층을 형성하는 단계
를 포함함을 특징으로 하는 웨이퍼 레벨 패키지의 전기적 특성을 테스트하는 방법.
4. The method of claim 3, wherein the step (B-2)
Forming a metal seed layer over the first passivation layer and the exposed first and second input / output pads to form the first and second rewiring seed layers;
Applying a first photoresist defining first and second exposure regions on the metal seed layer;
Removing the first and second exposure regions of the first photoresist using an exposure process and a development process;
The first resistance measurement rewiring layer is formed on the metal seed layer which is exposed to the upper side in accordance with the removal of the first exposure area by using an electrolytic plating process, Forming a second resistance measurement rewiring layer on the metal seed layer; And
Removing the first photoresist and removing the metal seed layer exposed by the removal of the first photoresist using the first and second resistance measuring rewiring layers as a photomask, Forming the first and second rewiring seed layers
Wherein the electrical characteristics of the wafer-level package are measured by the method.
상기 제1 저항 측정용 재배선층과 상기 제2 저항 측정용 재배선층 사이에 형성되는 전기적 경로의 저항값을 측정하는 단계임을 특징으로 하는 웨이퍼 레벨 패키지의 전기적 특성을 테스트하는 방법.
The method of claim 1, wherein the step (C)
And measuring a resistance value of an electrical path formed between the first resistance measurement rewiring layer and the second resistance measurement rewiring layer.
상기 측정된 저항값으로부터 상기 제1 및 제2 입출력 패드 상에 형성된 자연 산화막의 두께 따른 상기 전기적 특성의 양불을 판단하는 단계임을 특징으로 하는 웨이퍼 레벨 패키지의 전기적 특성을 테스트하는 방법.
6. The method of claim 5, wherein the step (C)
And determining whether the electrical characteristics of the first and second input / output pads are determined based on the thickness of the natural oxide layer formed on the first and second input / output pads.
상기 제1 입출력 패드, 상기 제1 입출력 패드와 전기적으로 연결된 상기 회로 배선층 및 상기 회로 배선층과 전기적으로 연결된 제2 입출력 패드를 포함함을 특징으로 하는 웨이퍼 레벨 패키지의 전기적 특성을 테스트하는 방법.
6. The method of claim 5,
A second input / output pad electrically connected to the first input / output pad; and a second input / output pad electrically connected to the circuit interconnection layer electrically connected to the first input / output pad, the first input / output pad, and the first input / output pad.
The method of claim 1, further comprising the step of re-checking the process equipment and process variables without proceeding to step (D) if the electrical characteristic is abnormal in step (C) How to test the electrical characteristics of a level package.
상기 제1 및 제2 저항 측정용 재배선층 상에 제2 패시베이션층을 형성하는 단계;
상기 제2 패시베이션층에 상기 제1 저항 측정용 재배선층의 일부 영역을 상부로 노출시키는 제1 오프닝 영역과 상기 제2 저항 측정용 재배선층의 일부 영역을 상부로 노출시키는 제2 오프닝 영역을 형성하는 단계;
상기 제2 패시베이션층과 상기 제2 패시베이션층의 제1 및 제2 오프닝 영역에 의해 노출된 상기 제1 및 제2 저항 측정용 재배선층 상에 금속 시드층을 전면적으로 형성하는 단계;
상기 금속 시드층 상에 제2 포토레지스트를 전면적으로 도포하는 단계;
상기 금속 시드층에서 상기 제1 및 제2 UBM층이 형성될 영역에 대응하는 상기 제2 포토레지스트의 제1 노광 영역과 제2 노광 영역을 제거하는 단계;
상기 제2 포토레지스트의 제1 및 제2 노광 영역의 제거에 따라 노출되는 상기 금속 시드층 상에 상기 제1 및 제2 UBM층을 형성하는 단계; 및
상기 제2 포토레지스트을 제거하고, 상기 제2 포토레지스트의 제거에 따라 노출되는 상기 금속 시드층을 제거하여, 제1 UBM 시드층 및 제2 UBM 시드층을 형성하는 단계
를 포함함을 특징으로 하는 웨이퍼 레벨 패키지의 전기적 특성을 테스트하는 방법.
The method of claim 1, wherein step (D)
Forming a second passivation layer on the first and second resistance-measuring re-wiring layers;
Forming a first opening region for exposing a portion of the first resistance measurement rewiring layer on the second passivation layer and a second opening region for exposing a portion of the second resistance measurement rewiring layer on the upper portion, step;
Forming a metal seed layer over the first and second resistance measurement rewiring layers exposed by the first and second opening regions of the second passivation layer and the second passivation layer;
Applying the second photoresist over the metal seed layer in its entirety;
Removing a first exposed region and a second exposed region of the second photoresist corresponding to a region in the metal seed layer where the first and second UBM layers are to be formed;
Forming the first and second UBM layers on the exposed metal seed layer upon removal of the first and second exposed regions of the second photoresist; And
Removing the second photoresist and removing the exposed metal seed layer upon removal of the second photoresist to form a first UBM seed layer and a second UBM seed layer
Wherein the electrical characteristics of the wafer-level package are measured by the method.
프로브 테스트 장비에 연결된 제1 팁 및 제2 팁(tip)을 상기 제1 솔더 볼과 상기 제2 솔더 볼에 각각 접촉시켜서, 상기 제1 솔더 볼과 상기 제2 솔더 볼 사이에 형성되는 전기적 경로의 전기적 특성을 테스트는 단계를 더 포함함을 특징으로 하는 웨이퍼 레벨 패키지의 전기적 특성을 테스트하는 방법.
The method according to claim 1, wherein, after the step (E)
A first tip and a second tip connected to the probe test equipment are brought into contact with the first solder ball and the second solder ball, respectively, so that an electrical path formed between the first solder ball and the second solder ball And testing the electrical characteristics further comprises the step of testing the electrical characteristics of the wafer level package.
상기 제1 UBM 층, 상기 제1 저항 측정용 재배선층, 상기 제1 입출력 패드, 상기 회로 배선층, 상기 제2 입출력 패드, 상기 제2 저항 측정용 재배선층 및 상기 제2 UBM 층을 포함함을 특징으로 하는 웨이퍼 레벨 패키지의 전기적 특성을 테스트하는 방법.
11. The method of claim 10, wherein an electrical path formed between the first solder ball and the second solder ball comprises:
And the first UBM layer, the first resistance measurement rewiring layer, the first input / output pad, the circuit wiring layer, the second input / output pad, the second resistance measurement rewiring layer, and the second UBM layer Wherein the electrical characteristics of the wafer-level package are tested.
상기 다수의 반도체 다이 중에서 임의의 반도체 다이의 상기 제1 입출력 패드 상에 형성된 제1 저항 측정용 재배선층과 상기 제2 입출력 패드 상에 형성된 제2 저항 측정용 재배선층;
상기 제1 저항 측정용 재배선층 상에 형성된 제1 UBM층과 상기 제2 저항 측정용 재배선층 상에 형성된 제2 UBM층; 및
상기 제1 UBM층 상에 형성된 제1 솔더 볼과 상기 제2 UBM층 상에 형성된 제2 솔더 볼을 포함하고,
상기 회로 배선층, 상기 제1 저항 측정용 재배선층 및 상기 제2 저항 측정용 재배선층에 의해 전기적 경로가 형성되고, 상기 전기적 경로는 상기 제1 및 제2 저항 측정용 재배선층 상에 각각 상기 제1 및 제2 UBM층을 형성하기 이전에 웨이퍼 레벨 패키지의 전기적 특성을 테스트하기 위한 경로임을 특징으로 하는 웨이퍼 레벨 패키지.
A wafer on which a plurality of semiconductor dies having first and second input / output pads electrically connected by a circuit wiring layer formed therein are formed;
A first resistance measurement re-wiring layer formed on the first input / output pad of any of the plurality of semiconductor dies and a second resistance measurement re-wiring layer formed on the second input / output pad;
A first UBM layer formed on the first resistance measurement rewiring layer and a second UBM layer formed on the second resistance measurement rewiring layer; And
A first solder ball formed on the first UBM layer and a second solder ball formed on the second UBM layer,
An electrical path is formed by the circuit wiring layer, the first resistance measurement rewiring layer, and the second resistance measurement rewiring layer, and the electrical path is formed on the first and second resistance measurement rewiring layers, And a path for testing electrical characteristics of the wafer level package prior to forming the second UBM layer.
포토 마스크를 상기 웨이퍼 위에 정렬하기 위해 정렬 마크로 사용되는 반도체 다이임을 특징으로 하는 웨이퍼 레벨 패키지.
13. The semiconductor die of claim 12,
Wherein the semiconductor die is a semiconductor die used as an alignment mark to align a photomask on the wafer.
상기 임의의 반도체 다이 상에 상기 제1 및 제2 입출력 패드를 상부로 노출시키는 제1 패시베이션층; 및
상기 제1 및 제2 저항 측정용 재배선층을 형성하기 위한 시드층로서, 상기 제1 패시베이션층에 의해 노출되는 상기 제1 입출력 패드 상에 형성된 제1 재배선 시드층과 상기 제1 패시베이션층에 의해 노출되는 상기 제2 입출력 패드 상에 형성된 제2 재배선 시드층을 더 포함하는 웨이퍼 레벨 패키지.
13. The method of claim 12,
A first passivation layer exposing the first and second input / output pads on the arbitrary semiconductor die; And
A first rewiring seed layer formed on the first input / output pad exposed by the first passivation layer and a second rewiring seed layer formed on the second passivation layer by the first passivation layer, And a second rewiring seed layer formed on the exposed second input / output pad.
상기 제1 UBM층을 형성하기 위한 시드층로서, 상기 제1 오프닝 영역에 의해 노출되는 상기 제1 저항 측정용 재배선층 상에 형성되는 제1 UBM 시드층과 상기 제2 오프닝 영역에 의해 노출되는 상기 제2 저항 측정용 재배선층 상에 형성되는 제2 UBM 시드층
을 더 포함함을 특징으로 하는 웨이퍼 레벨 패키지.13. The rewiring device according to claim 12, further comprising: a first opening region formed on the first and second resistance measurement rewiring layers and exposing a part of the first resistance measurement rewiring layer upward, A second passivation layer having a second opening region exposing a part of the wiring layer upward; And
A first UBM seed layer formed on the first resistance measurement rewiring layer exposed by the first opening region and a second UBM seed layer formed on the second opening region by the second opening region, The second UBM seed layer formed on the second resistance measuring rewiring layer
Further comprising a plurality of semiconductor wafers.
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