JP2010021221A - Semiconductor device and fabrication process therefor - Google Patents

Semiconductor device and fabrication process therefor Download PDF

Info

Publication number
JP2010021221A
JP2010021221A JP2008178641A JP2008178641A JP2010021221A JP 2010021221 A JP2010021221 A JP 2010021221A JP 2008178641 A JP2008178641 A JP 2008178641A JP 2008178641 A JP2008178641 A JP 2008178641A JP 2010021221 A JP2010021221 A JP 2010021221A
Authority
JP
Japan
Prior art keywords
diffusion layer
insulating film
gate insulating
drain
channel region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008178641A
Other languages
Japanese (ja)
Inventor
Hirobumi Shinohara
博文 篠原
Masashi Kitazawa
雅志 北澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2008178641A priority Critical patent/JP2010021221A/en
Publication of JP2010021221A publication Critical patent/JP2010021221A/en
Pending legal-status Critical Current

Links

Images

Abstract

<P>PROBLEM TO BE SOLVED: To provide a high OFF breakdown voltage and a low ON resistance, and also to provide a semiconductor device reduced in size, and a fabrication process therefor. <P>SOLUTION: Since carriers are induced in a drain side N<SP>-</SP>diffusion layer 2b in the ON state where a voltage is applied to the gate electrode 4A by providing the gate electrode 4A up to the top of the drain side N<SP>-</SP>diffusion layer 2b, the ON resistance is reduced as compared with the prior art. The ON resistance is thereby reduced without decreasing the drain offset length DL2, i.e. the separation distance of a part on the first gate insulating film 6A and the drain N<SP>+</SP>diffusion layer 5. Since the drain offset length DL2 is maintained at the same level as the drain offset length DL1 of the prior art, an OFF breakdown voltage almost the same as that of the prior art is provided in the OFF state where the voltage is not applied to the gate electrode 4A. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、半導体装置およびその製造方法に関し、より詳細には、高耐圧ＭＯＳトランジスタを備える半導体装置およびその製造方法に関する。   The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device including a high voltage MOS transistor and a manufacturing method thereof.

マイクロコントロールユニット（Micro Control Unit；略称：ＭＣＵ）、交流直流変換回路（ＡＣ−ＤＣコンバータ）、液晶表示装置（Liquid Crystal Display；略称：ＬＣＤ）ドライバなどのシステムオンチップ（System On a Chip；略称：ＳｏＣ）に備えられるＭＯＳ（Metal-Oxide Semiconductor）トランジスタでは、ゲート電極に電圧が印加されないＯＦＦ状態において、ドレイン電極に、たとえば１５Ｖ〜２０Ｖという高い電圧が印加されるので、ＯＦＦ耐圧が高いこと、すなわち高ＯＦＦ耐圧であることが求められる。
またＯＮ状態になったときに速やかにドレイン電流が流れることができるように、ＯＮ状態において作用する抵抗であるＯＮ抵抗が低いこと、すなわち低ＯＮ抵抗であることが求められる。 System-on-a-chip (abbreviation: MCU), AC-DC converter (AC-DC converter), liquid crystal display (abbreviation: LCD) driver, etc. In a MOS (Metal-Oxide Semiconductor) transistor provided in SoC), a high voltage such as 15 V to 20 V is applied to the drain electrode in an OFF state where no voltage is applied to the gate electrode. A high OFF breakdown voltage is required.
Further, it is required that the ON resistance, which is a resistance acting in the ON state, be low, that is, a low ON resistance so that the drain current can flow quickly when the ON state is reached.

高いＯＦＦ耐圧を確保するためには、ドレイン電極に印加される電界を緩和する必要がある。そこで、従来技術の半導体装置では、チャネル領域と、ドレイン電極として機能するドレイン拡散層との間に低濃度不純物層を設けて、ドレイン電極のゲート電極からの離隔距離、すなわちドレイン電極とゲート電極との水平距離であるドレインオフセット長を長くした構造にしている（たとえば、特許文献１，２参照）。   In order to ensure a high OFF breakdown voltage, it is necessary to relax the electric field applied to the drain electrode. Therefore, in the conventional semiconductor device, a low-concentration impurity layer is provided between the channel region and the drain diffusion layer functioning as the drain electrode, and the separation distance from the gate electrode of the drain electrode, that is, the drain electrode and the gate electrode The drain offset length which is the horizontal distance is made longer (see, for example, Patent Documents 1 and 2).

特開２００４−３３５８１２号公報JP 2004-335812 A 特開２００５−１２９５６１号公報JP 2005-129561 A

従来技術の半導体装置は、ドレインオフセット長が長い構造であるので、デバイス寸法が大きくなり、小形化が困難であるという問題がある。つまり、高耐圧トランジスタには、小形化が困難であるという問題がある。   Since the semiconductor device of the prior art has a structure with a long drain offset length, there is a problem that the device size becomes large and it is difficult to reduce the size. That is, the high voltage transistor has a problem that it is difficult to reduce the size.

前述のＳｏＣは、高耐圧トランジスタを備える高電圧部と、より低い電圧が印加されるトランジスタを備える低電圧部との両方を備える場合があるが、前述のように高耐圧トランジスタは小形化が困難である。したがって、低電圧部のトランジスタの小形化に伴い、高電圧部の占有面積が相対的に増加してきている。チップコストを低減するためには、高いＯＦＦ耐圧を維持しつつ、高電圧部のトランジスタの寸法の縮小化を実現する必要がある。   The SoC described above may include both a high voltage unit including a high voltage transistor and a low voltage unit including a transistor to which a lower voltage is applied, but it is difficult to reduce the size of the high voltage transistor as described above. It is. Therefore, the area occupied by the high voltage portion is relatively increased as the transistors of the low voltage portion are miniaturized. In order to reduce the chip cost, it is necessary to reduce the size of the high-voltage transistor while maintaining a high OFF breakdown voltage.

またドレインオフセット長を長くするためにチャネル領域とドレイン拡散層との間に設けられる低濃度不純物層は、不純物濃度が低く、抵抗値が比較的高いので、ＯＮ抵抗が高くなりやすいという問題がある。   In addition, the low concentration impurity layer provided between the channel region and the drain diffusion layer in order to increase the drain offset length has a problem that the ON resistance tends to be high because the impurity concentration is low and the resistance value is relatively high. .

したがって高耐圧トランジスタを備える半導体装置には、高ＯＦＦ耐圧と低ＯＮ抵抗とを維持しつつ、小形化することが求められる。   Therefore, a semiconductor device including a high breakdown voltage transistor is required to be downsized while maintaining a high OFF breakdown voltage and a low ON resistance.

本発明は、高ＯＦＦ耐圧および低ＯＮ抵抗を実現し、かつ小形化が可能な半導体装置およびその製造方法を提供することを目的とする。   An object of the present invention is to provide a semiconductor device that realizes a high OFF breakdown voltage and a low ON resistance and can be miniaturized, and a method for manufacturing the same.

本発明の半導体装置は、チャネル領域を有する第１導電型の半導体基板と、前記チャネル領域の一方側の側方に設けられ、前記第１導電型とは異なる第２導電型の不純物が拡散されたドレイン拡散層と、前記チャネル領域の他方側の側方に設けられ、前記第２導電型の不純物が拡散されたソース拡散層と、前記チャネル領域と前記ドレイン拡散層との間に介在し、前記第２導電型の不純物が、前記ドレイン拡散層よりも低濃度に拡散されたドレイン側低濃度拡散層と、前記チャネル領域上および前記ドレイン側低濃度拡散層上にわたって設けられ、導電材料から成るゲート電極と、前記ゲート電極と前記チャネル領域との間に介在し、絶縁材料から成る第１ゲート絶縁膜と、前記ゲート電極と前記ドレイン側低濃度拡散層との間に介在し、絶縁材料から成る第２ゲート絶縁膜とを備え、前記第２ゲート絶縁膜の厚み寸法は、前記第１ゲート絶縁膜の厚み寸法よりも大きいことを特徴とする。   The semiconductor device of the present invention is provided with a first conductivity type semiconductor substrate having a channel region, and a second conductivity type impurity different from the first conductivity type provided on one side of the channel region. A drain diffusion layer, a source diffusion layer provided on the other side of the channel region, in which the impurity of the second conductivity type is diffused, and interposed between the channel region and the drain diffusion layer, The impurity of the second conductivity type is provided over the drain side low concentration diffusion layer diffused at a lower concentration than the drain diffusion layer, the channel region and the drain side low concentration diffusion layer, and is made of a conductive material. Interposed between the gate electrode, the gate electrode and the channel region, and interposed between the first gate insulating film made of an insulating material, the gate electrode and the drain side low-concentration diffusion layer, And a second gate insulating film made of a material, the thickness of the second gate insulating film, and greater than the thickness of the first gate insulating film.

また本発明の半導体装置は、チャネル領域を有する第１導電型の半導体基板と、前記チャネル領域の一方側の側方に設けられ、前記第１導電型とは異なる第２導電型の不純物が拡散されたドレイン拡散層と、前記チャネル領域の他方側の側方に設けられ、前記第２導電型の不純物が拡散されたソース拡散層と、前記チャネル領域と前記ドレイン拡散層との間に介在し、前記第２導電型の不純物が、前記ドレイン拡散層よりも低濃度に拡散されたドレイン側低濃度拡散層と、前記チャネル領域上および前記ドレイン側低濃度拡散層上にわたって設けられ、導電材料から成るゲート電極と、前記ゲート電極と前記チャネル領域との間に介在し、絶縁材料から成る第１ゲート絶縁膜と、前記ゲート電極と前記ドレイン側低濃度拡散層との間に介在し、絶縁材料から成る第２ゲート絶縁膜とを備え、前記第２ゲート絶縁膜の厚み寸法は、前記第１ゲート絶縁膜の厚み寸法よりも小さいことを特徴とする。   The semiconductor device according to the present invention includes a first conductivity type semiconductor substrate having a channel region, and a second conductivity type impurity which is provided on one side of the channel region and is different from the first conductivity type. A drain diffusion layer formed on the other side of the channel region, and is interposed between the channel region and the drain diffusion layer. The second conductivity type impurity is provided over the drain side low concentration diffusion layer diffused at a lower concentration than the drain diffusion layer, on the channel region and on the drain side low concentration diffusion layer, and is formed of a conductive material. Interposed between the gate electrode and the channel region, and interposed between the gate electrode and the drain side low-concentration diffusion layer. And a second gate insulating film made of an insulating material, the thickness of the second gate insulating film is characterized by less than the thickness of the first gate insulating film.

また本発明の半導体装置は、チャネル領域を有する第１導電型の半導体基板と、前記チャネル領域の一方側の側方に設けられ、前記第１導電型とは異なる第２導電型の不純物が拡散されたドレイン拡散層と、前記チャネル領域の他方側の側方に設けられ、前記第２導電型の不純物が拡散されたソース拡散層と、前記チャネル領域と前記ドレイン拡散層との間に介在し、前記第２導電型の不純物が、前記ドレイン拡散層よりも低濃度に拡散されたドレイン側低濃度拡散層と、前記チャネル領域上に設けられ、導電材料から成る第１ゲート電極と、前記ドレイン側低濃度拡散層上に設けられ、導電材料から成る第２ゲート電極と、前記第１ゲート電極と前記チャネル領域との間に介在し、絶縁材料から成る第１ゲート絶縁膜と、前記第２ゲート電極と前記ドレイン側低濃度拡散層との間に介在し、絶縁材料から成る第２ゲート絶縁膜とを備え、前記第１ゲート電極と、前記第２ゲート電極とは、電気的に分離されていることを特徴とする。   The semiconductor device according to the present invention includes a first conductivity type semiconductor substrate having a channel region, and a second conductivity type impurity which is provided on one side of the channel region and is different from the first conductivity type. A drain diffusion layer formed on the other side of the channel region, and is interposed between the channel region and the drain diffusion layer. A drain-side low-concentration diffusion layer in which the second conductivity type impurity is diffused at a lower concentration than the drain diffusion layer; a first gate electrode made of a conductive material provided on the channel region; and the drain A second gate electrode made of a conductive material, and a first gate insulating film made of an insulating material interposed between the first gate electrode and the channel region; Gate power And a drain-side low-concentration diffusion layer, and a second gate insulating film made of an insulating material, and the first gate electrode and the second gate electrode are electrically separated It is characterized by that.

本発明の半導体装置の製造方法は、第１導電型の半導体基板のチャネル領域を含む全面にわたって、前記第１導電型とは異なる第２導電型の不純物を拡散させて、不純物拡散層を形成する工程と、前記不純物拡散層上に、前記不純物拡散層のうち、前記チャネル領域に形成された部分が露出し、ドレイン側低濃度拡散層となるべく予め定める部分が覆われるように、絶縁材料から成るゲート絶縁膜を形成する工程と、前記ゲート絶縁膜が形成された側から、前記第１導電型の不純物を、前記第１導電型の不純物が前記ゲート絶縁膜を通過しない条件下でイオン注入して、前記不純物拡散層の前記チャネル領域に形成された部分に、前記第１導電型の不純物を拡散させる工程と、前記チャネル領域上および前記ゲート絶縁膜上に、絶縁材料から成る他のゲート絶縁膜を形成して、前記チャネル領域上に前記他のゲート絶縁膜から成る第１ゲート絶縁膜を形成するとともに、前記ドレイン側低濃度拡散層上に前記ゲート絶縁膜と前記他のゲート絶縁膜とから成る第２ゲート絶縁膜を形成する工程と、前記第１ゲート絶縁膜上および前記第２ゲート絶縁膜上に、導電材料から成る導電膜を形成する工程と、前記第１ゲート絶縁膜、前記第２ゲート絶縁膜および前記導電膜のうち、前記半導体基板の前記ドレイン側低濃度拡散層の一方側の側方の領域と前記チャネル領域の他方側の側方の領域とを含む拡散層形成領域上に形成された部分を除去して、残存する前記第１ゲート絶縁膜上および前記第２絶縁膜上に、前記導電膜から成るゲート電極を形成する工程と、前記ゲート電極をマスクとして、前記拡散層形成領域に、前記第２導電型の不純物を前記不純物拡散層よりも高濃度に拡散されるようにイオン注入して、前記ドレイン側低濃度拡散層の一方側の側方にドレイン拡散層を形成するとともに、前記チャネル領域の他方側の側方にソース拡散層を形成する工程とを含むことを特徴とする。   According to the method of manufacturing a semiconductor device of the present invention, an impurity diffusion layer is formed by diffusing a second conductivity type impurity different from the first conductivity type over the entire surface including the channel region of the first conductivity type semiconductor substrate. A step of forming an insulating material on the impurity diffusion layer so that a portion of the impurity diffusion layer formed in the channel region is exposed and a predetermined portion of the drain-side low concentration diffusion layer is covered; A step of forming a gate insulating film; and from the side on which the gate insulating film is formed, the first conductive type impurity is ion-implanted under a condition that the first conductive type impurity does not pass through the gate insulating film. A step of diffusing the impurity of the first conductivity type into a portion of the impurity diffusion layer formed in the channel region, and an insulating material on the channel region and the gate insulating film. A first gate insulating film made of the other gate insulating film is formed on the channel region, and the gate insulating film and the other are formed on the drain-side low-concentration diffusion layer. A step of forming a second gate insulating film made of the gate insulating film, a step of forming a conductive film made of a conductive material on the first gate insulating film and the second gate insulating film, and the first Of the gate insulating film, the second gate insulating film, and the conductive film, a region on one side of the drain-side low-concentration diffusion layer of the semiconductor substrate and a region on the other side of the channel region Removing a portion formed on the diffusion layer forming region, and forming a gate electrode made of the conductive film on the remaining first gate insulating film and the second insulating film; and The mask and Then, the second conductivity type impurity is ion-implanted into the diffusion layer forming region so as to be diffused at a higher concentration than the impurity diffusion layer, and is formed on one side of the drain side low concentration diffusion layer. Forming a drain diffusion layer and forming a source diffusion layer on the other side of the channel region.

また本発明の半導体装置の製造方法は、第１導電型の半導体基板上に、前記半導体基板のドレイン側低濃度拡散層を形成するべく予め定める低濃度層形成領域が露出し、前記半導体基板のチャネル領域が覆われるように、絶縁材料から成るゲート絶縁膜を形成する工程と、前記ゲート絶縁膜が形成された側から、前記第１導電型とは異なる第２導電型の不純物を、前記第２導電型の不純物が前記ゲート絶縁膜を通過しない条件下でイオン注入して、前記低濃度層形成領域に前記第２導電型の不純物が拡散された前記ドレイン側低濃度拡散層を形成する工程と、前記ゲート絶縁膜上および前記ドレイン側低濃度拡散層上に、絶縁材料から成る他のゲート絶縁膜を形成して、前記チャネル領域上に前記ゲート絶縁膜と前記他のゲート絶縁膜とから成る第１ゲート絶縁膜を形成するとともに、前記ドレイン側低濃度拡散層上に前記他のゲート絶縁膜から成る第２ゲート絶縁膜を形成する工程と、前記第１ゲート絶縁膜上および前記第２ゲート絶縁膜上に、導電材料から成る導電膜を形成する工程と、前記第１ゲート絶縁膜、前記第２ゲート絶縁膜および前記導電膜のうち、前記半導体基板の前記ドレイン側低濃度拡散層の一方側の側方の領域と前記チャネル領域の他方側の側方の領域とを含む拡散層形成領域上に形成された部分を除去して、残存する前記第１ゲート絶縁膜上および前記第２絶縁膜上に、前記導電膜から成るゲート電極を形成する工程と、前記ゲート電極をマスクとして、前記拡散層形成領域に、前記第２導電型の不純物を前記ドレイン側低濃度拡散層よりも高濃度に拡散されるようにイオン注入して、前記ドレイン側低濃度拡散層の一方側の側方にドレイン拡散層を形成するとともに、前記チャネル領域の他方側の側方にソース拡散層を形成する工程とを含むことを特徴とする。   According to another aspect of the present invention, there is provided a method for manufacturing a semiconductor device, wherein a predetermined low concentration layer forming region for forming a drain side low concentration diffusion layer of the semiconductor substrate is exposed on a semiconductor substrate of a first conductivity type. A step of forming a gate insulating film made of an insulating material so as to cover the channel region, and an impurity of a second conductivity type different from the first conductivity type from the side where the gate insulating film is formed, Forming the drain-side low-concentration diffusion layer in which the second-conductivity type impurity is diffused in the low-concentration layer forming region by ion implantation under a condition in which two-conductivity-type impurities do not pass through the gate insulating film And forming another gate insulating film made of an insulating material on the gate insulating film and the drain-side low-concentration diffusion layer, and forming the gate insulating film and the other gate insulating film on the channel region. Forming a first gate insulating film, and forming a second gate insulating film made of the other gate insulating film on the drain-side low-concentration diffusion layer, and on the first gate insulating film and the second gate insulating film. A step of forming a conductive film made of a conductive material on the gate insulating film; and, among the first gate insulating film, the second gate insulating film, and the conductive film, the drain-side low-concentration diffusion layer of the semiconductor substrate The portion formed on the diffusion layer forming region including the region on one side and the region on the other side of the channel region is removed, and the remaining first gate insulating film and the second region are removed. Forming a gate electrode made of the conductive film on an insulating film; and using the gate electrode as a mask, the second conductivity type impurity is higher in the diffusion layer forming region than in the drain-side low-concentration diffusion layer. Diffusion to concentration And forming a drain diffusion layer on one side of the drain side low concentration diffusion layer and forming a source diffusion layer on the other side of the channel region. It is characterized by that.

本発明の半導体装置によれば、第１導電型の半導体基板のチャネル領域の一方側の側方には、第２導電型の不純物が拡散されたドレイン拡散層が設けられ、チャネル領域の他方側の側方には、第２導電型の不純物が拡散されたソース拡散層が設けられる。チャネル領域とドレイン拡散層との間には、ドレイン拡散層よりも低濃度に第２導電型の不純物が拡散されたドレイン側低濃度拡散層が介在する。このドレイン側低濃度拡散層上とチャネル領域上とにわたって、ゲート電極が設けられる。これによって、ゲート電極にバイアス電圧が印加されるＯＮ状態において、ドレイン側低濃度拡散層にキャリアを誘起することができるので、従来技術に比べて、ＯＮ抵抗を低下させることができる。したがって、ＯＦＦ耐圧を維持して、ＯＮ抵抗を低下させることが可能である。   According to the semiconductor device of the present invention, the drain diffusion layer in which the second conductivity type impurity is diffused is provided on one side of the channel region of the first conductivity type semiconductor substrate, and the other side of the channel region. A source diffusion layer in which an impurity of the second conductivity type is diffused is provided on the side of. Between the channel region and the drain diffusion layer, a drain-side low concentration diffusion layer in which impurities of the second conductivity type are diffused at a lower concentration than the drain diffusion layer is interposed. A gate electrode is provided over the drain side low concentration diffusion layer and the channel region. As a result, carriers can be induced in the drain-side low-concentration diffusion layer in the ON state in which a bias voltage is applied to the gate electrode, so that the ON resistance can be reduced as compared with the prior art. Therefore, it is possible to reduce the ON resistance while maintaining the OFF breakdown voltage.

またゲート電極とドレイン側低濃度拡散層との間に介在する第２ゲート絶縁膜は、ゲート電極とチャネル領域との間に介在する第１ゲート絶縁膜よりも厚く形成される。ＯＦＦ状態において、ゲート電極とドレイン側低濃度拡散層との間には、ゲート電極とチャネル領域との間よりも高い電圧が印加されるが、前述のように第２ゲート絶縁膜を第１ゲート絶縁膜よりも厚く形成することによって、第２ゲート絶縁膜の絶縁破壊を抑制することができる。   The second gate insulating film interposed between the gate electrode and the drain-side low concentration diffusion layer is formed thicker than the first gate insulating film interposed between the gate electrode and the channel region. In the OFF state, a voltage higher than that between the gate electrode and the channel region is applied between the gate electrode and the drain-side low concentration diffusion layer. As described above, the second gate insulating film is used as the first gate. By forming it thicker than the insulating film, the dielectric breakdown of the second gate insulating film can be suppressed.

また第２ゲート絶縁膜を第１ゲート絶縁膜よりも厚く形成することによって、半導体装置を形成するときに、第１ゲート絶縁膜と第２ゲート絶縁膜との境界部分と、チャネル領域とドレイン側低濃度拡散層との境界部分との位置合わせを、レジストマスクなどのマスクを用いないセルフアラインによって行うことができる。したがって、マスクを使用する場合に比べて、マスクを重ね合わせるときの重ね合わせばらつきが無い分だけ、位置合わせの精度が高いので、その分、寸法の縮小化が可能であり、半導体装置の小形化を実現可能である。   Further, by forming the second gate insulating film thicker than the first gate insulating film, when forming the semiconductor device, the boundary portion between the first gate insulating film and the second gate insulating film, the channel region and the drain side The alignment with the boundary portion with the low concentration diffusion layer can be performed by self-alignment without using a mask such as a resist mask. Therefore, compared with the case where a mask is used, the alignment accuracy is higher by the amount of overlap when masks are overlapped. Therefore, the size can be reduced correspondingly, and the semiconductor device can be downsized. Is feasible.

また本発明の半導体装置によれば、第１導電型の半導体基板のチャネル領域の一方側の側方には、第２導電型の不純物が拡散されたドレイン拡散層が設けられ、チャネル領域の他方側の側方には、第２導電型の不純物が拡散されたソース拡散層が設けられる。チャネル領域とドレイン拡散層との間には、ドレイン拡散層よりも低濃度に第２導電型の不純物が拡散されたドレイン側低濃度拡散層が介在する。このドレイン側低濃度拡散層上とチャネル領域上とにわたって、ゲート電極が設けられる。これによって、ゲート電極にバイアス電圧が印加されるＯＮ状態において、ドレイン側低濃度拡散層にキャリアを誘起することができるので、従来技術に比べて、ＯＮ抵抗を低下させることができる。したがって、ＯＦＦ耐圧を維持して、ＯＮ抵抗を低下させることが可能である。   According to the semiconductor device of the present invention, the drain diffusion layer in which the second conductivity type impurity is diffused is provided on one side of the channel region of the first conductivity type semiconductor substrate, and the other of the channel regions is provided. A source diffusion layer in which impurities of the second conductivity type are diffused is provided on the side of the side. Between the channel region and the drain diffusion layer, a drain-side low concentration diffusion layer in which impurities of the second conductivity type are diffused at a lower concentration than the drain diffusion layer is interposed. A gate electrode is provided over the drain side low concentration diffusion layer and the channel region. As a result, carriers can be induced in the drain-side low-concentration diffusion layer in the ON state in which a bias voltage is applied to the gate electrode, so that the ON resistance can be reduced as compared with the prior art. Therefore, it is possible to reduce the ON resistance while maintaining the OFF breakdown voltage.

またゲート電極とドレイン側低濃度拡散層との間に介在する第２ゲート絶縁膜は、ゲート電極とチャネル領域との間に介在する第１ゲート絶縁膜よりも薄く形成される。これによって、第１ゲート絶縁膜の厚み寸法が同じとき、第２ゲート絶縁膜を第１ゲート絶縁膜よりも厚く形成する場合に比べて、ＯＮ状態において、ゲート電極に印加されるバイアス電圧がドレイン側低濃度拡散層に伝わりやすく、ドレイン側低濃度拡散層に誘起されるキャリアが多いので、ＯＮ抵抗をより低下させることができる。   The second gate insulating film interposed between the gate electrode and the drain-side low concentration diffusion layer is formed thinner than the first gate insulating film interposed between the gate electrode and the channel region. Thus, when the thickness dimension of the first gate insulating film is the same, the bias voltage applied to the gate electrode is drained in the ON state as compared with the case where the second gate insulating film is formed thicker than the first gate insulating film. Since it is easy to be transmitted to the low concentration diffusion layer on the side and many carriers are induced in the low concentration diffusion layer on the drain side, the ON resistance can be further reduced.

また第２ゲート絶縁膜を第１ゲート絶縁膜よりも薄く形成することによって、半導体装置を形成するときに、第１ゲート絶縁膜と第２ゲート絶縁膜との境界部分と、チャネル領域とドレイン側低濃度拡散層との境界部分との位置合わせを、レジストマスクなどのマスクを用いないセルフアラインによって行うことができる。したがって、マスクを使用する場合に比べて、マスクを重ね合わせるときの重ね合わせばらつきが無い分だけ、位置合わせの精度が高いので、その分、寸法の縮小化が可能であり、半導体装置の小形化を実現可能である。   Further, by forming the second gate insulating film thinner than the first gate insulating film, when forming the semiconductor device, the boundary portion between the first gate insulating film and the second gate insulating film, the channel region and the drain side The alignment with the boundary portion with the low concentration diffusion layer can be performed by self-alignment without using a mask such as a resist mask. Therefore, compared with the case where a mask is used, the alignment accuracy is higher by the amount of overlap when masks are overlapped. Therefore, the size can be reduced correspondingly, and the semiconductor device can be downsized. Is feasible.

また本発明の半導体装置によれば、第１導電型の半導体基板のチャネル領域の一方側の側方には、第２導電型の不純物が拡散されたドレイン拡散層が設けられ、チャネル領域の他方側の側方には、第２導電型の不純物が拡散されたソース拡散層が設けられる。チャネル領域とドレイン拡散層との間には、ドレイン拡散層よりも低濃度に第２導電型の不純物が拡散されたドレイン側低濃度拡散層が介在する。このドレイン側低濃度拡散層上には、チャネル領域上に設けられる第１ゲート電極とは電気的に分離されて、第２ゲート電極が設けられる。これによって、第１ゲート電極にバイアス電圧が印加されるＯＮ状態において、第２ゲート電極にも同極性のバイアス電圧を印加することによって、ドレイン側低濃度拡散層にキャリアを誘起することができるので、従来技術に比べて、ＯＮ抵抗を低下させることができる。   According to the semiconductor device of the present invention, the drain diffusion layer in which the second conductivity type impurity is diffused is provided on one side of the channel region of the first conductivity type semiconductor substrate, and the other of the channel regions is provided. A source diffusion layer in which impurities of the second conductivity type are diffused is provided on the side of the side. Between the channel region and the drain diffusion layer, a drain-side low concentration diffusion layer in which impurities of the second conductivity type are diffused at a lower concentration than the drain diffusion layer is interposed. A second gate electrode is provided on the drain-side low-concentration diffusion layer so as to be electrically separated from the first gate electrode provided on the channel region. As a result, carriers can be induced in the drain-side low-concentration diffusion layer by applying a bias voltage of the same polarity to the second gate electrode in the ON state where the bias voltage is applied to the first gate electrode. Compared with the prior art, the ON resistance can be reduced.

また第１ゲート電極と第２ゲート電極とは、電気的に分離されているので、独立に制御することができる。したがって、第１ゲート電極にバイアス電圧が印加されないＯＦＦ状態において、たとえば第２ゲート電極にゼロ（０）もしくは負のバイアス電圧を印加するか、または第２ゲート電極を、バイアス電圧を印加しないフローティング（Floating）状態にすることによって、従来技術に比べて、ＯＦＦ耐圧を高くすることができる。したがって、ドレインオフセット長の縮小化が可能であり、半導体装置の小形化が実現可能である。   Further, since the first gate electrode and the second gate electrode are electrically separated, they can be controlled independently. Therefore, in an OFF state where no bias voltage is applied to the first gate electrode, for example, zero (0) or a negative bias voltage is applied to the second gate electrode, or the second gate electrode is floated (not applied with a bias voltage). By setting the state to “Floating”, the OFF breakdown voltage can be increased as compared with the prior art. Therefore, the drain offset length can be reduced, and the semiconductor device can be miniaturized.

本発明の半導体装置の製造方法によれば、第１導電型の半導体基板のチャネル領域を含む全面にわたって、第１導電型とは異なる第２導電型の不純物が拡散された不純物拡散層が形成される。不純物拡散層上には、不純物拡散層のうちのチャネル領域に形成された部分が露出し、ドレイン側低濃度拡散層となるべく予め定める部分が覆われるように、ゲート絶縁膜が形成される。このゲート絶縁膜が形成された側から、第１導電型の不純物がイオン注入される。   According to the method for manufacturing a semiconductor device of the present invention, an impurity diffusion layer in which an impurity of a second conductivity type different from the first conductivity type is diffused is formed over the entire surface including the channel region of the first conductivity type semiconductor substrate. The On the impurity diffusion layer, a gate insulating film is formed so that a portion of the impurity diffusion layer formed in the channel region is exposed and a predetermined portion of the drain side low concentration diffusion layer is covered. Impurities of the first conductivity type are ion-implanted from the side where the gate insulating film is formed.

第１導電型の不純物は、ゲート絶縁膜を通過しない条件下でイオン注入されるので、不純物拡散層のうち、ゲート絶縁膜で覆われるドレイン側低濃度拡散層となるべく予め定める部分には、第１導電型の不純物が注入されない。この部分は、ドレイン側低濃度拡散層として、チャネル領域の一方側の側方に残る。不純物拡散層のうち、チャネル領域に形成された部分は、ゲート絶縁膜で覆われずに露出しているので、第１導電型の不純物が注入されて拡散される。これによって、第２導電型の不純物によって発生したキャリアを、第１導電型の不純物によって発生したキャリアで対消滅させて、チャネル領域を第２導電型の不純物が拡散される前と同程度の導電性に戻すことができる。   Since the first conductivity type impurity is ion-implanted under the condition that it does not pass through the gate insulating film, a portion of the impurity diffusion layer that is predetermined as a drain-side low-concentration diffusion layer covered with the gate insulating film should be Impurities of one conductivity type are not implanted. This portion remains on the side of one side of the channel region as a drain side low concentration diffusion layer. Of the impurity diffusion layer, the portion formed in the channel region is exposed without being covered with the gate insulating film, so that the first conductivity type impurity is implanted and diffused. As a result, carriers generated by the second conductivity type impurity are annihilated by carriers generated by the first conductivity type impurity, and the channel region has the same conductivity as before the second conductivity type impurity is diffused. It can be returned to sex.

このチャネル領域上およびゲート絶縁膜上には、他のゲート絶縁膜が形成される。これによって、ドレイン側低濃度拡散層上に、チャネル領域上に形成される第１ゲート絶縁膜よりも厚い第２ゲート絶縁膜を形成することができる。これらの第１および第２ゲート絶縁膜上には導電膜が形成される。この導電膜、ならびに第１および第２ゲート絶縁膜のうち、拡散層形成領域上に形成された部分が除去されて、残存する第１および第２ゲート絶縁膜上にゲート電極が形成される。このゲート電極をマスクとして、拡散層形成領域に第２導電型の不純物がイオン注入されて、ドレイン側低濃度拡散層よりも高濃度に第２導電型の不純物が拡散されたドレイン拡散層およびソース拡散層が、ドレイン側低濃度拡散層の一方側の側方、およびチャネル領域の他方側の側方にそれぞれ形成される。   Another gate insulating film is formed on the channel region and the gate insulating film. As a result, a second gate insulating film thicker than the first gate insulating film formed on the channel region can be formed on the drain-side low concentration diffusion layer. A conductive film is formed on the first and second gate insulating films. A portion of the conductive film and the first and second gate insulating films formed on the diffusion layer forming region is removed, and a gate electrode is formed on the remaining first and second gate insulating films. Using the gate electrode as a mask, a second diffusion type impurity is ion-implanted into the diffusion layer formation region, and the second diffusion type impurity is diffused at a higher concentration than the drain-side low concentration diffusion layer and the source A diffusion layer is formed on one side of the drain side low concentration diffusion layer and on the other side of the channel region.

このようにすることによって、チャネル領域とドレイン拡散層との間に介在するドレイン側低濃度拡散層上と、チャネル領域上とにわたってゲート電極が設けられ、ドレイン側低濃度拡散層とゲート電極との間に介在する第２ゲート絶縁膜が、チャネル領域とゲート電極との間に介在する第１ゲート絶縁膜よりも厚く形成される半導体装置を得ることができる。このような半導体装置は、前述のようにＯＦＦ耐圧を維持して、従来技術に比べて、ＯＮ抵抗を低下させることができ、また第２ゲート絶縁膜の絶縁破壊を抑制することができるという優れた効果を奏する。   By doing so, a gate electrode is provided over the drain side low concentration diffusion layer interposed between the channel region and the drain diffusion layer and the channel region, and the drain side low concentration diffusion layer and the gate electrode are A semiconductor device can be obtained in which the second gate insulating film interposed therebetween is formed thicker than the first gate insulating film interposed between the channel region and the gate electrode. Such a semiconductor device is excellent in that the OFF breakdown voltage can be maintained as described above, the ON resistance can be lowered, and the dielectric breakdown of the second gate insulating film can be suppressed as compared with the prior art. Has an effect.

また第１ゲート絶縁膜と第２ゲート絶縁膜との境界部分と、チャネル領域とドレイン側低濃度拡散層との境界部分との位置合わせは、ドレイン側低濃度拡散層上にゲート絶縁膜を形成した後、このゲート絶縁膜上およびチャネル領域上に他のゲート絶縁膜を形成することによって、レジストマスクなどのマスクを使用せずに、セルフアラインによって行われる。したがって、マスクを使用する場合に比べて、マスクを重ね合わせるときの重ね合わせばらつきが無い分だけ、位置合わせの精度を高くすることができるので、その分、寸法の縮小化が可能であり、半導体装置の小形化を実現可能である。   In addition, alignment of the boundary portion between the first gate insulating film and the second gate insulating film and the boundary portion between the channel region and the drain side low concentration diffusion layer is performed by forming a gate insulating film on the drain side low concentration diffusion layer. After that, another gate insulating film is formed on the gate insulating film and the channel region, so that self-alignment is performed without using a mask such as a resist mask. Therefore, compared with the case where a mask is used, since the alignment accuracy can be increased by the amount that there is no overlay variation when the mask is overlapped, the size can be reduced accordingly. It is possible to reduce the size of the apparatus.

また本発明の半導体装置の製造方法によれば、第１導電型の半導体基板上には、低濃度層形成領域が露出し、チャネル領域が覆われるように、ゲート絶縁膜が形成される。このゲート絶縁膜が形成された側から、第１導電型とは異なる第２導電型の不純物がイオン注入される。第２導電型の不純物は、ゲート絶縁膜を通過しない条件下でイオン注入されるので、半導体基板のうち、ゲート絶縁膜で覆われるチャネル領域には、第２導電型の不純物が注入されない。半導体基板のうち、低濃度層形成領域は、ゲート絶縁膜で覆われずに露出しているので、第２導電型の不純物が注入されて拡散される。これによって、チャネル領域の一方側の側方にドレイン側低濃度拡散層が形成される。   According to the method for manufacturing a semiconductor device of the present invention, the gate insulating film is formed on the first conductivity type semiconductor substrate so that the low concentration layer forming region is exposed and the channel region is covered. Impurities of a second conductivity type different from the first conductivity type are ion-implanted from the side where the gate insulating film is formed. Since the second conductivity type impurity is ion-implanted under conditions that do not pass through the gate insulating film, the second conductivity type impurity is not implanted into the channel region of the semiconductor substrate covered with the gate insulating film. Of the semiconductor substrate, the low-concentration layer forming region is exposed without being covered with the gate insulating film, so that the second conductivity type impurity is implanted and diffused. As a result, a drain-side low concentration diffusion layer is formed on one side of the channel region.

このドレイン側低濃度拡散層上およびゲート絶縁膜上には、他のゲート絶縁膜が形成される。これによって、ドレイン側低濃度拡散層上に、チャネル領域上に形成される第１ゲート絶縁膜よりも薄い第２ゲート絶縁膜を形成することができる。これらの第１および第２ゲート絶縁膜上には導電膜が形成される。この導電膜、ならびに第１および第２ゲート絶縁膜のうち、拡散層形成領域上に形成された部分が除去されて、残存する第１および第２ゲート絶縁膜上にゲート電極が形成される。このゲート電極をマスクとして、拡散層形成領域に第２導電型の不純物がイオン注入されて、ドレイン側低濃度拡散層よりも高濃度に第２導電型の不純物が拡散されたドレイン拡散層およびソース拡散層が、ドレイン側低濃度拡散層の一方側の側方、およびチャネル領域の他方側の側方にそれぞれ形成される。   Another gate insulating film is formed on the drain side low concentration diffusion layer and the gate insulating film. As a result, a second gate insulating film thinner than the first gate insulating film formed on the channel region can be formed on the drain-side low concentration diffusion layer. A conductive film is formed on the first and second gate insulating films. A portion of the conductive film and the first and second gate insulating films formed on the diffusion layer forming region is removed, and a gate electrode is formed on the remaining first and second gate insulating films. Using the gate electrode as a mask, a second diffusion type impurity is ion-implanted into the diffusion layer formation region, and the second diffusion type impurity is diffused at a higher concentration than the drain-side low concentration diffusion layer and the source A diffusion layer is formed on one side of the drain side low concentration diffusion layer and on the other side of the channel region.

このようにすることによって、チャネル領域とドレイン拡散層との間に介在するドレイン側低濃度拡散層上と、チャネル領域上とにわたってゲート電極が設けられ、ドレイン側低濃度拡散層とゲート電極との間に介在する第２ゲート絶縁膜が、チャネル領域とゲート電極との間に介在する第１ゲート絶縁膜よりも薄く形成される半導体装置を得ることができる。このような半導体装置は、前述のようにＯＦＦ耐圧を維持して、従来技術に比べて、ＯＮ抵抗を低下させることができるという優れた効果を奏する。   By doing so, a gate electrode is provided over the drain side low concentration diffusion layer interposed between the channel region and the drain diffusion layer and the channel region, and the drain side low concentration diffusion layer and the gate electrode are A semiconductor device can be obtained in which the second gate insulating film interposed therebetween is formed thinner than the first gate insulating film interposed between the channel region and the gate electrode. Such a semiconductor device has an excellent effect of maintaining the OFF breakdown voltage as described above and reducing the ON resistance as compared with the prior art.

また第１ゲート絶縁膜と第２ゲート絶縁膜との境界部分と、チャネル領域とドレイン側低濃度拡散層との境界部分との位置合わせは、チャネル領域上にゲート絶縁膜を形成した後、このゲート絶縁膜上およびドレイン側低濃度拡散層上に他のゲート絶縁膜を形成することによって、レジストマスクなどのマスクを使用せずに、セルフアラインによって行われる。したがって、マスクを使用する場合に比べて、マスクを重ね合わせるときの重ね合わせばらつきが無い分だけ、位置合わせの精度を高くすることができるので、その分、寸法の縮小化が可能であり、半導体装置の小形化を実現可能である。   The alignment between the boundary portion between the first gate insulating film and the second gate insulating film and the boundary portion between the channel region and the drain side low concentration diffusion layer is performed after the gate insulating film is formed on the channel region. By forming another gate insulating film on the gate insulating film and on the drain side low-concentration diffusion layer, self-alignment is performed without using a mask such as a resist mask. Therefore, compared with the case where a mask is used, since the alignment accuracy can be increased by the amount that there is no overlay variation when the mask is overlapped, the size can be reduced accordingly. It is possible to reduce the size of the apparatus.

＜前提技術＞
本発明の半導体装置を説明する前に、本発明の前提となる半導体装置について説明する。図１は、本発明の前提となる半導体装置１００Ａを示す断面図である。半導体装置１００Ａは、Ｎチャネル型半導体素子、具体的にはＮチャネル型ＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）１００を備える。前提技術の半導体装置１００Ａは、相補型金属酸化膜半導体（Complementary Metal-Oxide Semiconductor；略称：ＣＭＯＳ）装置であり、図示しないＰチャネル型半導体素子、具体的にはＰチャネル型ＭＯＳＦＥＴをさらに備える。 <Prerequisite technology>
Before describing the semiconductor device of the present invention, the semiconductor device which is the premise of the present invention will be described. FIG. 1 is a cross-sectional view showing a semiconductor device 100A as a premise of the present invention. The semiconductor device 100A includes an N-channel semiconductor element, specifically, an N-channel MOSFET (Metal-Oxide Semiconductor Field Effect Transistor) 100. The semiconductor device 100A of the base technology is a complementary metal-oxide semiconductor (abbreviation: CMOS) device, and further includes a P-channel semiconductor element (not shown), specifically, a P-channel MOSFET.

Ｎチャネル型ＭＯＳＦＥＴ１００は、半導体基板であるＰ型シリコン（Ｓｉ）基板（以下「Ｐ型Ｓｉ基板」という場合がある）１上に、ＳｉＯ2などの絶縁材料から成るゲート絶縁膜６が形成される。ゲート絶縁膜６上には、ゲート電極４が形成される。ゲート電極４の材料は、多結晶シリコン（以下「ポリシリコン」という場合がある）であってもよいし、金属であってもよい。Ｐ型Ｓｉ基板１上に形成されたゲート絶縁膜６およびゲート電極４の側面部には、たとえばＳｉＯ2などの絶縁材料から成るサイドウォール１１が形成される。 In the N-channel MOSFET 100, a gate insulating film 6 made of an insulating material such as SiO 2 is formed on a P-type silicon (Si) substrate (hereinafter also referred to as “P-type Si substrate”) 1 which is a semiconductor substrate. . A gate electrode 4 is formed on the gate insulating film 6. The material of the gate electrode 4 may be polycrystalline silicon (hereinafter sometimes referred to as “polysilicon”), or may be a metal. Sidewalls 11 made of an insulating material such as SiO 2 are formed on the side surfaces of the gate insulating film 6 and the gate electrode 4 formed on the P-type Si substrate 1.

ゲート絶縁膜６の下方のＰ型Ｓｉ基板１の表面から内部にわたって形成されるチャネル領域１０の両側には、チャネル領域１０を挟むように、Ｎ-拡散層２が形成される。Ｎ-拡散層２は、Ｐ型Ｓｉ基板１にＮ型不純物を拡散させることによって形成される。 N − diffusion layers 2 are formed on both sides of the channel region 10 formed from the surface of the P-type Si substrate 1 below the gate insulating film 6 to the inside so as to sandwich the channel region 10. The N − diffusion layer 2 is formed by diffusing N-type impurities in the P-type Si substrate 1.

またＰ型Ｓｉ基板１内の領域であって、Ｎ-拡散層２のうちの浅い領域、すなわちＰ型Ｓｉ基板１の表面側の領域には、Ｎ-拡散層２よりも不純物濃度が高いソースＮ+拡散層３およびドレインＮ+拡散層５が形成される。ソースＮ+拡散層３およびドレインＮ+拡散層５は、そのＰ型Ｓｉ基板１の表面からの深さ（以下、単に「深さ」という場合がある）が、Ｎ-拡散層２の深さよりも浅く形成される。 Also an area in the P-type Si substrate 1, N - shallow region ones of the diffusion layer 2, i.e. in the region of the surface of the P-type Si substrate 1, N - high source impurity concentration than the diffusion layer 2 N + diffusion layer 3 and drain N + diffusion layer 5 are formed. The source N + diffusion layer 3 and the drain N + diffusion layer 5 have a depth from the surface of the P-type Si substrate 1 (hereinafter sometimes simply referred to as “depth”) that is greater than the depth of the N − diffusion layer 2. Also formed shallow.

ソースＮ+拡散層３は、チャネル領域１０の一方側の側方（以下「一側方」という場合がある）に形成されるＮ-拡散層２内に設けられ、ドレインＮ+拡散層５は、チャネル領域１０の他方側の側方（以下「他側方」という場合がある）に形成されるＮ-拡散層２内に設けられる。換言すると、Ｎ-拡散層２は、ソースＮ+拡散層３とチャネル領域１０との間、およびドレインＮ+拡散層５とチャネル領域１０との間に介在するように設けられる。ソースＮ+拡散層３およびドレインＮ+拡散層５は、Ｐ型Ｓｉ基板１にＮ型不純物を拡散させることによって形成される。 The source N + diffusion layer 3 is provided in the N − diffusion layer 2 formed on one side of the channel region 10 (hereinafter sometimes referred to as “one side”), and the drain N + diffusion layer 5 , Provided in the N − diffusion layer 2 formed on the other side of the channel region 10 (hereinafter sometimes referred to as “other side”). In other words, the N − diffusion layer 2 is provided so as to be interposed between the source N + diffusion layer 3 and the channel region 10 and between the drain N + diffusion layer 5 and the channel region 10. The source N + diffusion layer 3 and the drain N + diffusion layer 5 are formed by diffusing N-type impurities in the P-type Si substrate 1.

半導体装置１００Ａでは、Ｎチャネル型ＭＯＳＦＥＴ１００のゲート電極４に電圧が印加されないオフ（ＯＦＦ）状態において、高耐圧を確保することを目的として、空乏層を延ばして、ドレイン電極であるドレインＮ+拡散層５に印加される電界を緩和するために、不純物濃度が比較的低いＮ-拡散層２が設けられている。ゲート電極４に電圧が印加されるオン（ＯＮ）状態では、この不純物濃度が比較的低いＮ-拡散層２をドレイン電流が流れることになるが、Ｎ-拡散層２は不純物濃度が比較的低いことから、抵抗値が比較的高いので、Ｎ-拡散層２が設けられない場合に比べて、ドレイン電流の値が低下してしまう。つまり、半導体装置１００Ａには、Ｎチャネル型ＭＯＳＦＥＴ１００がＯＮの場合に作用する抵抗であるＯＮ抵抗が高いという問題がある。 In the semiconductor device 100A, in order to ensure a high breakdown voltage in an off state where no voltage is applied to the gate electrode 4 of the N-channel MOSFET 100, the depletion layer is extended to form a drain N + diffusion layer that is a drain electrode. In order to relax the electric field applied to 5, an N − diffusion layer 2 having a relatively low impurity concentration is provided. In the on (ON) state voltage to the gate electrode 4 is applied, this impurity concentration relatively low N - but will flow a drain current diffusion layer 2, N - diffusion layer 2 has a relatively low impurity concentration Therefore, since the resistance value is relatively high, the value of the drain current is reduced as compared with the case where the N − diffusion layer 2 is not provided. That is, the semiconductor device 100A has a problem that the ON resistance, which is a resistance that acts when the N-channel MOSFET 100 is ON, is high.

また、高耐圧を確保するためには、ドレインＮ+拡散層５のゲート電極４からの離隔距離、すなわちチャネル領域１０とドレインＮ+拡散層５との間のＮ-拡散層２の長さであるドレインオフセット長ＤＬ１を長くする必要がある。たとえば、ドレインＮ+拡散層５にプラス（＋）１５Ｖ〜２０Ｖの電圧が印加される場合、ドレインオフセット長ＤＬ１を１μｍ〜５μｍと長くする必要がある。したがって、装置の小形化が困難であるという問題がある。そこで本発明の半導体装置では、以下に示す各実施の形態の構成を採用している。以下の各実施の形態では、第１導電型をＰ型とし、第２導電型をＮ型として、説明する。 In order to ensure a high breakdown voltage, the distance of the drain N + diffusion layer 5 from the gate electrode 4, that is, the length of the N − diffusion layer 2 between the channel region 10 and the drain N + diffusion layer 5 is used. It is necessary to lengthen a certain drain offset length DL1. For example, when a voltage of plus (+) 15V to 20V is applied to the drain N + diffusion layer 5, the drain offset length DL1 needs to be increased to 1 μm to 5 μm. Therefore, there is a problem that it is difficult to reduce the size of the apparatus. Therefore, the semiconductor device of the present invention employs the configurations of the following embodiments. In the following embodiments, the first conductivity type is assumed to be P-type, and the second conductivity type is assumed to be N-type.

＜第１の実施の形態＞
図２は、本発明の第１の実施の形態である半導体装置１１０Ａを示す断面図である。図２に示す半導体装置１１０Ａの構成は、前述の図１に示す半導体装置１００Ａの構成と類似しているので、異なる部分についてのみ説明し、対応する部分には同一の参照符を付して共通する説明を省略する。半導体装置１１０Ａも、前述の図１に示す半導体装置１００Ａと同様に、Ｎチャネル型半導体素子、具体的にはＮチャネル型ＭＯＳＦＥＴ１１０を備える。本実施の形態では、半導体装置１１０Ａは、ＣＭＯＳ装置であり、図示しないＰチャネル型半導体素子、具体的にはＰチャネル型ＭＯＳＦＥＴをさらに備える。 <First Embodiment>
FIG. 2 is a cross-sectional view showing a semiconductor device 110A according to the first embodiment of the present invention. The configuration of the semiconductor device 110A shown in FIG. 2 is similar to the configuration of the semiconductor device 100A shown in FIG. 1 described above. Therefore, only different portions will be described, and the corresponding portions are denoted by the same reference numerals and shared. Description to be omitted is omitted. Similarly to the semiconductor device 100A shown in FIG. 1 described above, the semiconductor device 110A also includes an N-channel semiconductor element, specifically, an N-channel MOSFET 110. In the present embodiment, the semiconductor device 110A is a CMOS device, and further includes a P-channel semiconductor element (not shown), specifically, a P-channel MOSFET.

本実施の形態では、Ｎチャネル型ＭＯＳＦＥＴ１１０は、第１導電型の半導体基板であるＰ型Ｓｉ基板１上に、第１ゲート絶縁膜６Ａと、第１ゲート絶縁膜６Ａよりも厚み寸法が大きい第２ゲート絶縁膜７とが形成される。第１ゲート絶縁膜６Ａは、前提技術の半導体装置１００Ａにおけるゲート絶縁膜６と同様に構成される。第２ゲート絶縁膜７は、第１ゲート絶縁膜６Ａに連なり、Ｐ型Ｓｉ基板１の厚み方向一方側の表面（以下、単に「Ｐ型Ｓｉ基板１の表面」という場合がある）に、第１ゲート絶縁膜６Ａと並んで設けられる。第１および第２ゲート絶縁膜６Ａ，７は、ＳｉＯ2などの絶縁材料から成る。 In the present embodiment, the N-channel MOSFET 110 has a first gate insulating film 6A and a first gate insulating film 6A having a thickness dimension larger than that of the first gate insulating film 6A on the P-type Si substrate 1 which is a first conductivity type semiconductor substrate. A two-gate insulating film 7 is formed. The first gate insulating film 6A is configured in the same manner as the gate insulating film 6 in the semiconductor device 100A of the base technology. The second gate insulating film 7 is connected to the first gate insulating film 6A and is formed on the surface on one side in the thickness direction of the P-type Si substrate 1 (hereinafter sometimes simply referred to as “the surface of the P-type Si substrate 1”). 1 gate insulating film 6A is provided side by side. The first and second gate insulating films 6A and 7 are made of an insulating material such as SiO 2 .

本実施の形態では、第１ゲート絶縁膜６Ａの厚み寸法ｔ１は、５ｎｍ以上１０ｎｍ以下に選ばれ、第２ゲート絶縁膜７の厚み寸法ｔ２は、１０ｎｍ以上３０ｎｍ以下に選ばれる。これらの範囲の中から、第２ゲート絶縁膜７の厚み寸法ｔ２の方が、第１ゲート絶縁膜６Ａの厚み寸法ｔ１よりも大きいという条件を満たすように、第１ゲート絶縁膜６Ａの厚み寸法ｔ１および第２ゲート絶縁膜７の厚み寸法ｔ２がそれぞれ選ばれる。本実施の形態では、第１および第２ゲート絶縁膜６Ａ，７はそれぞれ、一様な厚み寸法で形成される。   In the present embodiment, the thickness dimension t1 of the first gate insulating film 6A is selected from 5 nm to 10 nm, and the thickness dimension t2 of the second gate insulating film 7 is selected from 10 nm to 30 nm. From these ranges, the thickness dimension of the first gate insulating film 6A is set so as to satisfy the condition that the thickness dimension t2 of the second gate insulating film 7 is larger than the thickness dimension t1 of the first gate insulating film 6A. t1 and the thickness dimension t2 of the second gate insulating film 7 are respectively selected. In the present embodiment, the first and second gate insulating films 6A and 7 are each formed with a uniform thickness dimension.

第１および第２ゲート絶縁膜６Ａ，７上には、ゲート電極４Ａが形成される。ゲート電極４Ａは、第１および第２ゲート絶縁膜６Ａ，７の全体にわたって設けられる。換言すると、ゲート電極４Ａは、前提技術の半導体装置１００Ａにおいてゲート絶縁膜６上に形成されるゲート電極４が、第２ゲート絶縁膜７上まで延長された構造を有する。ゲート電極４Ａは、Ｐ型Ｓｉ基板１の表面からの厚み寸法が一様に形成されており、第１ゲート絶縁膜６Ａ上の部分の厚み寸法が、第２ゲート絶縁膜７上の部分の厚み寸法よりも大きい。ゲート電極４Ａの材料は、前提技術のゲート電極４と同様に、ポリシリコンであってもよいし、金属であってもよい。Ｐ型Ｓｉ基板１上に形成された第１および第２ゲート絶縁膜６Ａ，７、ならびにゲート電極４Ａの側面部には、たとえばＳｉＯ2などの絶縁材料から成るサイドウォール１１が形成される。 A gate electrode 4A is formed on the first and second gate insulating films 6A and 7. The gate electrode 4A is provided over the entire first and second gate insulating films 6A and 7. In other words, the gate electrode 4 </ b> A has a structure in which the gate electrode 4 formed on the gate insulating film 6 in the semiconductor device 100 </ b> A of the base technology is extended to the second gate insulating film 7. The thickness of the gate electrode 4A from the surface of the P-type Si substrate 1 is uniformly formed, and the thickness of the portion on the first gate insulating film 6A is the thickness of the portion on the second gate insulating film 7. Greater than dimensions. The material of the gate electrode 4A may be polysilicon or a metal, like the gate electrode 4 of the base technology. Sidewalls 11 made of an insulating material such as SiO 2 are formed on the side surfaces of the first and second gate insulating films 6A and 7 and the gate electrode 4A formed on the P-type Si substrate 1, respectively.

第１ゲート絶縁膜６Ａの下方のＰ型Ｓｉ基板１の表面から内部にわたって形成されるチャネル領域１０の一側方には、ソース側Ｎ-拡散層２ａが形成される。ソース側Ｎ-拡散層２ａは、前提技術の半導体装置１００Ａにおけるチャネル領域１０の一側方に形成されるＮ-拡散層２と同様に構成される。チャネル領域１０の他側方には、ドレイン側Ｎ-拡散層２ｂが形成される。チャネル領域１０は、ソース側Ｎ-拡散層２ａとドレイン側Ｎ-拡散層２ｂとによって挟まれる。ソース側Ｎ-拡散層２ａおよびドレイン側Ｎ-拡散層２ｂは、Ｐ型Ｓｉ基板１にＮ型不純物を拡散させることによって形成される。ソース側Ｎ-拡散層２ａおよびドレイン側Ｎ-拡散層２ｂは、同程度の不純物濃度で形成される。 On one side of the channel region 10 formed from the surface of the P-type Si substrate 1 below the first gate insulating film 6A to the inside, a source-side N − diffusion layer 2a is formed. The source side N − diffusion layer 2a is configured in the same manner as the N − diffusion layer 2 formed on one side of the channel region 10 in the semiconductor device 100A of the base technology. On the other side of the channel region 10, the drain side N − diffusion layer 2 b is formed. Channel region 10 is sandwiched between source-side N − diffusion layer 2a and drain-side N − diffusion layer 2b. The source side N − diffusion layer 2 a and the drain side N − diffusion layer 2 b are formed by diffusing N type impurities in the P type Si substrate 1. The source side N − diffusion layer 2a and the drain side N − diffusion layer 2b are formed with the same impurity concentration.

ドレイン側Ｎ-拡散層２ｂは、より詳細には、第１Ｎ-拡散層１２と第２Ｎ-拡散層１３とを含む。第１Ｎ-拡散層１２は、チャネル領域１０の他側方で、かつ第２ゲート絶縁膜７の下方に、Ｐ型Ｓｉ基板１の表面から内部にわたって形成され、ドレイン側Ｎ-拡散層２ｂのソース側Ｎ-拡散層２ａ寄りの部分を構成する。第１Ｎ-拡散層１２は、ドレイン側低濃度拡散層に相当する。第２Ｎ-拡散層１３は、第２ゲート絶縁膜７の側面部に形成されるサイドウォール１１の下方に、第１Ｎ-拡散層１２に隣接して形成される。第２Ｎ-拡散層１３は、他のドレイン側低濃度拡散層に相当する。第１Ｎ-拡散層１２は、その深さｄ１が、第２Ｎ-拡散層１３の深さｄ２よりも浅く形成される。第２Ｎ-拡散層１３は、その深さｄ２が、ソース側Ｎ-拡散層２ａの深さｄ３と同程度に形成される。第１および第２Ｎ-拡散層１２，１３は、同程度の不純物濃度、より詳細には、ソース側Ｎ-拡散層２ａと同程度の不純物濃度で形成される。 More specifically, drain side N − diffusion layer 2 b includes a first N − diffusion layer 12 and a second N − diffusion layer 13. The 1N - diffusion layer 12, the better the other side of the channel region 10, and below the second gate insulating film 7 is formed over the interior from the surface of the P-type Si substrate 1, the drain-side N - source diffusion layer 2b the side N - form part of the diffusion layer 2a closer. The first N − diffusion layer 12 corresponds to a drain side low concentration diffusion layer. The second N − diffusion layer 13 is formed below the sidewall 11 formed on the side surface of the second gate insulating film 7 and adjacent to the first N − diffusion layer 12. The second N − diffusion layer 13 corresponds to another drain side low concentration diffusion layer. The first N − diffusion layer 12 has a depth d1 shallower than the depth d2 of the second N − diffusion layer 13. The second N − diffusion layer 13 has a depth d2 that is approximately the same as the depth d3 of the source side N − diffusion layer 2a. The first and second N − diffusion layers 12 and 13 are formed with the same impurity concentration, more specifically, with the same impurity concentration as the source side N − diffusion layer 2a.

第１Ｎ-拡散層１２の上方の第２ゲート絶縁膜７上には、前述のようにゲート電極４Ａが延長して設けられている。換言すると、ゲート電極４Ａは、ドレイン側Ｎ-拡散層２ｂ上、より詳細にはドレイン側Ｎ-拡散層２ｂの第１Ｎ-拡散層１２上まで、延長して設けられている。 On the second gate insulating film 7 above the first N − diffusion layer 12, the gate electrode 4A is provided extending as described above. In other words, the gate electrode 4A is provided so as to extend on the drain side N - diffusion layer 2b, more specifically, on the first N - diffusion layer 12 of the drain side N - diffusion layer 2b.

Ｐ型Ｓｉ基板１内の領域であって、ソース側Ｎ-拡散層２ａのうちの浅い領域、すなわちＰ型Ｓｉ基板１の表面側の領域には、ソース側Ｎ-拡散層２ａよりも不純物濃度が高いソースＮ+拡散層３が形成される。ソースＮ+拡散層３は、ソース拡散層に相当する。ソースＮ+拡散層３は、チャネル領域１０から離隔して設けられ、ソースＮ+拡散層３とチャネル領域１０との間には、ソース側Ｎ-拡散層２ａが介在する。ソースＮ+拡散層３は、その深さｄ４が、ソース側Ｎ-拡散層２ａの深さｄ３よりも浅く、かつ第１Ｎ-拡散層１２の深さｄ１よりも深く形成される。 A region of the P-type Si substrate 1, the source-side N - shallow regions of the ones of the diffusion layers 2a, i.e. in the region of the surface of the P-type Si substrate 1, the source-side impurity concentration in the N - than the diffusion layer 2a Source N + diffusion layer 3 is formed. The source N + diffusion layer 3 corresponds to the source diffusion layer. Source N + diffusion layer 3 is provided separately from channel region 10, and source side N − diffusion layer 2 a is interposed between source N + diffusion layer 3 and channel region 10. The source N + diffusion layer 3 has a depth d4 shallower than the depth d3 of the source-side N − diffusion layer 2a and deeper than the depth d1 of the first N − diffusion layer 12.

またＰ型Ｓｉ基板１内の領域であって、ドレイン側Ｎ-拡散層２ｂの第２Ｎ-拡散層１３のうちの浅い領域には、第２Ｎ-拡散層１３よりも不純物濃度が高いドレインＮ+拡散層５が形成される。ドレインＮ+拡散層５は、ドレイン拡散層に相当する。ドレインＮ+拡散層５は、第１Ｎ-拡散層１２から離隔して設けられ、ドレインＮ+拡散層５と第１Ｎ-拡散層１２との間には、第２Ｎ-拡散層１３が介在する。ドレインＮ+拡散層５は、その深さｄ５が、第２Ｎ-拡散層１３の深さｄ２よりも浅く、かつ第１Ｎ-拡散層１２の深さｄ１よりも深く形成される。 Further, in the shallow region of the second N − diffusion layer 13 of the drain side N − diffusion layer 2 b in the region of the P-type Si substrate 1, the drain N + having a higher impurity concentration than the second N − diffusion layer 13 is used. A diffusion layer 5 is formed. The drain N + diffusion layer 5 corresponds to the drain diffusion layer. Drain N + diffusion layer 5, the 1N - provided apart from the diffusion layer 12, a drain N + diffusion layer 5 and the 1N - between the diffusion layer 12, the 2N - diffusion layer 13 is interposed. The drain N + diffusion layer 5 has a depth d5 that is shallower than the depth d2 of the second N − diffusion layer 13 and deeper than the depth d1 of the first N − diffusion layer 12.

以上のように本実施の形態では、ドレイン側Ｎ-拡散層２ｂ上、より詳細にはドレイン側Ｎ-拡散層２ｂの第１Ｎ-拡散層１２上まで、ゲート電極４Ａが延長して設けられており、そのゲート電極４Ａの延長された部分は、第１ゲート絶縁膜６Ａよりも厚く形成される第２ゲート絶縁膜７上に設けられている。 As described above, in the present embodiment, the gate electrode 4A is provided to extend on the drain side N − diffusion layer 2b, more specifically, on the first N − diffusion layer 12 of the drain side N − diffusion layer 2b. The extended portion of the gate electrode 4A is provided on the second gate insulating film 7 formed thicker than the first gate insulating film 6A.

本実施の形態の半導体装置１１０Ａは、ゲート電極４Ａをドレイン側Ｎ-拡散層２ｂ上まで設けることによって、ゲート電極４Ａに電圧が印加されるＯＮ状態において、ドレイン側Ｎ-拡散層２ｂにキャリアを誘起することができるので、前述の前提技術の半導体装置１００Ａに比べて、ＯＮ抵抗を低下させることができる。これによって、ゲート電極４Ａのうち、前提技術におけるゲート電極４から延長された部分を除く残余の部分、すなわち第１ゲート絶縁膜６Ａ上の部分と、ドレインＮ+拡散層５との離隔距離であるドレインオフセット長ＤＬ２を小さくすることなく、ＯＮ抵抗を低下させることができる。したがって、ドレインオフセット長ＤＬ２を前提技術の半導体装置１００Ａにおけるドレインオフセット長ＤＬ１と同程度に維持することができるので、ゲート電極４Ａに電圧が印加されないＯＦＦ状態では、前提技術の半導体装置１００Ａとほぼ同じＯＦＦ耐圧を得ることができる。 The semiconductor device 110A of this embodiment, the gate electrode 4A drain side N - by providing to the diffusion layer 2b, the ON state where a voltage is applied to the gate electrode 4A, the drain-side N - carrier diffusion layer 2b Since it can be induced, the ON resistance can be reduced as compared with the semiconductor device 100A of the above-mentioned base technology. This is the separation distance between the drain N + diffusion layer 5 and the remaining portion of the gate electrode 4A excluding the portion extending from the gate electrode 4 in the base technology, that is, the portion on the first gate insulating film 6A. The ON resistance can be reduced without reducing the drain offset length DL2. Therefore, since the drain offset length DL2 can be maintained at the same level as the drain offset length DL1 in the semiconductor device 100A of the base technology, in the OFF state where no voltage is applied to the gate electrode 4A, it is almost the same as the semiconductor device 100A of the base technology. An OFF breakdown voltage can be obtained.

また本実施の形態では、ゲート電極４Ａとドレイン側Ｎ-拡散層２ｂとの間に設けられる第２ゲート絶縁膜７は、その厚み寸法ｔ２が、ゲート電極４Ａとチャネル領域１０との間に設けられる第１ゲート絶縁膜６Ａの厚み寸法ｔ１よりも大きく形成される。ゲート電極４Ａとドレイン側Ｎ-拡散層２ｂとの間には、ＯＦＦ状態において、ゲート電極４Ａとチャネル領域１０との間よりも高い電圧が印加されるが、前述のように第２ゲート絶縁膜７を第１ゲート絶縁膜６Ａよりも厚く形成することによって、第２ゲート絶縁膜７の絶縁破壊を抑制することができる。 Further, in this embodiment, the gate electrode 4A and the drain-side N - second gate insulating film 7 is provided between the diffusion layer 2b, the thickness t2 is provided between the gate electrode 4A and the channel region 10 The first gate insulating film 6A is formed to be larger than the thickness dimension t1. In the OFF state, a higher voltage is applied between the gate electrode 4A and the drain side N − diffusion layer 2b than between the gate electrode 4A and the channel region 10, but as described above, the second gate insulating film By forming 7 thicker than the first gate insulating film 6A, the dielectric breakdown of the second gate insulating film 7 can be suppressed.

また本実施の形態では、ドレイン側Ｎ-拡散層２ｂは、Ｐ型Ｓｉ基板１の厚み方向に垂直な方向に並んで設けられる複数の層、具体的には第１Ｎ-拡散層１２および第２Ｎ-拡散層１３を含む。つまり、ドレイン側Ｎ-拡散層２ｂは、第１Ｎ-拡散層１２および第２Ｎ-拡散層１３の二重構造になっており、本実施の形態では、チャネル領域１０とドレインＮ+拡散層５との間に、低濃度の第１Ｎ-拡散層１２が設けられるだけでなく、この第１Ｎ-拡散層１２とドレインＮ+拡散層５との間にも、低濃度の第２Ｎ-拡散層１３が設けられている。 In the present embodiment, the drain-side N − diffusion layer 2b is a plurality of layers arranged in a direction perpendicular to the thickness direction of the P-type Si substrate 1, specifically, the first N − diffusion layer 12 and the second N 2 - including the diffusion layer 13. That is, the drain-side N − diffusion layer 2b has a double structure of the first N − diffusion layer 12 and the second N − diffusion layer 13, and in this embodiment, the channel region 10 and the drain N + diffusion layer 5 In addition to the low-concentration first N − diffusion layer 12, a low-concentration second N − diffusion layer 13 is interposed between the first N − diffusion layer 12 and the drain N + diffusion layer 5. Is provided.

換言すると、ドレイン領域の不純物拡散層は、ゲート電極４Ａの下の第１Ｎ-拡散層１２、サイドウォール１１の下の第２Ｎ-拡散層１３、およびドレイン電極として機能するドレインＮ+拡散層５の三重構造になっている。このようにドレイン領域の不純物拡散層を三重構造にすることによって、Ｐ型Ｓｉ基板１の厚み方向に垂直な方向における不純物濃度プロファイルをグラジュアル、すなわち緩やかにし、チャネル領域１０からドレインＮ+拡散層５に向かって段階的に不純物濃度が増加するようにすることが可能になる。 In other words, the impurity diffusion layer in the drain region includes the first N − diffusion layer 12 under the gate electrode 4A, the second N − diffusion layer 13 under the sidewall 11, and the drain N + diffusion layer 5 functioning as the drain electrode. It has a triple structure. Thus, by forming the impurity diffusion layer in the drain region in a triple structure, the impurity concentration profile in the direction perpendicular to the thickness direction of the P-type Si substrate 1 is made to be gradual, that is, moderate, and the channel region 10 to the drain N + diffusion layer 5 As a result, the impurity concentration can be increased step by step.

これによって、ＯＮ状態にしたときのドレイン領域のインパクト化率を低減することができるので、ドレイン側Ｎ-拡散層２ｂを二重構造にしない場合、すなわちドレイン領域の不純物拡散層を三重構造にしない場合に比べて、ＯＮ耐圧を高圧化することができる。またゲート電極４Ａの下の第１Ｎ-拡散層１２の不純物濃度と、サイドウォール１１の下の第２Ｎ-拡散層１３の不純物濃度とを独立に設定することができるので、半導体装置１１０Ａの設計の自由度を向上させることができる。 As a result, the impact rate of the drain region when turned on can be reduced. Therefore, when the drain-side N − diffusion layer 2b is not formed in a double structure, that is, the impurity diffusion layer in the drain region is not formed in a triple structure. Compared to the case, the ON breakdown voltage can be increased. Further, since the impurity concentration of the first N − diffusion layer 12 under the gate electrode 4A and the impurity concentration of the second N − diffusion layer 13 under the side wall 11 can be set independently, the design of the semiconductor device 110A is possible. The degree of freedom can be improved.

次に、本発明の第１の実施の形態の半導体装置１１０Ａの製造方法について説明する。図３〜図９は、本発明の第１の実施の形態である半導体装置１１０Ａの製造方法における各製造工程の状態を示す断面図である。   Next, a method for manufacturing the semiconductor device 110A according to the first embodiment of the present invention will be described. 3 to 9 are cross-sectional views showing the states of the respective manufacturing steps in the method for manufacturing the semiconductor device 110A according to the first embodiment of the present invention.

図３は、Ｎ-拡散層１２Ａおよびゲート絶縁膜７Ａの形成が終了した段階の状態を示す断面図である。まず、Ｐ型Ｓｉ基板１にＮ型不純物を、たとえばイオン注入によって拡散させることによって、Ｐ型Ｓｉ基板１の表面側の領域の全面に、第１Ｎ-拡散層１２となるＮ-拡散層１２Ａを形成する。Ｎ-拡散層１２Ａは、不純物拡散層に相当する。Ｎ型不純物としては、たとえばリン（Ｐ）およびヒ素（Ａｓ）が挙げられる。Ｎ-拡散層１２Ａは、第１Ｎ-拡散層１２と同じ深さｄ１で形成される。 FIG. 3 is a cross-sectional view showing a state at the stage where the formation of the N − diffusion layer 12A and the gate insulating film 7A is completed. First, the N-type impurity in the P-type Si substrate 1, for example, by diffusing the ion implantation, the entire surface side of the region of the P-type Si substrate 1, a 1N - diffusion layers 12A - the diffusion layers 12 N Form. N - diffusion layer 12A corresponds to an impurity diffusion layer. Examples of the N-type impurity include phosphorus (P) and arsenic (As). The N − diffusion layer 12A is formed with the same depth d1 as that of the first N − diffusion layer 12.

Ｎ-拡散層１２Ａの深さｄ１は、Ｎ型不純物をイオン注入するときのイオン注入エネルギーによって調整される。目的とする深さｄ１までＮ型不純物を注入するためのイオン注入エネルギーは、Ｎ型不純物の種類によって異なる。たとえば、Ｎ型不純物としてリン（Ｐ）を用いた場合のイオン注入エネルギーは、１０ｋｅＶ以上２０ｋｅＶ以下であり、ヒ素（Ａｓ）を用いた場合のイオン注入エネルギーは、１０ｋｅＶ以上４０ｋｅＶ以下である。またＮ-拡散層１２Ａの不純物濃度は、Ｎ型不純物をイオン注入するときのイオン注入量によって調整される。本実施の形態では、イオン注入量は、１×１０12ａｔｏｍｓ／ｃｍ2以上１×１０13ａｔｏｍｓ／ｃｍ2以下である。 The depth d1 of the N − diffusion layer 12A is adjusted by the ion implantation energy when the N-type impurity is ion-implanted. The ion implantation energy for implanting N-type impurities to the target depth d1 varies depending on the type of N-type impurities. For example, the ion implantation energy when phosphorus (P) is used as the N-type impurity is 10 keV or more and 20 keV or less, and the ion implantation energy when arsenic (As) is used is 10 keV or more and 40 keV or less. Further, the impurity concentration of the N − diffusion layer 12A is adjusted by the ion implantation amount when the N-type impurity is ion-implanted. In this embodiment, the ion implantation amount is 1 × 10 12 atoms / cm 2 or more and 1 × 10 13 atoms / cm 2 or less.

Ｎ-拡散層１２Ａの形成後は、Ｎ-拡散層１２Ａ上の全面に、第２ゲート絶縁膜７となるゲート絶縁膜７Ａを形成する。具体的には、Ｎ-拡散層１２Ａが形成されたＰ型Ｓｉ基板１の表面を全体にわたって酸化して、ゲート絶縁膜７Ａとして、二酸化ケイ素（ＳｉＯ2）膜を形成する。この酸化工程を、以下では第１の酸化工程という。この段階で形成されたゲート絶縁膜７Ａに絶縁膜を積み増すことによって、具体的には、第１の酸化工程でゲート絶縁膜７Ａが形成されたＰ型Ｓｉ基板１を、後述する第２の酸化工程でさらに酸化することによって、第２ゲート絶縁膜７が形成される。 N - after the formation of the diffusion layers 12A, N - on the entire surface of the diffusion layer 12A, a gate insulating film 7A made of the second gate insulating film 7. Specifically, the entire surface of the P-type Si substrate 1 on which the N − diffusion layer 12A is formed is oxidized to form a silicon dioxide (SiO 2 ) film as the gate insulating film 7A. Hereinafter, this oxidation step is referred to as a first oxidation step. More specifically, by stacking an insulating film on the gate insulating film 7A formed at this stage, specifically, a P-type Si substrate 1 on which the gate insulating film 7A is formed in the first oxidation step is formed in a second type described later. By further oxidizing in the oxidation step, the second gate insulating film 7 is formed.

先に形成されるゲート絶縁膜７Ａの厚み寸法ｔ３は、第２ゲート絶縁膜７の厚み寸法ｔ２よりも小さく、絶縁膜の積み増しが終了した段階、すなわち第２の酸化工程が終了した段階で、目的とする厚み寸法ｔ２の第２ゲート絶縁膜７が形成されるように選ばれる。   The thickness dimension t3 of the gate insulating film 7A formed earlier is smaller than the thickness dimension t2 of the second gate insulating film 7, and at the stage where the accumulation of the insulating films is completed, that is, at the stage where the second oxidation process is completed. The second gate insulating film 7 having a target thickness dimension t2 is selected.

図４は、ゲート絶縁膜７Ａの一部を除去した段階の状態を示す断面図である。第２ゲート絶縁膜７となるゲート絶縁膜７Ａの形成後は、形成したゲート絶縁膜７Ａの一部を除去する。より詳細には、ゲート絶縁膜７Ａ上にホトレジストを堆積した後、ホトレジストを写真製版でパターニングし、残存するホトレジストをマスクとして、ドライエッチングまたはウェットエッチングによって、ゲート絶縁膜７Ａの一部を除去する。具体的には、ゲート絶縁膜７Ａのうち、Ｐ型Ｓｉ基板１のチャネル領域１０、ソース側Ｎ-拡散層２ａおよびソースＮ+拡散層３を形成する領域Ｓ１上に形成されたゲート絶縁膜７Ａを除去する。 FIG. 4 is a cross-sectional view showing a state in which a part of the gate insulating film 7A has been removed. After the formation of the gate insulating film 7A to be the second gate insulating film 7, a part of the formed gate insulating film 7A is removed. More specifically, after a photoresist is deposited on the gate insulating film 7A, the photoresist is patterned by photolithography, and a part of the gate insulating film 7A is removed by dry etching or wet etching using the remaining photoresist as a mask. Specifically, among the gate insulating film 7A, the gate insulating film 7A formed on the region S1 in which the channel region 10, the source side N − diffusion layer 2a and the source N + diffusion layer 3 of the P-type Si substrate 1 are formed. Remove.

図５は、カウンターイオン注入を終了した段階の状態を示す断面図である。第１ゲート絶縁膜６を形成する領域、すなわちチャネル領域１０のＮ-拡散層１２Ａを補償するために、Ｐ型Ｓｉ基板１のチャネル領域１０に対して、たとえばカウンターイオン注入を行って、カウンター不純物、すなわちＰ型不純物を拡散させる。本実施の形態では、前述のゲート絶縁膜７Ａが除去されたＰ型Ｓｉ基板１のチャネル領域１０、ソース側Ｎ-拡散層２ａおよびソースＮ+拡散層３を形成する領域Ｓ１に対して、カウンターイオン注入を行って、Ｐ型不純物を拡散させる。具体的には、これらの領域Ｓ１のＮ-拡散層１２ＡにＰ型不純物をイオン注入することによって、これらの領域のＮ-拡散層１２にＰ-拡散層８を形成する。Ｐ-拡散層８のドーパント、すなわちＰ型不純物としては、ボロン、インジウムなどが挙げられる。 FIG. 5 is a cross-sectional view showing a state in which the counter ion implantation is completed. For example, counter ion implantation is performed on the channel region 10 of the P-type Si substrate 1 to compensate for the region where the first gate insulating film 6 is formed, that is, the N − diffusion layer 12A of the channel region 10 to counter impurities. That is, P-type impurities are diffused. In the present embodiment, the counter for the region S1 in which the channel region 10, the source side N − diffusion layer 2a and the source N + diffusion layer 3 of the P-type Si substrate 1 from which the gate insulating film 7A is removed is formed. Ion implantation is performed to diffuse P-type impurities. Specifically, a P − diffusion layer 8 is formed in the N − diffusion layer 12 in these regions by ion-implanting P-type impurities into the N − diffusion layer 12A in these regions S1. Examples of the dopant of the P − diffusion layer 8, that is, a P-type impurity include boron and indium.

Ｐ型不純物のイオン注入は、ホトリソグラフィ工程を経ず、レジストマスクを用いないセルフアライン、すなわち自己整合で行われ、具体的には、残存するゲート絶縁膜７Ａの下方のＮ-拡散層１２ＡにはＰ型不純物が注入されないように、イオン注入エネルギーを選んで行われる。イオン注入エネルギーは、ドーパントによって異なり、ドーパントがボロンの場合のイオン注入エネルギーは、たとえば１０ｋｅＶである。またＰ-拡散層８を形成するときのイオン注入量は、Ｐ-拡散層８の不純物濃度が、Ｎ-拡散層１２Ａの不純物濃度と同程度になるように選ばれ、本実施の形態では、１×１０12ａｔｏｍｓ／ｃｍ2以上１×１０13ａｔｏｍｓ／ｃｍ2以下である。 The ion implantation of the P-type impurity is performed by self-alignment, that is, self-alignment without using a resist mask without passing through a photolithography process. Specifically, in the N − diffusion layer 12A below the remaining gate insulating film 7A. Is performed by selecting ion implantation energy so that P-type impurities are not implanted. The ion implantation energy differs depending on the dopant, and the ion implantation energy when the dopant is boron is, for example, 10 keV. The P - ion implantation amount when forming the diffusion layer 8, P - impurity concentration of the diffusion layer 8, N - chosen to be on the impurity concentration and the same degree of diffusion layer 12A, in this embodiment, It is 1 × 10 12 atoms / cm 2 or more and 1 × 10 13 atoms / cm 2 or less.

このようにしてＮ-拡散層１２ＡにＰ型不純物を拡散させてＰ-拡散層８を形成することによって、Ｐ-拡散層８が形成された領域のＮ-拡散層１２Ａに余剰の正孔が発生する。Ｎ-拡散層１２ＡにはＮ型不純物の拡散で余剰の電子が発生しているが、前述のようにＰ-拡散層８を形成することによって余剰正孔が発生するので、余剰電子と余剰正孔とが対消滅して相殺され、Ｐ-拡散層８が形成された領域のＮ-拡散層１２Ａが消滅する。つまり、ゲート絶縁膜７Ａが除去されたＰ型Ｓｉ基板１のチャネル領域１０、ソース側Ｎ-拡散層２ａおよびソースＮ+拡散層３を形成する領域Ｓ１のＮ-拡散層１２Ａが消滅する。 By diffusing P-type impurity P diffusion layer 12A - - by forming a diffusion layer 8, P - In this way N N region where the diffusion layer 8 is formed - holes surplus diffusion layer 12A is appear. In the N − diffusion layer 12A, surplus electrons are generated due to the diffusion of the N-type impurities. However, as the P − diffusion layer 8 is formed as described above, surplus holes are generated. The pair disappears and cancels, and the N − diffusion layer 12A in the region where the P − diffusion layer 8 is formed disappears. That is, the channel region 10 of the P-type Si substrate 1 from which the gate insulating film 7A has been removed, the source side N − diffusion layer 2a, and the N − diffusion layer 12A in the region S1 forming the source N + diffusion layer 3 disappear.

図６は、第１および第２ゲート絶縁膜６Ａ，７の形成が終了した段階の状態を示す断面図である。前述のようにＰ-拡散層８を形成して、Ｐ型Ｓｉ基板１のチャネル領域１０、ソース側Ｎ-拡散層２ａおよびソースＮ+拡散層３を形成する領域Ｓ１のＮ-拡散層１２Ａを消滅させた後、残存するゲート絶縁膜７ＡおよびＰ型Ｓｉ基板１上の全面に絶縁膜を形成する。これによって、ゲート絶縁膜７Ａに絶縁膜が積み増されて、第２ゲート絶縁膜７が形成されるとともに、Ｐ型Ｓｉ基板１のチャネル領域１０、ソース側Ｎ-拡散層２ａおよびソースＮ+拡散層３を形成する領域Ｓ１上に、厚み寸法ｔ１が第２ゲート絶縁膜７の厚み寸法ｔ２よりも小さい第１ゲート絶縁膜６Ａが形成される。 FIG. 6 is a cross-sectional view showing a state in which the formation of the first and second gate insulating films 6A and 7 has been completed. The P − diffusion layer 8 is formed as described above, and the N − diffusion layer 12A in the region S1 in which the channel region 10, the source side N − diffusion layer 2a and the source N + diffusion layer 3 are formed. After extinguishing, an insulating film is formed on the entire surface of the remaining gate insulating film 7A and the P-type Si substrate 1. As a result, an insulating film is stacked on the gate insulating film 7A to form the second gate insulating film 7, and the channel region 10, source side N − diffusion layer 2a and source N + diffusion of the P-type Si substrate 1 are formed. A first gate insulating film 6A having a thickness dimension t1 smaller than a thickness dimension t2 of the second gate insulating film 7 is formed on the region S1 where the layer 3 is to be formed.

本実施の形態では、残存するゲート絶縁膜７ＡおよびＰ型Ｓｉ基板１を全面にわたって酸化することによって、第１および第２ゲート絶縁膜６Ａ，７を形成する。この酸化工程が、前述の第２の酸化工程である。第１および第２の酸化工程における酸化条件を調整することによって、第１および第２ゲート絶縁膜６Ａ，７の厚み寸法ｔ１，ｔ２を調整することができる。たとえば、第１の酸化工程で、厚み寸法ｔ３が１０ｎｍのゲート絶縁膜７Ａが形成され、第２の酸化工程で、厚み寸法ｔ１が５ｎｍの第１ゲート絶縁膜６Ａが形成される酸化条件で酸化を行えば、厚み寸法ｔ２が１１ｎｍ〜１２ｎｍ程度の第２ゲート絶縁膜７を形成することができる。   In the present embodiment, the first and second gate insulating films 6A and 7 are formed by oxidizing the remaining gate insulating film 7A and the P-type Si substrate 1 over the entire surface. This oxidation step is the second oxidation step described above. By adjusting the oxidation conditions in the first and second oxidation steps, the thickness dimensions t1 and t2 of the first and second gate insulating films 6A and 7 can be adjusted. For example, in the first oxidation process, the gate insulating film 7A having a thickness dimension t3 of 10 nm is formed, and in the second oxidation process, the first gate insulating film 6A having a thickness dimension t1 of 5 nm is formed under oxidation conditions. As a result, the second gate insulating film 7 having a thickness dimension t2 of about 11 nm to 12 nm can be formed.

図７は、ゲート電極４の形成が終了した段階の状態を示す断面図である。第１および第２ゲート絶縁膜６Ａ，７の形成後は、第１および第２ゲート絶縁膜６Ａ，７上の全面に、ゲート電極４Ａを形成するための導電材料、たとえばポリシリコンを堆積させて、導電材料から成る導電膜を形成する。その後、形成した導電膜を写真製版およびドライエッチングによってパターニングして、ゲート電極４Ａを形成する。具体的には、Ｐ型Ｓｉ基板１のソース側Ｎ-拡散層２ａ、ソースＮ+拡散層３、第２Ｎ-拡散層１３およびドレインＮ+拡散層５を形成する領域上に形成された導電膜を除去して、ゲート電極４Ａを形成する。このとき、第１および第２ゲート絶縁膜６Ａ，７も導電膜と同様にパターニングされ、Ｐ型Ｓｉ基板１のソース側Ｎ-拡散層２ａ、ソースＮ+拡散層３、第２Ｎ-拡散層１３およびドレインＮ+拡散層５を形成する領域上に形成された第１および第２ゲート絶縁膜６Ａ，７が除去される。このＰ型Ｓｉ基板１のソース側Ｎ-拡散層２ａ、ソースＮ+拡散層３、第２Ｎ-拡散層１３およびドレインＮ+拡散層５を形成する領域が、拡散層形成領域に相当する。ゲート電極４Ａの厚み寸法は、厚い方の厚み寸法、すなわち第１ゲート電極６Ａ上における厚み寸法ｔｇ１が、たとえば１００ｎｍ以上３００ｎｍ以下に選ばれる。 FIG. 7 is a cross-sectional view showing a state in which the formation of the gate electrode 4 has been completed. After the formation of the first and second gate insulating films 6A and 7, a conductive material for forming the gate electrode 4A, for example, polysilicon is deposited on the entire surface of the first and second gate insulating films 6A and 7. Then, a conductive film made of a conductive material is formed. Thereafter, the formed conductive film is patterned by photolithography and dry etching to form the gate electrode 4A. Specifically, the conductive film formed on the region where the source-side N − diffusion layer 2 a, source N + diffusion layer 3, second N − diffusion layer 13 and drain N + diffusion layer 5 are to be formed on the P-type Si substrate 1. Then, the gate electrode 4A is formed. At this time, the first and second gate insulating films 6A and 7 are also patterned in the same manner as the conductive film, and the source side N − diffusion layer 2a, the source N + diffusion layer 3 and the second N − diffusion layer 13 of the P-type Si substrate 1 are patterned. Then, the first and second gate insulating films 6A and 7 formed on the region where the drain N + diffusion layer 5 is to be formed are removed. A region where the source side N − diffusion layer 2a, source N + diffusion layer 3, second N − diffusion layer 13 and drain N + diffusion layer 5 of the P-type Si substrate 1 are formed corresponds to a diffusion layer formation region. As the thickness dimension of the gate electrode 4A, the thicker dimension, that is, the thickness dimension tg1 on the first gate electrode 6A is selected to be, for example, not less than 100 nm and not more than 300 nm.

図８は、もう１つのＮ-拡散層９の形成が終了した段階の状態を示す断面図である。ゲート電極４Ａの形成後は、ゲート電極４Ａをマスクとして、Ｐ型Ｓｉ基板１にＮ型不純物をイオン注入などによって拡散させることによって、ゲート電極４Ａで覆われていない部分のＰ型Ｓｉ基板１の表面側の領域に、ソース側Ｎ-拡散層２ａおよび、ドレイン側Ｎ-拡散層２ｂの第２Ｎ-拡散層１３となる、もう１つのＮ-拡散層９を形成する。これによって、Ｎ-拡散層１２Ａのうち、第２Ｎ-拡散層１３が形成される領域に形成された部分は、もう１つのＮ-拡散層９と一体となり、もう１つのＮ-拡散層９と一体となった部分を除く残余のＮ-拡散層１２Ａで第１Ｎ-拡散層１２が構成される。 FIG. 8 is a cross-sectional view showing a state where the formation of another N − diffusion layer 9 has been completed. After the formation of the gate electrode 4A, by using the gate electrode 4A as a mask, N-type impurities are diffused into the P-type Si substrate 1 by ion implantation or the like, so that the portion of the P-type Si substrate 1 that is not covered with the gate electrode 4A is formed. Another N − diffusion layer 9 that forms the second N − diffusion layer 13 of the source side N − diffusion layer 2a and the drain side N − diffusion layer 2b is formed in the surface side region. Thereby, N - among the diffusion layer 12A, the 2N - portion formed in a region where the diffusion layer 13 is formed, the other one N - come together and the diffusion layer 9, another N - diffusion layer 9 The first N − diffusion layer 12 is constituted by the remaining N − diffusion layer 12A excluding the integrated portion.

Ｎ型不純物としては、たとえばリン（Ｐ）およびヒ素（Ａｓ）が挙げられ、本実施の形態ではリン（Ｐ）が用いられる。もう１つのＮ-拡散層９は、Ｎ-拡散層１２Ａで構成される第１Ｎ-拡散層１２の深さｄ１よりも深い位置まで形成される。Ｎ型不純物をイオン注入するときの条件は、たとえばＮ型不純物としてリン（Ｐ）が用いられる場合、イオン注入エネルギーが３０ｋｅＶ以上１００ｋｅＶ以下であり、イオン注入量が１×１０12ａｔｏｍｓ／ｃｍ2以上１×１０14ａｔｏｍｓ／ｃｍ2以下である。 Examples of the N-type impurity include phosphorus (P) and arsenic (As). In this embodiment, phosphorus (P) is used. Another N − diffusion layer 9 is formed to a position deeper than the depth d1 of the first N − diffusion layer 12 constituted by the N − diffusion layer 12A. The conditions for ion implantation of N-type impurities are, for example, when phosphorus (P) is used as the N-type impurity, the ion implantation energy is 30 keV or more and 100 keV or less, and the ion implantation amount is 1 × 10 12 atoms / cm 2 or more 1 × 10 14 atoms / cm 2 or less.

図９は、Ｎチャネル型ＭＯＳＦＥＴ１１０の形成が終了した段階の状態を示す断面図である。もう１つのＮ-拡散層９を形成した後は、第１および第２ゲート絶縁膜６Ａ，７、ならびにゲート電極４Ａの側面部にサイドウォール１１を形成する。サイドウォール１１は、たとえば第１および第２ゲート絶縁膜６Ａ，７、ならびにゲート電極４Ａが形成されたＰ型Ｓｉ基板１の表面に全面にわたって、サイドウォール１１となる絶縁材料を堆積させて、絶縁膜を形成した後、全面をドライエッチングして、エッチバックすることによって形成される。 FIG. 9 is a cross-sectional view showing a state where the formation of the N-channel MOSFET 110 is completed. After forming another N - diffusion layer 9, sidewalls 11 are formed on side surfaces of the first and second gate insulating films 6A and 7 and the gate electrode 4A. For example, the sidewall 11 is formed by depositing an insulating material to be the sidewall 11 over the entire surface of the P-type Si substrate 1 on which the first and second gate insulating films 6A and 7 and the gate electrode 4A are formed. After the film is formed, the entire surface is dry etched and etched back.

サイドウォール１１の形成後は、ゲート電極４Ａおよびサイドウォール１１をマスクとして、Ｐ型Ｓｉ基板１にＮ型不純物をイオン注入などによって拡散させることによって、ゲート電極４Ａおよびサイドウォール１１で覆われていない部分のＰ型Ｓｉ基板１の表面側の領域に、ソース拡散層に相当するソースＮ+拡散層３およびドレイン拡散層に相当するドレインＮ+拡散層５を形成する。このソースＮ+拡散層３およびドレインＮ+拡散層５の形成に伴って、前述の工程で形成された、もう１つのＮ-拡散層９の不純物が深さ方向、すなわちＰ型Ｓｉ基板１の厚み方向に拡散され、ソース側Ｎ-拡散層２ａおよび、ドレイン側Ｎ-拡散層２ｂの第２Ｎ-拡散層１３が形成される。 After the sidewall 11 is formed, the gate electrode 4A and the sidewall 11 are not covered with the gate electrode 4A and the sidewall 11 by diffusing N-type impurities into the P-type Si substrate 1 by ion implantation or the like. A source N + diffusion layer 3 corresponding to the source diffusion layer and a drain N + diffusion layer 5 corresponding to the drain diffusion layer are formed in a region on the surface side of the partial P-type Si substrate 1. Along with the formation of the source N + diffusion layer 3 and the drain N + diffusion layer 5, the impurities in the other N − diffusion layer 9 formed in the above-described process are formed in the depth direction, that is, in the P-type Si substrate 1. Diffusion is performed in the thickness direction, and the second N − diffusion layer 13 of the source side N − diffusion layer 2a and the drain side N − diffusion layer 2b is formed.

Ｎ型不純物としては、たとえばリン（Ｐ）およびヒ素（Ａｓ）が挙げられ、本実施の形態ではヒ素（Ａｓ）が用いられる。ソースＮ+拡散層３およびドレインＮ+拡散層５は、その深さｄ４，ｄ５が、第１Ｎ-拡散層１２の深さｄ１よりも深く、かつドレイン側Ｎ-拡散層２ｂの第２Ｎ-拡散層１３およびソース側Ｎ-拡散層２ａの深さｄ２，ｄ３よりも浅く形成される。Ｎ型不純物をイオン注入するときの条件は、たとえばＮ型不純物としてヒ素（Ａｓ）が用いられる場合、イオン注入エネルギーが３０ｋｅＶ以上１００ｋｅＶ以下であり、イオン注入量が１×１０14ａｔｏｍｓ／ｃｍ2以上１×１０16ａｔｏｍｓ／ｃｍ2以下である。 Examples of the N-type impurity include phosphorus (P) and arsenic (As), and arsenic (As) is used in this embodiment. The source N + diffusion layer 3 and the drain N + diffusion layer 5 have depths d4 and d5 deeper than the depth d1 of the first N − diffusion layer 12 and the second N − diffusion of the drain side N − diffusion layer 2b. It is formed shallower than the depths d2 and d3 of the layer 13 and the source side N - diffusion layer 2a. For example, when arsenic (As) is used as the N-type impurity, the ion implantation energy is 30 keV or more and 100 keV or less, and the ion implantation amount is 1 × 10 14 atoms / cm 2 or more. 1 × 10 16 atoms / cm 2 or less.

このようにしてソースＮ+拡散層３およびドレインＮ+拡散層５を形成することによって、Ｎチャネル型ＭＯＳＦＥＴ１１０が形成される。図示しないＰチャネル型ＭＯＳＦＥＴは、Ｎチャネル型ＭＯＳＦＥＴ１１０とともに形成される。 By forming the source N + diffusion layer 3 and the drain N + diffusion layer 5 in this way, an N-channel MOSFET 110 is formed. A P-channel MOSFET (not shown) is formed together with the N-channel MOSFET 110.

以降は通常のＣＭＯＳ形成プロセスを順次行い、ＣＭＯＳ装置である半導体装置１１０Ａを製造する。具体的には、図示しないが、Ｎチャネル型ＭＯＳＦＥＴ１１０およびＰチャネル型ＭＯＳＦＥＴを含む全体を覆うように層間絶縁膜を形成した後、層間絶縁膜にコンタクトホールを開口する。コンタクトホールは、ソースＮ+拡散層３、ドレインＮ+拡散層５、ゲート電極４ＡおよびＰ型Ｓｉ基板１にそれぞれ達する貫通孔として形成される。形成されたコンタクトホールの内部に導電材料、たとえば金属を埋め込んで、プラグ、たとえばメタルプラグを形成する。メタルプラグを構成する金属としては、たとえばタングステンが用いられる。形成されたメタルプラグに電気的に接続されるように配線、たとえば金属配線を形成する。金属配線としては、たとえばアルミニウム配線が用いられる。 Thereafter, a normal CMOS formation process is sequentially performed to manufacture a semiconductor device 110A which is a CMOS device. Specifically, although not shown, an interlayer insulating film is formed so as to cover the whole including the N-channel MOSFET 110 and the P-channel MOSFET, and then a contact hole is opened in the interlayer insulating film. The contact holes are formed as through holes reaching the source N + diffusion layer 3, the drain N + diffusion layer 5, the gate electrode 4A, and the P-type Si substrate 1, respectively. A conductive material, for example, metal is embedded in the formed contact hole to form a plug, for example, a metal plug. For example, tungsten is used as the metal constituting the metal plug. A wiring such as a metal wiring is formed so as to be electrically connected to the formed metal plug. For example, aluminum wiring is used as the metal wiring.

以上の層間絶縁膜の形成、コンタクトホールの開口、プラグの形成および配線の形成という一連の工程を複数回繰り返して、たとえば２階層〜３階層の配線を形成した後、全体をパッシベーション膜と呼ばれる絶縁膜で覆う。次いで、パッシベーション膜を開口して、配線に連なる部分を露出させ、配線をワイヤーボンディングして、半導体装置１１０Ａを得る。   A series of steps of forming the interlayer insulating film, opening the contact hole, forming the plug, and forming the wiring are repeated a plurality of times to form, for example, two to three layers of wiring, and the whole is called a passivation film. Cover with membrane. Next, the passivation film is opened to expose a portion connected to the wiring, and the wiring is wire-bonded to obtain the semiconductor device 110A.

以上のようにして半導体装置１１０Ａを製造することによって、図２に示す構造を有する本実施の形態の半導体装置１１０Ａを得ることができる。このとき、ゲート絶縁膜６Ａ，７の厚み寸法ｔ１，ｔ２が変わる境界部分、すなわち第１ゲート絶縁膜６Ａと第２ゲート絶縁膜７との境界部分と、Ｐ型Ｓｉ基板１のチャネル領域１０と第１Ｎ-拡散層１２との境界部分との位置合わせは、レジストマスクなどのマスクを使用せずに、セルフアラインによって行われる。具体的には、第１Ｎ-拡散層１２となるＮ-拡散層１２Ａ上に、第２ゲート絶縁膜７となるゲート絶縁膜７Ａを形成した後、このゲート絶縁膜７Ａ上およびチャネル領域１０上に絶縁膜を形成することによって行われる。したがって、マスクを使用する場合に比べて、マスクを重ね合わせるときの重ね合わせばらつきが無い分だけ、位置合わせの精度が高いので、その分、寸法の縮小化が可能であり、半導体装置１１０Ａの小形化を実現可能である。 By manufacturing the semiconductor device 110A as described above, the semiconductor device 110A of the present embodiment having the structure shown in FIG. 2 can be obtained. At this time, the boundary portion where the thickness dimensions t1 and t2 of the gate insulating films 6A and 7 change, that is, the boundary portion between the first gate insulating film 6A and the second gate insulating film 7, the channel region 10 of the P-type Si substrate 1 and The alignment with the boundary portion with the first N − diffusion layer 12 is performed by self-alignment without using a mask such as a resist mask. More specifically, the 1N - the diffusion layers 12 N - diffusion layer 12A, after forming a gate insulating film 7A made of the second gate insulating film 7, on the gate insulating film 7A and on the channel region 10 This is done by forming an insulating film. Therefore, compared with the case where a mask is used, since the alignment accuracy is high by the amount that there is no overlay variation when the mask is overlapped, the size can be reduced accordingly, and the small size of the semiconductor device 110A can be reduced. Can be realized.

＜第２の実施の形態＞
図１０は、本発明の第２の実施の形態である半導体装置１２０Ａを示す断面図である。図１０に示す半導体装置１２０Ａの構成は、前述の図２に示す第１の実施の形態の半導体装置１１０Ａの構成と類似しているので、異なる部分についてのみ説明し、対応する部分には同一の参照符を付して共通する説明を省略する。半導体装置１２０Ａも、前述の図２に示す半導体装置１１０Ａと同様に、Ｎチャネル型半導体素子、具体的にはＮチャネル型ＭＯＳＦＥＴ１２０を備える。本実施の形態においても、半導体装置１２０Ａは、ＣＭＯＳ装置であり、図示しないＰチャネル型半導体素子、具体的にはＰチャネル型ＭＯＳＦＥＴをさらに備える。 <Second Embodiment>
FIG. 10 is a sectional view showing a semiconductor device 120A according to the second embodiment of the present invention. Since the configuration of the semiconductor device 120A shown in FIG. 10 is similar to the configuration of the semiconductor device 110A of the first embodiment shown in FIG. 2, only different parts will be described, and the corresponding parts are the same. A common description is omitted with reference numerals. Similarly to the semiconductor device 110A shown in FIG. 2 described above, the semiconductor device 120A also includes an N-channel semiconductor element, specifically, an N-channel MOSFET 120. Also in the present embodiment, the semiconductor device 120A is a CMOS device, and further includes a P-channel semiconductor element (not shown), specifically, a P-channel MOSFET.

本実施の形態では、チャネル領域１０の他側方に設けられるドレイン側Ｎ-拡散層２ｃは、チャネル領域１０の他側方で、かつ第２ゲート絶縁膜７の下方および第２ゲート絶縁膜７の側面部に形成されるサイドウォール１１の下方に、第１導電型の半導体基板であるＰ型Ｓｉ基板１の表面から内部にわたって形成される。ドレイン側Ｎ-拡散層２ｃは、ドレイン側低濃度拡散層に相当する。ドレイン側Ｎ-拡散層２ｃは、その深さｄ１１が、ソース側Ｎ-拡散層２ａの深さｄ３と同程度に形成される。ドレイン側Ｎ-拡散層２ｃは、前述の第１の実施の形態のドレイン側Ｎ-拡散層２ｂと同程度の不純物濃度で形成される。 In the present embodiment, the drain side N − diffusion layer 2 c provided on the other side of the channel region 10 is on the other side of the channel region 10, below the second gate insulating film 7, and on the second gate insulating film 7. The P-type Si substrate 1 which is a first conductivity type semiconductor substrate is formed from the surface to the inside below the sidewall 11 formed on the side surface portion. The drain side N - diffusion layer 2c corresponds to a drain side low concentration diffusion layer. The drain side N − diffusion layer 2c is formed to have a depth d11 that is substantially the same as the depth d3 of the source side N − diffusion layer 2a. The drain side N - diffusion layer 2c is formed with the same impurity concentration as the drain side N - diffusion layer 2b of the first embodiment described above.

Ｐ型Ｓｉ基板１内の領域であって、ドレイン側Ｎ-拡散層２ｃのうちの浅い領域には、ドレイン側Ｎ-拡散層２ｃよりも不純物濃度が高いドレインＮ+拡散層５が形成される。ドレインＮ+拡散層５は、チャネル領域１０から離隔して設けられ、ドレインＮ+拡散層５とチャネル領域１０との間には、ドレイン側Ｎ-拡散層２ｃが介在する。ドレインＮ+拡散層５は、ドレイン拡散層に相当する。ドレインＮ+拡散層５は、その深さｄ５が、ドレイン側Ｎ-拡散層２ｃの深さｄ１１よりも浅く形成される。 A region of the P-type Si substrate 1, the drain-side the N - shallow areas ones of the diffusion layer 2c, the drain-side N - impurity concentration higher than the diffusion layer 2c drain N + diffusion layer 5 is formed . Drain N + diffusion layer 5 is provided separately from channel region 10, and drain side N − diffusion layer 2 c is interposed between drain N + diffusion layer 5 and channel region 10. The drain N + diffusion layer 5 corresponds to the drain diffusion layer. The drain N + diffusion layer 5 has a depth d5 shallower than the depth d11 of the drain side N − diffusion layer 2c.

以上のように本実施の形態では、ゲート電極４Ａの下方に設けられるドレイン側Ｎ-拡散層２ｃの深さｄ１１は、ソース側Ｎ-拡散層２ａの深さｄ３と同程度であり、前述の第１の実施の形態においてゲート電極４Ａの下方に設けられるドレイン側Ｎ-拡散層２ｂである第１Ｎ-拡散層１２の深さｄ１よりも大きい。つまり、本実施の形態では、ゲート電極４Ａの下方のドレイン側Ｎ-拡散層２ｃは、前述の第１の実施の形態におけるゲート電極４Ａの下方のドレイン側Ｎ-拡散層２ｂよりも厚く形成される。 As described above, in the present embodiment, the depth d11 of the drain side N − diffusion layer 2c provided below the gate electrode 4A is approximately the same as the depth d3 of the source side N − diffusion layer 2a. greater than the depth d1 of the diffusion layer 12 - second 1N is the diffusion layer 2b - drain side N provided under the gate electrode 4A in the first embodiment. That is, in this embodiment, the drain side N − diffusion layer 2c below the gate electrode 4A is formed thicker than the drain side N − diffusion layer 2b below the gate electrode 4A in the first embodiment. The

したがって、本実施の形態の半導体装置１２０Ａは、第１の実施の形態の半導体装置１１０Ａに比べて、ドレイン拡散層に相当するドレインＮ+拡散層５に印加される電界を緩和しやすいので、より高い耐圧を実現することができる。これによって半導体装置１２０Ａは、第１の実施の形態におけるドレインオフセット長ＤＬ２よりも短いドレインオフセット長ＤＬ３で、同程度のＯＦＦ耐圧を実現することが可能であるので、第１の実施の形態の半導体装置１１０Ａに比べて、寸法の縮小化が可能であり、小形化を実現可能である。 Therefore, the semiconductor device 120A of the present embodiment is easier to relax the electric field applied to the drain N + diffusion layer 5 corresponding to the drain diffusion layer than the semiconductor device 110A of the first embodiment. High breakdown voltage can be realized. As a result, the semiconductor device 120A can achieve the same level of OFF breakdown voltage with a drain offset length DL3 shorter than the drain offset length DL2 in the first embodiment, and thus the semiconductor device of the first embodiment. Compared with the apparatus 110A, the size can be reduced and the size can be reduced.

また本実施の形態においても、ドレイン側Ｎ-拡散層２ｃ上までゲート電極４Ａが設けられているので、ＯＮ抵抗を低下させることができる。また前述のように、耐圧を維持して、ドレインオフセット長ＤＬ３を短くすることが可能であるので、第１の実施の形態の半導体装置１１０Ａに比べて、ＯＮ抵抗をさらに低下させることが可能である。 Also in the present embodiment, since the gate electrode 4A is provided up to the drain side N - diffusion layer 2c, the ON resistance can be reduced. Further, as described above, the drain offset length DL3 can be shortened while maintaining the withstand voltage, so that the ON resistance can be further reduced as compared with the semiconductor device 110A of the first embodiment. is there.

本実施の形態の半導体装置１２０Ａを製造するときには、まずＰ型Ｓｉ基板１に、ドレイン側Ｎ-拡散層２ｃを形成する領域以外の領域を覆うレジストマスクを形成して、Ｎ型不純物をイオン注入などで拡散させることによって、ドレイン側Ｎ-拡散層２ｃを形成する。ドレイン側Ｎ-拡散層２ｃを形成するときのイオン注入条件は、前述の第１の実施の形態において第２Ｎ-拡散層１３を形成するときのイオン注入条件と同様に選ばれる。 When manufacturing the semiconductor device 120A of the present embodiment, first, a resist mask is formed on the P-type Si substrate 1 to cover a region other than the region where the drain-side N − diffusion layer 2c is formed, and N-type impurities are ion-implanted. The drain side N - diffusion layer 2c is formed by diffusing with the above. The ion implantation conditions for forming the drain side N − diffusion layer 2c are selected in the same manner as the ion implantation conditions for forming the second N − diffusion layer 13 in the first embodiment.

ドレイン側Ｎ-拡散層２ｃの形成後は、レジストマスクを除去して、酸化などによって第１ゲート絶縁膜７となるゲート絶縁膜７Ａを形成した後、ゲート絶縁膜７Ａの一部をエッチングなどによって除去して、もう一度、酸化などによって絶縁膜を形成して、第１および第２ゲート絶縁膜６Ａ，７を形成する。その後は、第１の実施の形態と同様にして、ゲート電極４Ａの形成などを行い、半導体装置１２０Ａを得る。 After the formation of the drain side N - diffusion layer 2c, the resist mask is removed, a gate insulating film 7A to be the first gate insulating film 7 is formed by oxidation or the like, and then a part of the gate insulating film 7A is etched or the like. After removing, an insulating film is formed once again by oxidation or the like, and the first and second gate insulating films 6A and 7 are formed. Thereafter, similarly to the first embodiment, the gate electrode 4A is formed and the semiconductor device 120A is obtained.

＜第３の実施の形態＞
図１１は、本発明の第３の実施の形態である半導体装置１３０Ａを示す断面図である。図１１に示す半導体装置１３０Ａの構成は、前述の図２に示す第１の実施の形態の半導体装置１１０Ａの構成と類似しているので、異なる部分についてのみ説明し、対応する部分には同一の参照符を付して共通する説明を省略する。半導体装置１３０Ａも、前述の図２に示す半導体装置１１０Ａと同様に、Ｎチャネル型半導体素子、具体的にはＮチャネル型ＭＯＳＦＥＴ１３０を備える。本実施の形態においても、半導体装置１３０Ａは、ＣＭＯＳ装置であり、図示しないＰチャネル型半導体素子、具体的にはＰチャネル型ＭＯＳＦＥＴをさらに備える。 <Third Embodiment>
FIG. 11 is a sectional view showing a semiconductor device 130A according to the third embodiment of the present invention. Since the configuration of the semiconductor device 130A shown in FIG. 11 is similar to the configuration of the semiconductor device 110A of the first embodiment shown in FIG. 2 described above, only different parts will be described, and the corresponding parts are the same. A common description is omitted with reference numerals. Similarly to the semiconductor device 110A shown in FIG. 2 described above, the semiconductor device 130A also includes an N-channel semiconductor element, specifically, an N-channel MOSFET 130. Also in the present embodiment, the semiconductor device 130A is a CMOS device, and further includes a P-channel semiconductor element (not shown), specifically, a P-channel MOSFET.

本実施の形態では、Ｎチャネル型ＭＯＳＦＥＴ１３０は、第１導電型の半導体基板であるＰ型Ｓｉ基板１上に、第１ゲート絶縁膜６Ｂと、第１ゲート絶縁膜６Ｂよりも厚み寸法が小さい第２ゲート絶縁膜７Ｂとが形成される。第２ゲート絶縁膜７Ｂは、第１ゲート絶縁膜６Ｂに連なり、Ｐ型Ｓｉ基板１の表面に、第１ゲート絶縁膜６Ｂと並んで設けられる。第１および第２ゲート絶縁膜６Ｂ，７Ｂは、ＳｉＯ2などの絶縁材料から成る。 In the present embodiment, the N-channel MOSFET 130 has a first gate insulating film 6B and a thickness smaller than that of the first gate insulating film 6B on the P-type Si substrate 1 which is a first conductivity type semiconductor substrate. A two-gate insulating film 7B is formed. The second gate insulating film 7B is connected to the first gate insulating film 6B, and is provided on the surface of the P-type Si substrate 1 along with the first gate insulating film 6B. The first and second gate insulating films 6B and 7B are made of an insulating material such as SiO 2 .

本実施の形態では、第１ゲート絶縁膜６Ｂの厚み寸法ｔ２１は、１０ｎｍ以上３０ｎｍ以下に選ばれ、第２ゲート絶縁膜７Ｂの厚み寸法ｔ２２は、５ｎｍ以上１０ｎｍ以下に選ばれる。これらの範囲の中から、第１ゲート絶縁膜６Ｂの厚み寸法ｔ２１の方が、第２ゲート絶縁膜７Ｂの厚み寸法ｔ２２よりも大きいという条件を満たすように、第１ゲート絶縁膜６Ｂの厚み寸法ｔ２１および第２ゲート絶縁膜７Ｂの厚み寸法ｔ２２がそれぞれ選ばれる。本実施の形態においても、第１および第２ゲート絶縁膜６Ｂ，７Ｂはそれぞれ、一様な厚み寸法で形成される。   In the present embodiment, the thickness dimension t21 of the first gate insulating film 6B is selected from 10 nm to 30 nm, and the thickness dimension t22 of the second gate insulating film 7B is selected from 5 nm to 10 nm. From these ranges, the thickness dimension of the first gate insulating film 6B is set so as to satisfy the condition that the thickness dimension t21 of the first gate insulating film 6B is larger than the thickness dimension t22 of the second gate insulating film 7B. t21 and the thickness dimension t22 of the second gate insulating film 7B are respectively selected. Also in the present embodiment, the first and second gate insulating films 6B and 7B are formed with uniform thickness dimensions.

第１および第２ゲート絶縁膜６Ｂ，７Ｂ上には、ゲート電極４Ｂが形成される。ゲート電極４Ｂは、第１および第２ゲート絶縁膜６Ｂ，７Ｂの全体にわたって設けられる。ゲート電極４Ｂは、Ｐ型Ｓｉ基板１の表面からの厚み寸法が一様に形成されており、第１ゲート絶縁膜６Ｂ上の部分の厚み寸法が、第２ゲート絶縁膜７Ｂ上の部分の厚み寸法よりも小さい。ゲート電極４Ｂの材料は、第１の実施の形態のゲート電極４Ａと同様に、ポリシリコンであってもよいし、金属であってもよい。Ｐ型Ｓｉ基板１上に形成された第１および第２ゲート絶縁膜６Ｂ，７Ｂ、ならびにゲート電極４Ｂの側面部には、たとえばＳｉＯ2などの絶縁材料から成るサイドウォール１１が形成される。 A gate electrode 4B is formed on the first and second gate insulating films 6B and 7B. The gate electrode 4B is provided over the entire first and second gate insulating films 6B and 7B. The gate electrode 4B has a uniform thickness from the surface of the P-type Si substrate 1, and the thickness of the portion on the first gate insulating film 6B is the thickness of the portion on the second gate insulating film 7B. Smaller than dimensions. The material of the gate electrode 4B may be polysilicon or metal, like the gate electrode 4A of the first embodiment. Sidewalls 11 made of an insulating material such as SiO 2 are formed on the side surfaces of the first and second gate insulating films 6B and 7B formed on the P-type Si substrate 1 and the gate electrode 4B.

本実施の形態においても、ドレイン側Ｎ-拡散層２ｂは、第１Ｎ-拡散層１２と第２Ｎ-拡散層１３とを含む。第１Ｎ-拡散層１２は、チャネル領域１０の他側方で、かつ第２ゲート絶縁膜７Ｂの下方に、Ｐ型Ｓｉ基板１の表面から内部にわたって形成され、ドレイン側Ｎ-拡散層２ｂのソース側Ｎ-拡散層２ａ寄りの部分を構成する。第１Ｎ-拡散層１２は、ドレイン側低濃度拡散層に相当する。第２Ｎ-拡散層１３は、第２ゲート絶縁膜７Ｂの側面部に形成されるサイドウォール１１の下方に、第１Ｎ-拡散層１２に隣接して形成される。第２Ｎ-拡散層１３は、他のドレイン側低濃度拡散層に相当する。 Also in the present embodiment, drain side N − diffusion layer 2 b includes first N − diffusion layer 12 and second N − diffusion layer 13. The first N − diffusion layer 12 is formed from the surface of the P-type Si substrate 1 to the inside on the other side of the channel region 10 and below the second gate insulating film 7B, and the source of the drain side N − diffusion layer 2b. side N - form part of the diffusion layer 2a closer. The first N − diffusion layer 12 corresponds to a drain side low concentration diffusion layer. The second N − diffusion layer 13 is formed adjacent to the first N − diffusion layer 12 below the sidewall 11 formed on the side surface of the second gate insulating film 7B. The second N − diffusion layer 13 corresponds to another drain side low concentration diffusion layer.

以上のように本実施の形態では、ドレイン側Ｎ-拡散層２ｂ上、より詳細にはドレイン側Ｎ-拡散層２ｂの第１Ｎ-拡散層１２上まで、ゲート電極４Ｂが延長して設けられており、そのゲート電極４Ｂの延長された部分は、第１ゲート絶縁膜６Ｂよりも薄く形成される第２ゲート絶縁膜７Ｂ上に設けられている。 As described above, in this embodiment, the gate electrode 4B is extended to the drain side N − diffusion layer 2b, more specifically, to the first N − diffusion layer 12 of the drain side N − diffusion layer 2b. The extended portion of the gate electrode 4B is provided on the second gate insulating film 7B formed thinner than the first gate insulating film 6B.

つまり、本実施の形態では、第１ゲート絶縁膜６Ｂの厚み寸法ｔ２１が、前述の第１の実施の形態における第２ゲート絶縁膜７の厚み寸法ｔ２と同程度である場合、ドレイン側Ｎ-拡散層２ｂとゲート電極４Ｂとの間に設けられる第２ゲート絶縁膜７Ｂの厚み寸法ｔ２２は、前述の第１の実施の形態における第２ゲート絶縁膜７の厚み寸法ｔ２よりも小さくなっている。したがって、第１の実施の形態に比べて、ＯＮ状態において、ゲート電極４Ｂに印加されるバイアス電圧がドレイン側Ｎ-拡散層２ｂに伝わりやすく、ドレイン側Ｎ-拡散層２ｂに誘起されるキャリアが多いので、ＯＮ抵抗をより低下させることができる。 That is, in this embodiment, when the thickness dimension t21 of the first gate insulating film 6B is approximately the same as the thickness dimension t2 of the second gate insulating film 7 in the first embodiment described above, the drain side N − The thickness dimension t22 of the second gate insulating film 7B provided between the diffusion layer 2b and the gate electrode 4B is smaller than the thickness dimension t2 of the second gate insulating film 7 in the first embodiment. . Therefore, in comparison with the first embodiment, in the ON state, the drain bias voltage applied to the gate electrode 4B are side N - easily transmitted to the diffusion layer 2b, the drain side N - carriers induced in the diffusion layer 2b Since there are many, ON resistance can be lowered more.

次に、本発明の第３の実施の形態である半導体装置１３０Ａの製造方法について説明する。図１２〜図１８は、本発明の第３の実施の形態である半導体装置１３０Ａの製造方法における各製造工程の状態を示す断面図である。   Next, a method for manufacturing the semiconductor device 130A according to the third embodiment of the present invention will be described. 12 to 18 are cross-sectional views showing the states of the respective manufacturing steps in the method for manufacturing the semiconductor device 130A according to the third embodiment of the present invention.

図１２は、ゲート絶縁膜６Ｃの形成が終了した段階の状態を示す断面図である。まず、Ｐ型Ｓｉ基板１上の全面に、第１ゲート絶縁膜６Ｂとなるゲート絶縁膜６Ｃを形成する。ゲート絶縁膜６Ｃは、前述の第１の実施の形態における第２ゲート絶縁膜７となるゲート絶縁膜７Ａと同様にして形成される。ゲート絶縁膜６Ｃの厚み寸法ｔ２３は、第１ゲート絶縁膜６Ｂの厚み寸法ｔ２１よりも小さく、後述する絶縁膜の積み増しが終了した段階で、目的とする厚み寸法ｔ２１の第１ゲート絶縁膜６Ｂが形成されるように選ばれる。   FIG. 12 is a cross-sectional view showing a state in which the formation of the gate insulating film 6C has been completed. First, the gate insulating film 6C to be the first gate insulating film 6B is formed on the entire surface on the P-type Si substrate 1. The gate insulating film 6C is formed in the same manner as the gate insulating film 7A that becomes the second gate insulating film 7 in the first embodiment described above. The thickness dimension t23 of the gate insulating film 6C is smaller than the thickness dimension t21 of the first gate insulating film 6B. When the accumulation of the insulating films described later is finished, the first gate insulating film 6B having the target thickness dimension t21 is Chosen to form.

図１３は、ゲート絶縁膜６Ｃの一部を除去した段階の状態を示す断面図である。第１ゲート絶縁膜６Ｂとなるゲート絶縁膜６Ｃの形成後は、形成したゲート絶縁膜６Ｃの一部を除去する。より詳細には、ゲート絶縁膜６Ｃ上にホトレジストを堆積した後、ホトレジストを写真製版で形成し、ドライエッチングまたはウェットエッチングによって、ゲート絶縁膜６Ｃの一部を除去する。具体的には、ゲート絶縁膜６Ｃのうち、Ｐ型Ｓｉ基板１のチャネル領域１０、ソース側Ｎ-拡散層２ａおよびソースＮ+拡散層３を形成する領域Ｓ１上に形成されたゲート絶縁膜６Ｃを除く残余の部分を除去する。このＰ型Ｓｉ基板１のチャネル領域１０、ソース側Ｎ-拡散層２ａおよびソースＮ+拡散層３を形成する領域Ｓ１を除く残余の部分、すなわちゲート絶縁膜６Ｃが残存する部分を除く部分が、低濃度層形成領域に相当する。 FIG. 13 is a cross-sectional view showing a state in which a part of the gate insulating film 6C has been removed. After the formation of the gate insulating film 6C to be the first gate insulating film 6B, a part of the formed gate insulating film 6C is removed. More specifically, after a photoresist is deposited on the gate insulating film 6C, a photoresist is formed by photolithography and a part of the gate insulating film 6C is removed by dry etching or wet etching. Specifically, in the gate insulating film 6C, the gate insulating film 6C formed on the region S1 in which the channel region 10 of the P-type Si substrate 1, the source side N − diffusion layer 2a, and the source N + diffusion layer 3 are formed. Remove the remaining parts except for. The remaining part of the P-type Si substrate 1 excluding the channel region 10, the source side N − diffusion layer 2a and the region S1 forming the source N + diffusion layer 3, that is, the portion excluding the part where the gate insulating film 6C remains, This corresponds to the low concentration layer formation region.

図１４は、イオン注入が終了した段階の状態を示す断面図である。Ｐ型Ｓｉ基板１の表面側の領域のうち、ゲート絶縁膜６Ｃが残存する部分を除く部分である低濃度層形成領域に、イオン注入などによってＮ型不純物を拡散させて、第１Ｎ-拡散層１２となるＮ-拡散層１２Ｂを形成する。Ｎ-拡散層１２Ｂは、第１Ｎ-拡散層１２と同じ深さｄ１で形成される。Ｎ-拡散層１２Ｂを形成するときのイオン注入は、ホトリソグラフィ工程を行わないセルフアラインで行う。このときのイオン注入エネルギーは、残存するゲート絶縁膜６Ｃの下方のＰ型Ｓｉ基板１にはＮ型不純物が注入されないように選ばれる。イオン注入量は、第１の実施の形態で形成されるＮ-拡散層１２Ａと同様に選ばれる。 FIG. 14 is a cross-sectional view showing a state at the stage where ion implantation is completed. In the region on the surface side of the P-type Si substrate 1, N-type impurities are diffused by ion implantation or the like into the low-concentration layer forming region that is a portion excluding the portion where the gate insulating film 6C remains, so that the first N − diffusion layer the 12 N - forming a diffusion layer 12B. The N − diffusion layer 12B is formed with the same depth d1 as that of the first N − diffusion layer 12. Ion implantation for forming the N - diffusion layer 12B is performed by self-alignment without performing a photolithography process. The ion implantation energy at this time is selected so that N-type impurities are not implanted into the P-type Si substrate 1 below the remaining gate insulating film 6C. The ion implantation amount is selected in the same manner as in the N − diffusion layer 12A formed in the first embodiment.

図１５は、第１および第２ゲート絶縁膜６Ｂ，７Ｂの形成が終了した段階の状態を示す断面図である。Ｎ-拡散層１２Ｂの形成後は、第１の実施の形態と同様にして、残存するゲート絶縁膜６ＣおよびＰ型Ｓｉ基板１上の全面に絶縁膜を形成する。これによって、ゲート絶縁膜６Ｃに絶縁膜が積み増されて、第１ゲート絶縁膜６Ｂが形成されるとともに、Ｐ型Ｓｉ基板１に形成されたＮ-拡散層１２Ｂ上に、厚み寸法ｔ２２が第１ゲート絶縁膜６Ｂの厚み寸法ｔ２１よりも小さい第２ゲート絶縁膜７Ｂが形成される。 FIG. 15 is a cross-sectional view showing a state where the formation of the first and second gate insulating films 6B and 7B is completed. After the formation of the N − diffusion layer 12B, an insulating film is formed on the entire surface of the remaining gate insulating film 6C and the P-type Si substrate 1 in the same manner as in the first embodiment. As a result, the insulating film is stacked on the gate insulating film 6C to form the first gate insulating film 6B, and the thickness dimension t22 is set on the N − diffusion layer 12B formed on the P-type Si substrate 1. A second gate insulating film 7B smaller than the thickness dimension t21 of the one gate insulating film 6B is formed.

図１６は、ゲート電極４Ｂの形成が終了した段階の状態を示す断面図である。第１および第２ゲート絶縁膜６Ｂ，７Ｂの形成後は、第１の実施の形態と同様にして、第１および第２ゲート絶縁膜６Ｂ，７Ｂ上の全面に、ゲート電極４Ａを形成するための導電材料、たとえばポリシリコンを堆積させて導電膜を形成した後、パターニングして、ゲート電極４Ｂを形成する。このとき、第１および第２ゲート絶縁膜６Ｂ，７Ｂも導電膜と同様にパターニングされ、一部が除去される。ゲート電極４Ｂの厚み寸法は、厚い方の厚み寸法、すなわち第２ゲート電極７Ｂ上における厚み寸法ｔｇ２が、たとえば１００ｎｍ以上３００ｎｍ以下に選ばれる。   FIG. 16 is a cross-sectional view showing a state at the stage where the formation of the gate electrode 4B is completed. After forming the first and second gate insulating films 6B and 7B, the gate electrode 4A is formed on the entire surface of the first and second gate insulating films 6B and 7B in the same manner as in the first embodiment. A conductive film, such as polysilicon, is deposited to form a conductive film, followed by patterning to form the gate electrode 4B. At this time, the first and second gate insulating films 6B and 7B are also patterned in the same manner as the conductive film, and a part thereof is removed. The thickness dimension of the gate electrode 4B is selected such that the thickness dimension of the larger one, that is, the thickness dimension tg2 on the second gate electrode 7B is, for example, not less than 100 nm and not more than 300 nm.

図１７は、もう１つのＮ-拡散層９の形成が終了した段階の状態を示す断面図である。ゲート電極４Ｂの形成後は、第１の実施の形態と同様にして、ドレイン側Ｎ-拡散層２ｂの第２Ｎ-拡散層１３およびソース側Ｎ-拡散層２ａとなる、もう１つのＮ-拡散層９を形成する。これによって、Ｎ-拡散層１２Ｂのうち、第２Ｎ-拡散層１３が形成される領域に形成された部分は、もう１つのＮ-拡散層９と一体となり、もう１つのＮ-拡散層９と一体となった部分を除く残余のＮ-拡散層１２Ｂで第１Ｎ-拡散層１２が構成される。 FIG. 17 is a cross-sectional view showing a state where the formation of another N − diffusion layer 9 has been completed. After formation of the gate electrode 4B, as in the first embodiment, the drain-side N - first 2N diffusion layer 2b - diffusion layer 13 and source-side N - the diffusion layers 2a, another N - diffusion Layer 9 is formed. Thereby, N - among the diffusion layer 12B, the 2N - portion formed in a region where the diffusion layer 13 is formed, the other one N - come together and the diffusion layer 9, another N - diffusion layer 9 The first N − diffusion layer 12 is formed by the remaining N − diffusion layer 12B excluding the integrated portion.

図１８は、Ｎチャネル型ＭＯＳＦＥＴ１３０の形成が終了した段階の状態を示す断面図である。もう１つのＮ-拡散層９を形成した後は、第１の実施の形態と同様にして、サイドウォール１１、ソース拡散層に相当するソースＮ+拡散層３およびドレイン拡散層に相当するドレインＮ+拡散層５を形成する。このソースＮ+拡散層３およびドレインＮ+拡散層５の形成に伴って、前述の工程で形成された、もう１つのＮ-拡散層９の不純物が深さ方向、すなわちＰ型Ｓｉ基板１の厚み方向に拡散され、ソース側Ｎ-拡散層２ａおよび、ドレイン側Ｎ-拡散層２ｂの第２Ｎ-拡散層１３が形成される。 FIG. 18 is a cross-sectional view showing a state where the formation of the N-channel MOSFET 130 is completed. After forming the other N − diffusion layer 9, the sidewall 11, the source N + diffusion layer 3 corresponding to the source diffusion layer, and the drain N corresponding to the drain diffusion layer are formed in the same manner as in the first embodiment. + Diffusion layer 5 is formed. Along with the formation of the source N + diffusion layer 3 and the drain N + diffusion layer 5, the impurities in the other N − diffusion layer 9 formed in the above-described process are formed in the depth direction, that is, in the P-type Si substrate 1. Diffusion is performed in the thickness direction, and the second N − diffusion layer 13 of the source side N − diffusion layer 2a and the drain side N − diffusion layer 2b is formed.

このようにしてソースＮ+拡散層３およびドレインＮ+拡散層５を形成することによって、Ｎチャネル型ＭＯＳＦＥＴ１３０が形成される。図示しないＰチャネル型ＭＯＳＦＥＴは、Ｎチャネル型ＭＯＳＦＥＴ１３０とともに形成される。以降は、第１の実施の形態と同様にして、通常のＣＭＯＳ形成プロセスを順次行い、ＣＭＯＳ装置である半導体装置１３０Ａを得る。 By forming the source N + diffusion layer 3 and the drain N + diffusion layer 5 in this way, an N-channel MOSFET 130 is formed. A P-channel MOSFET (not shown) is formed together with the N-channel MOSFET 130. Thereafter, as in the first embodiment, a normal CMOS formation process is sequentially performed to obtain a semiconductor device 130A which is a CMOS device.

以上のようにして半導体装置１３０Ａを製造することによって、図１１に示す構造を有する本実施の形態の半導体装置１３０Ａを得ることができる。このとき、ゲート絶縁膜６Ｂ，７Ｂの厚み寸法ｔ２１，ｔ２２が変わる境界部分、すなわち第１ゲート絶縁膜６Ｂと第２ゲート絶縁膜７Ｂとの境界部分と、Ｐ型Ｓｉ基板１のチャネル領域１０と第１Ｎ-拡散層１２との境界部分との位置合わせは、レジストマスクなどのマスクを使用せずに、セルフアラインによって行われる。具体的には、前述の図１４に示すように、第１Ｎ-拡散層１２となるＮ-拡散層１２は、第１ゲート絶縁膜６Ｂとなるゲート絶縁膜６Ｃを利用して、所望の位置に形成される。具体的には、前述の図１３に示すように、チャネル領域１０上に、第１ゲート絶縁膜６Ｂとなるゲート絶縁膜６Ｃを形成した後、このゲート絶縁膜６Ｃ上および、第１Ｎ-拡散層１２となるＮ-拡散層１２Ｂ上に絶縁膜を形成することによって行われる。したがって、マスクを使用する場合に比べて、マスクを重ね合わせるときの重ね合わせばらつきが無い分だけ、位置合わせの精度が高いので、その分、寸法の縮小化が可能であり、半導体装置１３０Ａの小形化を実現可能である。 By manufacturing the semiconductor device 130A as described above, the semiconductor device 130A of the present embodiment having the structure shown in FIG. 11 can be obtained. At this time, the boundary portion where the thickness dimensions t21 and t22 of the gate insulating films 6B and 7B change, that is, the boundary portion between the first gate insulating film 6B and the second gate insulating film 7B, the channel region 10 of the P-type Si substrate 1 and The alignment with the boundary portion with the first N − diffusion layer 12 is performed by self-alignment without using a mask such as a resist mask. Specifically, as shown in FIG. 14 described above, the N − diffusion layer 12 that becomes the first N − diffusion layer 12 is placed at a desired position by using the gate insulating film 6C that becomes the first gate insulating film 6B. It is formed. Specifically, as shown in FIG. 13 described above, after forming the gate insulating film 6C to be the first gate insulating film 6B on the channel region 10, the gate insulating film 6C and the first N − diffusion layer are formed. This is performed by forming an insulating film on the N − diffusion layer 12B to be 12. Therefore, as compared with the case where a mask is used, since the alignment accuracy is high by the amount that there is no overlay variation when the mask is overlapped, the size can be reduced accordingly, and the semiconductor device 130A can be reduced in size. Can be realized.

＜第４の実施の形態＞
図１９は、本発明の第４の実施の形態である半導体装置１４０Ａを示す断面図である。図１９に示す半導体装置１４０Ａの構成は、前述の図２に示す第１の実施の形態の半導体装置１１０Ａの構成と類似しているので、異なる部分についてのみ説明し、対応する部分には同一の参照符を付して共通する説明を省略する。半導体装置１４０Ａも、前述の図２に示す半導体装置１１０Ａと同様に、Ｎチャネル型半導体素子、具体的にはＮチャネル型ＭＯＳＦＥＴ１４０を備える。本実施の形態においても、半導体装置１４０Ａは、ＣＭＯＳ装置であり、図示しないＰチャネル型半導体素子、具体的にはＰチャネル型ＭＯＳＦＥＴをさらに備える。 <Fourth embodiment>
FIG. 19 is a cross-sectional view showing a semiconductor device 140A according to the fourth embodiment of the present invention. The configuration of the semiconductor device 140A shown in FIG. 19 is similar to the configuration of the semiconductor device 110A of the first embodiment shown in FIG. 2 described above, so only the different parts will be described and the corresponding parts are the same. A common description is omitted with reference numerals. Similarly to the semiconductor device 110A shown in FIG. 2 described above, the semiconductor device 140A also includes an N-channel semiconductor element, specifically, an N-channel MOSFET 140. Also in the present embodiment, the semiconductor device 140A is a CMOS device, and further includes a P-channel semiconductor element (not shown), specifically, a P-channel MOSFET.

本実施の形態では、第１導電型の半導体基板であるＰ型Ｓｉ基板１Ａは、厚み方向一方側の表面で開口して、厚み方向に垂直な方向に延在する溝１５を有する。溝１５のＰ型Ｓｉ基板１Ａの表面からの深さ（以下、単に「深さ」という場合がある）ｄ２０は、たとえば２００ｎｍ以上３００ｎｍ以下に選ばれる。溝１５の幅Ｗ２は、溝１５の深さｄ２０と同程度であり、たとえば２００ｎｍ以上３００ｎｍ以下に選ばれる。溝１５の配置間隔、すなわち溝１５と溝１５との間の幅Ｗ１は、Ｐ型Ｓｉ基板１Ａの表面に平面状の部分が残存するように選ばれ、たとえば１００ｎｍ以上３００ｎｍ以下に選ばれる。   In the present embodiment, a P-type Si substrate 1A, which is a first conductivity type semiconductor substrate, has a groove 15 that opens in the surface on one side in the thickness direction and extends in a direction perpendicular to the thickness direction. The depth d20 of the groove 15 from the surface of the P-type Si substrate 1A (hereinafter sometimes simply referred to as “depth”) d20 is selected from 200 nm to 300 nm, for example. The width W2 of the groove 15 is approximately the same as the depth d20 of the groove 15, and is selected to be, for example, 200 nm or more and 300 nm or less. The arrangement interval of the grooves 15, that is, the width W1 between the grooves 15 is selected so that a planar portion remains on the surface of the P-type Si substrate 1A, and is selected to be, for example, 100 nm or more and 300 nm or less.

この溝１５を含むＰ型Ｓｉ基板１Ａの表面を覆うように、第２ゲート絶縁膜７Ｃが設けられる。第２ゲート絶縁膜７Ｃは、その厚み寸法ｔ３２が、第１ゲート絶縁膜６Ａの厚み寸法ｔ３１よりも大きく形成される。第２ゲート絶縁膜７Ｃは、溝１５を覆うように設けられる以外は、第１の実施の形態における第２ゲート絶縁膜７と同様に構成される。   A second gate insulating film 7C is provided so as to cover the surface of P-type Si substrate 1A including groove 15. The second gate insulating film 7C is formed with a thickness dimension t32 larger than the thickness dimension t31 of the first gate insulating film 6A. The second gate insulating film 7C is configured in the same manner as the second gate insulating film 7 in the first embodiment except that the second gate insulating film 7C is provided so as to cover the trench 15.

第１および第２ゲート絶縁膜６Ａ，７Ｃ上には、ゲート電極４Ｃが形成される。ゲート電極４Ｃは、溝１５を覆う第２ゲート絶縁膜７Ｃで形成される溝部分に充填されており、Ｐ型Ｓｉ基板１Ａの溝１５が開口される表面を含む仮想一平面からの厚み寸法、すなわちＰ型Ｓｉ基板１Ａの溝１５が形成される部分を除く残余の部分の表面からの厚み寸法が、一様に形成される。ゲート電極４Ｃの材料は、第１の実施の形態のゲート電極４Ａと同様に選ばれる。このゲート電極４Ｃ、ならびに第１および第２ゲート絶縁膜６Ａ，７Ｃの側面部には、サイドウォール１１が形成される。   A gate electrode 4C is formed on the first and second gate insulating films 6A and 7C. The gate electrode 4C is filled in a groove portion formed by the second gate insulating film 7C covering the groove 15, and has a thickness dimension from a virtual plane including the surface where the groove 15 of the P-type Si substrate 1A is opened, That is, the thickness dimension from the surface of the remaining part except the part where the groove 15 of the P-type Si substrate 1A is formed is formed uniformly. The material of the gate electrode 4C is selected similarly to the gate electrode 4A of the first embodiment. Sidewalls 11 are formed on the side surfaces of the gate electrode 4C and the first and second gate insulating films 6A and 7C.

またチャネル領域１０の他側方に設けられるドレイン側Ｎ-拡散層２ｄは、チャネル領域１０の他側方で、かつ第２ゲート絶縁膜７Ｃの下方および第２ゲート絶縁膜７Ｃの側面部に形成されるサイドウォール１１の下方に、Ｐ型Ｓｉ基板１Ａの表面から内部にわたって形成される。ドレイン側Ｎ-拡散層２ｄは、ドレイン側低濃度拡散層に相当する。ドレイン側Ｎ-拡散層２ｄは、溝１５が形成されたＰ型Ｓｉ基板１ＡにＮ型不純物をイオン注入などで拡散させることによって形成される。ドレイン側Ｎ-拡散層２ｄは、前述の第１の実施の形態のドレイン側Ｎ-拡散層２ｂと同程度の不純物濃度で形成される。 The drain-side N is provided on the other side of the channel region 10 - diffusion layer 2d is a person other side of the channel region 10, and formed on the side surfaces of the lower and the second gate insulating film 7C of the second gate insulating film 7C The P-type Si substrate 1A is formed from the surface to the inside under the sidewall 11 to be formed. The drain side N - diffusion layer 2d corresponds to a drain side low concentration diffusion layer. The drain side N - diffusion layer 2d is formed by diffusing N-type impurities into the P-type Si substrate 1A in which the grooves 15 are formed by ion implantation or the like. The drain side N − diffusion layer 2d is formed with the same impurity concentration as the drain side N − diffusion layer 2b of the first embodiment.

ドレイン側Ｎ-拡散層２ｄは、Ｐ型Ｓｉ基板１Ａの溝１５に沿って、溝１５の底面および壁面から一定の距離だけ離れた位置まで形成される。ドレイン側Ｎ-拡散層２ｄは、Ｐ型Ｓｉ基板１Ａの溝１５が開口される表面を含む仮想一平面からの深さ、すなわちＰ型Ｓｉ基板１Ａの溝１５が形成される部分を除く残余の部分の表面からの深さ（以下「平面部における深さ」という場合がある）ｄ２２が、ソース側Ｎ-拡散層２ａの深さｄ３と同程度に形成される。溝１５が形成される部分のドレイン側Ｎ-拡散層２ｄは、イオン注入などによって、平面部のドレイン側Ｎ-拡散層２ｄと同時に形成されるので、ドレイン側Ｎ-拡散層２ｄの溝１５の底面からの深さｄ２１は、平面部における深さｄ２２に依存する。 Drain-side N - diffusion layer 2d along the groove 15 of the P-type Si substrate 1A, is formed to a position separated by a predetermined distance from the bottom surface and the wall surface of the groove 15. The drain side N - diffusion layer 2d has a depth from a virtual plane including the surface where the groove 15 of the P-type Si substrate 1A is opened, that is, the remaining portion excluding a portion where the groove 15 of the P-type Si substrate 1A is formed. A depth d22 from the surface of the portion (hereinafter sometimes referred to as “depth in the plane portion”) d22 is formed to be approximately the same as the depth d3 of the source side N − diffusion layer 2a. Drain side N of the portion where the grooves 15 are formed - diffusion layer 2d is such as by ion implantation, the drain-side N of the flat portion - because the diffusion layer 2d formed simultaneously, the drain-side N - grooves 15 of the diffusion layer 2d The depth d21 from the bottom surface depends on the depth d22 in the plane portion.

以上のように本実施の形態では、ドレイン側Ｎ-拡散層２ｄが形成される領域のＰ型Ｓｉ基板１Ａには溝１５が形成されており、この溝１５に沿ってドレイン側Ｎ-拡散層２ｄがＰ型Ｓｉ基板１Ａの厚み方向に屈曲して、より詳細には、蛇行して形成されている。これによって、実際にゲート・ドレイン間を流れる電流の流路を、ゲート・ドレイン間の水平距離であるドレインオフセット長ＤＬ５よりも長くすることができるので、第１の実施の形態のようにドレイン側Ｎ-拡散層２ｂが屈曲していない場合に比べて、チャネル領域１０とドレインＮ+拡散層５との間における電流経路を長くすることができる。 In the present embodiment as described above, the drain-side N - is formed with a groove 15 in the P-type Si substrate 1A in the region where the diffusion layer 2d is formed, the drain-side N along the grooves 15 - diffusion layer 2d is bent in the thickness direction of the P-type Si substrate 1A, and more specifically, is meandering. As a result, the flow path of the current that actually flows between the gate and the drain can be made longer than the drain offset length DL5 that is the horizontal distance between the gate and the drain. Therefore, as in the first embodiment, the drain side The current path between the channel region 10 and the drain N + diffusion layer 5 can be made longer than when the N − diffusion layer 2b is not bent.

したがって、ソースＮ+拡散層３とドレインＮ+拡散層５との水平距離（以下「ソース・ドレイン間水平距離」という場合がある）が同じであって、ドレインオフセット長ＤＬ２，ＤＬ５が同じ場合には、ＯＦＦ耐圧の向上を図ることができる。換言すれば、ドレインオフセット長ＤＬ５を縮小しても、同程度のＯＦＦ耐圧を実現することができるので、ドレインオフセット長ＤＬ５を縮小して、ソース・ドレイン間水平距離を縮小することができる。これによって、前述の第１の実施の形態の半導体装置１１０Ａに比べて、半導体装置１４０Ａの小形化を実現することができる。 Therefore, when the horizontal distance between the source N + diffusion layer 3 and the drain N + diffusion layer 5 (hereinafter sometimes referred to as “horizontal distance between source and drain”) is the same and the drain offset lengths DL2 and DL5 are the same. Can improve the OFF breakdown voltage. In other words, even if the drain offset length DL5 is reduced, the same level of OFF breakdown voltage can be achieved. Therefore, the drain offset length DL5 can be reduced to reduce the horizontal distance between the source and the drain. As a result, the semiconductor device 140A can be downsized as compared with the semiconductor device 110A of the first embodiment described above.

本実施の形態の半導体装置１４０Ａは、まず、Ｐ型Ｓｉ基板１Ａのゲート電極４Ｃの延長部分およびドレイン側Ｎ-拡散層２ｄが形成される部分に溝１５を形成する以外は、前述の第１の実施の形態と同様にして製造することができる。 In the semiconductor device 140A of the present embodiment, first, except that the trench 15 is formed in the extended portion of the gate electrode 4C of the P-type Si substrate 1A and the portion where the drain side N − diffusion layer 2d is formed, It can be manufactured in the same manner as in the embodiment.

本実施の形態の屈曲したドレイン側Ｎ-拡散層２ｄは、前述の第２および第３の実施の形態の半導体装置１２０Ａ，１３０Ａにも適用することができる。これらの半導体装置１２０Ａ，１３０Ａに屈曲したドレイン側Ｎ-拡散層２ｄを適用することによって、装置のさらなる小形化を実現することが可能である。 The bent drain side N − diffusion layer 2d of the present embodiment can also be applied to the semiconductor devices 120A and 130A of the second and third embodiments described above. These semiconductor devices 120A, the drain-side N is bent in 130A - by applying the diffusion layer 2d, it is possible to implement a further miniaturization of the device.

＜第５の実施の形態＞
図２０は、本発明の第５の実施の形態である半導体装置１５０Ａを示す断面図である。図２０に示す半導体装置１５０Ａの構成は、前述の図１０に示す第２の実施の形態の半導体装置１２０Ａの構成と類似しているので、異なる部分についてのみ説明し、対応する部分には同一の参照符を付して共通する説明を省略する。半導体装置１５０Ａも、第２の実施の形態の半導体装置１２０Ａと同様に、Ｎチャネル型半導体素子、具体的にはＮチャネル型ＭＯＳＦＥＴ１５０を備える。本実施の形態においても、半導体装置１５０Ａは、ＣＭＯＳ装置であり、図示しないＰチャネル型半導体素子、具体的にはＰチャネル型ＭＯＳＦＥＴをさらに備える。 <Fifth embodiment>
FIG. 20 is a sectional view showing a semiconductor device 150A according to the fifth embodiment of the present invention. Since the configuration of the semiconductor device 150A shown in FIG. 20 is similar to the configuration of the semiconductor device 120A of the second embodiment shown in FIG. 10, only different parts will be described, and the corresponding parts are the same. A common description is omitted with reference numerals. Similarly to the semiconductor device 120A of the second embodiment, the semiconductor device 150A also includes an N-channel semiconductor element, specifically, an N-channel MOSFET 150. Also in the present embodiment, the semiconductor device 150A is a CMOS device, and further includes a P-channel semiconductor element (not shown), specifically, a P-channel MOSFET.

本実施の形態では、第１導電型の半導体基板であるＰ型Ｓｉ基板１上には、第１ゲート絶縁膜１６Ａおよび第２ゲート絶縁膜１６Ｂが、互いに離隔して並んで設けられる。第１ゲート絶縁膜１６Ａは、前提技術の半導体装置１００Ａにおけるゲート絶縁膜６と同様に構成される。第１および第２ゲート絶縁膜１６Ａ，１６Ｂは、ＳｉＯ2などの絶縁材料から成る。 In the present embodiment, a first gate insulating film 16A and a second gate insulating film 16B are provided side by side on a P-type Si substrate 1 which is a first conductivity type semiconductor substrate. The first gate insulating film 16A is configured similarly to the gate insulating film 6 in the semiconductor device 100A of the base technology. The first and second gate insulating films 16A and 16B are made of an insulating material such as SiO 2 .

第１ゲート絶縁膜１６Ａの厚み寸法ｔ４１と、第２ゲート絶縁膜１６Ｂの厚み寸法ｔ４２とは、本実施の形態では同じであるが、第１ゲート絶縁膜１６Ａの厚み寸法ｔ４１の方が、第２ゲート絶縁膜１６Ｂの厚み寸法ｔ４２よりも大きくてもよく、また小さくてもよい。第１および第２ゲート絶縁膜１６Ａ，１６Ｂの厚み寸法ｔ４１，ｔ４２は、たとえば５ｎｍ以上３０ｎｍ以下に選ばれる。本実施の形態においても、第１および第２ゲート絶縁膜１６Ａ，１６Ｂはそれぞれ、一様な厚み寸法で形成される。   The thickness dimension t41 of the first gate insulating film 16A and the thickness dimension t42 of the second gate insulating film 16B are the same in this embodiment, but the thickness dimension t41 of the first gate insulating film 16A is the first. The thickness may be larger or smaller than the thickness dimension t42 of the two-gate insulating film 16B. The thickness dimensions t41 and t42 of the first and second gate insulating films 16A and 16B are selected from 5 nm to 30 nm, for example. Also in the present embodiment, the first and second gate insulating films 16A and 16B are formed with uniform thickness dimensions.

第１ゲート絶縁膜１６Ａは、Ｐ型Ｓｉ基板１のチャネル領域１０上に設けられる。第１ゲート絶縁膜１６Ａ上には、第１ゲート電極１４Ａが設けられる。第２ゲート絶縁膜１６Ｂは、ドレイン側Ｎ-拡散層２ｃ上に設けられる。第２ゲート絶縁膜１６Ｂ上には、第２ゲート電極１４Ｂが設けられる。つまり、ドレイン側Ｎ-拡散層２ｃ上には、第２ゲート絶縁膜１６Ｂを介して、第２ゲート電極１４Ｂが設けられる。第１および第２ゲート電極１４Ａ，１４Ｂの材料は、第２の実施の形態のゲート電極４Ａと同様に、ポリシリコンであってもよいし、金属であってもよい。ドレイン側Ｎ-拡散層２ｃは、ドレイン側低濃度拡散層に相当する。 The first gate insulating film 16 </ b> A is provided on the channel region 10 of the P-type Si substrate 1. A first gate electrode 14A is provided on the first gate insulating film 16A. Second gate insulating film 16B is provided on drain side N − diffusion layer 2c. A second gate electrode 14B is provided on the second gate insulating film 16B. That is, the second gate electrode 14B is provided on the drain side N − diffusion layer 2c via the second gate insulating film 16B. The material of the first and second gate electrodes 14A and 14B may be polysilicon or metal, like the gate electrode 4A of the second embodiment. The drain side N - diffusion layer 2c corresponds to a drain side low concentration diffusion layer.

Ｐ型Ｓｉ基板１上に積層される第１ゲート絶縁膜１６Ａおよび第１ゲート電極１４Ａの側面部、ならびに第２ゲート絶縁膜１６Ｂおよび第２ゲート電極１４Ｂの側面部には、たとえばＳｉＯ2などの絶縁材料から成るサイドウォール１１が形成される。 The side surfaces of the first gate insulating film 16A and the first gate electrode 14A and the side surfaces of the second gate insulating film 16B and the second gate electrode 14B stacked on the P-type Si substrate 1 are made of, for example, SiO 2 . A sidewall 11 made of an insulating material is formed.

以上のように本実施の形態では、ドレイン側Ｎ-拡散層２ｃ上には、チャネル領域１０上に設けられる第１ゲート電極１４Ａとは別に独立して、第２ゲート電極１４Ｂが設けられる。これによって、第１ゲート電極１４Ａに正のバイアス電圧が印加されるＯＮ状態では、第２ゲート電極１４Ｂにも正のバイアス電圧を印加することによって、ドレイン側Ｎ-拡散層２ｃにキャリアを誘起することができるので、前述の前提技術の半導体装置１００Ａに比べて、ＯＮ抵抗を低下させることができる。 As described above, in the present embodiment, the second gate electrode 14B is provided on the drain side N − diffusion layer 2c independently of the first gate electrode 14A provided on the channel region 10. As a result, in the ON state in which a positive bias voltage is applied to the first gate electrode 14A, carriers are induced in the drain side N − diffusion layer 2c by applying a positive bias voltage to the second gate electrode 14B. Therefore, the ON resistance can be reduced as compared with the semiconductor device 100A of the base technology described above.

また第１ゲート電極１４Ａと第２ゲート電極１４Ｂとは、電気的に分離されているので、独立に制御することができる。したがって、第１ゲート電極１４Ａに電圧が印加されないＯＦＦ状態では、第２ゲート電極１４Ｂにゼロ（０）もしくは負のバイアス電圧を印加するか、または第２ゲート電極１４Ｂを、電圧を印加しないフローティング（Floating）状態にすることによって、前述の前提技術の半導体装置１００Ａに比べて、ＯＦＦ耐圧を高くすることができる。   Moreover, since the first gate electrode 14A and the second gate electrode 14B are electrically separated, they can be controlled independently. Therefore, in the OFF state where no voltage is applied to the first gate electrode 14A, zero (0) or a negative bias voltage is applied to the second gate electrode 14B, or the second gate electrode 14B is floated without applying a voltage ( In the Floating state, the OFF breakdown voltage can be increased as compared with the semiconductor device 100A of the above-described base technology.

特に本実施の形態では、ＯＦＦ状態において、第２ゲート電極１４Ｂにゼロ（０）もしくは負のバイアス電圧を印加するか、または第２ゲート電極１４Ｂをフローティング状態にすることによって、ＯＦＦ耐圧を高くすることができるので、第２の実施の形態の半導体装置１２０Ａに比べて、ドレインオフセット長ＤＬ６の更なる縮小化が可能であり、半導体装置１５０Ａの小形化が実現可能である。   In particular, in this embodiment, in the OFF state, zero (0) or a negative bias voltage is applied to the second gate electrode 14B, or the second gate electrode 14B is brought into a floating state, thereby increasing the OFF breakdown voltage. Therefore, the drain offset length DL6 can be further reduced as compared with the semiconductor device 120A of the second embodiment, and the semiconductor device 150A can be reduced in size.

本実施の形態の半導体装置１５０Ａは、第２の実施の形態と同様にして製造することができるが、第１および第２ゲート絶縁膜１６Ａ，１６Ｂは、第２の実施の形態における第１ゲート絶縁膜６Ａと同様にして一段階で同時に形成することができ、第１および第２ゲート電極１４Ａ，１４Ｂは、第２の実施の形態におけるゲート電極４Ａと同様にして一段階で同時に形成することができる。また本実施の形態では、ソース拡散層に相当するソースＮ+拡散層３およびドレイン拡散層に相当するドレインＮ+拡散層５を形成するときには、第１ゲート電極１４Ａと第２ゲート電極１４Ｂとの間で露出するドレイン側Ｎ-拡散層２ｃにＮ型不純物が拡散されないように、この部分をレジストで覆って、Ｎ型不純物の拡散を行う。 The semiconductor device 150A of the present embodiment can be manufactured in the same manner as in the second embodiment, but the first and second gate insulating films 16A and 16B are the first gate in the second embodiment. The first and second gate electrodes 14A and 14B can be formed simultaneously in one step in the same manner as the insulating film 6A, and the first and second gate electrodes 14A and 14B can be formed simultaneously in one step in the same manner as the gate electrode 4A in the second embodiment. Can do. In the present embodiment, when forming the source N + diffusion layer 3 corresponding to the source diffusion layer and the drain N + diffusion layer 5 corresponding to the drain diffusion layer, the first gate electrode 14A and the second gate electrode 14B exposed drain side N between - as N-type impurity diffusion layer 2c is not diffused, covering the portions with a resist, performing diffusion of N-type impurities.

＜第６の実施の形態＞
図２１は、本発明の第６の実施の形態である半導体装置１６０Ａを示す断面図である。図２１に示す半導体装置１６０Ａの構成は、前述の図１９，図２０に示す第４および第５の実施の形態の半導体装置１４０Ａ，１５０Ａの構成と類似しているので、異なる部分についてのみ説明し、対応する部分には同一の参照符を付して共通する説明を省略する。半導体装置１６０Ａも、第５の実施の形態の半導体装置１５０Ａと同様に、Ｎチャネル型半導体素子、具体的にはＮチャネル型ＭＯＳＦＥＴ１６０を備える。本実施の形態においても、半導体装置１６０Ａは、ＣＭＯＳ装置であり、図示しないＰチャネル型半導体素子、具体的にはＰチャネル型ＭＯＳＦＥＴをさらに備える。 <Sixth Embodiment>
FIG. 21 is a sectional view showing a semiconductor device 160A according to the sixth embodiment of the present invention. The configuration of the semiconductor device 160A shown in FIG. 21 is similar to the configuration of the semiconductor devices 140A and 150A of the fourth and fifth embodiments shown in FIGS. 19 and 20, and only different parts will be described. Corresponding portions are denoted by the same reference numerals, and common description is omitted. Similar to the semiconductor device 150A of the fifth embodiment, the semiconductor device 160A also includes an N-channel semiconductor element, specifically, an N-channel MOSFET 160. Also in this embodiment, the semiconductor device 160A is a CMOS device, and further includes a P-channel semiconductor element (not shown), specifically, a P-channel MOSFET.

本実施の形態の半導体装置１６０Ａは、第５の実施の形態の半導体装置１５０Ａに、第４の実施の形態における屈曲したドレイン側Ｎ-拡散層２ｄを適用したものである。このように溝１５が形成された第１導電型の半導体基板であるＰ型Ｓｉ基板１Ａを用いて、ドレイン側低濃度拡散層に相当するドレイン側Ｎ-拡散層２ｄを屈曲させることによって、前述のようにチャネル領域１０とドレインＮ+拡散層５との間における電流経路を長くすることができるので、第５の実施の形態の半導体装置１５０Ａに比べて、ＯＦＦ耐圧を向上させることができる。 The semiconductor device 160A of the present embodiment is obtained by applying the bent drain side N − diffusion layer 2d in the fourth embodiment to the semiconductor device 150A of the fifth embodiment. By bending the drain side N − diffusion layer 2d corresponding to the drain side low concentration diffusion layer using the P-type Si substrate 1A which is the first conductivity type semiconductor substrate having the grooves 15 formed in this way, Thus, since the current path between the channel region 10 and the drain N + diffusion layer 5 can be lengthened, the OFF breakdown voltage can be improved as compared with the semiconductor device 150A of the fifth embodiment.

またＯＦＦ耐圧が同じであれば、第５の実施の形態の半導体装置１５０Ａに比べて、ドレインオフセット長ＤＬ７を縮小して、ソース・ドレイン間水平距離を縮小することができるので、半導体装置１６０Ａをさらに小形化することが可能である。   If the OFF breakdown voltage is the same, the drain offset length DL7 can be reduced and the horizontal distance between the source and the drain can be reduced as compared with the semiconductor device 150A of the fifth embodiment. Further miniaturization is possible.

本実施の形態の半導体装置１６０Ａは、溝１５が形成されたＰ型Ｓｉ基板１Ａを用いる以外は、第５の実施の形態の半導体装置１５０Ａと同様にして製造することができる。   The semiconductor device 160A of the present embodiment can be manufactured in the same manner as the semiconductor device 150A of the fifth embodiment, except that the P-type Si substrate 1A in which the grooves 15 are formed is used.

＜第７の実施の形態＞
図２２は、本発明の第７の実施の形態である半導体装置１７０Ａを示す断面図である。図２２に示す半導体装置１７０Ａの構成は、前述の図２０に示す第５の実施の形態の半導体装置１５０Ａの構成と類似しているので、異なる部分についてのみ説明し、対応する部分には同一の参照符を付して共通する説明を省略する。半導体装置１７０Ａも、第５の実施の形態の半導体装置１５０Ａと同様に、Ｎチャネル型半導体素子、具体的にはＮチャネル型ＭＯＳＦＥＴ１７０を備える。本実施の形態においても、半導体装置１７０Ａは、ＣＭＯＳ装置であり、図示しないＰチャネル型半導体素子、具体的にはＰチャネル型ＭＯＳＦＥＴをさらに備える。 <Seventh embodiment>
FIG. 22 is a sectional view showing a semiconductor device 170A according to the seventh embodiment of the present invention. Since the configuration of the semiconductor device 170A shown in FIG. 22 is similar to the configuration of the semiconductor device 150A of the fifth embodiment shown in FIG. 20 described above, only different parts will be described, and the corresponding parts are the same. A common description is omitted with reference numerals. Similarly to the semiconductor device 150A of the fifth embodiment, the semiconductor device 170A also includes an N-channel semiconductor element, specifically, an N-channel MOSFET 170. Also in the present embodiment, the semiconductor device 170A is a CMOS device, and further includes a P-channel semiconductor element (not shown), specifically, a P-channel MOSFET.

本実施の形態では、第２ゲート電極１４Ｃは、その一部分が、第１導電型の半導体基板であるＰ型Ｓｉ基板１のチャネル領域１０上に設けられる第１ゲート電極１４Ａに重畳、すなわちオーバーラップするように設けられる。つまり、第２ゲート電極１４Ｃは、Ｐ型Ｓｉ基板１の厚み方向に向かって、第１ゲート電極１４Ａに立体的に重なって設けられる。第２ゲート電極１４Ｃは、第１ゲート電極１４Ａにオーバーラップしていること以外は、第５の実施の形態における第２ゲート電極１４Ｂと同様に構成される。   In the present embodiment, a part of the second gate electrode 14C overlaps with the first gate electrode 14A provided on the channel region 10 of the P-type Si substrate 1 which is the first conductivity type semiconductor substrate, that is, overlaps. To be provided. That is, the second gate electrode 14 </ b> C is provided so as to three-dimensionally overlap the first gate electrode 14 </ b> A in the thickness direction of the P-type Si substrate 1. The second gate electrode 14C is configured in the same manner as the second gate electrode 14B in the fifth embodiment, except that it overlaps the first gate electrode 14A.

第１ゲート電極１４Ａ上には、ＳｉＯ2などの絶縁材料から成る絶縁膜２０が設けられており、この絶縁膜２０と、第１ゲート電極１４Ａの第２ゲート電極１４Ｃ側の側面部に形成されるサイドウォール１１とを介して、第２ゲート電極１４Ｃの一部分が第１ゲート電極１４Ａ上にオーバーラップしている。 An insulating film 20 made of an insulating material such as SiO 2 is provided on the first gate electrode 14A. The insulating film 20 is formed on the side surface of the first gate electrode 14A on the second gate electrode 14C side. A portion of the second gate electrode 14C overlaps the first gate electrode 14A via the sidewall 11 that is connected.

このように第２ゲート電極１４Ｃを第１ゲート電極１４Ａにオーバーラップさせることによって、第１ゲート電極１４Ａと第２ゲート電極１４Ｃとがオーバーラップしている分だけ、第１ゲート電極１４ＡとドレインＮ+拡散層５との間の水平距離であるドレインオフセット長ＤＬ８を縮小することができる。したがって本実施の形態の半導体装置１７０Ａは、第５の実施の形態の半導体装置１５０Ａに比べて、デバイス寸法を縮小化し、小形化することが可能である。 By overlapping the second gate electrode 14C with the first gate electrode 14A in this way, the first gate electrode 14A and the drain N are equivalent to the overlap between the first gate electrode 14A and the second gate electrode 14C. + The drain offset length DL8, which is the horizontal distance from the diffusion layer 5, can be reduced. Therefore, the semiconductor device 170A of the present embodiment can be reduced in size and size as compared with the semiconductor device 150A of the fifth embodiment.

また第１ゲート電極１４Ａと第２ゲート電極１４Ｃとのオーバーラップ部分は、セルフアラインで形成することができるので、第１ゲート電極１４Ａと第２ゲート電極１４Ｃとを重ね合わせずに、それぞれ写真製版でパターニングして形成する場合に比べて、第１および第２ゲート電極１４Ａ，１４Ｃの寸法のばらつきを小さく抑制することができる。したがって、寸法のばらつきが小さい分だけ、第１および第２ゲート電極１４Ａ，１４Ｃの寸法の縮小化が可能であるので、ドレインオフセット長ＤＬ８をさらに縮小して、更なる小形化を実現することが可能である。   Further, since the overlap portion between the first gate electrode 14A and the second gate electrode 14C can be formed by self-alignment, the first gate electrode 14A and the second gate electrode 14C are not overlapped with each other, and photolithography is performed. Compared to the case where the first and second gate electrodes 14A and 14C are formed by patterning, the variation in the dimensions of the first and second gate electrodes 14A and 14C can be reduced. Therefore, since the size of the first and second gate electrodes 14A and 14C can be reduced by the small size variation, the drain offset length DL8 can be further reduced to realize further miniaturization. Is possible.

本実施の形態の半導体装置１７０Ａは、以下のようにして製造される。まず第２の実施の形態と同様にして、ソース側Ｎ-拡散層２ａ、ドレイン側Ｎ-拡散層２ｃおよび第１ゲート絶縁膜１６Ａを形成した後、第１ゲート絶縁膜１６Ａ上に第１ゲート電極１４Ａおよび絶縁膜２０を順次形成し、次いで、第１ゲート絶縁膜１６Ａ、第１ゲート電極１４Ａおよび絶縁膜２０の側面部にサイドウォール１１を形成する。次いで、第２ゲート絶縁膜１６Ｂを形成して、第２ゲート絶縁膜１６Ｂ、第１ゲート電極１４Ａ、絶縁膜２０およびサイドウォール１１を含む全体に、第２ゲート電極１４Ｃとなる導電材料を堆積させて導電膜を形成した後、第１ゲート電極１４Ａ上で切断されるように導電膜をパターニングして、第２ゲート電極１４Ｃを形成する。次いで、第２ゲート絶縁膜１６Ｂおよび第２ゲート電極１４Ｃの側面部にサイドウォール１１を形成した後、ソースＮ+拡散層３およびドレインＮ+拡散層５を形成する。以降は、第１の実施の形態と同様にして、通常のＣＭＯＳ形成プロセスを順次行い、半導体装置１７０Ａを得る。 The semiconductor device 170A of the present embodiment is manufactured as follows. First, in the same manner as in the second embodiment, after forming the source side N - diffusion layer 2a, the drain side N - diffusion layer 2c, and the first gate insulating film 16A, the first gate is formed on the first gate insulating film 16A. The electrode 14A and the insulating film 20 are sequentially formed, and then the sidewall 11 is formed on the side surfaces of the first gate insulating film 16A, the first gate electrode 14A and the insulating film 20. Next, a second gate insulating film 16B is formed, and a conductive material to be the second gate electrode 14C is deposited on the entire surface including the second gate insulating film 16B, the first gate electrode 14A, the insulating film 20, and the sidewalls 11. After forming the conductive film, the conductive film is patterned so as to be cut on the first gate electrode 14A to form the second gate electrode 14C. Next, sidewalls 11 are formed on the side surfaces of the second gate insulating film 16B and the second gate electrode 14C, and then the source N + diffusion layer 3 and the drain N + diffusion layer 5 are formed. Thereafter, as in the first embodiment, a normal CMOS formation process is sequentially performed to obtain a semiconductor device 170A.

＜第８の実施の形態＞
図２３は、本発明の第８の実施の形態である半導体装置１８０Ａを示す断面図である。図２３に示す半導体装置１８０Ａの構成は、前述の図１９，図２２に示す第４および第７の実施の形態の半導体装置１４０Ａ，１７０Ａの構成と類似しているので、異なる部分についてのみ説明し、対応する部分には同一の参照符を付して共通する説明を省略する。半導体装置１８０Ａも、第７の実施の形態の半導体装置１７０Ａと同様に、Ｎチャネル型半導体素子、具体的にはＮチャネル型ＭＯＳＦＥＴ１８０を備える。本実施の形態においても、半導体装置１８０Ａは、ＣＭＯＳ装置であり、図示しないＰチャネル型半導体素子、具体的にはＰチャネル型ＭＯＳＦＥＴをさらに備える。 <Eighth Embodiment>
FIG. 23 is a sectional view showing a semiconductor device 180A according to the eighth embodiment of the present invention. The configuration of the semiconductor device 180A shown in FIG. 23 is similar to the configuration of the semiconductor devices 140A and 170A of the fourth and seventh embodiments shown in FIGS. 19 and 22, and only different parts will be described. Corresponding portions are denoted by the same reference numerals, and common description is omitted. Similarly to the semiconductor device 170A of the seventh embodiment, the semiconductor device 180A also includes an N-channel semiconductor element, specifically, an N-channel MOSFET 180. Also in the present embodiment, the semiconductor device 180A is a CMOS device, and further includes a P channel semiconductor element (not shown), specifically, a P channel MOSFET.

本実施の形態の半導体装置１８０Ａは、第７の実施の形態の半導体装置１７０Ａに、第４の実施の形態における屈曲したドレイン側Ｎ-拡散層２ｄを適用したものである。具体的には、溝１５が形成された第１導電型の半導体基板であるＰ型Ｓｉ基板１Ａを用いて、屈曲したドレイン側Ｎ-拡散層２ｄを形成し、溝１５内に充填され、かつ第１ゲート電極１４Ａにオーバーラップするように第２ゲート電極１４Ｄを設けた構造となっている。前記屈曲したドレイン側Ｎ-拡散層２ｄは、ドレイン側低濃度拡散層に相当する。 The semiconductor device 180A of the present embodiment is obtained by applying the bent drain side N − diffusion layer 2d in the fourth embodiment to the semiconductor device 170A of the seventh embodiment. Specifically, a bent drain-side N − diffusion layer 2d is formed using a P-type Si substrate 1A, which is a first conductivity type semiconductor substrate in which the groove 15 is formed, and the groove 15 is filled, and The second gate electrode 14D is provided so as to overlap the first gate electrode 14A. The bent drain side N - diffusion layer 2d corresponds to the drain-side low-concentration diffusion layer.

このように溝１５が形成されたＰ型Ｓｉ基板１Ａを用いてドレイン側Ｎ-拡散層２ｄを屈曲させることによって、前述のようにチャネル領域１０とドレインＮ+拡散層５との間における電流経路を長くすることができるので、第７の実施の形態の半導体装置１７０Ａに比べて、ＯＦＦ耐圧を向上させることができる。 As described above, the current path between the channel region 10 and the drain N + diffusion layer 5 is obtained by bending the drain-side N − diffusion layer 2d using the P-type Si substrate 1A having the grooves 15 formed as described above. Thus, the OFF breakdown voltage can be improved as compared with the semiconductor device 170A of the seventh embodiment.

またＯＦＦ耐圧が同じであれば、第７の実施の形態の半導体装置１７０Ａに比べて、ドレインオフセット長ＤＬ９を縮小して、ソース・ドレイン間水平距離を縮小することができるので、半導体装置１８０Ａをさらに小形化することが可能である。   If the OFF breakdown voltage is the same, the drain offset length DL9 can be reduced and the horizontal distance between the source and the drain can be reduced as compared with the semiconductor device 170A of the seventh embodiment. Further miniaturization is possible.

本実施の形態の半導体装置１８０Ａは、溝１５が形成されたＰ型Ｓｉ基板１Ａを用いる以外は、第７の実施の形態の半導体装置１７０Ａと同様にして製造することができる。   The semiconductor device 180A of the present embodiment can be manufactured in the same manner as the semiconductor device 170A of the seventh embodiment, except that the P-type Si substrate 1A in which the grooves 15 are formed is used.

前述の各実施の形態は、本発明の例示に過ぎず、本発明の範囲内において構成を変更することができる。たとえばゲート電極４Ａ〜４Ｃは、金属膜を含んで構成されてもよい。ゲート電極４Ａ〜４Ｃが金属膜を含むメタルゲートである場合、ゲート電極４Ａ〜４Ｃは、たとえば窒化チタン（ＴｉＮ）などの金属とポリシリコンとの積層膜で構成される。   Each above-mentioned embodiment is only illustration of this invention, and can change a structure within the scope of the present invention. For example, the gate electrodes 4A to 4C may be configured to include a metal film. When gate electrodes 4A to 4C are metal gates including a metal film, gate electrodes 4A to 4C are formed of a laminated film of a metal such as titanium nitride (TiN) and polysilicon, for example.

また前述の図１９、図２１および図２３に示す第４、第６および第８の実施の形態の半導体装置１４０Ａ，１６０Ａ，１８０Ａでは、Ｐ型Ｓｉ基板１Ａに溝１５を形成したものを用いているが、Ｐ型Ｓｉ基板１Ａに溝１５を形成した後、溝１５の内表面を酸化して、曲面状に形成したものを用いてもよい。このように溝１５の内表面を曲面状にしたＰ型Ｓｉ基板を用いることによって、角の部分における電界集中を防いで、耐圧を向上させることができる。   In the semiconductor devices 140A, 160A, and 180A of the fourth, sixth, and eighth embodiments shown in FIGS. 19, 21, and 23 described above, a P-type Si substrate 1A having a groove 15 is used. However, after forming the groove 15 on the P-type Si substrate 1A, the inner surface of the groove 15 may be oxidized to form a curved surface. Thus, by using a P-type Si substrate in which the inner surface of the groove 15 has a curved surface, it is possible to prevent electric field concentration in the corner portion and improve the breakdown voltage.

また前述の各実施の形態は、Ｎチャネル型ＭＯＳＦＥＴ１１０，１２０，１３０，１４０，１５０，１６０，１７０，１８０の例であるが、ドーパントの極性を反転したＰチャネル型ＭＯＳＦＥＴについても、前述の各実施の形態におけるＮチャネル型ＭＯＳＦＥＴ１１０，１２０，１３０，１４０，１５０，１６０，１７０，１８０と同様の構成を採用することによって、同様の効果が期待できる。この場合、第１導電型はＮ型となり、第２導電型はＰ型となる。   Each of the above-described embodiments is an example of the N-channel MOSFETs 110, 120, 130, 140, 150, 160, 170, and 180. However, the P-channel MOSFET in which the polarity of the dopant is reversed is also described in each of the above-described embodiments. By adopting the same configuration as that of the N-channel MOSFETs 110, 120, 130, 140, 150, 160, 170, and 180 in the embodiment, the same effect can be expected. In this case, the first conductivity type is N-type and the second conductivity type is P-type.

前述の各実施の形態の半導体装置１１０Ａ，１２０Ａ，１３０Ａ，１４０Ａ，１５０Ａ，１６０Ａ，１７０Ａ，１８０Ａは、ドレインＮ+拡散層５に１５Ｖ〜２０Ｖといった高い電圧が印加される高耐圧ＭＯＳＦＥＴとして好適なＮチャネル型ＭＯＳＦＥＴ１１０，１２０，１３０，１４０，１５０，１６０，１７０，１８０を備えるので、高耐圧ＭＯＳＦＥＴを用いたＩＣ（Integrated Circuit）、ＬＳＩ（Large Scale Integration）製品において好適に実施することができる。 The semiconductor devices 110A, 120A, 130A, 140A, 150A, 160A, 170A, and 180A of each of the above-described embodiments are suitable as a high breakdown voltage MOSFET in which a high voltage of 15V to 20V is applied to the drain N + diffusion layer 5. Since the channel type MOSFETs 110, 120, 130, 140, 150, 160, 170, 180 are provided, the present invention can be suitably implemented in IC (Integrated Circuit) and LSI (Large Scale Integration) products using high voltage MOSFETs.

本発明の前提となる半導体装置１００Ａを示す断面図である。It is sectional drawing which shows 100A of semiconductor devices used as the premise of this invention. 本発明の第１の実施の形態である半導体装置１１０Ａを示す断面図である。It is sectional drawing which shows 110 A of semiconductor devices which are the 1st Embodiment of this invention. 本発明の第１の実施の形態である半導体装置１１０Ａの製造方法における各製造工程の状態を示す断面図である。It is sectional drawing which shows the state of each manufacturing process in the manufacturing method of 110 A of semiconductor devices which are the 1st Embodiment of this invention. 本発明の第１の実施の形態である半導体装置１１０Ａの製造方法における各製造工程の状態を示す断面図である。It is sectional drawing which shows the state of each manufacturing process in the manufacturing method of 110 A of semiconductor devices which are the 1st Embodiment of this invention. 本発明の第１の実施の形態である半導体装置１１０Ａの製造方法における各製造工程の状態を示す断面図である。It is sectional drawing which shows the state of each manufacturing process in the manufacturing method of 110 A of semiconductor devices which are the 1st Embodiment of this invention. 本発明の第１の実施の形態である半導体装置１１０Ａの製造方法における各製造工程の状態を示す断面図である。It is sectional drawing which shows the state of each manufacturing process in the manufacturing method of 110 A of semiconductor devices which are the 1st Embodiment of this invention. 本発明の第１の実施の形態である半導体装置１１０Ａの製造方法における各製造工程の状態を示す断面図である。It is sectional drawing which shows the state of each manufacturing process in the manufacturing method of 110 A of semiconductor devices which are the 1st Embodiment of this invention. 本発明の第１の実施の形態である半導体装置１１０Ａの製造方法における各製造工程の状態を示す断面図である。It is sectional drawing which shows the state of each manufacturing process in the manufacturing method of 110 A of semiconductor devices which are the 1st Embodiment of this invention. 本発明の第１の実施の形態である半導体装置１１０Ａの製造方法における各製造工程の状態を示す断面図である。It is sectional drawing which shows the state of each manufacturing process in the manufacturing method of 110 A of semiconductor devices which are the 1st Embodiment of this invention. 本発明の第２の実施の形態である半導体装置１２０Ａを示す断面図である。It is sectional drawing which shows 120 A of semiconductor devices which are the 2nd Embodiment of this invention. 本発明の第３の実施の形態である半導体装置１３０Ａを示す断面図である。It is sectional drawing which shows 130 A of semiconductor devices which are the 3rd Embodiment of this invention. 本発明の第３の実施の形態である半導体装置１３０Ａの製造方法における各製造工程の状態を示す断面図である。It is sectional drawing which shows the state of each manufacturing process in the manufacturing method of 130 A of semiconductor devices which are the 3rd Embodiment of this invention. 本発明の第３の実施の形態である半導体装置１３０Ａの製造方法における各製造工程の状態を示す断面図である。It is sectional drawing which shows the state of each manufacturing process in the manufacturing method of 130 A of semiconductor devices which are the 3rd Embodiment of this invention. 本発明の第３の実施の形態である半導体装置１３０Ａの製造方法における各製造工程の状態を示す断面図である。It is sectional drawing which shows the state of each manufacturing process in the manufacturing method of 130 A of semiconductor devices which are the 3rd Embodiment of this invention. 本発明の第３の実施の形態である半導体装置１３０Ａの製造方法における各製造工程の状態を示す断面図である。It is sectional drawing which shows the state of each manufacturing process in the manufacturing method of 130 A of semiconductor devices which are the 3rd Embodiment of this invention. 本発明の第３の実施の形態である半導体装置１３０Ａの製造方法における各製造工程の状態を示す断面図である。It is sectional drawing which shows the state of each manufacturing process in the manufacturing method of 130 A of semiconductor devices which are the 3rd Embodiment of this invention. 本発明の第３の実施の形態である半導体装置１３０Ａの製造方法における各製造工程の状態を示す断面図である。It is sectional drawing which shows the state of each manufacturing process in the manufacturing method of 130 A of semiconductor devices which are the 3rd Embodiment of this invention. 本発明の第３の実施の形態である半導体装置１３０Ａの製造方法における各製造工程の状態を示す断面図である。It is sectional drawing which shows the state of each manufacturing process in the manufacturing method of 130 A of semiconductor devices which are the 3rd Embodiment of this invention. 本発明の第４の実施の形態である半導体装置１４０Ａを示す断面図である。It is sectional drawing which shows 140 A of semiconductor devices which are the 4th Embodiment of this invention. 本発明の第５の実施の形態である半導体装置１５０Ａを示す断面図である。It is sectional drawing which shows 150 A of semiconductor devices which are the 5th Embodiment of this invention. 本発明の第６の実施の形態である半導体装置１６０Ａを示す断面図である。It is sectional drawing which shows the semiconductor device 160A which is the 6th Embodiment of this invention. 本発明の第７の実施の形態である半導体装置１７０Ａを示す断面図である。It is sectional drawing which shows 170 A of semiconductor devices which are the 7th Embodiment of this invention. 本発明の第８の実施の形態である半導体装置１８０Ａを示す断面図である。It is sectional drawing which shows 180 A of semiconductor devices which are the 8th Embodiment of this invention.

符号の説明Explanation of symbols

１，１Ａ Ｐ型Ｓｉ基板、２，９，１２Ａ，１２Ｂ Ｎ-拡散層、２ａ ソース側Ｎ-拡散層、２ｂ，２ｃ，２ｄ ドレイン側Ｎ-拡散層、３ ソースＮ+拡散層、４，４Ａ，４Ｂ，４Ｃ ゲート電極、５ ドレインＮ+拡散層、６，６Ｃ，７Ａ ゲート絶縁膜、６Ａ，６Ｂ，１６Ａ 第１ゲート絶縁膜、７，７Ｂ，７Ｃ，１６Ｂ 第２ゲート絶縁膜、８ Ｐ-拡散層、１０ チャネル領域、１１ サイドウォール、１２ 第１Ｎ-拡散層、１３ 第２Ｎ-拡散層、１４Ａ 第１ゲート電極、１４Ｂ，１４Ｃ，１４Ｄ 第２ゲート電極、１５ 溝、２０ 絶縁膜、１００，１１０，１２０，１３０，１４０，１５０，１６０，１７０，１８０ Ｎチャネル型ＭＯＳＦＥＴ、１００Ａ，１１０Ａ，１２０Ａ，１３０Ａ，１４０Ａ，１５０Ａ，１６０Ａ，１７０Ａ，１８０Ａ 半導体装置。 1, 1A P-type Si substrate, 2, 9, 12A, 12B N − diffusion layer, 2a source side N − diffusion layer, 2b, 2c, 2d drain side N − diffusion layer, 3 source N + diffusion layer, 4, 4A , 4B, 4C gate electrode, 5 drain N + diffusion layer, 6, 6C, 7A gate insulating film, 6A, 6B, 16A first gate insulating film, 7, 7B, 7C, 16B second gate insulating film, 8 P − Diffusion layer, 10 channel region, 11 sidewall, 12 1st N − diffusion layer, 13 2nd N − diffusion layer, 14A 1st gate electrode, 14B, 14C, 14D 2nd gate electrode, 15 groove, 20 insulating film, 100, 110, 120, 130, 140, 150, 160, 170, 180 N-channel MOSFET, 100A, 110A, 120A, 130A, 140A, 150A, 160A, 170A, 180A Semiconductor apparatus.

Claims (8)

チャネル領域を有する第１導電型の半導体基板と、
前記チャネル領域の一方側の側方に設けられ、前記第１導電型とは異なる第２導電型の不純物が拡散されたドレイン拡散層と、
前記チャネル領域の他方側の側方に設けられ、前記第２導電型の不純物が拡散されたソース拡散層と、
前記チャネル領域と前記ドレイン拡散層との間に介在し、前記第２導電型の不純物が、前記ドレイン拡散層よりも低濃度に拡散されたドレイン側低濃度拡散層と、
前記チャネル領域上および前記ドレイン側低濃度拡散層上にわたって設けられ、導電材料から成るゲート電極と、
前記ゲート電極と前記チャネル領域との間に介在し、絶縁材料から成る第１ゲート絶縁膜と、
前記ゲート電極と前記ドレイン側低濃度拡散層との間に介在し、絶縁材料から成る第２ゲート絶縁膜とを備え、
前記第２ゲート絶縁膜の厚み寸法は、前記第１ゲート絶縁膜の厚み寸法よりも大きいことを特徴とする半導体装置。 A first conductivity type semiconductor substrate having a channel region;
A drain diffusion layer provided on one side of the channel region, in which an impurity of a second conductivity type different from the first conductivity type is diffused;
A source diffusion layer provided on the other side of the channel region and having the second conductivity type impurity diffused therein;
A drain-side lightly doped diffusion layer interposed between the channel region and the drain diffusion layer, wherein the second conductivity type impurity is diffused at a lower concentration than the drain diffusion layer;
A gate electrode formed on the channel region and on the drain side low-concentration diffusion layer and made of a conductive material;
A first gate insulating film interposed between the gate electrode and the channel region and made of an insulating material;
A second gate insulating film made of an insulating material interposed between the gate electrode and the drain-side low-concentration diffusion layer,
The semiconductor device according to claim 1, wherein a thickness dimension of the second gate insulating film is larger than a thickness dimension of the first gate insulating film. チャネル領域を有する第１導電型の半導体基板と、
前記チャネル領域の一方側の側方に設けられ、前記第１導電型とは異なる第２導電型の不純物が拡散されたドレイン拡散層と、
前記チャネル領域の他方側の側方に設けられ、前記第２導電型の不純物が拡散されたソース拡散層と、
前記チャネル領域と前記ドレイン拡散層との間に介在し、前記第２導電型の不純物が、前記ドレイン拡散層よりも低濃度に拡散されたドレイン側低濃度拡散層と、
前記チャネル領域上および前記ドレイン側低濃度拡散層上にわたって設けられ、導電材料から成るゲート電極と、
前記ゲート電極と前記チャネル領域との間に介在し、絶縁材料から成る第１ゲート絶縁膜と、
前記ゲート電極と前記ドレイン側低濃度拡散層との間に介在し、絶縁材料から成る第２ゲート絶縁膜とを備え、
前記第２ゲート絶縁膜の厚み寸法は、前記第１ゲート絶縁膜の厚み寸法よりも小さいことを特徴とする半導体装置。 A first conductivity type semiconductor substrate having a channel region;
A drain diffusion layer provided on one side of the channel region, in which an impurity of a second conductivity type different from the first conductivity type is diffused;
A source diffusion layer provided on the other side of the channel region and having the second conductivity type impurity diffused therein;
A drain-side lightly doped diffusion layer interposed between the channel region and the drain diffusion layer, wherein the second conductivity type impurity is diffused at a lower concentration than the drain diffusion layer;
A gate electrode formed on the channel region and on the drain side low-concentration diffusion layer and made of a conductive material;
A first gate insulating film interposed between the gate electrode and the channel region and made of an insulating material;
A second gate insulating film made of an insulating material interposed between the gate electrode and the drain-side low-concentration diffusion layer,
The semiconductor device according to claim 1, wherein a thickness dimension of the second gate insulating film is smaller than a thickness dimension of the first gate insulating film. チャネル領域を有する第１導電型の半導体基板と、
前記チャネル領域の一方側の側方に設けられ、前記第１導電型とは異なる第２導電型の不純物が拡散されたドレイン拡散層と、
前記チャネル領域の他方側の側方に設けられ、前記第２導電型の不純物が拡散されたソース拡散層と、
前記チャネル領域と前記ドレイン拡散層との間に介在し、前記第２導電型の不純物が、前記ドレイン拡散層よりも低濃度に拡散されたドレイン側低濃度拡散層と、
前記チャネル領域上に設けられ、導電材料から成る第１ゲート電極と、
前記ドレイン側低濃度拡散層上に設けられ、導電材料から成る第２ゲート電極と、
前記第１ゲート電極と前記チャネル領域との間に介在し、絶縁材料から成る第１ゲート絶縁膜と、
前記第２ゲート電極と前記ドレイン側低濃度拡散層との間に介在し、絶縁材料から成る第２ゲート絶縁膜とを備え、
前記第１ゲート電極と、前記第２ゲート電極とは、電気的に分離されていることを特徴とする半導体装置。 A first conductivity type semiconductor substrate having a channel region;
A drain diffusion layer provided on one side of the channel region, in which an impurity of a second conductivity type different from the first conductivity type is diffused;
A source diffusion layer provided on the other side of the channel region and having the second conductivity type impurity diffused therein;
A drain-side lightly doped diffusion layer interposed between the channel region and the drain diffusion layer, wherein the second conductivity type impurity is diffused at a lower concentration than the drain diffusion layer;
A first gate electrode provided on the channel region and made of a conductive material;
A second gate electrode formed on the drain side low concentration diffusion layer and made of a conductive material;
A first gate insulating film interposed between the first gate electrode and the channel region and made of an insulating material;
A second gate insulating film interposed between the second gate electrode and the drain-side low-concentration diffusion layer and made of an insulating material;
The semiconductor device, wherein the first gate electrode and the second gate electrode are electrically separated. 前記第２ゲート電極は、その一部分が、前記半導体基板の厚み方向に向かって、前記第１ゲート電極に重畳して設けられることを特徴とする請求項３に記載の半導体装置。   4. The semiconductor device according to claim 3, wherein a part of the second gate electrode is provided so as to overlap the first gate electrode in a thickness direction of the semiconductor substrate. 前記ドレイン側低濃度拡散層は、前記半導体基板の厚み方向に屈曲して形成されることを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。   The semiconductor device according to claim 1, wherein the drain-side low-concentration diffusion layer is formed by being bent in the thickness direction of the semiconductor substrate. 前記ドレイン側低濃度拡散層と前記ドレイン拡散層との間に、前記第２導電型の不純物が、前記ドレイン拡散層よりも低濃度に拡散された他のドレイン側低濃度拡散層をさらに備えることを特徴とする請求項１〜５のいずれか１つに記載の半導体装置。   Further, another drain side low concentration diffusion layer in which the second conductivity type impurity is diffused at a lower concentration than the drain diffusion layer is further provided between the drain side low concentration diffusion layer and the drain diffusion layer. The semiconductor device according to claim 1, wherein: 第１導電型の半導体基板のチャネル領域を含む全面にわたって、前記第１導電型とは異なる第２導電型の不純物を拡散させて、不純物拡散層を形成する工程と、
前記不純物拡散層上に、前記不純物拡散層のうち、前記チャネル領域に形成された部分が露出し、ドレイン側低濃度拡散層となるべく予め定める部分が覆われるように、絶縁材料から成るゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜が形成された側から、前記第１導電型の不純物を、前記第１導電型の不純物が前記ゲート絶縁膜を通過しない条件下でイオン注入して、前記不純物拡散層の前記チャネル領域に形成された部分に、前記第１導電型の不純物を拡散させる工程と、
前記チャネル領域上および前記ゲート絶縁膜上に、絶縁材料から成る他のゲート絶縁膜を形成して、前記チャネル領域上に前記他のゲート絶縁膜から成る第１ゲート絶縁膜を形成するとともに、前記ドレイン側低濃度拡散層上に前記ゲート絶縁膜と前記他のゲート絶縁膜とから成る第２ゲート絶縁膜を形成する工程と、
前記第１ゲート絶縁膜上および前記第２ゲート絶縁膜上に、導電材料から成る導電膜を形成する工程と、
前記第１ゲート絶縁膜、前記第２ゲート絶縁膜および前記導電膜のうち、前記半導体基板の前記ドレイン側低濃度拡散層の一方側の側方の領域と前記チャネル領域の他方側の側方の領域とを含む拡散層形成領域上に形成された部分を除去して、残存する前記第１ゲート絶縁膜上および前記第２絶縁膜上に、前記導電膜から成るゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記拡散層形成領域に、前記第２導電型の不純物を前記不純物拡散層よりも高濃度に拡散されるようにイオン注入して、前記ドレイン側低濃度拡散層の一方側の側方にドレイン拡散層を形成するとともに、前記チャネル領域の他方側の側方にソース拡散層を形成する工程とを含むことを特徴とする半導体装置の製造方法。 Diffusing impurities of a second conductivity type different from the first conductivity type over the entire surface including the channel region of the first conductivity type semiconductor substrate to form an impurity diffusion layer;
A gate insulating film made of an insulating material so that a portion of the impurity diffusion layer formed in the channel region of the impurity diffusion layer is exposed on the impurity diffusion layer and a predetermined portion of the drain side low concentration diffusion layer is covered. Forming a step;
From the side where the gate insulating film is formed, the first conductivity type impurity is ion-implanted under a condition that the first conductivity type impurity does not pass through the gate insulating film, and the channel of the impurity diffusion layer is formed. Diffusing the impurity of the first conductivity type into a portion formed in the region;
Forming another gate insulating film made of an insulating material on the channel region and the gate insulating film; forming a first gate insulating film made of the other gate insulating film on the channel region; and Forming a second gate insulating film comprising the gate insulating film and the other gate insulating film on the drain-side low concentration diffusion layer;
Forming a conductive film made of a conductive material on the first gate insulating film and the second gate insulating film;
Of the first gate insulating film, the second gate insulating film and the conductive film, a region on one side of the drain side low concentration diffusion layer of the semiconductor substrate and a side on the other side of the channel region. Removing a portion formed on the diffusion layer forming region including the region, and forming a gate electrode made of the conductive film on the remaining first gate insulating film and the second insulating film;
Using the gate electrode as a mask, the second conductivity type impurity is ion-implanted into the diffusion layer forming region so as to be diffused in a higher concentration than the impurity diffusion layer, and one of the drain side low concentration diffusion layers is implanted. Forming a drain diffusion layer on the side of the side and forming a source diffusion layer on the side of the other side of the channel region. 第１導電型の半導体基板上に、前記半導体基板のドレイン側低濃度拡散層を形成するべく予め定める低濃度層形成領域が露出し、前記半導体基板のチャネル領域が覆われるように、絶縁材料から成るゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜が形成された側から、前記第１導電型とは異なる第２導電型の不純物を、前記第２導電型の不純物が前記ゲート絶縁膜を通過しない条件下でイオン注入して、前記低濃度層形成領域に前記第２導電型の不純物が拡散された前記ドレイン側低濃度拡散層を形成する工程と、
前記ゲート絶縁膜上および前記ドレイン側低濃度拡散層上に、絶縁材料から成る他のゲート絶縁膜を形成して、前記チャネル領域上に前記ゲート絶縁膜と前記他のゲート絶縁膜とから成る第１ゲート絶縁膜を形成するとともに、前記ドレイン側低濃度拡散層上に前記他のゲート絶縁膜から成る第２ゲート絶縁膜を形成する工程と、
前記第１ゲート絶縁膜上および前記第２ゲート絶縁膜上に、導電材料から成る導電膜を形成する工程と、
前記第１ゲート絶縁膜、前記第２ゲート絶縁膜および前記導電膜のうち、前記半導体基板の前記ドレイン側低濃度拡散層の一方側の側方の領域と前記チャネル領域の他方側の側方の領域とを含む拡散層形成領域上に形成された部分を除去して、残存する前記第１ゲート絶縁膜上および前記第２絶縁膜上に、前記導電膜から成るゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記拡散層形成領域に、前記第２導電型の不純物を前記ドレイン側低濃度拡散層よりも高濃度に拡散されるようにイオン注入して、前記ドレイン側低濃度拡散層の一方側の側方にドレイン拡散層を形成するとともに、前記チャネル領域の他方側の側方にソース拡散層を形成する工程とを含むことを特徴とする半導体装置の製造方法。 On the semiconductor substrate of the first conductivity type, an insulating material is used so that a predetermined low-concentration layer forming region for forming a drain-side low-concentration diffusion layer of the semiconductor substrate is exposed and a channel region of the semiconductor substrate is covered. Forming a gate insulating film comprising:
From the side on which the gate insulating film is formed, ions of a second conductivity type different from the first conductivity type are ion-implanted under a condition that the second conductivity type impurity does not pass through the gate insulating film, Forming the drain side low concentration diffusion layer in which the impurity of the second conductivity type is diffused in the low concentration layer formation region;
Another gate insulating film made of an insulating material is formed on the gate insulating film and the drain-side lightly doped diffusion layer, and the gate insulating film and the other gate insulating film are formed on the channel region. Forming a gate insulating film and forming a second gate insulating film made of the other gate insulating film on the drain-side low-concentration diffusion layer;
Forming a conductive film made of a conductive material on the first gate insulating film and the second gate insulating film;
Of the first gate insulating film, the second gate insulating film and the conductive film, a region on one side of the drain side low concentration diffusion layer of the semiconductor substrate and a side on the other side of the channel region. Removing a portion formed on the diffusion layer forming region including the region, and forming a gate electrode made of the conductive film on the remaining first gate insulating film and the second insulating film;
Using the gate electrode as a mask, the second conductivity type impurity is ion-implanted into the diffusion layer forming region so as to be diffused at a higher concentration than the drain side low concentration diffusion layer, and the drain side low concentration diffusion is performed. Forming a drain diffusion layer on one side of the layer and forming a source diffusion layer on the other side of the channel region.
JP2008178641A 2008-07-09 2008-07-09 Semiconductor device and fabrication process therefor Pending JP2010021221A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008178641A JP2010021221A (en) 2008-07-09 2008-07-09 Semiconductor device and fabrication process therefor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008178641A JP2010021221A (en) 2008-07-09 2008-07-09 Semiconductor device and fabrication process therefor

Publications (1)

Publication Number Publication Date
JP2010021221A true JP2010021221A (en) 2010-01-28

Family

ID=41705855

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008178641A Pending JP2010021221A (en) 2008-07-09 2008-07-09 Semiconductor device and fabrication process therefor

Country Status (1)

Country Link
JP (1) JP2010021221A (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103460487A (en) * 2011-04-07 2013-12-18 日产自动车株式会社 Battery, manufacturing method for battery, and sacked electrode
WO2018142970A1 (en) * 2017-02-03 2018-08-09 ソニーセミコンダクタソリューションズ株式会社 Transistor and manufacturing method
US11018171B2 (en) 2017-02-03 2021-05-25 Sony Semiconductor Solutions Corporation Transistor and manufacturing method

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103460487A (en) * 2011-04-07 2013-12-18 日产自动车株式会社 Battery, manufacturing method for battery, and sacked electrode
WO2018142970A1 (en) * 2017-02-03 2018-08-09 ソニーセミコンダクタソリューションズ株式会社 Transistor and manufacturing method
US11018171B2 (en) 2017-02-03 2021-05-25 Sony Semiconductor Solutions Corporation Transistor and manufacturing method

Similar Documents

Publication Publication Date Title
US9755067B2 (en) Semiconductor device and fabrication method thereof
US9153666B1 (en) LDMOS with corrugated drift region
JP4590884B2 (en) Semiconductor device and manufacturing method thereof
KR101531882B1 (en) Semiconductor device and method for manufacturing the same
JP2009239111A (en) Semiconductor device
JP2008084995A (en) High breakdown voltage trench mos transistor and manufacturing method thereof
JP2007087985A (en) Insulated-gate semiconductor device and method of manufacturing same
JP2006344943A (en) Mos field effect transistor having trench isolation region and method of fabricating the same
JP2009164609A (en) Semiconductor device with deep trench structure and method of manufacturing the same
JP5164333B2 (en) Semiconductor device
TWI684281B (en) High voltage transistor using buried insulating layer as gate dielectric
JP2007019200A (en) Semiconductor device and its manufacturing method
JP2007027622A (en) Semiconductor device and its manufacturing method
JP2010177292A (en) Semiconductor device and method for manufacturing the same
JP4787709B2 (en) Semiconductor device and manufacturing method of semiconductor device
KR100790261B1 (en) The fabricating method of dmos device
US9054185B2 (en) Semiconductor device
EP1949446A2 (en) Transistor device
JP2010021221A (en) Semiconductor device and fabrication process therefor
US9324786B2 (en) Semiconductor device and method for fabricating the same
JP5460244B2 (en) Manufacturing method of semiconductor device
US6621118B2 (en) MOSFET, semiconductor device using the same and production process therefor
JP2013251497A (en) Semiconductor device and manufacturing method of the same
JP2007335756A (en) Semiconductor device and its manufacturing method
JP2010056216A (en) Semiconductor device, and method of manufacturing the same

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20100524