JP2010056216A

JP2010056216A - Semiconductor device, and method of manufacturing the same

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Publication number: JP2010056216A
Application number: JP2008218175A
Authority: JP
Inventors: Yoshihiro Tokuyama; 宜宏徳山
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2008-08-27
Filing date: 2008-08-27
Publication date: 2010-03-11

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device which has simple constitution and is made compact while holding a breakdown voltage. <P>SOLUTION: The entire surface except at least a portion of a side surface of a drain-side diffusion layer 112" A on the side of a channel region 116 is covered with an oxide film 107. The oxide film 107 prevents the diffusion layer 112" A and a silicon substrate 101 from short-circuiting. Consequently, even when the oxide film 107 is reduced in thickness, the breakdown voltage is secured and the device is therefore made compact. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

この発明は、例えば高耐圧用途のＭＯＳ型トランジスタ等の半導体装置およびその製造方法に関する。 The present invention relates to a semiconductor device such as a MOS transistor for high voltage use and a method for manufacturing the same.

従来、高耐圧トランジスタとして、LDMOS（Lateral Double Diffused Metal Oxide Semiconductor）トランジスタ等が提案されているが、近年、高い耐圧と低いオン抵抗の両立、また、素子縮小といった要求がますます強くなってきている。そのため、これまでにも、様々な解決手段が提案されてきた。 Conventionally, LDMOS (Lateral Double Diffused Metal Oxide Semiconductor) transistors and the like have been proposed as high breakdown voltage transistors, but in recent years, there has been an increasing demand for both high breakdown voltage and low on-resistance, as well as element reduction. . For this reason, various solutions have been proposed so far.

たとえば、耐圧を上げるために電界制御用の補助ゲートを用いるといった提案は、特開2006-108208、特開平9-74190等に見られる。また、オン抵抗を下げる手法として、ゲート、ソース、ドレイン領域を深くし電流経路を広げるといった提案は、多少の差はあるものの、特開平6-97450、特開平7-74352、特開2005-136150等に見られる。さらに、ラッチアップ耐性を低下させずに素子縮小する提案として、ソース領域下にドリフト領域にも延在するような埋め込み拡散層を設ける提案が、特許第3642768号に、開示されている。 For example, proposals for using an auxiliary gate for electric field control in order to increase the breakdown voltage can be found in JP-A-2006-108208, JP-A-9-74190, and the like. Further, as a technique for lowering the on-resistance, proposals such as deepening the gate, source, and drain regions and widening the current path are disclosed in Japanese Patent Laid-Open Nos. 6-97450, 7-74352, and 2005-136150, although there are some differences. Etc. Further, Japanese Patent No. 3642768 discloses a proposal for providing a buried diffusion layer extending to the drift region below the source region as a proposal for reducing the element without reducing the latch-up resistance.

ここでは、上記特許第3642768号を従来例として、図３を用いて詳細に説明する。 Here, the above-mentioned Japanese Patent No. 3642768 will be described in detail with reference to FIG.

図３は、従来例における高耐圧半導体装置２００の一構造例を示す断面図である。この半導体装置２００は、アクティブ領域２０３をｐ型半導体基板２０１の他の領域から隔てるフィールド絶縁膜２０４と、LDMOS電界効果トランジスタとを備える。 FIG. 3 is a cross-sectional view showing one structural example of a high voltage semiconductor device 200 in the conventional example. The semiconductor device 200 includes a field insulating film 204 that separates the active region 203 from other regions of the p-type semiconductor substrate 201, and an LDMOS field effect transistor.

このLDMOSトランジスタは、第２導電型の拡散層としてｎ型拡散層２０２と、第１導電型のボディ部としてｐ型ボディ部２０９とを有する。 This LDMOS transistor has an n-type diffusion layer 202 as a second conductivity type diffusion layer and a p-type body portion 209 as a first conductivity type body portion.

アクティブ領域２０３内のｎ型拡散層２０２の領域部分は、基板２０１の表面に接した領域を有する。そして、ｎ型拡散層２０２は、p型半導体基板２０１においてアクティブ領域２０３のフィールド絶縁膜２０４と接する側の基板部分からフィールド絶縁膜２０４下限へと、アクティブ領域２０３外に相当する基板部分に延長して設けられている。 A region portion of the n-type diffusion layer 202 in the active region 203 has a region in contact with the surface of the substrate 201. Then, the n-type diffusion layer 202 extends from the substrate portion of the p-type semiconductor substrate 201 in contact with the field insulating film 204 in the active region 203 to the lower limit of the field insulating film 204 to the substrate portion corresponding to the outside of the active region 203. Is provided.

さらに、ｐ型ボディ部２０９は、その領域内に、第２導電型の高濃度拡散層であるｎ型高濃度拡散層２１２と、第１導電型の高濃度拡散層であるｐ型高濃度拡散層２１３とを有する。 Further, the p-type body portion 209 includes an n-type high-concentration diffusion layer 212 that is a second-conductivity-type high-concentration diffusion layer and a p-type high-concentration diffusion that is a first-conductivity-type high-concentration diffusion layer. Layer 213.

図３に示す構成によれば、ｐ型ボディ部２０９の基板２０１表面に接した領域に、アクティブ領域２０３内のｎ型拡散層２０２の領域部分と対向して、順次にｎ型高濃度拡散層２１２とｐ型高濃度拡散層２１３とが設けられている。ｐ型高濃度拡散層２１３の、ｎ型高濃度拡散層２１２と反対の領域は、フィールド絶縁膜２０４と境界を接している。 According to the configuration shown in FIG. 3, the n-type high-concentration diffusion layer is sequentially formed in the region in contact with the surface of the substrate 201 of the p-type body portion 209 so as to face the region portion of the n-type diffusion layer 202 in the active region 203. 212 and a p-type high concentration diffusion layer 213 are provided. A region of the p-type high concentration diffusion layer 213 opposite to the n-type high concentration diffusion layer 212 is in contact with the field insulating film 204.

さらに、図３に示す構成例では、ｎ型高濃度拡散層２１２は、ｐ型高濃度拡散層２１３よりも基板表面からの深さが浅く形成されている。 Further, in the configuration example shown in FIG. 3, the n-type high concentration diffusion layer 212 is formed with a depth smaller from the substrate surface than the p-type high concentration diffusion layer 213.

さらに、この横型高耐圧半導体装置２００の構成によれば、アクティブ領域２０３内のｎ型拡散層２０２の領域部分は、基板２０１の表面に接した領域でドリフト領域として作用する。 Furthermore, according to the configuration of the lateral high breakdown voltage semiconductor device 200, the region portion of the n-type diffusion layer 202 in the active region 203 acts as a drift region in a region in contact with the surface of the substrate 201.

そして、横型高耐圧半導体装置２００には、第１導電型の高濃度埋め込み拡散層としてｐ型高濃度埋め込み拡散層２１０が、ｐ型ボディ部２０９の底部２１１と連続して、この底部２１１の下側に設けてある。ｐ型高濃度埋め込み拡散層２１０は、ｎ型拡散層２０２の内部へと延在して設けられている。 In the lateral high-voltage semiconductor device 200, a p-type high-concentration buried diffusion layer 210 as a first conductivity type high-concentration buried diffusion layer is continuous with the bottom portion 211 of the p-type body portion 209, and is below the bottom portion 211. It is provided on the side. The p-type high concentration buried diffusion layer 210 is provided to extend into the n-type diffusion layer 202.

ｎ型拡散層２０２中に延在する埋め込み拡散層２１０の領域は、アクティブ領域２０３内の領域、すなわちｎ型拡散層２０２の上述したドリフト領域内に設けられている。さらに、ｐ型高濃度埋め込み拡散層２１０の不純物濃度を、ｐ型高濃度拡散層２１３より低濃度とするとともに、ｎ型拡散層２０２より高濃度としてある。 The region of the buried diffusion layer 210 extending into the n-type diffusion layer 202 is provided in a region in the active region 203, that is, in the above-described drift region of the n-type diffusion layer 202. Furthermore, the impurity concentration of the p-type high-concentration buried diffusion layer 210 is lower than that of the p-type high-concentration diffusion layer 213 and higher than that of the n-type diffusion layer 202.

図３に示すLDMOSトランジスタの構成では、上述したように、ｎ型拡散層２０２のドリフト領域には、該拡散層２０２より高い不純物濃度を有するｐ型高濃度埋め込み拡散層２１０が埋め込まれている。よって、ドレイン電圧が印加された場合、該ｎ型拡散層２０２とｐ型高濃度埋め込み拡散層２１０との接合面の空乏層は容易に伸び、当該拡散層２０２のドリフト領域の全域を実質的に空乏化する。従って、従来に比べてｎ型拡散層２０２を高濃度とすることが可能となる。その結果、横型高耐圧半導体装置２００の構成では、デバイス耐圧を低下させることなく、LDMOSトランジスタの駆動電流を向上させることができる。 In the configuration of the LDMOS transistor shown in FIG. 3, as described above, the p-type high-concentration buried diffusion layer 210 having an impurity concentration higher than that of the diffusion layer 202 is buried in the drift region of the n-type diffusion layer 202. Therefore, when a drain voltage is applied, the depletion layer at the junction surface between the n-type diffusion layer 202 and the p-type high-concentration buried diffusion layer 210 easily extends, and the entire drift region of the diffusion layer 202 is substantially extended. Depleted. Therefore, the n-type diffusion layer 202 can be made higher in concentration than in the prior art. As a result, the configuration of the lateral high breakdown voltage semiconductor device 200 can improve the drive current of the LDMOS transistor without reducing the device breakdown voltage.

さらに、図３に示す横型高耐圧半導体装置２００のLDMOSトランジスタの構成において、ソース領域となるｎ型高濃度拡散層２１２とドレイン領域となるｎ型拡散層２０２との間の、ｐ型ボディ部２０９（及びｐ型半導体基板２０１）のｐ型の領域には、寄生のベース抵抗が存在するが、この形態では、不純物濃度をｐ型高濃度拡散層２１３より低濃度としたｐ型高濃度埋め込み拡散層２１０をｐ型ボディ部２０９の底部と連続して設けることにより、前述したベース抵抗及びｐ型高濃度拡散層２１３の抵抗を低下させる。このため、ｐ型高濃度拡散層２１３は浅く形成することができる。 Further, in the structure of the LDMOS transistor of the lateral high-voltage semiconductor device 200 shown in FIG. 3, the p-type body portion 209 between the n-type high concentration diffusion layer 212 serving as the source region and the n-type diffusion layer 202 serving as the drain region. In the p-type region of (and the p-type semiconductor substrate 201), a parasitic base resistance exists. In this embodiment, the p-type high-concentration buried diffusion in which the impurity concentration is lower than that of the p-type high-concentration diffusion layer 213. By providing the layer 210 continuously with the bottom of the p-type body portion 209, the above-described base resistance and the resistance of the p-type high-concentration diffusion layer 213 are reduced. Therefore, the p-type high concentration diffusion layer 213 can be formed shallow.

従って、この形態の横型高耐圧半導体装置２００では、ラッチアップ耐性を低下させることなく、LDMOSトランジスタの素子領域を縮小することができる。 Therefore, in the lateral high voltage semiconductor device 200 of this embodiment, the element region of the LDMOS transistor can be reduced without reducing the latch-up resistance.

次に、以上説明したような構成を有する、図３に示す横型高耐圧半導体装置２００の製造方法の一例について図４Ａ〜図４Ｄを参照して説明する。図４Ａ〜図４Ｄは、横型高耐圧半導体装置２００の製造方法に供する製造工程図である。 Next, an example of a manufacturing method of the lateral high voltage semiconductor device 200 having the configuration described above and shown in FIG. 3 will be described with reference to FIGS. 4A to 4D. 4A to 4D are manufacturing process diagrams used in the method for manufacturing the horizontal high-voltage semiconductor device 200.

まず、図４Ａに示すように、ボロン（B）をドープしたシリコン（Si）基板を用いて構成されるｐ型半導体基板２０１に、公知のホトリソグラフィ技術及びイオン注入技術により、窒素（N２）等の不活性ガスを用いて１２００℃で３００分間、熱処理を行い、ｎ型拡散層２０２を形成する。 First, as shown in FIG. 4A, nitrogen (N2) or the like is formed on a p-type semiconductor substrate 201 formed using a silicon (Si) substrate doped with boron (B) by a known photolithography technique and ion implantation technique. The n-type diffusion layer 202 is formed by performing a heat treatment at 1200 ° C. for 300 minutes using an inert gas.

次に、図４Ｂに示すように、ｎ型拡散層２０２形成済みのｐ型半導体基板２０１に、公知のLOCOS（Local Oxidation of Silicon）技術により、ｎ型拡散層２０２の一部をドレイン領域として含むアクティブ領域２０３と、該領域２０３を当該ｐ型半導体基板２０１の他の領域から隔てる、８０００Å程度の厚さのフィールド絶縁膜２０４とを形成する。この際、アクティブ領域２０３外のｎ型拡散層２０２に形成されたフィールド絶縁膜２０４に、開口部２０５も形成される。その後、イオン注入領域２０６に、公知のホトリソグラフィ技術及び公知のイオン注入技術により、ボロン（B）を１．５MeVで５E１３／ｃｍ^２程度注入する。 Next, as shown in FIG. 4B, the p-type semiconductor substrate 201 in which the n-type diffusion layer 202 has been formed includes a part of the n-type diffusion layer 202 as a drain region by a known LOCOS (Local Oxidation of Silicon) technique. An active region 203 and a field insulating film 204 having a thickness of about 8000 mm are formed to separate the region 203 from other regions of the p-type semiconductor substrate 201. At this time, an opening 205 is also formed in the field insulating film 204 formed in the n-type diffusion layer 202 outside the active region 203. Thereafter, boron (B) is implanted at about 5E13 / cm ² at 1.5 MeV into the ion implantation region 206 by a known photolithography technique and a known ion implantation technique.

次に、アクティブ領域に相当するｐ型半導体基板２０１の表面に、公知の酸化技術により、厚さが２００Å程度のゲート絶縁膜２０７を形成する。続いて、該ゲート絶縁膜２０７上に、公知のCVD（Chemical Vapor Deposition）法、公知のホトリソグラフィ技術及び公知のエッチング技術により、ゲート電極２０８を形成する。 Next, a gate insulating film 207 having a thickness of about 200 mm is formed on the surface of the p-type semiconductor substrate 201 corresponding to the active region by a known oxidation technique. Subsequently, a gate electrode 208 is formed on the gate insulating film 207 by a known CVD (Chemical Vapor Deposition) method, a known photolithography technique, and a known etching technique.

その後、図４Ｃに示すように、ゲート電極２０８及びフィールド絶縁膜２０４をイオン注入時のマスクとして用いて、公知のイオン注入技術によりボロン（B）を４０KeVでE13／ｃｍ^２程度注入し、公知の拡散技術により、窒素（Ｎ２）等の不活性ガスを用いて１１００℃で１２０分程度熱処理を行い、ｐ型ボディ部２０９を形成する。この際、前述したイオン注入領域２０６には、ｐ型高濃度埋め込み拡散層２１０も形成される。 Thereafter, as shown in FIG. 4C, boron (B) is implanted at about 40 EV / E13 / cm ² by a known ion implantation technique using the gate electrode 208 and the field insulating film 204 as a mask during ion implantation. A p-type body portion 209 is formed by performing a heat treatment at 1100 ° C. for about 120 minutes using an inert gas such as nitrogen (N 2) by a diffusion technique. At this time, a p-type high concentration buried diffusion layer 210 is also formed in the ion implantation region 206 described above.

続いて、図４Ｄに示すように、公知のホトリソグラフィ技術及びイオン注入技術により、ソース領域にヒ素（Ａｓ）を４０ＫｅＶで５Ｅ５／ｃｍ^２程度注入するとともに、当該ｐ型ボディ部２０９のソース領域を含まない領域に、フッ化ホウ素（ＢＦ２）を４０ＫｅＶでＥ１５／ｃｍ^２程度注入する。ソース領域にイオン注入を行う際、開口部２０５のｎ型拡散層２０２が露出した部分にも、ヒ素（As）が注入される。その後、公知の拡散技術により、窒素（N2）等の不活性ガスを用いて１０００℃で２０分程度熱処理を行い、ｎ型高濃度拡散層２１２及びｐ型高濃度拡散層２１３を形成する。
特許第3642768号公報 Subsequently, as shown in FIG. 4D, arsenic (As) is implanted into the source region at about 5E5 / cm ² at 40 KeV by a known photolithography technique and ion implantation technique, and the source region of the p-type body portion 209 is formed. Boron fluoride (BF2) is implanted at 40 KeV into the region not including E15 / cm ² . When ion implantation is performed on the source region, arsenic (As) is also implanted into a portion of the opening 205 where the n-type diffusion layer 202 is exposed. Thereafter, a heat treatment is performed for about 20 minutes at 1000 ° C. using an inert gas such as nitrogen (N 2) by a known diffusion technique to form the n-type high concentration diffusion layer 212 and the p-type high concentration diffusion layer 213.
Japanese Patent No. 3642768

しかしながら、上記従来の半導体装置では、ｐ型高濃度埋め込み拡散層の形成が最重要であり、精度よく形成できないと、逆に耐圧の低下、閾値電圧の変動、駆動電流低下等の悪影響が出てしまうことになる。さらに、ドリフト領域上にフィールド絶縁膜を用いている限り、素子縮小も限界があることが容易に分る。 However, in the conventional semiconductor device described above, the formation of the p-type high concentration buried diffusion layer is the most important. If it cannot be formed with high accuracy, adverse effects such as a decrease in breakdown voltage, a fluctuation in threshold voltage, and a decrease in drive current occur. Will end up. Furthermore, as long as a field insulating film is used on the drift region, it can be easily understood that there is a limit to element reduction.

そこで、この発明の課題は、簡単な構成で、耐圧を保持しつつ小型化を図ることができる半導体装置およびその製造方法を提供することにある。 SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device that can be reduced in size while maintaining a withstand voltage with a simple configuration, and a method for manufacturing the same.

上記課題を解決するため、この発明の半導体装置は、
第１導電型の半導体基板と、
この半導体基板に設けられたソース領域に相当する第２導電型のソース側拡散層と、
上記半導体基板に設けられたドレイン領域に相当する第２導電型のドレイン側拡散層と、
上記半導体基板に設けられると共にソース領域とドレイン領域との間に形成されたチャネル領域と、
このチャネル領域の上側に絶縁膜を介して設けられたゲート電極と
を備え、
上記ドレイン側拡散層における上記チャネル領域側の側面の少なくとも一部を除いた全面が、絶縁膜により、覆われていることを特徴としている。 In order to solve the above problems, a semiconductor device of the present invention is
A first conductivity type semiconductor substrate;
A source-side diffusion layer of a second conductivity type corresponding to a source region provided in the semiconductor substrate;
A drain-side diffusion layer of a second conductivity type corresponding to a drain region provided in the semiconductor substrate;
A channel region provided in the semiconductor substrate and formed between a source region and a drain region;
A gate electrode provided above the channel region via an insulating film,
The entire surface of the drain side diffusion layer excluding at least part of the side surface on the channel region side is covered with an insulating film.

この発明の半導体装置によれば、上記ドレイン側拡散層における上記チャネル領域側の側面の少なくとも一部を除いた全面が、絶縁膜により、覆われているので、絶縁膜は、ドレイン側拡散層と半導体基板との間の短絡を防止する。このため、絶縁膜の厚みを薄くしても、耐圧を確保できるので、装置の小型化を図ることができる。 According to the semiconductor device of the present invention, the entire surface excluding at least a part of the side surface on the channel region side in the drain side diffusion layer is covered with the insulating film. A short circuit with the semiconductor substrate is prevented. For this reason, even if the thickness of the insulating film is reduced, the withstand voltage can be secured, so that the apparatus can be downsized.

したがって、絶縁膜を設けるという簡単な構成で、耐圧を保持しつつ小型化を図ることができる。 Therefore, it is possible to reduce the size while maintaining a withstand voltage with a simple configuration in which an insulating film is provided.

また、一実施形態の半導体装置では、
上記第１導電型の半導体基板には、深さの異なる浅溝部および深溝部が、隣接して設けられ、
上記深溝部には、上記ドレイン側拡散層が設けられ、このドレイン側拡散層は、高濃度不純物が注入された高濃度不純物拡散層であり、
上記浅溝部には、上記高濃度不純物拡散層よりも濃度の低い不純物が注入されたドリフト領域に相当する第２導電型の低濃度不純物拡散層が設けられ、
上記低濃度不純物拡散層の底面が、絶縁膜により、覆われている。 In one embodiment of the semiconductor device,
In the semiconductor substrate of the first conductivity type, a shallow groove portion and a deep groove portion having different depths are provided adjacent to each other,
In the deep groove portion, the drain side diffusion layer is provided, and the drain side diffusion layer is a high concentration impurity diffusion layer into which a high concentration impurity is implanted,
The shallow trench portion is provided with a second conductivity type low concentration impurity diffusion layer corresponding to a drift region into which an impurity having a lower concentration than the high concentration impurity diffusion layer is implanted,
The bottom surface of the low concentration impurity diffusion layer is covered with an insulating film.

この実施形態の半導体装置によれば、上記第２導電型の低濃度不純物拡散層を設けているので、この低濃度不純物拡散層により電界を緩和できる。 According to the semiconductor device of this embodiment, since the low-concentration impurity diffusion layer of the second conductivity type is provided, the electric field can be relaxed by the low-concentration impurity diffusion layer.

また、一実施形態の半導体装置では、
上記半導体基板は、シリコンを含み、
上記高濃度不純物拡散層および上記低濃度不純物拡散層は、ポリシリコンを含む。 In one embodiment of the semiconductor device,
The semiconductor substrate includes silicon,
The high concentration impurity diffusion layer and the low concentration impurity diffusion layer include polysilicon.

この実施形態の半導体装置によれば、上記半導体基板は、シリコンを含み、上記高濃度不純物拡散層および上記低濃度不純物拡散層は、ポリシリコンを含むので、ポリシリコン内の不純物の拡散速度は、単結晶シリコンに比べて、若干速いため、同一熱処理で、半導体基板の溝内のみ効果的に不純物拡散を行うことができて、作成が容易になる。 According to the semiconductor device of this embodiment, the semiconductor substrate contains silicon, and the high-concentration impurity diffusion layer and the low-concentration impurity diffusion layer contain polysilicon. Therefore, the diffusion rate of impurities in the polysilicon is Since it is slightly faster than single crystal silicon, impurity diffusion can be effectively performed only in the groove of the semiconductor substrate by the same heat treatment, and the fabrication becomes easy.

また、一実施形態の半導体装置では、上記ドレイン側拡散層を覆う上記絶縁膜の厚みは、１００〜２００ｎｍである。 In one embodiment, the insulating film covering the drain side diffusion layer has a thickness of 100 to 200 nm.

この実施形態の半導体装置によれば、上記ドレイン側拡散層を覆う上記絶縁膜の厚みは、１００〜２００ｎｍであるので、装置を一層小型にできる。 According to the semiconductor device of this embodiment, since the thickness of the insulating film covering the drain side diffusion layer is 100 to 200 nm, the device can be further miniaturized.

また、この発明の半導体装置の製造方法は、
第１導電型の半導体基板をエッチングして溝を形成する工程と、
上記溝の底面の一部に絶縁膜としてのサイドウォールを形成する工程と、
上記溝をさらにエッチングして、上記サイドウォールに覆われた部分に浅溝部を形成すると共に、上記サイドウォールに覆われていない部分に深溝部を形成する工程と、
上記溝内を酸化して、上記深溝部に、絶縁膜としての酸化膜を形成する工程と、
上記溝内に埋込層を埋め込んで、この埋込層に低濃度の不純物を注入する工程と、
上記深溝部に対応する部分に、高濃度の不純物を注入して、この深溝部の上記酸化膜上には、ドレイン領域に相当する第２導電型の高濃度不純物拡散層を形成すると共に、上記浅溝部の上記サイドウォール上には、ドリフト領域に相当する第２導電型の低濃度不純物拡散層を形成する工程と
を備えることを特徴としている。 In addition, a method for manufacturing a semiconductor device according to the present invention includes:
Etching the first conductivity type semiconductor substrate to form a groove;
Forming a sidewall as an insulating film on a part of the bottom of the groove;
Etching the groove further to form a shallow groove portion in the portion covered with the sidewall, and forming a deep groove portion in the portion not covered with the sidewall;
Oxidizing the inside of the groove to form an oxide film as an insulating film in the deep groove portion;
Embedding a buried layer in the trench and implanting low concentration impurities into the buried layer;
A high concentration impurity is implanted into a portion corresponding to the deep groove portion, and a second conductivity type high concentration impurity diffusion layer corresponding to a drain region is formed on the oxide film in the deep groove portion, and Forming a second-conductivity-type low-concentration impurity diffusion layer corresponding to the drift region on the sidewall of the shallow groove portion.

この発明の半導体装置の製造方法によれば、上記深溝部の上記酸化膜上には、上記高濃度不純物拡散層を形成すると共に、上記浅溝部の上記サイドウォール上には、上記低濃度不純物拡散層を形成するので、上記高濃度不純物拡散層における上記低濃度不純物拡散層側の側面の少なくとも一部を除いた全面が、絶縁膜により、覆われることになって、絶縁膜は、拡散層と半導体基板との間の短絡を防止する。このため、絶縁膜の厚みを薄くしても、耐圧を確保できるので、装置の小型化を図ることができる。また、低濃度不純物拡散層を設けているので、この低濃度不純物拡散層により電界を緩和できる。 According to the semiconductor device manufacturing method of the present invention, the high-concentration impurity diffusion layer is formed on the oxide film in the deep groove portion, and the low-concentration impurity diffusion is formed on the sidewall in the shallow groove portion. Since the layer is formed, the entire surface of the high-concentration impurity diffusion layer excluding at least a part of the side surface on the low-concentration impurity diffusion layer side is covered with the insulating film. A short circuit with the semiconductor substrate is prevented. For this reason, even if the thickness of the insulating film is reduced, the withstand voltage can be secured, so that the apparatus can be downsized. Further, since the low concentration impurity diffusion layer is provided, the electric field can be relaxed by the low concentration impurity diffusion layer.

この発明の半導体装置によれば、上記ドレイン側拡散層における上記チャネル領域側の側面の少なくとも一部を除いた全面が、絶縁膜により、覆われているので、簡単な構成で、耐圧を保持しつつ小型化を図ることができる。 According to the semiconductor device of the present invention, since the entire surface of the drain side diffusion layer excluding at least part of the side surface on the channel region side is covered with the insulating film, the breakdown voltage is maintained with a simple configuration. In addition, the size can be reduced.

この発明の半導体装置の製造方法によれば、上記深溝部の上記酸化膜上には、上記高濃度不純物拡散層を形成すると共に、上記浅溝部の上記サイドウォール上には、上記低濃度不純物拡散層を形成するので、簡単な構成で、耐圧を保持しつつ小型化を図ることができる。 According to the semiconductor device manufacturing method of the present invention, the high-concentration impurity diffusion layer is formed on the oxide film in the deep groove portion, and the low-concentration impurity diffusion is formed on the sidewall in the shallow groove portion. Since the layer is formed, the size can be reduced with a simple configuration while maintaining the withstand voltage.

以下、この発明を図示の実施の形態により詳細に説明する。 Hereinafter, the present invention will be described in detail with reference to the illustrated embodiments.

図１は、この発明の半導体装置の一実施形態である縦断面図を示している。この半導体装置は、高耐圧MOS型トランジスタである。 FIG. 1 is a longitudinal sectional view showing an embodiment of a semiconductor device according to the present invention. This semiconductor device is a high voltage MOS transistor.

この半導体装置は、第１導電型の半導体基板としてのｐ型シリコン基板１０１を有する。このシリコン基板１０１には、第２導電型のドレイン側拡散層としてのｎ型のドレイン側高濃度不純物拡散層１１２”Ａが設けられ、このドレイン側高濃度不純物拡散層１１２”Ａは、ドレイン領域に相当する。 This semiconductor device has a p-type silicon substrate 101 as a first conductivity type semiconductor substrate. The silicon substrate 101 is provided with an n-type drain side high concentration impurity diffusion layer 112 ″ A as a drain side diffusion layer of the second conductivity type, and the drain side high concentration impurity diffusion layer 112 ″ A is formed in the drain region. It corresponds to.

シリコン基板１０１には、第２導電型のソース側拡散層としてのｎ型のソース側高濃度不純物拡散層１１２”Ｂが設けられ、このソース側高濃度不純物拡散層１１２”Ｂは、ソース領域に相当する。 The silicon substrate 101 is provided with an n-type source-side high-concentration impurity diffusion layer 112 ″ B as a second-conductivity-type source-side diffusion layer, and the source-side high-concentration impurity diffusion layer 112 ″ B is provided in the source region. Equivalent to.

シリコン基板１０１には、ソース領域とドレイン領域との間に形成されたチャネル領域１１６が設けられている。このチャネル領域１１６の上側に、絶縁膜としての酸化膜１１０を介して、ゲート電極１１１が設けられている。 The silicon substrate 101 is provided with a channel region 116 formed between a source region and a drain region. A gate electrode 111 is provided above the channel region 116 with an oxide film 110 serving as an insulating film interposed therebetween.

ドレイン側高濃度不純物拡散層１１２”Ａにおけるチャネル領域１１６側の側面の少なくとも一部を除いた全面が、絶縁膜としての酸化膜１０７により、覆われている。 The entire surface of the drain-side high-concentration impurity diffusion layer 112 ″ A excluding at least a part of the side surface on the channel region 116 side is covered with an oxide film 107 as an insulating film.

シリコン基板１０１には、深さの異なる浅溝部１０１ａおよび深溝部１０１ｂが、隣接して設けられている。 In the silicon substrate 101, shallow groove portions 101a and deep groove portions 101b having different depths are provided adjacent to each other.

深溝部１０１ｂには、ドレイン側高濃度不純物拡散層１１２”Ａが設けられている。酸化膜１０７は、ドレイン側高濃度不純物拡散層１１２”Ａの底面および側面とシリコン基板１０１との間に配置されている。酸化膜１０７の厚みは、１００〜２００ｎｍである。 The deep groove portion 101 b is provided with a drain side high concentration impurity diffusion layer 112 ″ A. The oxide film 107 is disposed between the bottom and side surfaces of the drain side high concentration impurity diffusion layer 112 ″ A and the silicon substrate 101. Has been. The thickness of the oxide film 107 is 100 to 200 nm.

浅溝部１０１ａには、ドレイン側高濃度不純物拡散層１１２”Ａよりも濃度の低い不純物が注入された第２導電型の低濃度不純物拡散層１０９”が設けられ、この低濃度不純物拡散層１０９”は、ドリフト領域に相当する。低濃度不純物拡散層１０９”の底面は、絶縁膜としてのサイドウォール１０５’により、覆われている。低濃度不純物拡散層１０９”の一方の側面は、ドレイン側高濃度不純物拡散層１１２”Ａの側面に接触し、低濃度不純物拡散層１０９”の他方の側面は、チャネル領域１１６に接触している。 The shallow trench portion 101a is provided with a second conductivity type low concentration impurity diffusion layer 109 "into which an impurity having a lower concentration than the drain side high concentration impurity diffusion layer 112" A is implanted. This low concentration impurity diffusion layer 109 " Corresponds to a drift region. The bottom surface of the low-concentration impurity diffusion layer 109 ″ is covered with a sidewall 105 ′ serving as an insulating film. One side surface of the low concentration impurity diffusion layer 109 ″ is in contact with the side surface of the drain side high concentration impurity diffusion layer 112 ″ A, and the other side surface of the low concentration impurity diffusion layer 109 ″ is in contact with the channel region 116. .

低濃度不純物拡散層１０９”および高濃度不純物拡散層１１２”Ａ，１１２”Ｂは、ポリシリコンを含む。 The low concentration impurity diffusion layer 109 ″ and the high concentration impurity diffusion layers 112 ″ A, 112 ″ B include polysilicon.

酸化膜１１０は、シリコン基板１０１上に、設けられている。この酸化膜１１０上には、チャネル領域１１６および低濃度不純物拡散層１０９”に対応するように、ゲート電極１１１が設けられている。酸化膜１１０およびゲート電極１１１を覆うように、絶縁膜１１３が設けられている。 The oxide film 110 is provided on the silicon substrate 101. A gate electrode 111 is provided on the oxide film 110 so as to correspond to the channel region 116 and the low-concentration impurity diffusion layer 109 ″. An insulating film 113 is formed so as to cover the oxide film 110 and the gate electrode 111. Is provided.

酸化膜１１０および絶縁膜１１３には、ドレイン側高濃度不純物拡散層１１２”Ａおよびソース側高濃度不純物拡散層１１２”Ｂに対応する位置のそれぞれに、穴が設けられ、この穴に、コンタクト１１４が埋め込まれている。絶縁膜１１３上には、このコンタクト１１４に接続する金属配線１１５，１１７が設けられている。ドレイン側高濃度不純物拡散層１１２”Ａに接続する金属配線１１５は、ドレイン電極に相当する。ソース側高濃度不純物拡散層１１２”Ｂに接続する金属配線１１７は、ソース電極に相当する。 The oxide film 110 and the insulating film 113 are provided with holes at positions corresponding to the drain-side high concentration impurity diffusion layer 112 ″ A and the source-side high concentration impurity diffusion layer 112 ″ B. Is embedded. On the insulating film 113, metal wirings 115 and 117 connected to the contact 114 are provided. The metal wiring 115 connected to the drain side high concentration impurity diffusion layer 112 ″ A corresponds to the drain electrode. The metal wiring 117 connected to the source side high concentration impurity diffusion layer 112 ″ B corresponds to the source electrode.

次に、上記構成の半導体装置の製造方法を説明する。 Next, a method for manufacturing the semiconductor device having the above configuration will be described.

まず、図２Ａに示すように、ｐ型シリコン基板１０１（不純物濃度２〜８Ｅ１６／ｃｍ^３程度、ｐ型不純物をイオン注入してのウェルでも構わない）に、酸化膜１０２を２０〜４０ｎｍ、ＣＶＤシリコン窒化膜１０３を１００〜２５０ｎｍ、ＣＶＤ酸化膜１０４を５０〜１５０ｎｍ順次形成する。 First, as shown in FIG. 2A, an oxide film 102 is formed on a p-type silicon substrate 101 (impurity concentration of about 2 to 8E16 / cm ³ , and a well in which p-type impurities are ion-implanted) is formed at a thickness of 20 to 40 nm. A silicon nitride film 103 is sequentially formed to a thickness of 100 to 250 nm, and a CVD oxide film 104 is sequentially formed to a thickness of 50 to 150 nm.

その後、図２Ｂに示すように、ドリフト領域とコンタクト領域になる部分（溝形成領域α）に、既知のフォトリソ、エッチング技術を用い、シリコン基板１０１に溝を形成する。溝の幅は、必要な耐圧にもよるが、本実施形態では、３〜５μｍとしている。また、溝の深さは、５０〜１００ｎｍとしている。 Thereafter, as shown in FIG. 2B, a groove is formed in the silicon substrate 101 using a known photolithography and etching technique in a portion (groove formation region α) that becomes the drift region and the contact region. The width of the groove is 3 to 5 μm in the present embodiment, although it depends on the required breakdown voltage. The depth of the groove is 50 to 100 nm.

そして、図２Ｃに示すように、ＣＶＤ酸化膜１０５を、５００〜２０００ｎｍ堆積し、既知のエッチバック法にてエッチングを施すことにより、絶縁膜としてのサイドウォール１０５’を得る。このサイドウォール１０５’の幅ｂは、０．５〜１．５μｍ程度となる。 Then, as shown in FIG. 2C, a CVD oxide film 105 is deposited to a thickness of 500 to 2000 nm and etched by a known etch back method to obtain a sidewall 105 'as an insulating film. The width b of the sidewall 105 ′ is about 0.5 to 1.5 μm.

その後、図２Ｄに示すように、レジスト１０６を、溝の中間に端が来るようにパターニングし、露出している部分のサイドウォール１０５’を既知のエッチング法で除去する。 After that, as shown in FIG. 2D, the resist 106 is patterned so that the end comes in the middle of the groove, and the exposed sidewall 105 'is removed by a known etching method.

そして、図２Ｅに示すように、シリコン基板１０１を上述した同様な方法でエッチングして、深溝形成領域βを形成し、その後、絶縁膜としての酸化膜１０７を３００〜５００ｎｍ形成する。なお、深溝形成領域βの幅は、サイドウォールの幅ｂにより決定され、本実施例では１〜３μｍ程度となった。また、溝の深さｃは、０．３〜０．６μｍとした。 Then, as shown in FIG. 2E, the silicon substrate 101 is etched by the same method as described above to form the deep groove forming region β, and then an oxide film 107 as an insulating film is formed to a thickness of 300 to 500 nm. The width of the deep groove forming region β is determined by the sidewall width b, and is about 1 to 3 μm in this embodiment. The depth c of the groove was set to 0.3 to 0.6 μm.

その後、図２Ｆに示すように、既知のドライ方式のエッチング法でサイドウォールをエッチバックする。その際、シリコン基板１０１における露出部ｄが、０．０５〜０．１μｍとなるように調整する。この露出部ｄが、チャネル領域１１６への開口部に相当する。なお、同時に酸化膜１０７もエッチングされるが、酸化膜１０７とサイドウォール１０５’（ＣＶＤ酸化膜）とのエッチングレートに差があり、本発明の実施例では、酸化膜１０７は、１００〜２００ｎｍとなった。 Thereafter, as shown in FIG. 2F, the sidewall is etched back by a known dry etching method. At that time, the exposed portion d in the silicon substrate 101 is adjusted to be 0.05 to 0.1 μm. This exposed portion d corresponds to an opening to the channel region 116. At the same time, the oxide film 107 is also etched, but there is a difference in the etching rate between the oxide film 107 and the sidewall 105 ′ (CVD oxide film). In the embodiment of the present invention, the oxide film 107 has a thickness of 100 to 200 nm. became.

そして、図２Ｇに示すように、埋込層としてのポリシリコン膜１０８を、１０００〜２０００ｎｍ程度体積した後、既知のＣＭＰ法にて研磨処理をすることにより、ポリシリコン膜１０８を、溝内に埋め込む。その後、ｎ型低濃度不純物としてのリン（３１Ｐ＋）１０９を、５〜１０ＫｅＶで１Ｅ１２〜１Ｅ１３／ｃｍ^３注入して、ポリシリコン膜１０８に、リン注入領域１０９’を形成する。 Then, as shown in FIG. 2G, after the polysilicon film 108 as the buried layer is volumed to about 1000 to 2000 nm, the polysilicon film 108 is polished in the trench by a known CMP method. Embed. Thereafter, phosphorus (31P +) 109 as an n-type low-concentration impurity is implanted at 1E12 to 1E13 / cm ³ at 5 to 10 KeV to form a phosphorus implantation region 109 ′ in the polysilicon film 108.

その後、図２Ｈに示すように、９００℃程度で３０〜６０分の熱処理を施すことにより、浅い溝の部分の全体に、不純物を拡散させて、ｎ型の低濃度不純物拡散層１０９”を形成する。 Thereafter, as shown in FIG. 2H, by performing a heat treatment at about 900 ° C. for 30 to 60 minutes, the impurity is diffused throughout the shallow groove portion to form an n-type low-concentration impurity diffusion layer 109 ″. To do.

そして、図２Ｉに示すように、酸化膜１０２を除去した後、本発明のトランジスタのゲート酸化膜を形成するため、８００〜９００℃程度で酸化膜１１０を３０〜５０ｎｍで形成する。その際、溝部（溝形成領域α）では、ｎ型不純物を含んだポリシリコンのため、酸化されやすく、５０〜１００ｎｍの膜厚となった。 Then, as shown in FIG. 2I, after removing the oxide film 102, the oxide film 110 is formed at 30 to 50 nm at about 800 to 900 ° C. in order to form the gate oxide film of the transistor of the present invention. At that time, the trench (groove formation region α) was easily oxidized because of polysilicon containing n-type impurities, and the film thickness was 50 to 100 nm.

その後、ゲート電極用のポリシリコンを、既知のＣＶＤ法にて、１００〜２００ｎｍ堆積し、パターニングすることによりゲート電極１１１を得た。 Then, the gate electrode 111 was obtained by depositing polysilicon for a gate electrode by a known CVD method to a thickness of 100 to 200 nm and patterning.

そして、ｎ型高濃度不純物としてのヒ素（７５Ａｓ＋）１１２を、２０〜４０ＫｅＶ、１〜５Ｅ１５／ｃｍ^２の条件でイオン注入して、シリコン基板１０１にヒ素注入領域１１２’を形成する。このヒ素注入領域１１２’が、ソースドレイン領域に相当する。 Then, arsenic (75As +) 112 as an n-type high-concentration impurity is ion-implanted under conditions of ^{20 to} 40 KeV and 1 to 5E15 / cm ² to form an arsenic implantation region 112 ′ in the silicon substrate 101. This arsenic implantation region 112 ′ corresponds to a source / drain region.

その後、図２Ｊに示すように、８５０〜９５０℃程度の熱処理を加えることにより、活性化及び不純物拡散を行って、ｎ型のドレイン側高濃度不純物拡散層１１２”Ａおよびソース側高濃度不純物拡散層１１２”Ｂを形成する。高濃度不純物拡散層１１２”Ａ，１１２”Ｂの深さは、０．１〜０，２μｍとなった。ポリシリコン中の拡散速度は速いため、不純物が深い位置まで拡散された。 Thereafter, as shown in FIG. 2J, a heat treatment of about 850 to 950 ° C. is performed to perform activation and impurity diffusion, so that the n-type drain side high concentration impurity diffusion layer 112 ″ A and the source side high concentration impurity diffusion are performed. Layer 112 "B is formed. The depths of the high-concentration impurity diffusion layers 112 ″ A and 112 ″ B were 0.1 to 0.2 μm. Since the diffusion rate in the polysilicon is fast, the impurities are diffused to a deep position.

そして、図２Ｋに示すように、絶縁膜１１３を形成し、コンタクト１１４を形成し、金属配線１１５，１１７を施すことにより、本発明のトランジスタ形成の主要部分が終了する。実際の工程ではその後、必要により配線層の追加、もしくはパッシベーション膜の形成へと続くが説明は省略する。 Then, as shown in FIG. 2K, an insulating film 113 is formed, a contact 114 is formed, and metal wirings 115 and 117 are applied to complete the main part of the transistor formation of the present invention. In the actual process, the wiring layer is added or the passivation film is formed if necessary, but the description is omitted.

要するに、上記構成の半導体装置（特にドレイン側）の製造方法は、図１に示すように、
シリコン基板１０１をエッチングして溝を形成する工程と、
上記溝の底面の一部に絶縁膜としてのサイドウォール１０５’を形成する工程と、
上記溝をさらにエッチングして、上記サイドウォール１０５’に覆われた部分に浅溝部１０１ａを形成すると共に、上記サイドウォール１０５’に覆われていない部分に深溝部１０１ｂを形成する工程と、
上記溝内を酸化して、上記深溝部１０１ｂに、絶縁膜としての酸化膜１０７を形成する工程と、
上記溝内に埋込層としてのポリシリコン膜１０８を埋め込んで、この埋込層に低濃度の不純物を注入する工程と、
上記深溝部１０１ｂに対応する部分に、高濃度の不純物を注入して、この深溝部１０１ｂの上記酸化膜１０７上には、ドレイン領域に相当するｎ型のドレイン側高濃度不純物拡散層１１２”Ａを形成すると共に、上記浅溝部１０１ａの上記サイドウォール１０５’上には、ドリフト領域に相当するｎ型の低濃度不純物拡散層１０９”を形成する工程と
を備える。 In short, the manufacturing method of the semiconductor device having the above configuration (particularly the drain side) is as shown in FIG.
Etching the silicon substrate 101 to form a groove;
Forming a sidewall 105 ′ as an insulating film on a part of the bottom of the groove;
Etching the groove further to form a shallow groove portion 101a in a portion covered with the sidewall 105 ′ and forming a deep groove portion 101b in a portion not covered with the sidewall 105 ′;
Oxidizing the inside of the groove to form an oxide film 107 as an insulating film in the deep groove portion 101b;
Embedding a polysilicon film 108 as a buried layer in the trench and implanting low-concentration impurities into the buried layer;
A high concentration impurity is implanted into a portion corresponding to the deep groove portion 101b, and an n-type drain side high concentration impurity diffusion layer 112 ″ A corresponding to the drain region is formed on the oxide film 107 of the deep groove portion 101b. And forming an n-type low-concentration impurity diffusion layer 109 ″ corresponding to the drift region on the sidewall 105 ′ of the shallow groove portion 101a.

上記構成の半導体装置によれば、ドレイン側拡散層１１２”Ａにおけるチャネル領域１１６側の側面の少なくとも一部を除いた全面が、酸化膜１０７により、覆われているので、酸化膜１０７は、拡散層１１２”Ａとシリコン基板１０１との間の短絡を防止する。このため、酸化膜１０７の厚みを薄くしても、耐圧を確保できるので、装置の小型化を図ることができる。したがって、酸化膜１０７を設けるという簡単な構成で、耐圧を保持しつつ小型化を図ることができる。 According to the semiconductor device having the above-described configuration, the entire surface of the drain-side diffusion layer 112 ″ A excluding at least a part of the side surface on the channel region 116 side is covered with the oxide film 107. Therefore, the oxide film 107 is diffused. Short circuit between layer 112 ″ A and silicon substrate 101 is prevented. For this reason, even if the thickness of the oxide film 107 is reduced, the breakdown voltage can be ensured, so that the apparatus can be downsized. Therefore, it is possible to reduce the size while maintaining a withstand voltage with a simple configuration in which the oxide film 107 is provided.

具体的に述べると、接合容量の低下、ラッチアップ特性の向上、サイズの縮小等に効果があり、接合容量、ラッチアップについては原理的に存在せず、サイズ縮小については、従来接合耐圧を確保するために、例えば５Ｅ１６／ｃｍ^３程度の濃度領域を確保するとなると、５０〜６０Ｖで２μｍ以上の距離必要になるが、本発明では、酸化膜１０７が１００ｎｍ（＝０．１μｍ）でも、５０〜６０Ｖ以上の耐圧が確保できるため、厚みサイズを１／１０以下にすることができる。 Specifically, it is effective in reducing junction capacitance, improving latch-up characteristics, reducing size, etc. There is no principle in junction capacitance and latch-up, and the conventional junction withstand voltage is secured for size reduction. Therefore, for example, when a concentration region of about 5E16 / cm ³ is secured, a distance of 2 μm or more is required at 50 to 60 V. However, in the present invention, even if the oxide film 107 is 100 nm (= 0.1 μm), 50 to Since a withstand voltage of 60 V or more can be secured, the thickness size can be reduced to 1/10 or less.

また、ｎ型の低濃度不純物拡散層１０９”を設けているので、この低濃度不純物拡散層１０９”により電界を緩和できる。 Further, since the n-type low concentration impurity diffusion layer 109 ″ is provided, the electric field can be relaxed by the low concentration impurity diffusion layer 109 ″.

また、高濃度不純物拡散層１１２”Ａ，１１２”Ｂおよび低濃度不純物拡散層１０９”は、ポリシリコンを含むので、ポリシリコン内の不純物の拡散速度は、単結晶シリコンに比べて、若干速いため、同一熱処理で、シリコン基板１０１の溝内のみ効果的に不純物拡散を行うことができて、作成が容易になる。 Further, since the high-concentration impurity diffusion layers 112 ″ A, 112 ″ B and the low-concentration impurity diffusion layer 109 ″ contain polysilicon, the diffusion rate of impurities in the polysilicon is slightly higher than that of single crystal silicon. Impurity diffusion can be effectively performed only in the groove of the silicon substrate 101 by the same heat treatment, and the fabrication becomes easy.

また、酸化膜１０７の厚みは、１００〜２００ｎｍであるので、装置を一層小型にできる。 Further, since the thickness of the oxide film 107 is 100 to 200 nm, the apparatus can be further miniaturized.

上記構成の半導体装置の製造方法によれば、深溝部１０１ｂの酸化膜１０７上には、ドレイン側高濃度不純物拡散層１１２”Ａを形成すると共に、浅溝部１０１ａのサイドウォール１０５’上には、低濃度不純物拡散層１０９”を形成するので、ドレイン側高濃度不純物拡散層１１２”Ａにおける上記低濃度不純物拡散層１０９”側の側面の少なくとも一部を除いた全面が、酸化膜１０７により、覆われることになって、酸化膜１０７は、拡散層１１２”Ａとシリコン基板１０１との間の短絡を防止する。このため、酸化膜１０７の厚みを薄くしても、耐圧を確保できるので、装置の小型化を図ることができる。また、低濃度不純物拡散層１０９”を設けているので、この低濃度不純物拡散層１０９”により電界を緩和できる。したがって、酸化膜１０７を設けるという簡単な構成で、耐圧を保持しつつ小型化を図ることができる。 According to the manufacturing method of the semiconductor device having the above configuration, the drain side high concentration impurity diffusion layer 112 ″ A is formed on the oxide film 107 of the deep groove portion 101b, and the sidewall 105 ′ of the shallow groove portion 101a is formed on the sidewall 105 ′. Since the low-concentration impurity diffusion layer 109 ″ is formed, the entire surface of the drain-side high-concentration impurity diffusion layer 112 ″ A except for the side surface on the low-concentration impurity diffusion layer 109 ″ side is covered with the oxide film 107. Thus, the oxide film 107 prevents a short circuit between the diffusion layer 112 ″ A and the silicon substrate 101. For this reason, even if the thickness of the oxide film 107 is reduced, a breakdown voltage can be ensured. Further, since the low-concentration impurity diffusion layer 109 ″ is provided, the electric field can be relaxed by the low-concentration impurity diffusion layer 109 ″. With a simple structure only provided a reduction film 107, it is possible to downsize while maintaining breakdown voltage.

なお、この発明は上述の実施形態に限定されない。例えば、ｎ型トランジスタを例に説明を行ったが、ｐ型トランジスタも同様に形成できることは言うまでもない。つまり、第１導電型をｎ型とし、第２導電型をｐ型としてもよい。また、本願のドレイン領域の構造は、高速、低電圧（０．５〜５Ｖ動作）動作のｎ型トランジスタまたはｐ型トランジスタにも適用が可能である。 In addition, this invention is not limited to the above-mentioned embodiment. For example, although an n-type transistor has been described as an example, it goes without saying that a p-type transistor can be formed in the same manner. That is, the first conductivity type may be n-type and the second conductivity type may be p-type. The drain region structure of the present application can also be applied to an n-type transistor or a p-type transistor that operates at high speed and low voltage (0.5 to 5 V operation).

本発明の半導体装置の一実施形態を示す断面図である。It is sectional drawing which shows one Embodiment of the semiconductor device of this invention. 本発明の半導体装置の製造方法の第１工程を説明する説明図である。It is explanatory drawing explaining the 1st process of the manufacturing method of the semiconductor device of this invention. 本発明の半導体装置の製造方法の第２工程を説明する説明図である。It is explanatory drawing explaining the 2nd process of the manufacturing method of the semiconductor device of this invention. 本発明の半導体装置の製造方法の第３工程を説明する説明図である。It is explanatory drawing explaining the 3rd process of the manufacturing method of the semiconductor device of this invention. 本発明の半導体装置の製造方法の第４工程を説明する説明図である。It is explanatory drawing explaining the 4th process of the manufacturing method of the semiconductor device of this invention. 本発明の半導体装置の製造方法の第５工程を説明する説明図である。It is explanatory drawing explaining the 5th process of the manufacturing method of the semiconductor device of this invention. 本発明の半導体装置の製造方法の第６工程を説明する説明図である。It is explanatory drawing explaining the 6th process of the manufacturing method of the semiconductor device of this invention. 本発明の半導体装置の製造方法の第７工程を説明する説明図である。It is explanatory drawing explaining the 7th process of the manufacturing method of the semiconductor device of this invention. 本発明の半導体装置の製造方法の第８工程を説明する説明図である。It is explanatory drawing explaining the 8th process of the manufacturing method of the semiconductor device of this invention. 本発明の半導体装置の製造方法の第９工程を説明する説明図である。It is explanatory drawing explaining the 9th process of the manufacturing method of the semiconductor device of this invention. 本発明の半導体装置の製造方法の第10工程を説明する説明図である。It is explanatory drawing explaining the 10th process of the manufacturing method of the semiconductor device of this invention. 本発明の半導体装置の製造方法の第11工程を説明する説明図である。It is explanatory drawing explaining the 11th process of the manufacturing method of the semiconductor device of this invention. 従来の半導体装置を示す断面図である。It is sectional drawing which shows the conventional semiconductor device. 従来の半導体装置の製造方法の第１工程を説明する説明図である。It is explanatory drawing explaining the 1st process of the manufacturing method of the conventional semiconductor device. 従来の半導体装置の製造方法の第２工程を説明する説明図である。It is explanatory drawing explaining the 2nd process of the manufacturing method of the conventional semiconductor device. 従来の半導体装置の製造方法の第３工程を説明する説明図である。It is explanatory drawing explaining the 3rd process of the manufacturing method of the conventional semiconductor device. 従来の半導体装置の製造方法の第４工程を説明する説明図である。It is explanatory drawing explaining the 4th process of the manufacturing method of the conventional semiconductor device.

Explanation of symbols

１０１ｐ型シリコン基板（第１導電型の半導体基板）
１０１ａ浅溝部
１０１ｂ深溝部
１０２酸化膜
１０３ＣＶＤシリコン窒化膜
１０４ＣＶＤ酸化膜
１０５ＣＶＤ酸化膜
１０５’ サイドウォール（絶縁膜）
１０６レジスト
１０７酸化膜（絶縁膜）
１０８ポリシリコン膜（埋込層）
１０９リン（ｎ型低濃度不純物）
１０９’ リン注入領域
１０９” ｎ型（第２導電型）の低濃度不純物拡散層（拡散後のリン注入領域）
１１０酸化膜（絶縁膜）
１１１ゲート電極
１１２ヒ素（ｎ型高濃度不純物）
１１２’ ヒ素注入領域
１１２”Ａｎ型（第２導電型）のドレイン側高濃度不純物拡散層（拡散後のヒ素注入領域）
１１２”Ｂｎ型（第２導電型）のソース側高濃度不純物拡散層（拡散後のヒ素注入領域）
１１３絶縁膜
１１４コンタクト
１１５，１１７金属配線
１１６チャネル領域
α 溝形成領域
β 深溝形成領域
ａ溝の深さ
ｂサイドウォールの幅
ｃ溝の深さ
ｄ露出部 101 p-type silicon substrate (first conductivity type semiconductor substrate)
101a Shallow groove portion 101b Deep groove portion 102 Oxide film 103 CVD silicon nitride film 104 CVD oxide film 105 CVD oxide film 105 ′ Side wall (insulating film)
106 resist 107 oxide film (insulating film)
108 Polysilicon film (buried layer)
109 Phosphorus (n-type low concentration impurity)
109 'Phosphorus implantation region 109 "n-type (second conductivity type) low-concentration impurity diffusion layer (phosphorus implantation region after diffusion)
110 Oxide film (insulating film)
111 Gate electrode 112 Arsenic (n-type high concentration impurity)
112 ′ Arsenic implantation region 112 ″ A n-type (second conductivity type) drain side high concentration impurity diffusion layer (arsenic implantation region after diffusion)
112 "B n-type (second conductivity type) source-side high-concentration impurity diffusion layer (arsenic implantation region after diffusion)
113 insulating film 114 contact 115,117 metal wiring 116 channel region α groove forming region β deep groove forming region a groove depth b sidewall width c groove depth d exposed portion

Claims

A first conductivity type semiconductor substrate;
A source-side diffusion layer of a second conductivity type corresponding to a source region provided in the semiconductor substrate;
A drain-side diffusion layer of a second conductivity type corresponding to a drain region provided in the semiconductor substrate;
A channel region provided in the semiconductor substrate and formed between a source region and a drain region;
A gate electrode provided above the channel region via an insulating film,
A semiconductor device, wherein an entire surface of the drain side diffusion layer excluding at least a part of a side surface on the channel region side is covered with an insulating film.

The semiconductor device according to claim 1,
In the semiconductor substrate of the first conductivity type, a shallow groove portion and a deep groove portion having different depths are provided adjacent to each other,
In the deep groove portion, the drain side diffusion layer is provided, and the drain side diffusion layer is a high concentration impurity diffusion layer into which a high concentration impurity is implanted,
The shallow trench portion is provided with a second conductivity type low concentration impurity diffusion layer corresponding to a drift region into which an impurity having a lower concentration than the high concentration impurity diffusion layer is implanted,
A semiconductor device, wherein a bottom surface of the low-concentration impurity diffusion layer is covered with an insulating film.

The semiconductor device according to claim 2,
The semiconductor substrate includes silicon,
The semiconductor device, wherein the high concentration impurity diffusion layer and the low concentration impurity diffusion layer include polysilicon.

The semiconductor device according to any one of claims 1 to 3,
The semiconductor device according to claim 1, wherein a thickness of the insulating film covering the drain side diffusion layer is 100 to 200 nm.

Etching the first conductivity type semiconductor substrate to form a groove;
Forming a sidewall as an insulating film on a part of the bottom of the groove;
Etching the groove further to form a shallow groove portion in the portion covered with the sidewall, and forming a deep groove portion in the portion not covered with the sidewall;
Oxidizing the inside of the groove to form an oxide film as an insulating film in the deep groove portion;
Embedding a buried layer in the trench and implanting low concentration impurities into the buried layer;
A high concentration impurity is implanted into a portion corresponding to the deep groove portion, and a second conductivity type high concentration impurity diffusion layer corresponding to a drain region is formed on the oxide film in the deep groove portion, and Forming a second-conductivity-type low-concentration impurity diffusion layer corresponding to the drift region on the sidewall of the shallow groove portion.