JP2010016397A - Semiconductor device, circuit board, and electronic apparatus - Google Patents

Semiconductor device, circuit board, and electronic apparatus Download PDF

Info

Publication number
JP2010016397A
JP2010016397A JP2009207882A JP2009207882A JP2010016397A JP 2010016397 A JP2010016397 A JP 2010016397A JP 2009207882 A JP2009207882 A JP 2009207882A JP 2009207882 A JP2009207882 A JP 2009207882A JP 2010016397 A JP2010016397 A JP 2010016397A
Authority
JP
Japan
Prior art keywords
electrode
wiring
resin layer
semiconductor device
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2009207882A
Other languages
Japanese (ja)
Inventor
Haruki Ito
春樹 伊東
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2009207882A priority Critical patent/JP2010016397A/en
Publication of JP2010016397A publication Critical patent/JP2010016397A/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods

Abstract

<P>PROBLEM TO BE SOLVED: To provide: a high reliability semiconductor device and a method of manufacturing the same; a circuit board; and an electronic apparatus. <P>SOLUTION: An electrode 114 is connected to an integrated circuit. A resin layer 118 is formed on a surface where the electrode 114 of a semiconductor substrate 110 is formed so as to avoid the electrode 114. Wiring 122 is electrically connected to the electrode 114, and has a first part 150 and a second part 152 in which the first part is formed on a boundary between the side surface 121 and the upper surface 120 of the resin layer 118, and the second part is connected to the first part 150 and is formed on the upper surface 120 of the resin layer 118. The first part 150 is formed so as to have a width larger than that of the second part 152. An external terminal is electrically connected to the wiring 122. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、半導体装置、回路基板及び電子機器に関する。   The present invention relates to a semiconductor device, a circuit board, and an electronic device.

半導体装置のパッケージとして、ＣＳＰ（チップスケール／サイズパッケージ）の普及率が高まってきている。また、パッケージをウエハレベルで製造する技術（ウエハレベルパッケージ）が開発されている。この方法で製造されたパッケージ（例えばウエハレベルＣＳＰ）は、外部寸法が半導体チップ寸法になっているため、従来のパッケージとは構造が異なっているが、従来のパッケージと同等又はそれ以上の信頼性が要求されている。   The spread rate of CSP (chip scale / size package) is increasing as a package of a semiconductor device. In addition, a technique for manufacturing a package at a wafer level (wafer level package) has been developed. A package manufactured by this method (for example, wafer level CSP) has a structure different from that of the conventional package because the external dimension is the size of the semiconductor chip, but the reliability is equal to or higher than that of the conventional package. Is required.

特開２００２−５７２５１号公報JP 2002-57251 A 特開２０００−２１６２５３号公報JP 2000-216253 A

本発明の目的は、信頼性の高い半導体装置、回路基板及び電子機器を提供することにある。   An object of the present invention is to provide a highly reliable semiconductor device, circuit board, and electronic device.

（１）参考例に係る半導体装置は、集積回路と前記集積回路に電気的に接続された電極とを有する半導体基板と、
前記半導体基板の前記電極が形成された面に、前記電極を避けて形成された樹脂層と、
前記電極を覆って形成され、前記電極よりも腐食しにくい材料で形成された配線と、
前記配線に電気的に接続された外部端子と、
を有する。これによれば、電極が、電極よりも腐食しにくい配線によって覆われているので、電極の腐食を防止し、電気的不良を防止することができる。 (1) A semiconductor device according to a reference example includes a semiconductor substrate having an integrated circuit and an electrode electrically connected to the integrated circuit;
On the surface of the semiconductor substrate on which the electrode is formed, a resin layer formed avoiding the electrode;
A wiring formed over the electrode and formed of a material that is less susceptible to corrosion than the electrode;
An external terminal electrically connected to the wiring;
Have According to this, since the electrode is covered with the wiring that is less likely to corrode than the electrode, corrosion of the electrode can be prevented and electrical failure can be prevented.

（２）参考例に係る半導体装置は、集積回路と前記集積回路に電気的に接続された複数の電極とを有する半導体基板と、
前記半導体基板の前記電極が形成された面に、前記電極を避けて形成された樹脂層と、
外部端子と、
を有し、
前記電極のうち、少なくとも１つの電極は、前記外部端子と電気的に接続されずに前記電極よりも腐食しにくい材料で形成された金属膜によって覆われ、前記少なくとも１つの電極を除く電極は、配線によって前記外部端子と電気的に接続されてなる。これによれば、外部端子と電気的に接続されない少なくとも１つの電極が、電極よりも腐食しにくい金属膜によって覆われているので、電極の腐食を防止し、電気的不良を防止することができる。 (2) A semiconductor device according to a reference example includes a semiconductor substrate having an integrated circuit and a plurality of electrodes electrically connected to the integrated circuit;
On the surface of the semiconductor substrate on which the electrode is formed, a resin layer formed avoiding the electrode;
An external terminal,
Have
Among the electrodes, at least one electrode is covered with a metal film that is not electrically connected to the external terminal and is less likely to corrode than the electrode, and the electrodes excluding the at least one electrode are The wiring is electrically connected to the external terminal. According to this, since at least one electrode that is not electrically connected to the external terminal is covered with the metal film that is less likely to corrode than the electrode, corrosion of the electrode can be prevented and electrical failure can be prevented. .

（３）参考例に係る半導体装置は、集積回路と、前記集積回路に電気的に接続された電極と、前記電極と同じ材料で形成されたマークと、を有する半導体基板と、
前記半導体基板の前記電極が形成された面に、前記電極を避けて形成された樹脂層と、
前記電極に電気的に接続された配線と、
前記電極よりも腐食しにくい材料で前記マークを覆って形成された金属膜と、
前記配線に電気的に接続された外部端子と、
を有する。これによれば、電極と同じ材料で形成されたマークが、電極よりも腐食しにくい金属膜によって覆われているので、マークの腐食を防止することができる。 (3) A semiconductor device according to a reference example includes an integrated circuit, an electrode electrically connected to the integrated circuit, and a mark formed of the same material as the electrode.
On the surface of the semiconductor substrate on which the electrode is formed, a resin layer formed avoiding the electrode;
Wiring electrically connected to the electrodes;
A metal film formed to cover the mark with a material that is less susceptible to corrosion than the electrode;
An external terminal electrically connected to the wiring;
Have According to this, since the mark formed of the same material as the electrode is covered with the metal film that is harder to corrode than the electrode, the corrosion of the mark can be prevented.

（４）参考例に係る半導体装置は、集積回路と前記集積回路に電気的に接続された電極とを有する半導体基板と、
前記半導体基板の前記電極が形成された面に前記電極を避けて形成され、上面が角を有しない平面形状になっている樹脂層と、
前記電極から前記樹脂層の前記上面に至るように形成された配線と、
前記配線に電気的に接続された外部端子と、
を有する。これによれば、樹脂層の上面が角を有しない平面形状になっているので、樹脂層が収縮してもその上面の端部に突起が形成されない。一方、上面が角を有する平面形状であれば、樹脂層が収縮するとその上面の角付近に突起が形成される。 (4) A semiconductor device according to a reference example includes a semiconductor substrate having an integrated circuit and an electrode electrically connected to the integrated circuit;
A resin layer formed on the surface of the semiconductor substrate on which the electrode is formed, avoiding the electrode, and the upper surface has a planar shape having no corners;
Wiring formed so as to reach the upper surface of the resin layer from the electrode;
An external terminal electrically connected to the wiring;
Have According to this, since the upper surface of the resin layer has a planar shape with no corners, no protrusion is formed at the end of the upper surface even when the resin layer contracts. On the other hand, if the upper surface is a planar shape having corners, protrusions are formed near the corners of the upper surface when the resin layer contracts.

（５）本発明に係る半導体装置は、集積回路と前記集積回路に電気的に接続された電極とを有する半導体基板と、
前記半導体基板の前記電極が形成された面に、前記電極を避けて形成された樹脂層と、
前記電極に電気的に接続されており、前記樹脂層の側面と上面の境目に形成された第１の部分と、前記第１の部分に接続されて前記樹脂層の前記上面に形成された第２の部分と、を有し、前記第１の部分は前記第２の部分よりも広い幅で形成されてなる配線と、
前記配線に電気的に接続された外部端子と、
を有する。 (5) A semiconductor device according to the present invention includes a semiconductor substrate having an integrated circuit and an electrode electrically connected to the integrated circuit;
On the surface of the semiconductor substrate on which the electrode is formed, a resin layer formed avoiding the electrode;
A first portion that is electrically connected to the electrode and formed at a boundary between a side surface and an upper surface of the resin layer; and a first portion that is connected to the first portion and formed on the upper surface of the resin layer. A wiring formed by forming the first portion with a width wider than that of the second portion;
An external terminal electrically connected to the wiring;
Have

本発明によれば、第１の部分は、樹脂層の側面と上面の境目に形成されて他の部分よりも断線しやすいとしても、第２の部分よりも広い幅で形成されているので、断線が抑えられる。   According to the present invention, the first portion is formed at the boundary between the side surface and the upper surface of the resin layer and is more easily disconnected than the other portions, so the first portion is formed with a width wider than the second portion. Disconnection is suppressed.

（６）本発明に係る半導体装置は、集積回路と前記集積回路に電気的に接続された電極とを有する半導体基板と、
前記半導体基板の前記電極が形成された面に、前記電極を避けて形成された樹脂層と、
前記電極に電気的に接続された配線と、 前記配線に電気的に接続された外部端子と、
前記半導体基板に形成され、前記配線の少なくとも一部を覆うレジスト層と、
を有し、
前記レジスト層の底面は、角を有しない平面形状になっている。 (6) A semiconductor device according to the present invention includes a semiconductor substrate having an integrated circuit and an electrode electrically connected to the integrated circuit;
On the surface of the semiconductor substrate on which the electrode is formed, a resin layer formed avoiding the electrode;
A wiring electrically connected to the electrode; an external terminal electrically connected to the wiring;
A resist layer formed on the semiconductor substrate and covering at least a part of the wiring;
Have
The bottom surface of the resist layer has a planar shape having no corners.

本発明によれば、レジスト層は、底面が角を有しない平面形状になっているので、剥離が生じにくくなっている。   According to the present invention, since the resist layer has a planar shape with no corners at the bottom, peeling is less likely to occur.

（７）本発明に係る半導体装置は、集積回路と前記集積回路に電気的に接続された電極とを有する半導体基板と、
前記半導体基板の前記電極が形成された面に、前記電極を避けて形成された樹脂層と、
複数の外部端子と、
を有し、
前記外部端子のうち、少なくとも１つの外部端子は、前記電極と電気的に接続されずに設けられ、前記少なくとも１つの外部端子を除いた外部端子は、配線によって前記電極に電気的に接続されてなる。 (7) A semiconductor device according to the present invention includes a semiconductor substrate having an integrated circuit and an electrode electrically connected to the integrated circuit;
On the surface of the semiconductor substrate on which the electrode is formed, a resin layer formed avoiding the electrode;
Multiple external terminals,
Have
Of the external terminals, at least one external terminal is provided without being electrically connected to the electrode, and the external terminals other than the at least one external terminal are electrically connected to the electrode by wiring. Become.

本発明によれば、外部端子の数が増えるので、外部端子に生じる応力を分散することができ、回路基板に実装された後の信頼性が向上する。   According to the present invention, since the number of external terminals increases, the stress generated in the external terminals can be dispersed, and the reliability after being mounted on the circuit board is improved.

（８）この半導体装置において、
前記樹脂層は、前記外部端子と前記半導体基板との間に形成されていてもよい。 (8) In this semiconductor device,
The resin layer may be formed between the external terminal and the semiconductor substrate.

（９）この半導体装置において、
前記半導体基板は、半導体チップであってもよい。 (9) In this semiconductor device,
The semiconductor substrate may be a semiconductor chip.

（１０）この半導体装置において、
前記半導体基板は、半導体ウエハであって、複数の前記集積回路を有していてもよい。 (10) In this semiconductor device,
The semiconductor substrate may be a semiconductor wafer and may have a plurality of the integrated circuits.

（１１）本発明に係る回路基板は、上記半導体装置が実装されてなる。   (11) A circuit board according to the present invention has the semiconductor device mounted thereon.

（１２）本発明に係る電子機器は、上記半導体装置を有する。   (12) An electronic apparatus according to the present invention includes the semiconductor device.

（１３）参考例に係る半導体装置の製造方法は、半導体基板の集積回路に電気的に接続された電極が形成された面に、前記電極を避けて、上面が角を有しない平面形状になるように樹脂層を形成し、
前記電極から前記樹脂層の前記上面に至るように配線を形成し、
外部端子を、前記配線に電気的に接続して形成することを含む。これによれば、樹脂層をその上面が角を有しない平面形状になるように形成するので、樹脂層が収縮してもその上面の端部に突起が形成されない。一方、上面が角を有する平面形状であれば、樹脂層が収縮するとその上面の角付近に突起が形成される。 (13) In the method of manufacturing a semiconductor device according to the reference example, a surface on which an electrode electrically connected to an integrated circuit of a semiconductor substrate is formed has a planar shape in which the upper surface has no corners while avoiding the electrode. So that the resin layer is formed,
Form wiring from the electrode to the top surface of the resin layer,
Forming an external terminal in electrical connection with the wiring. According to this, since the resin layer is formed so that the upper surface thereof has a planar shape having no corners, no protrusion is formed at the end of the upper surface even when the resin layer contracts. On the other hand, if the upper surface is a planar shape having corners, protrusions are formed near the corners of the upper surface when the resin layer contracts.

図１は、本発明の第１の実施の形態に係る半導体装置を示す断面図である。FIG. 1 is a sectional view showing a semiconductor device according to the first embodiment of the present invention. 図２は、本発明の第１の実施の形態に係る半導体装置の一部を除外した平面図である。FIG. 2 is a plan view excluding a part of the semiconductor device according to the first embodiment of the present invention. 図３は、図２に示す半導体装置の一部拡大図である。FIG. 3 is a partially enlarged view of the semiconductor device shown in FIG. 図４は、本発明の第１の実施の形態に係る半導体装置の製造方法を説明する図である。FIG. 4 is a diagram illustrating a method for manufacturing the semiconductor device according to the first embodiment of the present invention. 図５は、本発明の第２の実施の形態に係る半導体装置を示す断面図である。FIG. 5 is a sectional view showing a semiconductor device according to the second embodiment of the present invention. 図６は、本発明の第２の実施の形態に係る半導体装置の一部を除外した平面図である。FIG. 6 is a plan view excluding a part of the semiconductor device according to the second embodiment of the present invention. 図７は、図６に示す半導体装置の一部拡大図である。FIG. 7 is a partially enlarged view of the semiconductor device shown in FIG. 図８は、本実施の形態に係る半導体装置が実装された回路基板を示す図である。FIG. 8 is a diagram showing a circuit board on which the semiconductor device according to the present embodiment is mounted. 図９は、本実施の形態に係る半導体装置を有する電子機器を示す図である。FIG. 9 illustrates an electronic device having the semiconductor device according to this embodiment. 図１０は、本実施の形態に係る半導体装置を有する電子機器を示す図である。FIG. 10 illustrates an electronic device including the semiconductor device according to this embodiment.

以下、本発明の実施の形態について図面を参照して説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る半導体装置を示す断面図である。図２は、本発明の第１の実施の形態に係る半導体装置の一部（レジスト層３０及び被覆層３２）を取り除いた平面図であり、図３は、図２の一点鎖線で示す部分の一部拡大図である。 (First embodiment)
FIG. 1 is a sectional view showing a semiconductor device according to the first embodiment of the present invention. 2 is a plan view in which a part of the semiconductor device (resist layer 30 and coating layer 32) according to the first embodiment of the present invention is removed, and FIG. 3 is a portion indicated by a one-dot chain line in FIG. FIG.

半導体装置は、半導体基板１０を有する。半導体基板１０は、半導体チップであってもよいし、半導体ウエハであってもよい。半導体基板１０には、１つ又は複数の集積回路１２が形成されている。半導体チップには、１つの集積回路１２が形成され、半導体ウエハには、複数の集積回路１２が形成されている。半導体基板１０には、１つの集積回路１２に電気的に接続された複数の電極（例えばパッド）１４が形成されている。電極１４は、例えばＡｌで形成されている。電極１４を避けて、半導体基板１０の表面（電極１４が形成された面）には、パッシベーション膜１６が形成されている。パッシベーション膜１６は、ＳｉＮ、ＳｉＯ2、ＭｇＯなどから形成されている。 The semiconductor device has a semiconductor substrate 10. The semiconductor substrate 10 may be a semiconductor chip or a semiconductor wafer. One or more integrated circuits 12 are formed on the semiconductor substrate 10. One integrated circuit 12 is formed on the semiconductor chip, and a plurality of integrated circuits 12 are formed on the semiconductor wafer. A plurality of electrodes (for example, pads) 14 that are electrically connected to one integrated circuit 12 are formed on the semiconductor substrate 10. The electrode 14 is made of, for example, Al. A passivation film 16 is formed on the surface of the semiconductor substrate 10 (surface on which the electrode 14 is formed), avoiding the electrode 14. The passivation film 16 is made of SiN, SiO 2 , MgO or the like.

半導体基板１０の電極１４が形成された面（例えばパッシベーション膜１６上）には、少なくとも１層からなる樹脂層１８が形成されている。樹脂層１８は、電極１４を避けて形成されている。樹脂層１８は、上面２０よりもその反対面（底面）が大きくなるように、側面が傾斜していてもよい。樹脂層１８は、応力緩和機能を有してもよい。樹脂層１８は、ポリイミド樹脂、シリコーン変性ポリイミド樹脂、エポキシ樹脂、シリコーン変性エポキシ樹脂、ベンゾシクロブテン（ＢＣＢ；benzocyclobutene）、ポリベンゾオキサゾール（ＰＢＯ；polybenzoxazole）等の樹脂で形成することができる。樹脂層１８は、半導体基板１０と外部端子２４との間に形成されていてもよい。   On the surface of the semiconductor substrate 10 on which the electrode 14 is formed (for example, on the passivation film 16), a resin layer 18 composed of at least one layer is formed. The resin layer 18 is formed avoiding the electrode 14. The side surface of the resin layer 18 may be inclined such that the opposite surface (bottom surface) is larger than the upper surface 20. The resin layer 18 may have a stress relaxation function. The resin layer 18 can be formed of a resin such as polyimide resin, silicone-modified polyimide resin, epoxy resin, silicone-modified epoxy resin, benzocyclobutene (BCB), polybenzoxazole (PBO). The resin layer 18 may be formed between the semiconductor substrate 10 and the external terminal 24.

図２に示すように、樹脂層１８の上面２０は、角を有しない平面形状（例えば、四角形の角を丸くした形状）になっている。したがって、樹脂層１８が収縮してもその上面２０の端部に突起が形成されない。なお、樹脂層１８を、上面が角を有する平面形状に形成した場合、樹脂層１８が収縮するとその上面の角付近に樹脂が集中して突起が形成される。   As shown in FIG. 2, the upper surface 20 of the resin layer 18 has a planar shape having no corners (for example, a shape in which square corners are rounded). Therefore, even when the resin layer 18 contracts, no protrusion is formed on the end portion of the upper surface 20. In the case where the resin layer 18 is formed in a planar shape with an upper surface having a corner, when the resin layer 18 contracts, the resin concentrates near the corner of the upper surface to form a protrusion.

半導体装置は、１つ又は複数の配線２２を有する。各配線２２は、１層又は複数層で形成されている。配線２２は、１つ又は１グループの電極１４に電気的に接続されている。本実施の形態では、配線２２は、１つ又は１グループの電極１４を覆っている。配線２２は、電極１４の露出面（パッシベーション膜１６からの露出面）の全てを覆っていてもよい。配線２２は、電極１４を構成する材料（例えばＡｌ）よりも腐食しにくい材料（例えば、Ｃｕ，ＴｉＷ，Ｃｒ）で形成してもよい。配線２２が複数層で形成されている場合、少なくとも１層を、電極１４を構成する材料（例えばＡｌ）よりも腐食しにくい材料（例えば、Ｃｕ，ＴｉＷ，Ｃｒ）で形成してもよい。こうすることで、電極１４の腐食を防止し、電気的不良を防止することができる。   The semiconductor device has one or a plurality of wirings 22. Each wiring 22 is formed of one layer or a plurality of layers. The wiring 22 is electrically connected to one or a group of electrodes 14. In the present embodiment, the wiring 22 covers one or one group of electrodes 14. The wiring 22 may cover the entire exposed surface of the electrode 14 (exposed surface from the passivation film 16). The wiring 22 may be formed of a material (for example, Cu, TiW, Cr) that is less likely to corrode than a material (for example, Al) constituting the electrode 14. When the wiring 22 is formed of a plurality of layers, at least one layer may be formed of a material (for example, Cu, TiW, Cr) that is less likely to corrode than a material (for example, Al) constituting the electrode 14. By carrying out like this, corrosion of the electrode 14 can be prevented and an electrical failure can be prevented.

配線２２は、電極１４から樹脂層１８の上面２０に至るように形成されている。配線２２は、樹脂層１８の傾斜した側面にも形成される。上述したように、上面２０が角を有しない平面形状であり、樹脂層１８の上面２０の端部に突起が形成されないので、樹脂層１８の上面２０の端部を通る配線２２が滑らかな形状になってその断線が防止される。また、配線２２を形成するときにメッキを行う場合、樹脂層１８に突起が形成されるとレジストの付きが悪いので、突起にメッキがされてしまい、配線２２がショートすることが考えられるが、本実施の形態ではそれが防止される。   The wiring 22 is formed so as to extend from the electrode 14 to the upper surface 20 of the resin layer 18. The wiring 22 is also formed on the inclined side surface of the resin layer 18. As described above, the upper surface 20 has a planar shape with no corners, and no protrusion is formed at the end of the upper surface 20 of the resin layer 18, so the wiring 22 passing through the end of the upper surface 20 of the resin layer 18 has a smooth shape. The disconnection is prevented. In addition, when plating is performed when the wiring 22 is formed, it is considered that if the protrusion is formed on the resin layer 18, the adhesion of the resist is bad, so that the protrusion is plated and the wiring 22 is short-circuited. This is prevented in the present embodiment.

配線２２は、樹脂層１８の上面２０では、真っ直ぐに形成してもよいし、屈曲していてもよい。配線２２の屈曲部２３を、角を有しないように丸く形成することで断線が防止される。   The wiring 22 may be formed straight on the upper surface 20 of the resin layer 18 or may be bent. By forming the bent portion 23 of the wiring 22 so as not to have a corner, disconnection is prevented.

半導体装置は、複数の外部端子２４を有する。外部端子２４は、配線２２に電気的に接続されている。外部端子２４は、配線２２のランド２６上に形成されていてもよい。外部端子２４は、導電性を有する金属（例えば合金）であって、溶融させて電気的な接続を図るためのもの（例えばハンダ）である。外部端子２４は、軟ろう（soft solder）又は硬ろう（hard solder）のいずれで形成されてもよい。外部端子２４は、球状をなしていてもよく、例えばハンダボールであってもよい。   The semiconductor device has a plurality of external terminals 24. The external terminal 24 is electrically connected to the wiring 22. The external terminal 24 may be formed on the land 26 of the wiring 22. The external terminal 24 is a conductive metal (for example, an alloy) and is used for melting and achieving electrical connection (for example, solder). The external terminal 24 may be formed of either soft solder or hard solder. The external terminal 24 may have a spherical shape, for example, a solder ball.

少なくとも１つの電極（例えば検査用の電極）１４は、外部端子２４と電気的に接続されずに、金属膜２８によって覆われている。金属膜２８は、電極１４を構成する材料（例えばＡｌ）よりも腐食しにくい材料（例えば、Ｃｕ，ＴｉＷ，Ｃｒ）で形成してもよい。こうすることで、電極１４の腐食を防止し、電気的不良を防止することができる。金属膜２８は、配線２２と同じ材料で形成してもよい。金属膜２８を構成する材料（例えば、Ｃｕ，ＴｉＷ，Ｃｒ）は、電極１４を構成する材料（例えばＡｌ）よりもレジスト層３０との密着性が高くてもよい。   At least one electrode (for example, an inspection electrode) 14 is covered with a metal film 28 without being electrically connected to the external terminal 24. The metal film 28 may be formed of a material (for example, Cu, TiW, Cr) that is less likely to corrode than a material (for example, Al) constituting the electrode 14. By carrying out like this, corrosion of the electrode 14 can be prevented and an electrical failure can be prevented. The metal film 28 may be formed of the same material as the wiring 22. The material constituting the metal film 28 (for example, Cu, TiW, Cr) may have higher adhesion to the resist layer 30 than the material constituting the electrode 14 (for example, Al).

半導体基板１０にはレジスト層３０が形成されている。レジスト層３０は、配線２２の少なくとも一部を覆っている。配線２２の、外部端子２４が設けられた部分を除いた部分を全てレジスト層３０で覆うことで、配線２２の酸化、腐食を防止し、電気的不良を防止することができる。レジスト層３０は、配線２２のランド２６の少なくとも中央部を除いて形成されていてもよい。レジスト層３０は、ランド２６の周縁部を覆っていてもよい。また、レジスト層３０は、ランド２６から引き出されたライン２７を全て覆い、ライン２７とランド２６との接続部２９を覆っていてもよい。こうすることで、ライン２７とランド２６との接続部２９の断線を防止することができる。なお、ライン２７とランド２６との接続部２９を、ライン２７よりも広い幅を有するように形成してもよい。   A resist layer 30 is formed on the semiconductor substrate 10. The resist layer 30 covers at least a part of the wiring 22. By covering the entire portion of the wiring 22 except the portion where the external terminal 24 is provided with the resist layer 30, the wiring 22 can be prevented from being oxidized and corroded, and an electrical failure can be prevented. The resist layer 30 may be formed excluding at least the central portion of the land 26 of the wiring 22. The resist layer 30 may cover the peripheral edge of the land 26. Further, the resist layer 30 may cover all the lines 27 drawn from the lands 26 and may cover the connection portions 29 between the lines 27 and the lands 26. By doing so, disconnection of the connecting portion 29 between the line 27 and the land 26 can be prevented. The connecting portion 29 between the line 27 and the land 26 may be formed so as to have a width wider than that of the line 27.

レジスト層３０の底面（例えば半導体基板１０との密着面）は、角を有しない形状になっていてもよい。こうすることで、半導体基板１０のダイシング時のチッピングの影響を受けたり、応力が生じたりしても、レジスト層３０が半導体基板１０から剥離しにくくなる。レジスト層３０上には、被覆層３２を形成してもよい。被覆層３２は、外部端子２４の根本部（下端部）も覆っている。被覆層３２は、レジスト層３０上に形成された部分と、この部分から立ち上がって外部端子２４の根本部を覆う部分と、を有する。被覆層３２によって外部端子２４の少なくとも根本部が補強される。半導体装置が回路基板に実装された後に、被覆層３２によって外部端子２４への応力の集中を分散させることができる。   The bottom surface of the resist layer 30 (for example, the contact surface with the semiconductor substrate 10) may have a shape having no corners. This makes it difficult for the resist layer 30 to peel from the semiconductor substrate 10 even if the semiconductor substrate 10 is affected by chipping during dicing or stress is generated. A coating layer 32 may be formed on the resist layer 30. The covering layer 32 also covers the root portion (lower end portion) of the external terminal 24. The covering layer 32 has a portion formed on the resist layer 30 and a portion that rises from this portion and covers the root portion of the external terminal 24. At least the root portion of the external terminal 24 is reinforced by the covering layer 32. After the semiconductor device is mounted on the circuit board, the stress concentration on the external terminals 24 can be dispersed by the covering layer 32.

半導体基板１０が半導体チップである場合、半導体装置は、そのパッケージサイズが半導体チップにほぼ等しいので、ＣＳＰに分類することができ、あるいは、応力緩和機能を備えるフリップチップであるということもできる。   When the semiconductor substrate 10 is a semiconductor chip, the package size of the semiconductor device is almost equal to that of the semiconductor chip. Therefore, the semiconductor device 10 can be classified as a CSP, or can be a flip chip having a stress relaxation function.

本実施の形態に係る半導体装置は、上述したように構成されており、以下その製造方法を説明する。本実施の形態では、半導体基板１０の集積回路１２に電気的に接続された電極１４が形成された面に、電極１４を避けて、上面２０が角を有しない平面形状になるように樹脂層１８を形成する。電極１４から樹脂層１８の上面２０に至るように配線２２を形成する。外部端子２４を、配線２２に電気的に接続して形成する。半導体基板１０が半導体ウエハである場合、図４に示すように、半導体基板１０を、集積回路１２ごとに、例えばブレード４０によって切断する。半導体基板１０を切断して複数の半導体装置が得られる。これによれば、ウエハ単位でパッケージングがなされる。   The semiconductor device according to the present embodiment is configured as described above, and the manufacturing method thereof will be described below. In the present embodiment, the resin layer is formed on the surface of the semiconductor substrate 10 on which the electrode 14 electrically connected to the integrated circuit 12 is formed so as to avoid the electrode 14 and the upper surface 20 has a planar shape having no corners. 18 is formed. A wiring 22 is formed so as to reach the upper surface 20 of the resin layer 18 from the electrode 14. The external terminal 24 is formed by being electrically connected to the wiring 22. When the semiconductor substrate 10 is a semiconductor wafer, the semiconductor substrate 10 is cut for each integrated circuit 12 by, for example, a blade 40 as shown in FIG. The semiconductor substrate 10 is cut to obtain a plurality of semiconductor devices. According to this, packaging is performed in units of wafers.

本実施の形態では、樹脂層１８をその上面２０が角を有しない平面形状になるように形成する。上面２０が角を有する平面形状であれば、樹脂層１８が収縮するとその上面２０の角付近に突起が形成されるが、本実施の形態では、上面２０が角を有しないので、樹脂層１８が収縮しても上面２０の端部に突起が形成されない。その他の点につき、本実施の形態に係る半導体装置の製造方法には、上述した半導体装置について説明した内容が該当する。   In the present embodiment, the resin layer 18 is formed so that the upper surface 20 thereof has a planar shape having no corners. If the upper surface 20 has a planar shape with corners, when the resin layer 18 contracts, protrusions are formed in the vicinity of the corners of the upper surface 20. However, in the present embodiment, the upper surface 20 has no corners. No protrusion is formed at the end of the upper surface 20 even when the surface contracts. About the other point, the content demonstrated about the semiconductor device mentioned above corresponds to the manufacturing method of the semiconductor device which concerns on this Embodiment.

（第２の実施の形態）
図５は、本発明の第２の実施の形態に係る半導体装置を示す断面図である。図６は、本発明の第２の実施の形態に係る半導体装置の一部（レジスト層１３０）を取り除いた平面図であり、図７は、図６の一点鎖線で示す部分の一部拡大図である。 (Second Embodiment)
FIG. 5 is a sectional view showing a semiconductor device according to the second embodiment of the present invention. FIG. 6 is a plan view in which a part of the semiconductor device (resist layer 130) according to the second embodiment of the present invention is removed, and FIG. 7 is a partially enlarged view of a part indicated by a one-dot chain line in FIG. It is.

半導体装置は、半導体基板１１０を有する。半導体基板１１０は、半導体チップであってもよいし、半導体ウエハであってもよい。半導体基板１１０には、１つ又は複数の集積回路１１２が形成されている。半導体チップには、１つの集積回路１１２が形成され、半導体ウエハには、複数の集積回路１１２が形成されている。半導体基板１１０には、１つの集積回路１１２に電気的に接続された複数の電極（例えばパッド）１１４が形成されている。電極１１４は、例えばＡｌで形成されている。電極１１４を避けて、半導体基板１１０の表面（電極１１４が形成された面）には、パッシベーション膜１１６が形成されている。パッシベーション膜１１６は、ＳｉＮ、ＳｉＯ2、ＭｇＯなどから形成されている。 The semiconductor device has a semiconductor substrate 110. The semiconductor substrate 110 may be a semiconductor chip or a semiconductor wafer. One or more integrated circuits 112 are formed on the semiconductor substrate 110. One integrated circuit 112 is formed on the semiconductor chip, and a plurality of integrated circuits 112 are formed on the semiconductor wafer. A plurality of electrodes (for example, pads) 114 that are electrically connected to one integrated circuit 112 are formed on the semiconductor substrate 110. The electrode 114 is made of, for example, Al. A passivation film 116 is formed on the surface of the semiconductor substrate 110 (the surface on which the electrode 114 is formed), avoiding the electrode 114. The passivation film 116, SiN, are formed from like SiO 2, MgO.

半導体基板１１０には、例えば電極１１４が形成された面にマーク１４０（図７参照）が形成されている。マーク１４０は、電極１１４と同様に、パッシベーション膜１１６から露出している。マーク１４０は、集積回路１１２に電気的に接続してもよいが、電気的に接続されなくてもよい。マーク１４０は、電極１１４と同じ材料（例えばＡｌ）で形成してもよい。マーク１４０は、半導体基板１１０のアライメントマーク（位置決めを行うためのマーク）であってもよい。   For example, a mark 140 (see FIG. 7) is formed on the surface of the semiconductor substrate 110 on which the electrode 114 is formed. The mark 140 is exposed from the passivation film 116 like the electrode 114. The mark 140 may be electrically connected to the integrated circuit 112 but may not be electrically connected. The mark 140 may be formed of the same material as the electrode 114 (for example, Al). The mark 140 may be an alignment mark (a mark for positioning) of the semiconductor substrate 110.

半導体基板１１０の電極１１４が形成された面（例えばパッシベーション膜１１６上）には、少なくとも１層からなる樹脂層１１８が形成されている。樹脂層１１８は、電極１１４を避けて形成されている。樹脂層１１８は、上面１２０よりもその反対面（底面）が大きくなるように、側面１２１が傾斜していてもよい。樹脂層１１８は、応力緩和機能を有してもよい。樹脂層１１８は、ポリイミド樹脂、シリコーン変性ポリイミド樹脂、エポキシ樹脂、シリコーン変性エポキシ樹脂、ベンゾシクロブテン（ＢＣＢ；benzocyclobutene）、ポリベンゾオキサゾール（ＰＢＯ；polybenzoxazole）等の樹脂で形成することができる。樹脂層１１８は、半導体基板１１０と外部端子１２４との間に形成されていてもよい。   On the surface of the semiconductor substrate 110 on which the electrode 114 is formed (for example, on the passivation film 116), a resin layer 118 composed of at least one layer is formed. The resin layer 118 is formed avoiding the electrode 114. The side surface 121 of the resin layer 118 may be inclined such that the opposite surface (bottom surface) of the resin layer 118 is larger than the upper surface 120. The resin layer 118 may have a stress relaxation function. The resin layer 118 can be formed of a resin such as polyimide resin, silicone-modified polyimide resin, epoxy resin, silicone-modified epoxy resin, benzocyclobutene (BCB), polybenzoxazole (PBO), or the like. The resin layer 118 may be formed between the semiconductor substrate 110 and the external terminal 124.

図７に示すように、樹脂層１１８の上面１２０は、角を有しない平面形状（例えば、四角形の角を丸くした形状）になっている。したがって、樹脂層１１８が収縮（例えば硬化収縮）してもその上面１２０の端部に突起が形成されない。なお、樹脂層１１８を、上面が角を有する平面形状に形成した場合、樹脂層１１８が収縮（例えば硬化収縮）するとその上面の角付近に樹脂が集中して突起が形成される。   As shown in FIG. 7, the upper surface 120 of the resin layer 118 has a planar shape having no corners (for example, a shape in which square corners are rounded). Therefore, even when the resin layer 118 contracts (for example, cure contraction), no protrusion is formed at the end of the upper surface 120. In the case where the resin layer 118 is formed in a planar shape having an upper surface having a corner, when the resin layer 118 contracts (for example, cure contraction), the resin concentrates near the corner of the upper surface to form a protrusion.

半導体装置は、１つ又は複数の配線１２２を有する。各配線１２２は、１層又は複数層で形成されている。配線１２２は、１つ又は１グループの電極１１４に電気的に接続されている。本実施の形態では、配線１２２は、１つ又は１グループの電極１１４を覆っている。配線１２２は、電極１１４の露出面（パッシベーション膜１１６からの露出面）の全てを覆っていてもよい。配線１２２は、電極１１４を構成する材料（例えばＡｌ）よりも腐食しにくい材料（例えば、Ｃｕ，ＴｉＷ，Ｃｒ）で形成してもよい。配線１２２が複数層で形成されている場合、少なくとも１層を、電極１１４を構成する材料（例えばＡｌ）よりも腐食しにくい材料（例えば、Ｃｕ，ＴｉＷ，Ｃｒ）で形成してもよい。こうすることで、電極１１４の腐食を防止し、電気的不良を防止することができる。   The semiconductor device has one or a plurality of wirings 122. Each wiring 122 is formed of one layer or a plurality of layers. The wiring 122 is electrically connected to one or a group of electrodes 114. In this embodiment mode, the wiring 122 covers one or one group of electrodes 114. The wiring 122 may cover the entire exposed surface of the electrode 114 (exposed surface from the passivation film 116). The wiring 122 may be formed of a material (for example, Cu, TiW, Cr) that is less likely to corrode than a material (for example, Al) constituting the electrode 114. In the case where the wiring 122 is formed of a plurality of layers, at least one layer may be formed of a material (for example, Cu, TiW, or Cr) that is less likely to corrode than a material (for example, Al) constituting the electrode 114. By doing so, corrosion of the electrode 114 can be prevented and electrical failure can be prevented.

配線１２２は、電極１１４から樹脂層１１８の上面１２０に至るように形成されている。配線１２２は、樹脂層１１８の傾斜した側面１２１にも形成される。上述したように、上面１２０が角を有しない平面形状であり、樹脂層１１８の上面１２０の端部に突起が形成されないので、樹脂層１１８の上面１２０の端部を通る配線１２２が滑らかな形状になってその断線が防止される。また、配線１２２を形成するときにメッキを行う場合、樹脂層１１８に突起が形成されるとレジストの付きが悪いので、突起にメッキがされてしまい、配線１２２がショートすることが考えられるが、本実施の形態ではそれが防止される。   The wiring 122 is formed so as to extend from the electrode 114 to the upper surface 120 of the resin layer 118. The wiring 122 is also formed on the inclined side surface 121 of the resin layer 118. As described above, the upper surface 120 has a planar shape with no corners, and no protrusion is formed at the end of the upper surface 120 of the resin layer 118. Therefore, the wiring 122 passing through the end of the upper surface 120 of the resin layer 118 has a smooth shape. The disconnection is prevented. In addition, when plating is performed when the wiring 122 is formed, it is considered that if the protrusion is formed on the resin layer 118, the resist is poorly attached, so that the protrusion is plated and the wiring 122 is short-circuited. This is prevented in the present embodiment.

配線１２２は、樹脂層１１８の上面１２０では、真っ直ぐに形成してもよいし、屈曲していてもよい。配線１２２の屈曲部１２３を、角を有しないように丸く形成することで断線が防止される。   The wiring 122 may be formed straight on the upper surface 120 of the resin layer 118 or may be bent. By forming the bent portion 123 of the wiring 122 so as not to have a corner, disconnection is prevented.

図７に示すように、配線１２２は、樹脂層１１８の側面１２１と上面１２０の境目に形成された第１の部分１５０と、第１の部分１５０に接続されて樹脂層の上面１２０に形成された第２の部分１５２と、を有する。第１の部分１５０は第２の部分１５２よりも広い幅で形成されてなる。これによれば、第１の部分１５０は、樹脂層１１８の側面１２１と上面１２０の境目に形成されて他の部分よりも断線しやすいとしても、第２の部分１５２よりも広い幅で形成されているので、断線が抑えられる。   As illustrated in FIG. 7, the wiring 122 is formed on the first portion 150 formed at the boundary between the side surface 121 and the upper surface 120 of the resin layer 118, and on the upper surface 120 of the resin layer connected to the first portion 150. Second portion 152. The first portion 150 is formed with a width wider than that of the second portion 152. According to this, even if the first portion 150 is formed at the boundary between the side surface 121 and the upper surface 120 of the resin layer 118 and is more easily disconnected than the other portions, the first portion 150 is formed with a width wider than the second portion 152. Therefore, disconnection is suppressed.

半導体装置は、複数の外部端子１２４，１２５を有する。外部端子１２４は、配線１２２に電気的に接続されている。外部端子１２４は、配線１２２のランド１２６上に形成されていてもよい。外部端子１２４は、導電性を有する金属（例えば合金）であって、溶融させて電気的な接続を図るためのもの（例えばハンダ）である。外部端子１２４は、軟ろう（soft solder）又は硬ろう（hard solder）のいずれで形成されてもよい。外部端子１２４は、球状をなしていてもよく、例えばハンダボールであってもよい。   The semiconductor device has a plurality of external terminals 124 and 125. The external terminal 124 is electrically connected to the wiring 122. The external terminal 124 may be formed on the land 126 of the wiring 122. The external terminal 124 is a metal having conductivity (for example, an alloy) and is for melting (for example, solder) to make an electrical connection. The external terminal 124 may be formed of either soft solder or hard solder. The external terminal 124 may have a spherical shape, for example, a solder ball.

少なくとも１つの外部端子１２５は、電極１１４と電気的に接続されずに設けられている。例えば、電極１１４に電気的に接続されないランド上に外部端子１２５を設けてもよい。外部端子１２５のそれ以外の内容は、外部端子１２４と同じ内容が該当する。外部端子１２４，１２５の配列をフルグリッド（Full Grid）にしてもよい。本実施の形態によれば、外部端子１２４に外部端子１２５を加えるので、その数が増え、外部端子１２４，１２５に生じる応力を分散することができ、回路基板に実装された後の信頼性が向上する。   At least one external terminal 125 is provided without being electrically connected to the electrode 114. For example, the external terminal 125 may be provided on a land that is not electrically connected to the electrode 114. The other contents of the external terminal 125 correspond to the same contents as the external terminal 124. The arrangement of the external terminals 124 and 125 may be a full grid. According to the present embodiment, since the external terminals 125 are added to the external terminals 124, the number of the external terminals 125 increases, the stress generated in the external terminals 124, 125 can be dispersed, and reliability after being mounted on the circuit board is improved. improves.

少なくとも１つの電極（例えば検査用の電極）１１４は、外部端子１２４と電気的に接続されずに、金属膜１２８によって覆われている。金属膜１２８は、電極１１４を構成する材料（例えばＡｌ）よりも腐食しにくい材料（例えば、Ｃｕ，ＴｉＷ，Ｃｒ）で形成してもよい。こうすることで、電極１１４の腐食を防止し、電気的不良を防止することができる。金属膜１２８は、配線１２２と同じ材料で形成してもよい。金属膜１２８を構成する材料（例えば、Ｃｕ，ＴｉＷ，Ｃｒ）は、電極１１４を構成する材料（例えばＡｌ）よりもレジスト層１３０との密着性が高くてもよい。   At least one electrode (for example, an inspection electrode) 114 is covered with a metal film 128 without being electrically connected to the external terminal 124. The metal film 128 may be formed of a material (for example, Cu, TiW, Cr) that is less likely to corrode than a material (for example, Al) constituting the electrode 114. By doing so, corrosion of the electrode 114 can be prevented and electrical failure can be prevented. The metal film 128 may be formed using the same material as the wiring 122. The material forming the metal film 128 (for example, Cu, TiW, Cr) may have higher adhesion to the resist layer 130 than the material forming the electrode 114 (for example, Al).

マーク１４０は、外部端子１２４と電気的に接続されずに、金属膜１４２によって覆われている。金属膜１４２は、電極１１４を構成する材料（例えばＡｌ）よりも腐食しにくい材料（例えば、Ｃｕ，ＴｉＷ，Ｃｒ）で形成してもよい。こうすることで、マーク１４０の腐食を防止し、電気的不良を防止することができる。金属膜１４２は、配線１２２と同じ材料で形成してもよい。金属膜１４２を構成する材料（例えば、Ｃｕ，ＴｉＷ，Ｃｒ）は、マーク１４０を構成する材料（例えばＡｌ）よりもレジスト層１３０との密着性が高くてもよい。   The mark 140 is covered with the metal film 142 without being electrically connected to the external terminal 124. The metal film 142 may be formed of a material (for example, Cu, TiW, Cr) that is less likely to corrode than a material (for example, Al) constituting the electrode 114. By doing so, corrosion of the mark 140 can be prevented and electrical failure can be prevented. The metal film 142 may be formed using the same material as the wiring 122. The material (for example, Cu, TiW, Cr) constituting the metal film 142 may have higher adhesion to the resist layer 130 than the material (for example, Al) constituting the mark 140.

半導体基板１１０にはレジスト層１３０が形成されている。レジスト層１３０は、配線１２２の少なくとも一部を覆っている。配線１２２の、外部端子１２４が設けられた部分を除いた部分を全てレジスト層１３０で覆うことで、配線１２２の酸化、腐食を防止し、電気的不良を防止することができる。レジスト層１３０は、配線１２２のランド１２６の少なくとも中央部を除いて形成されていてもよい。レジスト層１３０は、ランド１２６の周縁部を覆っていてもよい。また、レジスト層１３０は、ランド１２６から引き出されたライン１２７を全て覆い、ライン１２７とランド１２６との接続部１２９を覆っていてもよい。こうすることで、ライン１２７とランド１２６との接続部１２９の断線を防止することができる。なお、ライン１２７とランド１２６との接続部１２９を、ライン１２７よりも広い幅を有するように形成してもよい。   A resist layer 130 is formed on the semiconductor substrate 110. The resist layer 130 covers at least part of the wiring 122. By covering the entire portion of the wiring 122 except the portion where the external terminal 124 is provided with the resist layer 130, oxidation and corrosion of the wiring 122 can be prevented, and electrical defects can be prevented. The resist layer 130 may be formed excluding at least the central portion of the land 126 of the wiring 122. The resist layer 130 may cover the peripheral edge of the land 126. Further, the resist layer 130 may cover all the lines 127 drawn from the lands 126 and may cover the connection portions 129 between the lines 127 and the lands 126. By doing so, disconnection of the connecting portion 129 between the line 127 and the land 126 can be prevented. Note that the connection portion 129 between the line 127 and the land 126 may be formed to have a width wider than that of the line 127.

レジスト層１３０の底面（例えば半導体基板１１０との密着面）は、角を有しない形状になっていてもよい。こうすることで、半導体基板１１０のダイシング時のチッピングの影響を受けたり、応力が生じたりしても、レジスト層１３０が半導体基板１１０から剥離しにくくなる。レジスト層１３０上には、被覆層（図示せず）を形成してもよい。被覆層は、外部端子１２４の根本部（下端部）も覆ってもよい。被覆層は、レジスト層１３０上に形成された部分と、この部分から立ち上がって外部端子１２４の根本部を覆う部分と、を有してもよい。被覆層によって外部端子１２４の少なくとも根本部を補強してもよい。半導体装置が回路基板に実装された後に、被覆層によって外部端子１２４への応力の集中を分散させることができる。   The bottom surface of the resist layer 130 (for example, the contact surface with the semiconductor substrate 110) may have a shape having no corners. This makes it difficult for the resist layer 130 to be peeled from the semiconductor substrate 110 even if the semiconductor substrate 110 is affected by chipping during dicing or stress is generated. A coating layer (not shown) may be formed on the resist layer 130. The covering layer may also cover the root portion (lower end portion) of the external terminal 124. The coating layer may include a portion formed on the resist layer 130 and a portion that rises from this portion and covers the root portion of the external terminal 124. At least the root portion of the external terminal 124 may be reinforced by the covering layer. After the semiconductor device is mounted on the circuit board, the stress concentration on the external terminals 124 can be dispersed by the coating layer.

半導体基板１１０が半導体チップである場合、半導体装置は、そのパッケージサイズが半導体チップにほぼ等しいので、ＣＳＰに分類することができ、あるいは、応力緩和機能を備えるフリップチップであるということもできる。   When the semiconductor substrate 110 is a semiconductor chip, the package size of the semiconductor device is almost equal to that of the semiconductor chip. Therefore, the semiconductor device 110 can be classified as a CSP, or can be a flip chip having a stress relaxation function.

本実施の形態に係る半導体装置は、上述したように構成されており、以下その製造方法を説明する。本実施の形態では、半導体基板１１０の集積回路１１２に電気的に接続された電極１１４が形成された面に、電極１１４を避けて、上面１２０が角を有しない平面形状になるように樹脂層１１８を形成する。電極１１４から樹脂層１１８の上面１２０に至るように配線１２２を形成する。外部端子１２４を、配線１２２に電気的に接続して形成する。半導体基板１１０が半導体ウエハである場合、半導体基板１１０を、集積回路１１２ごとに、例えばブレードによって切断する。半導体基板１１０を切断して複数の半導体装置が得られる。これによれば、ウエハ単位でパッケージングがなされる。   The semiconductor device according to the present embodiment is configured as described above, and the manufacturing method thereof will be described below. In this embodiment mode, the resin layer is formed on the surface of the semiconductor substrate 110 on which the electrode 114 electrically connected to the integrated circuit 112 is formed, so that the upper surface 120 has a flat shape with no corners while avoiding the electrode 114. 118 is formed. A wiring 122 is formed so as to reach the upper surface 120 of the resin layer 118 from the electrode 114. The external terminal 124 is formed by being electrically connected to the wiring 122. When the semiconductor substrate 110 is a semiconductor wafer, the semiconductor substrate 110 is cut for each integrated circuit 112 by, for example, a blade. A plurality of semiconductor devices are obtained by cutting the semiconductor substrate 110. According to this, packaging is performed in units of wafers.

本実施の形態では、樹脂層１１８をその上面１２０が角を有しない平面形状になるように形成する。上面１２０が角を有する平面形状であれば、樹脂層１１８が収縮（例えば硬化収縮）するとその上面１２０の角付近に突起が形成されるが、本実施の形態では、上面１２０が角を有しないので、樹脂層１１８が収縮（例えば硬化収縮）しても上面１２０の端部に突起が形成されない。その他の点につき、本実施の形態に係る半導体装置の製造方法には、上述した半導体装置について説明した内容が該当する。また、第２の実施の形態で説明した内容は、第１の実施の形態に適用することができる。   In this embodiment mode, the resin layer 118 is formed so that the upper surface 120 thereof has a planar shape having no corners. If the upper surface 120 is a planar shape having corners, protrusions are formed near the corners of the upper surface 120 when the resin layer 118 contracts (for example, cure shrinkage). However, in this embodiment, the upper surface 120 does not have corners. Therefore, even if the resin layer 118 contracts (for example, cure contraction), no protrusion is formed at the end of the upper surface 120. About the other point, the content demonstrated about the semiconductor device mentioned above corresponds to the manufacturing method of the semiconductor device which concerns on this Embodiment. Further, the contents described in the second embodiment can be applied to the first embodiment.

図８には、本発明の実施の形態に係る半導体装置１が実装された回路基板１０００が示されている。本発明の実施の形態に係る半導体装置を有する電子機器として、図９にはノート型パーソナルコンピュータ２０００が示され、図１０には携帯電話３０００が示されている。   FIG. 8 shows a circuit board 1000 on which the semiconductor device 1 according to the embodiment of the present invention is mounted. As an electronic apparatus having the semiconductor device according to the embodiment of the present invention, a notebook personal computer 2000 is shown in FIG. 9, and a mobile phone 3000 is shown in FIG.

本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。   The present invention is not limited to the above-described embodiments, and various modifications can be made. For example, the present invention includes configurations that are substantially the same as the configurations described in the embodiments (for example, configurations that have the same functions, methods, and results, or configurations that have the same purposes and results). In addition, the invention includes a configuration in which a non-essential part of the configuration described in the embodiment is replaced. In addition, the present invention includes a configuration that exhibits the same operational effects as the configuration described in the embodiment or a configuration that can achieve the same object. Further, the invention includes a configuration in which a known technique is added to the configuration described in the embodiment.

１０ 半導体基板、 １２ 集積回路、 １４ 電極、 １８ 樹脂層、 ２０ 上面、 ２２ 配線、 ２４ 外部端子、 ２８ 金属膜、 ３０ レジスト層、 １１０ 半導体基板、 １１２ 集積回路、 １１４ 電極、 １１８ 樹脂層、 １２０ 上面、 １２１ 側面、 １２２ 配線、 １２４ 外部端子、 １２５ 外部端子、 １２８ 金属膜、 １３０ レジスト層、 １４０ マーク、 １５０ 第１の部分、 １５２ 第２の部分。   DESCRIPTION OF SYMBOLS 10 Semiconductor substrate, 12 Integrated circuit, 14 Electrode, 18 Resin layer, 20 Upper surface, 22 Wiring, 24 External terminal, 28 Metal film, 30 Resist layer, 110 Semiconductor substrate, 112 Integrated circuit, 114 Electrode, 118 Resin layer, 120 Upper surface , 121 side surface, 122 wiring, 124 external terminal, 125 external terminal, 128 metal film, 130 resist layer, 140 mark, 150 first part, 152 second part.

Claims (8)

集積回路と前記集積回路に電気的に接続された電極とを有する半導体基板と、
前記半導体基板の前記電極が形成された面に、前記電極を避けて形成された樹脂層と、
前記電極に電気的に接続されており、前記樹脂層の側面と上面の境目に形成された第１の部分と、前記第１の部分に接続されて前記樹脂層の前記上面に形成された第２の部分と、を有し、前記第１の部分は前記第２の部分よりも広い幅で形成されてなる配線と、
前記配線に電気的に接続された外部端子と、
を有する半導体装置。 A semiconductor substrate having an integrated circuit and an electrode electrically connected to the integrated circuit;
On the surface of the semiconductor substrate on which the electrode is formed, a resin layer formed avoiding the electrode;
A first portion that is electrically connected to the electrode and formed at a boundary between a side surface and an upper surface of the resin layer; and a first portion that is connected to the first portion and formed on the upper surface of the resin layer. A wiring formed by forming the first portion with a width wider than that of the second portion;
An external terminal electrically connected to the wiring;
A semiconductor device. 集積回路と前記集積回路に電気的に接続された電極とを有する半導体基板と、
前記半導体基板の前記電極が形成された面に、前記電極を避けて形成された樹脂層と、
前記電極に電気的に接続された配線と、
前記配線に電気的に接続された外部端子と、
前記半導体基板に形成され、前記配線の少なくとも一部を覆うレジスト層と、
を有し、
前記レジスト層の底面は、角を有しない平面形状になっている半導体装置。 A semiconductor substrate having an integrated circuit and an electrode electrically connected to the integrated circuit;
On the surface of the semiconductor substrate on which the electrode is formed, a resin layer formed avoiding the electrode;
Wiring electrically connected to the electrodes;
An external terminal electrically connected to the wiring;
A resist layer formed on the semiconductor substrate and covering at least a part of the wiring;
Have
A semiconductor device in which a bottom surface of the resist layer has a planar shape having no corners. 集積回路と前記集積回路に電気的に接続された電極とを有する半導体基板と、
前記半導体基板の前記電極が形成された面に、前記電極を避けて形成された樹脂層と、
複数の外部端子と、
を有し、
前記外部端子のうち、少なくとも１つの外部端子は、前記電極と電気的に接続されずに設けられ、前記少なくとも１つの外部端子を除いた外部端子は、配線によって前記電極に電気的に接続されてなる半導体装置。 A semiconductor substrate having an integrated circuit and an electrode electrically connected to the integrated circuit;
On the surface of the semiconductor substrate on which the electrode is formed, a resin layer formed avoiding the electrode;
Multiple external terminals,
Have
Of the external terminals, at least one external terminal is provided without being electrically connected to the electrode, and the external terminals other than the at least one external terminal are electrically connected to the electrode by wiring. A semiconductor device. 請求項１から請求項３のいずれかに記載の半導体装置において、
前記樹脂層は、前記外部端子と前記半導体基板との間に形成されてなる半導体装置。 The semiconductor device according to any one of claims 1 to 3,
The resin layer is a semiconductor device formed between the external terminal and the semiconductor substrate. 請求項１から請求項４のいずれかに記載の半導体装置において、
前記半導体基板は、半導体チップである半導体装置。 The semiconductor device according to any one of claims 1 to 4,
The semiconductor device, wherein the semiconductor substrate is a semiconductor chip. 請求項１から請求項４のいずれかに記載の半導体装置において、
前記半導体基板は、半導体ウエハであって、複数の前記集積回路を有する半導体装置。 The semiconductor device according to any one of claims 1 to 4,
The semiconductor substrate is a semiconductor wafer, and includes a plurality of the integrated circuits. 請求項１から請求項５のいずれかに記載の半導体装置が実装されてなる回路基板。   A circuit board on which the semiconductor device according to claim 1 is mounted. 請求項１から請求項５のいずれかに記載の半導体装置を有する電子機器。   An electronic apparatus comprising the semiconductor device according to claim 1.
JP2009207882A 2009-09-09 2009-09-09 Semiconductor device, circuit board, and electronic apparatus Pending JP2010016397A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2009207882A JP2010016397A (en) 2009-09-09 2009-09-09 Semiconductor device, circuit board, and electronic apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009207882A JP2010016397A (en) 2009-09-09 2009-09-09 Semiconductor device, circuit board, and electronic apparatus

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2007053827A Division JP2007142481A (en) 2007-03-05 2007-03-05 Semiconductor device, circuit board, and electronic apparatus

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2012038355A Division JP2012109614A (en) 2012-02-24 2012-02-24 Semiconductor device, circuit board, and electronic apparatus

Publications (1)

Publication Number Publication Date
JP2010016397A true JP2010016397A (en) 2010-01-21

Family

ID=41702130

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009207882A Pending JP2010016397A (en) 2009-09-09 2009-09-09 Semiconductor device, circuit board, and electronic apparatus

Country Status (1)

Country Link
JP (1) JP2010016397A (en)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11220069A (en) * 1998-02-02 1999-08-10 Seiko Epson Corp Semiconductor device and its manufacture, circuit board, and/or electronic equipment
JP2000077570A (en) * 1998-08-28 2000-03-14 Samsung Electronics Co Ltd Semiconductor package and its manufacture
JP2001144217A (en) * 1999-11-17 2001-05-25 Seiko Epson Corp Semiconductor device and method of manufacture, circuit board and electronic apparatus
JP2001244372A (en) * 2000-03-01 2001-09-07 Seiko Epson Corp Semiconductor device and its manufacturing method
JP2002305215A (en) * 2001-04-05 2002-10-18 Sharp Corp Semiconductor device and stack structure using the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11220069A (en) * 1998-02-02 1999-08-10 Seiko Epson Corp Semiconductor device and its manufacture, circuit board, and/or electronic equipment
JP2000077570A (en) * 1998-08-28 2000-03-14 Samsung Electronics Co Ltd Semiconductor package and its manufacture
JP2001144217A (en) * 1999-11-17 2001-05-25 Seiko Epson Corp Semiconductor device and method of manufacture, circuit board and electronic apparatus
JP2001244372A (en) * 2000-03-01 2001-09-07 Seiko Epson Corp Semiconductor device and its manufacturing method
JP2002305215A (en) * 2001-04-05 2002-10-18 Sharp Corp Semiconductor device and stack structure using the same

Similar Documents

Publication Publication Date Title
JP2012054359A (en) Semiconductor device and manufacturing method of semiconductor device
JP2007242782A (en) Semiconductor device and electronic apparatus
JP2007208209A (en) Semiconductor device and method for fabrication thereof
JP3678239B2 (en) Semiconductor device and manufacturing method thereof, circuit board, and electronic apparatus
JP2009010260A (en) Semiconductor apparatus
JP2003282790A (en) Semiconductor device, its manufacturing method, circuit board, and electronic apparatus
JP2004281898A (en) Semiconductor device and its producing method, circuit board and electronic apparatus
JP2006351767A (en) Semiconductor device and its manufacturing method
JP3804797B2 (en) Semiconductor device and manufacturing method thereof
TWI473227B (en) Connecting structure for substrate and method of forming same
JP5954365B2 (en) Semiconductor device, circuit board and electronic equipment
JP2012109614A (en) Semiconductor device, circuit board, and electronic apparatus
JP2007142481A (en) Semiconductor device, circuit board, and electronic apparatus
JP2010016397A (en) Semiconductor device, circuit board, and electronic apparatus
JP4352263B2 (en) Semiconductor device and manufacturing method thereof, circuit board, and electronic apparatus
JP3726906B2 (en) Semiconductor device and manufacturing method thereof, circuit board, and electronic apparatus
JP2004260074A (en) Semiconductor device, method for manufacturing and mounting the same, circuit board, and electronic apparatus
JP2009231402A (en) Semiconductor device, and manufacturing method of semiconductor device
JP2004172163A (en) Semiconductor device and method of manufacturing the same
JP3885890B2 (en) Semiconductor device and manufacturing method thereof, circuit board, and electronic apparatus
JP3928729B2 (en) Semiconductor device
JP4938346B2 (en) Semiconductor device and manufacturing method thereof
JP2007258354A (en) Process for manufacturing semiconductor device
JP2011199130A (en) Semiconductor device and method of manufacturing the same
JP2004281897A (en) Semiconductor device and its producing method, circuit board and electronic apparatus

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110519

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110531

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110728

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110830

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111027

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20111129

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120224