JP2010015663A - 相変化デバイスを用いた高密度コンテンツ・アドレス可能メモリ - Google Patents

相変化デバイスを用いた高密度コンテンツ・アドレス可能メモリ Download PDF

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Abstract

【課題】 相変化デバイスを用いた高密度コンテンツ・アドレス可能メモリ・アレイを提供すること。
【解決手段】 ストアド・ワードをメモリ素子にストアするコンテンツ・アドレス可能メモリ・アレイを提供する。各メモリ素子は、少なくとも２つの相補的バイナリ・ビットのうちの１つを、少なくとも２つの相補的抵抗のうちの１つとしてストアする。各メモリ素子はアクセス・デバイスに電気的に結合される。コンテンツ・アドレス可能メモリ・アレイの一態様は、バイアス回路を用いて検索動作中にアクセス・デバイスにバイアスをかけることである。検索動作中、ビット・ストリングを含む検索ワードが受信される。各アクセス・デバイスはバイアスをかけられて、検索ワード内の対応する検索ビットの相補的な抵抗値になる。メモリ素子内にストアされたビットがアクセス・デバイス内の抵抗により表されるビットに対して相補的である場合に、検索ワードとストアド・ワードの間のマッチが指示される。
【選択図】 図４

Description

本発明はコンテンツ・アドレス可能メモリに関し、より具体的には相変化材料及びアクセス・デバイスを用いた高密度コンテンツ・アドレス可能メモリ・セルに関する。
コンテンツ・アドレス可能メモリ（ＣＡＭ）は高速検索用途に用いられる型のコンピュータ・メモリである。ほとんどのＣＡＭデバイスは、データ記憶デバイスとして静的ランダム・アクセス・メモリ（ＳＲＡＭ）（メモリをストアするのにトランジスタを用いる）、並びにマッチ動作用の付加的トランジスタ及び相補的トランジスタを用いる。普通、これらのＣＡＭデバイスにおいては、メモリ・アレイ中の個々のメモリ・セルを動作させ及びプログラムするのにサーチライン・アクセス素子及びワードライン・アクセス素子が必要である。サーチライン・アクセス素子及びワードライン・アクセス素子は大電力駆動の大型電界効果トランジスタ（ＦＥＴ）から成ることが多い。
相変化材料を利用してＣＡＭデバイス内で情報をストアすることもできる。相変化材料は、各相が異なるデータ値を表す異なる相又は状態にすることができる。一般に、各相は異なる電気特性を示す。アモルファス相及び結晶相は典型的な２つの相であり、電気抵抗の検出可能な差を有するのでバイナリ・データ記憶（１及び０）に用いられる。具体的には、アモルファス相は結晶相よりも高い抵抗を有する。
カルコゲニドは相変化材料として普通に用いられる一群の材料である。それらは典型的にはカルコゲン（周期表の１６／ＶＩＡ族）及びより電気的陽性の元素を含む。セレン（Ｓｅ）及びテルル（Ｔｅ）は、相変化メモリ・セルを作製するときカルコゲニドを形成するのに用いられる群中の２つの最も普通の半導体である。この型の材料の例には、Ｇｅ２Ｓｂ２Ｔｅ５（ＧＳＴ）、ＳｂＴｅ、及びＩｎ２Ｓｅ３がある。しかし、幾つかの相変化材料にはＧｅＳｂのようなカルコゲンは用いられない。このように、別々のアモルファス状態と結晶状態を保持することができる限り、種々の材料を相変化材料セルに用いることができる。
相変化ＣＡＭデバイス及び標準的ＣＡＭデバイスにおける２つの問題は、メモリ・デバイス内の個々のメモリ・セル（相補的アクセス・トランジスタ及び相補的メモリ要素を必要とする）の大きな寸法、及び、メモリ・デバイス内の検索動作（大きな大電力駆動ＦＥＴを用いるワードライン充電を必要とする）を実行するのに必要な大電力である。従って、個々のメモリ・セルの寸法を縮小し、且つワードライン充電を除去する方法を考案することが望ましい。
本発明の一態様はコンテンツ・アドレス可能メモリ・アレイを操作する方法である。このコンテンツ・アドレス可能メモリ・アレイは、情報ビットの集合をストアド・ワードとしてストアするように配列された複数のメモリ・セルを含む。各メモリ・セルは直列回路内のアクセス・トランジスタに電気的に結合されたメモリ素子を含む。メモリ素子は少なくとも２つの相補的抵抗のうちの１つとしてバイナリ・データをストアするように構成される。
本方法は検索ワードを受信ステップと、コンテンツ・アドレス可能メモリ内の、ストアド・ワード・データがビット単位の順番で検索ワード・データにマッチする位置を決定するステップとから成る。本方法はまた、各々のストアド・ワードの各メモリ・セルのアクセス・トランジスタにバイアスをかけるステップを含む。アクセス・トランジスタの実効抵抗は、検索ワードの対応するビットの相補的抵抗である。本方法はまた、各々のストアド・ワードに関するメモリ・セルを通過する集合電流を計測するステップを含む。さらに本方法は、集合電流が所定の値の範囲内にある場合に、各ストアド・ワードに対する検索マッチを指示するステップを含む。
本発明の別の態様は、コンテンツ・アドレス可能メモリ・アレイである。コンテンツ・アドレス可能メモリ・アレイは、ストアド・ワードをストアするように組み合せられた複数のメモリ・セルを含む。各々のメモリ・セルは直列回路内のアクセス・トランジスタに電気的に結合されたメモリ素子を含む。メモリ素子は少なくとも２つの相補的抵抗のうちの１つとしてバイナリ・データをストアするように構成される。コンテンツ・アドレス可能メモリ・アレイは検索ワードを受信してコンテンツ・アドレス可能メモリ・アレイ内の、ストアド・ワード・データがビット単位の順番で検索ワード・データにマッチする位置を決定するように構成された受信ユニットを含む。コンテンツ・アドレス可能メモリ・アレイはまた、各々のメモリ・セルのアクセス・トランジスタにバイアスをかけてアクセス・トランジスタの実効抵抗を検索ワードの対応するビットの相補的抵抗とするように構成されたバイアス・ユニットを含む。さらに、コンテンツ・アドレス可能メモリ・アレイはマッチ・ユニットを含む。マッチ・ユニットは、各々のストアド・ワードに関するメモリ・セルを通過する集合電流を計測するように構成される。マッチ・ユニットはまた、集合電流が所定の値の範囲内にある場合に、各ストアド・ワードに対する検索マッチを指示するように構成される。
本発明のさらに別の態様はメモリ・デバイスである。メモリ・デバイスはストアド抵抗に設定可能なメモリ素子を含む。ストアド抵抗は、少なくとも２つの相補的バイナリ値のうち１つに関連する少なくとも２つの相補的抵抗のうちの１つである。メモリ・デバイスはまた、第１端子と第２端子の間の電流を制御する共通端子を有するアクセス・トランジスタを含む。第１端子はメモリ素子と電気的に結合される。メモリ・デバイスはまた、バイアス回路を含む。バイアス回路は共通端子に電気的に結合され、アクセス・トランジスタにバイアスをかけて、検索ビットに関連する抵抗に相補的な実効抵抗にするように構成される。
本発明と考えられる主題が具体的に指摘され、本明細書に添付された特許請求の範囲において明確に請求される。本発明の前述及び他の目的、特徴及び利点は、添付の図面に関連して記述される以下の詳細な説明から明白となる。
本発明は本発明の実施形態に関連して説明する。本発明の説明を通して図１乃至図５を参照する。
以下に詳述するように、本発明の一態様は複数のメモリ・セルを含むコンテンツ・アドレス可能メモリ・アレイである。各個々のメモリ・セルは、直列回路内のアクセス・トランジスタに電気的に結合されたメモリ素子を含む。複数のアクセス・トランジスタが単一のマッチラインに電気的に結合される。アクセス・トランジスタは対をなすビットラインとマッチラインの間の電流を制御する。各ビットライン及び各マッチラインは複数のメモリ・セルに電気的に結合される。このメモリ・セル設計は有利なことに、各メモリ・セル内に相補的なアクセス・トランジスタ及びメモリ素子構造体を含める必要性を除去する。その結果、通常のＣＡＭメモリ・セルに比べて、各メモリ・セルの占める実面積（ｒｅａｌ ｅｓｔａｔｅ）が縮小し、メモリ・セルの電力消費が減少する。
本発明の一実施形態において、メモリ・セルのメモリ素子は、少なくとも２つの相補的抵抗のうちの１つをストアすることができる相変化材料を含む。そのような相変化材料の一例はゲルマニウム−アンチモン−テルル（ＧＳＴ）である。相変化メモリ素子の一実施例において、メモリ素子は２つの状態のうちの１つ、即ち結晶状態又はアモルファス状態にプログラムすることができる。結晶状態はストアド「０」値を表すことができ、アモルファス状態はストアド「１」値を表すことができる。結晶状態において、メモリ素子は相対的に低い抵抗値を示す。一方、アモルファス状態においては、メモリ素子は相対的に高い抵抗値を示す。ここでもやはり、当業者であれば、種々の抵抗体をメモリ素子に用いることができ、相変化材料の実施例は単に例証に過ぎないことを認識するであろう。
相変化メモリにおいて、メモリ素子の状態を変えるには、材料を融点まで加熱し、次いで材料を冷却して可能な状態の１つにすることが必要である。メモリ素子を通過する電流はオーム加熱を生じて相変化材料を融解させる。メモリ素子内の相変化材料を融解させ、そして緩やかに冷却することは、相変化材料が結晶状態を形成する時間を見込む。メモリ素子内の相変化材料を融解させ、そして急速に冷却することは、相変化材料をアモルファス状態にクエンチする。
図１には、本発明によるメモリ・デバイス１０２の一実施形態を示す。メモリ・デバイス１０２はメモリ素子１０４及びアクセス・デバイス１０６を含む。メモリ素子１０４は、前述のように、ストアド抵抗に設定可能である。より具体的には、ストアド抵抗は、少なくとも２つの相補的なバイナリ値のうちの１つに関連した少なくとも２つの相補的な抵抗のうちの１つとすることができる。例えば、１ビット・メモリ記憶において、メモリ素子１０４は「０」又は「１」をストアすることができる。「０」及び「１」は、５ｋオーム及び５００ｋオームのような相補的抵抗としてストアされる。２ビット・メモリ記憶においては、メモリ素子１０４は「００」、「０１」、「１０」又は「１１」をストアすることができる。この例において、「００」と「１１」が相補的抵抗値としてストアされ、「０１」と「１０」が相補的抵抗値としてストアされる。本発明の特定の実施形態において、メモリ素子１０４は相変化デバイスである。本発明の別の実施形態においてメモリ素子１０４は、浮遊ゲート・トランジスタ、抵抗メモリ素子、磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）、又は電荷トラップ・デバイスを含む。
アクセス・デバイスは、第１端子１１０と第２端子１１２の間の電流を制御する共通端子１０８を含む。アクセス・デバイス１０６の第１端子１１０はメモリ素子１０４に電気的に結合される。本発明の特定の実施形態において、アクセス・デバイス１０６は金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である。本発明の趣旨及び範囲から逸脱せずに、バイポーラ接合トランジスタ（ＢＪＴ）のような他のアクセス・デバイスを、アクセス・デバイス１０６の代りとすることができることが企図されている。
図示したように、メモリ素子１０４はまたビットライン１１４に電気的に結合される。当業者であれば、ビットライン１１４は、メモリ素子１０４を所望の状態にプログラムするため、及びメモリ素子の状態を読み取るために用いることができることを認識するであろう。例えば、プログラミング中に、高電流がビットラインを通じてメモリ素子１０４に入り、相変化材料をオーム加熱により融解させる。メモリ検索又は読み取り動作中は、低電流がビットライン１１４を通じてメモリ素子に入るが、その低電流は相変化材料を融解させるには不十分であり、しかしメモリ素子を横切る電圧降下を検出するには充分に大きい。
アクセス・デバイス１０６の第２端子１１２は、マッチライン１１６に電気的に結合される。プログラミング中、マッチライン１１６はメモリ素子１０４を通過する比較的高電流を沈めて（又は取得して）相変化材料を融解させるように機能する。メモリ検索動作中、マッチライン１１６は電流を、メモリ素子１０４を通してマッチ回路１１８まで送る。以下により詳しく論じるように、マッチ回路１１８は、アクセス・デバイス１０６の実効抵抗とメモリ素子１０４のストアド抵抗とが互いに相補的である場合にのみ、検索マッチを指示するように構成される。
アクセス・デバイス１０６の共通端子１０８は、サーチライン１２０に電気的に結合される。メモリのプログラミング中、サーチライン１２０は、アクセス・トランジスタをオンにして、高電流がメモリ素子１０４中を流れてメモリ素子１０４の状態を変えることを可能にするように用いられる。メモリ検索中、サーチライン１２０は、サーチライン１２０に電気的に結合されたバイアス回路１２２により制御される。バイアス回路は、アクセス・デバイス１０６にバイアスをかけて、検索ビットに関連する抵抗と相補的な実効抵抗にする。
検索動作中、検索ワードは外部ソース、例えば中央処理装置（ＣＰＵ）又は外部メモリ・コントローラから受信される。検索ワードは、メモリ・アレイ内で検索されるべきバイナリ値を含むビット・ストリングである。検索ワード内の各検索ビットは、ビット単位の順番でメモリ・デバイス１０２内のストアド・ビットに対応する。バイアス回路１２２はアクセス・デバイス１０６にバイアスをかけて、検索ビットに関連する抵抗に相補的な実効抵抗にする。例えば、検索ビットが「１」（抵抗のＲＥＳＥＴ又は相変化メモリ内のアモルファス状態）である場合、アクセス・デバイス１０６の実効抵抗値は「０」に設定される。検索ビットが「０」（抵抗のＳＥＴ又は相変化メモリ内の結晶状態）である場合、アクセス・デバイス１０６の実効抵抗値は「１」に設定される。次にマッチ回路１１８はビットライン１１４からマッチライン１１６に加えられたサーチ電流を計測する。サーチ電流はメモリ素子１０４及びアクセス・デバイス１０６を通過し、従ってメモリ素子１０４及びアクセス・デバイス１０６の集合抵抗を計測することができる。当業者であれば、抵抗計測のために、種々の技法及び回路、例えばそれに限定されないが、電流計測回路及び電流制御発信器を用いることができることを認識するであろう。
次に図２を参照すると、本発明の一実施形態に関するマッチ抵抗２０２の表が示される。この表は、アクセス・トランジスタの抵抗２０４、メモリ素子の抵抗２０６、及びマッチラインの値２０８を示す。抵抗「０」及び「１」は任意の抵抗値としてメモリ素子内にストアされることに留意されたい。例えば、５ｋオームが「０」を表すことが可能であり、５００ｋオームが「１」を表すことが可能である。
図示したように、アクセス・トランジスタの抵抗２０４がメモリ素子の抵抗２０６の相補値である場合には、マッチラインの値２０８はマッチとみなすことができる。アクセス・トランジスタの抵抗２０４及びメモリ素子の抵抗２０６の両方が共に「１」又は「０」に等しい場合には、マッチラインの値２０８はマッチとはみなされない。
検索動作中、マッチ回路１１８（図１参照）は、メモリ素子及びアクセス・トランジスタを通して流れるサーチ電流を計測することによって、「マッチ」であるか又は「非マッチ」であるかを判断する。サーチ電流が所定の値の範囲内にある場合、「マッチ」の結果がマッチ回路により戻され、そうでなければ「非マッチ」の結果が戻される。
例えば、アクセス・トランジスタの抵抗２０４及びメモリ素子の抵抗２０６が共に「０」に等しい場合を考える。この場合、マッチ回路により検出される電流は高すぎてマッチの値の範囲外となる。メモリ素子の抵抗２０６とアクセス・トランジスタの抵抗２０４が相補的である場合には、マッチラインの値２０８はマッチの値の範囲に入る中間の値となる。アクセス・トランジスタの抵抗２０４及びメモリ素子の抵抗２０６が共に「１」に等しい場合、マッチ回路は非マッチを示す。この場合マッチ回路により検出される電流は低すぎて、やはりマッチの値の範囲外となる。上の例を用いると、３つの理論的な計測抵抗値、１０ｋオーム、５０５ｋオーム、及び１０００ｋオームだけが可能である。５０５ｋオームを中心とするマッチの値の範囲は、マッチラインの値２０８がこの範囲に入る場合にだけマッチが指示されるように作ることができる。
本発明の代りの実施形態においては、単一のメモリ素子が複数ビットをストアすることができる。２ビット記憶において、単一のメモリ素子は「００」、「０１」、「１０」、又は「１１」をストアすることができる。ここでもやはり、検索ビットとストアド・ビットが相補的であるとき、マッチが指示される。例えば、検索ビットが「０１」である場合、メモリ素子中のストアド・ビットは、マッチのためには「１０」でなければならない。
再び図１を参照すると、メモリ・デバイス１０２のプログラミング動作はＣＰＵからストア・ワードを受信するステップを含む。ストア・ワードはメモリ・アレイ中にストアされるべきビット・ストリングを含む。ストア・ワードの各々のストア・ビットは単一のメモリ素子１０４内にストアされる。バイアス回路１２２はアクセス・デバイス１０６に、メモリ素子中にストア・ビットをストアするのに充分な所定の信号を加えることによってバイアスをかける。例えば相変化メモリ内において、「１」（ＲＥＳＥＴ又はアモルファス状態）をストアするために、アクセス・デバイス１０６の共通端子１０８は、メモリ素子１０４を通して比較的高電流信号のパルスを加えられる。急な立下りを生ずる迅速な電力遮断が、メモリ素子１０４内の相変化材料をクエンチしてアモルファス状態にする。「０」（ＳＥＴ又は結晶状態）をストアするためには、アクセス・デバイス１０６の共通端子１０８における電流信号は、振幅を緩やかに減少させられる。これは緩やかな立下りを生じ、メモリ素子１０４内の相変化材料がゆっくり冷却して結晶状態になることを可能にする。再度、当業者であれば認識するように、単一のメモリ素子１０４が複数ビットをストアすることができることに留意されたい。
図３は、本発明により企図されたメモリ・システムの一実施形態の図を示す。このシステムは、メモリ・アレイ３０２、受信ユニット３０４、バイアス・ユニット３０６、マッチ・ユニット３０８、及び中央処理装置（ＣＰＵ）３１０を備える。本発明の特定の実施形態において、メモリ・デバイス３１２は、受信ユニット３０４、バイアス・ユニット３０６、コンテンツ・アドレス可能メモリ・アレイ３０２、及びマッチ・ユニット３０８を備える。本発明の他の実施形態においては、受信ユニット３０４、バイアス・ユニット３０６、及びマッチ・ユニット３０８は別々にパッケージすることができる。さらに他の実施形態において、メモリ・システムのユニットは、一組のコンピュータ実行可能命令としてコンピュータ可読媒体内に具体化することができる。
メモリ・アレイ３０２は、ストアド・ワードをストアするために組み合せられた複数のメモリ・セルを含む。前述のように、各メモリ・セルは直列回路内のアクセス・トランジスタに電気的に結合されたメモリ素子を含む。メモリ素子は少なくとも２つの相補的抵抗のうちの１つとしてバイナリ・データをストアするように構成される。
受信ユニット３０４は、ＣＰＵから情報を受信する。その機能の一部として、受信ユニット３０４はＣＰＵによって要求された動作がプログラミング動作であるか又は検索動作であるかを判断する。特に、受信ユニット３０４は、メモリ・アレイ３０２のストアド・ワード内の検索のための検索ワードを受信するように構成され、ここで検索ワードのビット位置は、ビット単位で順番にストアド・ワードのビット位置に対応する。受信ユニット３０４はその情報をバイアス・ユニット３０６に中継する。
バイアス・ユニット３０６は、プログラミング動作又は検索動作のためにメモリ・アレイ３０２内のアクセス・トランジスタにバイアスをかける（前述のように）。検索動作中、バイアス・ユニットは各メモリ・セルのアクセス・トランジスタにバイアスをかけて、アクセス・トランジスタの実効抵抗を検索ワードの対応するビットの相補的抵抗にするように構成される。また検索動作中、マッチ・ユニット３０８は、各ストアド・ワードに関するメモリ・セルを通過した集合電流を計測し、集合電流が所定の値の範囲にある場合に各ストアド・ワードに対する検索マッチを指示するように構成される。マッチ・ユニット３０８は、検索マッチ及びマッチ位置をＣＰＵに対して指示する。
ここで図４を参照すると、コンテンツ・アドレス可能メモリ・アレイ４０２の一実施形態が示される。一例として、４つのメモリ・セルを示す２行２列のコンテンツ・アドレス可能メモリ・アレイを説明する。コンテンツ・アドレス可能メモリ・アレイ４０２は、アクセス・トランジスタ１０６に電気的に結合された複数のメモリ素子１０４を備える。メモリ素子１０４はビットライン４０６に電気的に結合され、その結果複数のメモリ素子１０４が単一のビットライン４０６に電気的に結合される。アクセス・トランジスタ１０６は、サーチライン４０４及びマッチライン４０８に電気的に結合される。複数のアクセス・トランジスタ１０６は、単一のサーチライン４０４及び単一のマッチライン４０８に電気的に結合される。
本発明のこの特定の実施形態において、プログラミング動作及び検索動作は、ビットライン４０６ａ及びサーチライン４０４ａを活性化するステップを含む。コンテンツ・アドレス可能メモリ・アレイ４０２のプログラミング動作中、２つの２ビット長のストア・ワード（ストアされるべきワード）が受信される。個々のメモリ素子１０４ａ、１０４ｂが第１の２ビット長ストア・ワードの２ビットをストアするように割り当てられ、メモリ素子１０４ｃ及び１０４ｄが第２の２ビット長ストア・ワードの２ビットをストアするように割り当てられる。目標のメモリ素子内に特定のストア・ビットをストアするには、目標のメモリ素子１０４ａに電気的に結合されたビットライン４０６が電源電圧に設定される。全てのマッチライン４０８ａ及び４０８ｂは接地電圧に設定される。ストア・ビットが「１」（ＲＥＳＥＴ又はアモルファス状態）に等しい場合、目標のメモリ素子１０４ａに関連する目標のアクセス・トランジスタ１０６ａに電気的に結合されたサーチライン４０４ａに、メモリ素子１０４ａ内の相変化材料を迅速に融解させ冷却する信号が加えられる。ストア・ビットが「０」（ＳＥＴ又は結晶状態）に等しい場合には、サーチライン４０４ａは、融解した相変化材料を緩やかに冷却するように制御される。他のサーチライン４０４ｂは接地電圧に設定される。このプロセスは、ストア・ワード内の全てのストア・ビットがコンテンツ・アドレス可能メモリ・アレイ内にプログラムされるまで実行される。
メモリ・アレイ４０２の検索動作中、検索ワードが受信されるが、ここで検索ワードのビット位置は、ビット単位の順番でストアド・ワードのビット位置に対応する。全てのビットライン４０６は電源電圧に設定され、全てのマッチライン４０８はマッチ回路１１８に接続される。バイアス回路１２２はサーチライン４０４を相対的高電圧又は相対的低電圧に設定して、アクセス・トランジスタ１０６の実効抵抗が検索ワード内の検索ビットに対して相補的となるようにする。
例えば、メモリ素子１０６ａ及び１０６ｂが、それぞれストアド・ワードの第１及び第２ビットを構成すると仮定する。また、５ｋオームが「０」を表し、５００ｋオームが「１」を表すと仮定する。検索ワード内の第１ビットが「１」である場合、目標のアクセス・トランジスタ１０６ａに電気的に結合されたサーチライン４０４ａは相対的高電圧に設定され、その結果目標のアクセス・トランジスタ１０６ａの実効抵抗は「０」又は５ｋオームに等しくなるように制御される。検索ワード内の第１ビットが「０」である場合、目標のアクセス・トランジスタ１０６ａに電気的に結合されたサーチライン４０４ａは相対的低電圧に設定される。これは、対応するアクセス・トランジスタ１０６ａの実効抵抗を「１」又は５００ｋオームに等しくする。電気的に結合されたメモリ素子１０４ａの抵抗がアクセス・トランジスタ１０６ａの実効抵抗に相補的である場合にビット・マッチが生じる。
検索ワードを検索する際、全体のビット・ストリングが検索され、そして図示したように、複数のメモリ素子１０４ａ及び１０４ｂ並びにアクセス・トランジスタ１０６ａ及び１０６ｂは、単一のマッチライン４０８ａ及びビットライン４０６ａに電気的に結合される（並列に）。ストアド・ワード内の全てのビットが検索ワードの全てのビットにマッチする場合にのみ、マッチが生じる。マッチ回路は、Ｒ０をＳＥＴ抵抗（「０」又は結晶状態の抵抗）、ｋをＳＥＴ−ＲＥＳＥＴ比（ＳＥＴ及びＲＥＳＴ状態の間の抵抗比）ｎを検索ワード内のビット数として、マッチラインの正味の抵抗がＲ０（ｋ＋１）／ｎに等しい場合にマッチを指示する。例えば、ＳＥＴ抵抗は５ｋオーム、ＲＥＳＥＴ抵抗は５００ｋオームであり、そしてワード当りのビット数は２であると仮定する。ビットライン４０６ａ及びマッチライン４０８ａにわたる正味の抵抗が２５２．５ｋオームに等しい場合のみ、マッチが生じることになる。即ち、アクセス・トランジスタ１０６ａと直列のメモリ素子１０４ａ、及びそれらに並列の、アクセス・トランジスタ１０６ｂと直列のメモリ素子１０４ｂ、の全抵抗である。しかし、実際には２５２．５ｋオームのような正確な数値は、検索動作が実行されるたびに再現することは非常に困難となる。従って、この値を中心とする値の範囲が正確な数値の代りに用いられる
図５は、メモリ・アレイの検索動作に関する本発明の一実施形態を示す。メモリ・アレイの検索動作は、ワード検索をメモリ・アレイ上で実行することを可能にする。図５に示した動作は、ソフトウェア、ファームウェア、ハードウェア又はそれらのある組合せにおいて実施することができる。プログラム・コード論理は記憶媒体にストアし、コンピュータにロードする及び／又はそれによって実行することができ、プログラム・コード論理をコンピュータにロードし、それによって実行するときは、そのコンピュータは本発明を実施するための装置となる。記憶媒体の例には、固体メモリ（ＲＡＭ又はＲＯＭ）、フロッピー（登録商標）・ディスク、ＣＤ−ＲＯＭ、ハード・ドライブ、ユニバーサル・シリアル・バス（ＵＳＢ）フラッシュ・ドライブ、又は任意の他のコンピュータ可読記憶媒体が含まれる。
検索動作のプロセス・フローは受信動作５０２で開始する。この動作中、検索ワードが外部ソース、例えば中央処理装置（ＣＰＵ）又は外部メモリ・コントローラから受信される。検索ワードはｎビットのビット・ストリングを含む。ｎビットのビット・ストリングは検索ビットを含む。受信動作５０２が完了した後、制御はバイアス動作５０４に進む。
バイアス動作５０４において、対応するストアド・ワードのアクセス・トランジスタは、ｎ個の検索ビットのビット値に相補的な抵抗に設定される。本発明の同等の実施形態において、対応するストアド・ワードのアクセス・トランジスタがビット値に対して非相補的な抵抗に設定され、そしてストアド・ワードは相補的な値としてストアされることが企図されている。バイアス動作５０４が完了した後、制御は計測動作５０６に進む。
計測動作５０６において、電流がビットラインからマッチラインまで、ストアド・ワードのメモリ素子及びアクセス・トランジスタを通して流れる。メモリ素子及びアクセス・トランジスタを通過する集合電流が単一のマッチライン上で計測される。計測動作５０６が完了した後、制御は判断動作５０８に進む。
判断動作５０８において、マッチラインの正味の電流が値の範囲と比較される。正味の電流が値の範囲にある場合、マッチが存在し、そして制御は指示動作５１０に進む。正味の電流が値の範囲に入らない場合には検索動作が終了する。
指示動作５１０において、検索ワードとストアド・ワードの間のマッチが指示され、ストアド・ワードの位置が外部ソースに対して中継して戻される。ストアド・ワードの位置が指示された後、プロセス・フローは終了する。
コンテンツ・アドレス可能メモリ・デバイスの好ましい実施形態（これは例証を意図したものであり限定するものではない）を説明したが、当業者であれば上記の教示を考慮して修正及び改変を施すことができることに留意されたい。従って、開示された特定の実施形態に変更を施すことができ、それらは添付の特許請求の範囲によって概説される本発明の趣旨及び範囲に入ることを理解されたい。本発明の態様を詳細にそして特に特許法により要求されるように記述したが、請求する事項及び特許証により保護されることを望む事項は添付の特許請求の範囲において示される。
本発明により企図されたメモリ・デバイスの一実施形態を示す。 マッチライン結果を判断するための真理値表を示す。 本発明により企図されたメモリ・システムを示す。 本発明により企図されたコンテンツ・アドレス可能メモリ・アレイを示す。 本発明により企図されたメモリ・アレイを操作するプロセス・フローを示す。
符号の説明
１０２：メモリ・デバイス
１０４、１０４ａ、１０４ｂ、１０４ｃ、１０４ｄ：メモリ素子
１０６、１０６ａ、１０６ｂ、１０６ｃ、１０６ｄ：アクセス・デバイス（アクセス・トランジスタ）
１０８：共通端子
１１０：第１端子
１１２：第２端子
１１４、４０６、４０６ａ、４０６ｂ：ビットライン
１１６、４０８、４０８ａ、４０８ｂ：マッチライン
１１８：マッチ回路
１２０、４０４、４０４ａ、４０４ｂ：サーチライン
１２２：バイアス回路
２０２：マッチ抵抗の表
２０４：アクセス・トランジスタの抵抗
２０６：メモリ素子の抵抗
２０８：マッチラインの値
３０２：メモリ・アレイ
３０４：受信ユニット
３０６：バイアス・ユニット
３０８：マッチ・ユニット
３１０：中央処理装置（ＣＰＵ）
３１２：メモリ・デバイス
４０２：コンテンツ・アドレス可能メモリ・アレイ

Claims (22)

  1. コンテンツ・アドレス可能メモリ・アレイを操作する方法であって、
    前記コンテンツ・アドレス可能メモリ・アレイは、情報のビットの集合をストアド・ワードとしてストアするように配列された複数のメモリ・セルを含み、
    各々の前記メモリ・セルは、直列回路内のアクセス・デバイスに電気的に結合されたメモリ素子を含み、
    前記メモリ素子は、少なくとも２つの相補的抵抗のうちの１つとしてバイナリ・データをストアするように構成されていて、
    前記コンテンツ・アドレス可能メモリ・アレイを通して検索する検索ワードを受信するステップと、
    各ストアド・ワードの各メモリ・セルの前記アクセス・デバイスにバイアスをかけて、前記アクセス・デバイスの実効抵抗を前記検索ワードの対応するビットの相補的抵抗にする、バイアスをかけるステップと、
    各ストアド・ワードの前記メモリ・セルの集合抵抗を計測するステップと、
    前記集合抵抗が所定の値の範囲にある場合に、各ストアド・ワードに対して検索マッチを指示するステップとを含む
    方法。
  2. 前記メモリ素子は、相変化素子、抵抗メモリ素子、浮遊ゲートＦＥＴ、磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）、及び電荷トラップ・デバイスのうちの１つを含む、請求項１に記載の方法。
  3. 前記集合抵抗が所定の値の範囲内にある場合に、少なくとも１つのストアド・ワードのメモリ位置を指示するステップをさらに含む、請求項１に記載の方法。
  4. 前記アクセス・デバイスは金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である、請求項１に記載の方法。
  5. 前記アクセス・デバイスは、複数の前記アクセス・デバイスが単一のサーチライン導電体に電気的に結合されるように、サーチラインに電気的に結合される、請求項１に記載の方法。
  6. 前記コンテンツ・アドレス可能メモリ・アレイ内に記憶するストア・ワードを受信するステップであって、前記ストア・ワードの各々のビットが個々のメモリ・セルにストアされる、前記受信するステップと、
    前記サーチライン内に所定の信号を加え、その結果、前記ストア・ワードを記憶するために用いられる所望のメモリ・セルの前記アクセス・デバイスを通過する電流パルスが前記メモリ素子を所望の抵抗値にプログラムすることにより、前記ストア・ワードを前記コンテンツ・アドレス可能メモリ・アレイ内にストアするステップと
    をさらに含む、請求項５に記載の方法。
  7. 前記電気的に結合されたアクセス・デバイス及びメモリ素子は、複数の前記電気的に結合されたアクセス・デバイス及びメモリ素子が単一のビットライン及び単一のマッチラインに電気的に結合されるように、ビットライン及びマッチラインに電気的に結合される、請求項１に記載の方法。
  8. コンテンツ・アドレス可能メモリ・アレイであって、
    ストアド・ワードをストアするように組み合された複数のメモリ・セルであって、該メモリ・セルの各々は直列回路内のアクセス・デバイスに電気的に結合されたメモリ素子を含み、該メモリ素子は少なくとも２つの相補的抵抗のうちの１つとしてバイナリ・データをストアするように構成される、複数のメモリ・セルと、
    前記コンテンツ・アドレス可能メモリ・アレイを通して検索する検索ワードを受信するように構成された、受信ユニットと、
    前記各メモリ・セルの前記アクセス・デバイスにバイアスをかけて、前記アクセス・デバイスの実効抵抗を前記検索ワードの対応するビットの相補的抵抗にするように構成された、バイアス・ユニットと、
    前記ストアド・ワードの各々に関する前記メモリ・セルの集合抵抗を計測し、前記集合抵抗が所定の値の範囲内にある場合に、前記各ストアド・ワードに対して検索マッチを指示するように構成された、マッチ・ユニットとを備える、
    コンテンツ・アドレス可能メモリ・アレイ。
  9. 前記メモリ素子は、相変化素子、抵抗メモリ素子、浮遊ゲートＦＥＴ、磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）、及び電荷トラップ・デバイスのうちの１つを含む、請求項８に記載のコンテンツ・アドレス可能メモリ・アレイ。
  10. 前記マッチ・ユニットは、前記集合抵抗が前記所定の値の範囲内にある場合に、少なくとも１つのストアド・ワードのメモリ位置を指示するようにさらに構成される、請求項９に記載のコンテンツ・アドレス可能メモリ・アレイ。
  11. 前記アクセス・デバイスは金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である、請求項８に記載のコンテンツ・アドレス可能メモリ・アレイ。
  12. 前記アクセス・デバイスは、複数の前記アクセス・デバイスが単一のサーチラインに電気的に結合されるように、サーチラインに電気的に結合される、請求項８に記載のコンテンツ・アドレス可能メモリ・アレイ。
  13. 前記受信ユニットは、前記コンテンツ・アドレス可能メモリ・アレイ内に記憶するためのストア・ワードを受信するようにさらに構成され、
    前記ストア・ワード内の各ビットは個々のメモリ・セルにストアされる、
    請求項１２に記載のコンテンツ・アドレス可能メモリ・アレイ。
  14. 前記バイアス・ユニットは、前記サーチラインに電圧パルスを印加して、前記ストア・ワードを記憶するために用いられる所望のメモリ・セルの前記アクセス・デバイスを通過する電流パルスが前記メモリ素子を所望の抵抗値にプログラムするようにさらに構成される、請求項１３に記載のコンテンツ・アドレス可能メモリ・アレイ。
  15. 前記電気的に結合されたアクセス・デバイス及びメモリ素子は、複数の前記電気的に結合されたアクセス・デバイス及びメモリ素子が単一のビットライン及び単一のマッチラインに電気的に結合されるように、ビットライン及びマッチラインに電気的に結合される、請求項８に記載のコンテンツ・アドレス可能メモリ・アレイ。
  16. ストアド抵抗に設定可能なメモリ素子であって、前記ストアド抵抗は、少なくとも２つの相補的バイナリ値のうちの１つに関連する少なくとも２つの相補的抵抗のうちの１つである、メモリ素子と、
    前記メモリ素子に電気的に結合された第１端子と、第２端子との間の電流を制御する共通端子を含む、アクセス・デバイスと、
    前記共通端子に電気的に結合され、前記アクセス・デバイスにバイアスをかけて検索ビットに関連する前記抵抗に対して相補的な実効抵抗にするように構成された、バイアス回路とを備える
    メモリ・デバイス。
  17. 前記第２端子に電気的に結合されたマッチ回路をさらに含み、
    前記マッチ回路は、前記アクセス・デバイスの前記実効抵抗と前記メモリ素子の前記ストアド抵抗とが互いに相補的である場合にだけ、検索マッチを指示するように構成される、
    請求項１６に記載のメモリ・デバイス。
  18. 前記マッチ回路は、前記メモリ素子及び前記アクセス・デバイスを通して流れるサーチ電流が所定の値の範囲内にあるかどうか計測するようにさらに構成される、請求項１７に記載のメモリ・デバイス。
  19. 前記マッチ回路は、前記アクセス・デバイスの前記実効抵抗と前記メモリ素子の前記ストアド抵抗とが互いに相補的である場合にだけ、前記メモリ素子の位置を指示するようにさらに構成される、請求項１７に記載のメモリ・デバイス。
  20. 前記メモリ素子は、相変化素子、抵抗メモリ素子、浮遊ゲートＦＥＴ、磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）、及び電荷トラップ・デバイスのうちの１つを含む、請求項１６に記載のメモリ・デバイス。
  21. 前記アクセス・デバイスは金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）で構成される、請求項１６に記載のメモリ・デバイス。
  22. 前記アクセス・デバイスはバイポーラ接合トランジスタ（ＢＪＴ）で構成される、請求項１６に記載のメモリ・デバイス。
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