JP2010010211A - 半導体装置の製造方法、及び半導体装置 - Google Patents

Abstract

【課題】次世代デバイスに求められる低リーク電流及び高キャパシタ容量を実現する高誘電体容量の製造方法の提供。
【解決手段】半導体基板の上に、ＴｉＡｌＮを含む第１の電極膜３０と、酸化タンタルを含む主誘電体膜３１とを形成する。第１の電体膜３０と主誘電体膜３１とが形成されている状態でアニールを行うことにより、第１の電極膜中のアルミニウム（Ａｌ）と主誘電体膜中の酸素（Ｏ）とを反応させて、第１の電極膜と主誘電体膜との界面に、酸化アルミニウムを含む副誘電体膜３５を形成する。主誘電体膜と副誘電体膜とを介して第１の電極膜に対向する位置に第２の電極膜３２を形成する。
【選択図】図１−１

Description

本発明は、ＭＩＭ（Metal Insulator Metal）キャパシタを含む半導体装置の製造方法、及びＭＩＭキャパシタを含む半導体装置に関する。

アナログ素子及び高周波素子等に用いられるＭＩＭキャパシタは、素子の高集積化に伴い微細化が進んでいる。微細化に伴うキャパシタンスの低下を補償するために、誘電体膜をより薄くする必要がある。ところが、誘電体膜を薄くすることは、リーク電流の増大につながる。このため、誘電体膜の薄膜化には限界がある。

リーク電流の増大を生じさせることなく、かつ大きなキャパシタンスを維持するために、誘電体膜に、従来のＳｉＯＮ等に比べて誘電率の高い高誘電率材料が採用されつつある。高誘電率材料の例として、アルミナ（Ａｌ_２Ｏ_３）、酸化タンタル（Ｔａ_２Ｏ_５）等が挙げられる。また、ＭＩＭキャパシタの下部電極には、一般的に窒化チタン（ＴｉＮ）が用いられる。

下部電極を構成するＴｉＮが、誘電体膜の成膜時の酸化性雰囲気に晒されると、下部電極の表面が酸化されて酸化チタンが形成される。下部電極の表面に形成された酸化チタンは、リーク電流増大や歩留まり低下の要因になる。ＴｉＮ膜の上にＡｌＮ膜を形成し、その上に酸化物誘電体膜を形成することにより、ＴｉＮ膜の酸化を防止することができる（特許文献１）。

Ａｌの下部電極上に、Ｔａ_２Ｏ_５膜を形成し、熱処理を行うことにより、両者の界面にＡｌ_２Ｏ_３膜を形成することができる。Ａｌ_２Ｏ_３膜を形成することにより、耐圧を高めることができる（特許文献２）。

特開２００４−３９７２８号公報 特開２００２−１６４５０６号公報

次世代デバイスでは、リーク電流の増大を招くことなく、かつ単位面積当たりのキャパシタ容量をより大きくする技術が求められている。従来の構造では、次世代デバイスに求められるリーク電流及びキャパシタ容量を実現することが困難である。

上記課題を解決する半導体装置の製造方法は、
半導体基板の上に、ＴｉＡｌＮを含む第１の電極膜と、酸化タンタルを含む主誘電体膜とを形成する工程と、
前記第１の電極膜と前記主誘電体膜とが形成されている状態でアニールを行うことにより、前記第１の電極膜中のアルミニウム（Ａｌ）と前記主誘電体膜中の酸素（Ｏ）とを反応させて、前記第１の電極膜と前記主誘電体膜との界面に、酸化アルミニウムを含む副誘電体膜を形成する工程と、
前記主誘電体膜と前記副誘電体膜とを介して前記第１の電極膜に対向する位置に第２の電極膜を形成する工程と
を有する。

この製造方法により作製される半導体装置は、
半導体基板の上に配置され、ＴｉＡｌＮを含む第１の電極、酸化アルミニウムを含む副誘電体膜、酸化タンタルを含む主誘電体膜、及び第２の電極が、この順番にまたは逆の順番に積層され、該第１の電極と副誘電体膜とが相互に接し、該副誘電体膜と主誘電体膜とが相互に接するキャパシタを有する。

アニールで、副誘電体膜を形成することにより、ＣＶＤ等で形成する場合に比べて、薄くても全面を連続的に覆う膜が得られる。このため、リーク電流の増大を抑制することができる。

図１Ａ〜図１Ｆを参照して、実施例による半導体装置の製造方法について説明する。図１Ａ〜図１Ｆは、製造途中段階における主要部の断面図を示す。

図１Ａに示すように、シリコン等の半導体基板１０の表層部に、シャロートレンチアイソレーション（ＳＴＩ）等による素子分離絶縁膜１１を形成する。半導体基板１０には、直径３００ｍｍのウエハを用いた。素子分離絶縁膜１１で囲まれた活性領域に、ＭＩＳＦＥＴ１２を形成する。ＭＩＳＦＥＴ１２を覆うように、半導体基板１０の上に、層間絶縁膜１５を形成する。層間絶縁膜１５にビアホールを形成し、ビアホール内にタングステン等の導電プラグ１６を充填する。導電プラグ１６は、例えばＭＩＳＦＥＴ１２のソースに接続される。

層間絶縁膜１６の上に２層目の層間絶縁膜１７を形成する。層間絶縁膜１７内に、例えばシングルダマシン法により配線１８を形成する。配線１８は、導電プラグ１６に接続される。層間絶縁膜１７の上に、３層目の層間絶縁膜１９を形成する。層間絶縁膜１９にビアホールを形成し、このビアホール内にタングステン等の導電プラグ２０を充填する。導電プラグ２０は、配線１８に接続される。

層間絶縁膜１９の上に、ＴｉＡｌＮからなる下部電極膜３０を形成する。下部電極膜３０は、例えばＤＣマグネトロン反応性スパッタリングにより形成される。成膜条件は、例えば下記の通りである。
・ターゲット ＡｌＴｉ合金
・基板温度 ３００℃
・スパッタガス Ａｒ（流量５００ｓｃｃｍ）＋Ｎ_２（流量２５ｓｃｃｍ）
・ＤＣ印加パワー １ｋＷ
・圧力 ４０Ｐａ（０．３Ｔｏｒｒ）
下部電極膜３０の上に、Ｔａ_２Ｏ_５からなる主誘電体膜３１を形成する。主誘電体膜３１は、例えばプラズマ励起化学気相成長（ＰＥ−ＣＶＤ）により形成される。成膜条件は、例えば下記の通りである。
・Ｔａ原料 ペンタエトキシタンタル（Ｔａ（ＯＥｔ）_５）
・酸化ガス Ｏ_２（流量１００ｓｃｃｍ）
・キャリアガス Ａｒ（流量５００ｓｃｃｍ）
・基板温度 ３００℃
・ＲＦパワー ４５０Ｗ
・圧力 １．３×１０^３Ｐａ（１０Ｔｏｒｒ）
主誘電体膜３１の上に、Ａｌ_２Ｏ_３からなる上部副誘電体膜３２を形成する。上部副誘電体膜３２は、例えばＰＥ−ＣＶＤにより形成される。成膜条件は、例えば下記の通りである。
・Ａｌ原料 トリメチルアルミニウム（ＴＭＡ）
・酸化ガス Ｏ_２（流量１５０ｓｃｃｍ）
・キャリアガス Ａｒ（流量５００ｓｃｃｍ）
・基板温度 ３００℃
・ＲＦパワー ６００Ｗ
・圧力 １．３×１０^３Ｐａ（１０Ｔｏｒｒ）
図１Ｂに示すように、Ｎ_２またはＡｒ雰囲気において、アニールを行う。このアニールには、例えばラピッドサーマルアニール（ＲＴＡ）が用いられる。アニール条件は、例えば下記の通りである。
・圧力 １．０×１０^５Ｐａ（７６０Ｔｏｒｒ）
・Ｎ_２またはＡｒ流量 ３ｓｌｍ
・アニール時間 １分
・アニール温度 ４００℃〜６００℃
このアニールにより、下部電極膜３０内のＡｌと、主誘電体膜３１内のＯとが反応し、両者の界面にＡｌ_２Ｏ_３からなる下部副誘電体膜３５が形成される。下部副誘電体膜３５が形成されていることは、Ｘ線光電子分光分析（ＸＰＳ）により確認した。ＸＰＳの結果については、後に図２Ａ〜図２Ｃを参照して説明する。

図１Ｃに示すように、上部副誘電体膜３２の上に、ＴｉＮからなる上部電極膜３８を形成する。上部電極膜３８は、例えばＤＣマグネトロン反応性スパッタリングにより形成される。成膜条件は、例えば下記の通りである。
・ターゲット Ｔｉ
・スパッタガス Ａｒ（流量５００ｓｃｃｍ）＋Ｎ_２（流量５００ｓｃｃｍ）
・ＤＣ印加パワー １ｋＷ
・圧力 ６７Ｐａ（０．５Ｔｏｒｒ）
・成膜時間 ３分
図１Ｄに示すように、上部電極膜３８から下部電極膜３０までの各膜を同一のエッチングマスクを用いてパターニングする。これらの膜のエッチングは、例えば２周波誘導結合型プラズマエッチング装置を用いて行う。エッチング条件は、例えば下記の通りである。
・エッチングガス ＣＨＦ_３（流量３０ｓｃｃｍ）＋Ａｒ（流量１００ｓｃｃｍ）
・圧力 ２．０Ｐａ（１５ｍＴｏｒｒ）
・エッチング時間 ４４秒
・ＲＦパワー １００Ｗ／５００Ｗ
ＴｉＡｌＮからなる下部電極３０ａ、Ａｌ_２Ｏ_３からなる下部副誘電体膜３５ａ、Ｔａ_２Ｏ_５からなる主誘電体膜３１ａ、Ａｌ_２Ｏ_３からなる上部副誘電体膜３２ａ、及びＴｉＮからなる上部電極３８ａにより、ＭＩＭキャパシタ４０が構成される。平面視において、ＭＩＭキャパシタ４０は、その下の導電プラグ２０を内包する。

図１Ｅに示すように、層間絶縁膜１９の上にさらに層間絶縁膜４５を形成する。層間絶縁膜４５はＭＩＭキャパシタ４０を被覆する。

図１Ｆに示すように、層間絶縁膜４５にビアホールを形成し、このビアホール内に導電プラグ４６を充填する。導電プラグ４６は、平面視においてＭＩＭキャパシタ４０に内包され、上部電極３８ａに接続される。上部電極３８ａは、接地線または電源線に接続される。

図２Ａ〜図２Ｃを参照して、ＴｉＡｌＮ下部電極膜３０とＴａ_２Ｏ_５主誘電体膜３１との界面に、アニールによってＡｌ_２Ｏ_３下部副誘電体膜３５が形成されることの検証結果について説明する。

図２Ｂに、作製した試料のアニール前の断面図を示す。基板上に厚さ５ｎｍのＴｉＡｌＮ下部電極膜３０が形成され、その上に厚さ５ｎｍのＴａ_２Ｏ_５主誘電体膜３１が形成されている。下部電極膜３０の成膜には、Ｔｉに対するＡｌの含有量の比Ａｌ／Ｔｉ＝３０原子％のＡｌＴｉ合金ターゲットを用いた。アニールは、Ｎ_２雰囲気中で４００℃で行った。

アニール前、及びアニール後の試料について、ＸＰＳでＡｌの２ｐ３／２スペクトルを観察した。ＴｉＡｌＮに起因するピークは７３．９ｅＶの位置に現れ、Ａｌ_２Ｏ_３に起因するピークは７４．１ｅＶの位置に現れる。

図２Ａに、ＴｉＡｌＮに起因するピークと、Ａｌ_２Ｏ_３に起因するピークとの高さの割合を算出した結果を示す。アニール前では、Ａｌ_２Ｏ_３に起因するピークは観察されなかったが、アニール後は、Ａｌ_２Ｏ_３に起因するピークが観察された。この評価結果から、アニール前には、図２Ｂに示すように、Ａｌ_２Ｏ_３膜は形成されていないが、アニール後の試料では、図２Ｃに示すように、ＴｉＡｌＮ下部電極膜３０とＴａ_２Ｏ_５主誘電体膜３１との界面にＡｌ_２Ｏ_３下部副誘電体膜３５が形成されていることがわかる。アニール後の試料において、ＴｉＡｌＮに起因するピークが観察されるのは、Ａｌ_２Ｏ_３下部副誘電体膜３５が薄いため、その下のＴｉＡｌＮが検知されるためである。下部副誘電体膜３５の厚さは０．５３ｎｍであった。

上記実施例によるＭＩＭキャパシタ及び従来のＭＩＭキャパシタ（比較例）を作製し、単位面積当たりのキャパシタ容量及びリーク電流を測定した。

図３Ａに、実施例によるＭＩＭキャパシタの断面図を示し、図３Ｂに、比較例によるＭＩＭキャパシタの断面図を示す。実施例によるＭＩＭキャパシタのＡｌ_２Ｏ_３下部副誘電体膜３５は、アニールによって形成される。比較例のＭＩＭキャパシタは、下部電極となるＴｉＮ膜、ＡｌＮ膜、Ａｌ_２Ｏ_３膜、Ｔａ_２Ｏ_５膜、Ａｌ_２Ｏ_３膜、ＡｌＮ膜、及び上部電極となるＴｉＮ膜の７層で構成される。比較例のＭＩＭキャパシタの上下のＡｌ_２Ｏ_３膜は、いずれもＣＶＤで形成される。

実施例の試料では、Ｔａ_２Ｏ_５主誘電体膜３１の厚さを６ｎｍとし、Ａｌ_２Ｏ_３上部副誘電体膜３２の厚さを４ｎｍとした。比較例の試料では、下部ＡｌＮ膜、Ｔａ_２Ｏ_５膜、上部Ａｌ_２Ｏ_３膜、及び上部ＡｌＮ膜の厚さを、それぞれ５０ｎｍ、６ｎｍ、４ｎｍ、及び５０ｎｍとした。

図３Ｃに、実施例及び比較例によるＭＩＭキャパシタの単位面積当たりのキャパシタ容量と、Ａｌ_２Ｏ_３下部副誘電体膜の厚さとの関係を示す。横軸は、下部副誘電体膜の厚さを単位「ｎｍ」で表し、縦軸は、キャパシタ容量を単位「ｆＦ／μｍ^２」で表す。黒丸記号及び白四角記号が、それぞれ実施例及び比較例のＭＩＭキャパシタの測定結果を示す。下部副誘電体膜が厚くなるに従って、キャパシタ容量が低下している。実施例及び比較例において、キャパシタ容量がほぼ等しくなるように、各誘電体膜の厚さが設定されている。

図３Ｄに、実施例によるＭＩＭキャパシタの単位面積当たりのリーク電流と、下部副誘電体膜の厚さとの関係を示す。横軸は、下部副誘電体膜の厚さを単位「ｎｍ」で表し、縦軸は、リーク電流を単位「ｆＡ／μｍ^２」で表す。リーク電流は、ＭＩＭキャパシタの電極間に３Ｖの直流電圧を印加して測定した。黒丸記号及び白四角記号が、それぞれ実施例及び比較例のＭＩＭキャパシタの測定結果を示す。

比較例の試料では、下部副誘電体膜の厚さが１．５ｎｍ以下になると、リーク電流が急激に増加する。これに対し、実施例の試料では、下部副誘電体膜の厚さが少なくとも０．５ｎｍ〜２ｎｍの範囲内でほぼ一定であり、下部副誘電体膜の厚さが１．５ｎｍ以下になっても、リーク電流の急激な増大は見られない。

この評価結果から、下部副誘電体膜をアニールで形成することにより、ＣＶＤで形成する場合に比べて、キャパシタ容量を大きく維持したまま、リーク電流の増大を抑制できることがわかる。

図４Ａ〜図４Ｄを参照して、アニール、ＣＶＤ、及びスパッタリングにより形成したＡｌ_２Ｏ_３膜の膜質の評価結果について説明する。

図４Ａに、試料Ｓ１、Ｓ２、及びＳ３の元素濃度割合をＸＰＳにより測定した結果を示す。いずれの試料も、厚さ１５０ｎｍのＴｉＡｌＮ膜の上に、厚さ２ｎｍのＡｌ_２Ｏ_３膜、及び厚さ３ｎｍのＴａ_２Ｏ_５膜が形成されたものである。試料Ｓ１のＡｌ_２Ｏ_３膜は、実施例による下部副誘電体膜３５の形成と同じアニールを用いて形成した。試料Ｓ２のＡｌ_２Ｏ_３膜はＣＶＤにより形成し、試料Ｓ３のＡｌ_２Ｏ_３膜はスパッタリングにより形成した。

試料Ｓ１においては、Ｔｉが検知されず、実質的にＡｌとＯのみが検知されている。この結果から、図４Ｂに示すように、ＴｉＡｌＮ膜の全面をＡｌ_２Ｏ_３膜が連続的に覆っていると考えられる。これに対し、試料Ｓ２及びＳ３においては、Ａｌ_２Ｏ_３膜の下地のＴｉが検知されている。この結果から、試料Ｓ２及びＳ３においては、図４Ｃ及び図４Ｄに示すように、Ａｌ_２Ｏ_３膜がＴｉＡｌＮ膜の全面を連続的に覆っておらず、Ｔａ_２Ｏ_５膜がＴｉＡｌＮ膜に直接接触する領域が存在すると考えられる。試料Ｓ２の方が、試料Ｓ３よりも、Ｔｉの検出割合が低い。このことから、Ａｌ_２Ｏ_３膜によるＴｉＡｌＮ膜の被覆率は、試料Ｓ２の方が試料Ｓ３よりも高いと考えられる。

２ｎｍ程度の薄いＡｌ_２Ｏ_３膜をＣＶＤやスパッタリングで形成すると、ＴｉＡｌＮ等の下部電極膜の全面を覆うことが困難である。Ａｌ_２Ｏ_３のバンドギャップはＴａ_２Ｏ_５のバンドギャップよりも広いため、Ａｌ_２Ｏ_３膜を配置することは、リーク電流の抑制に有効である。図３Ｄに示したように、Ａｌ_２Ｏ_３下部副誘電体膜を薄くしたときに、比較例の試料においてリーク電流が急激に増大するのは、ＴｉＡｌＮ下部電極膜とＴａ_２Ｏ_５主誘電体膜とが、Ａｌ_２Ｏ_３下部副誘電体膜を介することなく、直接接触することに起因すると考えられる。

これに対し、実施例のように、アニールによってＡｌ_２Ｏ_３下部副誘電体膜を形成する場合には、Ａｌ_２Ｏ_３膜を薄くしてもＴｉＡｌＮからなる下部電極の全面を連続的に覆うことができる。このため、Ａｌ_２Ｏ_３下部副誘電体膜を薄くしたときのリーク電流の増大が抑制されていると考えられる。

図５Ａに、実施例によるＭＩＭキャパシタのＡｌ_２Ｏ_３下部副誘電体膜の厚さとキャパシタ容量との関係を示し、図５Ｂに、Ａｌ_２Ｏ_３下部副誘電体膜の厚さとリーク電流との関係を示す。図５Ａ及び図５Ｂの横軸は、Ａｌ_２Ｏ_３下部副誘電体膜の厚さを単位「ｎｍ」で表し、図５Ａの縦軸は単位面積当たりのキャパシタ容量を単位「ｆＦ／μｍ^２」で表し、図５Ｂの縦軸は、単位面積当たりのリーク電流を単位「「ｆＡ／μｍ^２」で表す。

下部副誘電体膜の厚さを０．５ｎｍ以下にすると、リーク電流が急激に増大することが分かる。これは、下部副誘電体膜が下部電極膜の全面を連続的に覆っていないためと考えられる。リーク電流を抑制するために、下部副誘電体膜の厚さを０．５ｎｍ以上にすることが好ましい。

図６Ａに、実施例によるＭＩＭキャパシタのＴｉＡｌＮ下部電極の厚さとキャパシタ容量との関係を示し、図６Ｂに、ＴｉＡｌＮ下部電極の厚さとリーク電流との関係を示す。図６Ａ及び図６Ｂの横軸は、下部電極の厚さを単位「ｎｍ」で表し、図６Ａの縦軸は単位面積当たりのキャパシタ容量を単位「ｆＦ／μｍ^２」で表し、図６Ｂの縦軸は、単位面積当たりのリーク電流を単位「ｆＡ／μｍ^２」で表す。

下部電極の形成には、Ｔｉに対するＡｌの含有量の比Ａｌ／Ｔｉ＝３０原子％のＡｌＴｉ合金ターゲットを用いた。Ｔａ_２Ｏ_５主誘電体膜の厚さは５ｎｍとし、Ａｌ_２Ｏ_３上部副誘電体膜の厚さは６ｎｍとした。ＴｉＮ上部電極の厚さは１５０ｎｍとした。下部副誘電体膜を形成するためのアニール温度は４００℃とした。

キャパシタ容量は、下部電極の厚さには殆ど依存しない。ところが、リーク電流は、下部電極の厚さが５ｎｍ未満になると、急激に増大する。これは、アニール時に、下部電極から十分な量のＡｌが供給されなくなり、全面を連続的に覆うＡｌ_２Ｏ_３膜を形成できないためと考えられる。リーク電流の急激な増加を防止するために、ＴｉＡｌＮ下部電極の厚さを５ｎｍ以上にすることが好ましい。

図７を参照して、下部電極のＡｌとＴｉとの含有量の好適値について説明する。下部電極のＡｌとＴｉとの含有量を変えて複数の試料を作製し、Ａｌ_２Ｏ_３下部副誘電体膜の厚さを測定した。

図７に、下部副誘電体膜を形成するためのアニール温度と、Ａｌ_２Ｏ_３下部副誘電体膜の厚さとの関係を示す。横軸はアニール温度を単位「℃」で表し、縦軸は、形成されたＡｌ_２Ｏ_３下部副誘電体膜の厚さを単位「ｎｍ」で表す。アニール温度を６００℃よりも高くすると、Ａｌ_２Ｏ_３、及びＴａ_２Ｏ_５が結晶化してしまうため、アニール温度は４００℃〜６００℃の範囲内で変化させた。アニール時間は６０秒とした。

図中の菱形、正方形、三角、及びエックス記号は、それぞれＴｉに対するＡｌの含有量の比Ａｌ／Ｔｉ＝２０原子％、３０原子％、５０原子％、及び６０原子％のＡｌＴｉ合金ターゲットを用いてＴｉＡｌＮ膜を形成した試料における下部副誘電体膜の厚さを示す。なお、実際に形成されるＴｉＡｌＮ膜のＡｌとＴｉの含有量の比は、ＡｌＴｉ合金ターゲットのＡｌとＴｉの含有量の比とほぼ等しい。

図５Ａ及び図５Ｂに示した評価結果から、下部副誘電体膜の厚さは０．５ｎｍ以上にすることが好ましい。Ａｌ／Ｔｉ＝２０原子％のＡｌＴｉ合金ターゲットを用いると、アニール温度を６００℃まで高くしても、０．５ｎｍ以上の厚さのＡｌ_２Ｏ_３膜が形成されない。これは、アニール時に、下部電極から十分な量のＡｌが供給されないためであると考えられる。十分な厚さのＡｌ_２Ｏ_３下部副誘電体膜を形成するために、下部電極膜のＴｉＡｌＮのアニール前におけるＴｉに対するＡｌの含有量の比Ａｌ／Ｔｉを３０原子%以上にすることが好ましい。

また、含有量の比Ａｌ／Ｔｉを６０原子％にすると、Ａｌ_２Ｏ_３膜の成膜速度が速くなりすぎ、膜厚の制御が困難になる。Ａｌ_２Ｏ_３下部副誘電体膜の膜厚の制御性を高くするために、ＴｉＡｌＮ下部電極膜のアニール前におけるＴｉに対するＡｌの含有量の比Ａｌ／Ｔｉを５０原子％以下とすることが好ましい。

図８Ａ及び図８Ｂを参照して、アニールを行う好適な時期について説明する。図１Ａ〜図１Ｆに示した実施例では、Ａｌ_２Ｏ_３上部副誘電体膜３２を形成した後にアニールを行った。その他に、ＴｉＡｌＮ下部電極膜３０を形成した直後、Ｔａ２Ｏ５主誘電体膜３１を形成した直後、及びＴｉＮ上部電極膜３８を形成した直後のいずれかにアニールを行った複数の試料を作製した。

図８Ａに、アニール温度とキャパシタ容量との関係を示し、図８Ｂに、アニール温度とリーク電流との関係を示す。図８Ａ及び図８Ｂの横軸は、アニール温度を単位「℃」で表し、図８Ａの縦軸は単位面積当たりのキャパシタ容量を単位「ｆＦ／μｍ^２」で表し、図８Ｂの縦軸は、単位面積当たりのリーク電流を単位「ｆＡ／μｍ^２」で表す。図中の菱形、正方形、三角、及びエックス記号は、それぞれＴｉＡｌＮ下部電極膜形成直後、Ｔａ_２Ｏ_５主誘電体膜形成直後、Ａｌ_２Ｏ_３上部副誘電体膜形成直後、及びＴｉＮ上部電極膜形成直後にアニールを行った試料の測定結果を示す。

ＴｉＡｌＮ下部電極膜を形成した後、Ｔａ_２Ｏ_５主誘電体膜を形成する前にアニールを行った試料は、他の試料に比べて大きなキャパシタ容量が得られているが、リーク電流も多い。これは、ＴｉＡｌＮ下部電極膜の表面が、アニール雰囲気中に残留する酸素によって酸化され、酸化に起因する荒れが生じているためと考えられる。なお、ＴｉＮ表面が露出している場合には、同一の条件でアニールを行っても、酸化は生じない。ＴｉＡｌＮ下部電極膜を形成した後、Ｔａ_２Ｏ_５主誘電体膜を形成する前にアニールを行った試料では、表面に析出するＡｌが酸化されるため、表面荒れが生じたと考えられる。

また、Ｔａ_２Ｏ_５主誘電体膜を形成した後は、いずれの段階でアニールを行っても、キャパシタ容量及びリーク電流に有意な差はない。従って、アニールは、Ｔａ_２Ｏ_５主誘電体膜を形成した後、どの段階でおこなってもよい。

図９に、アニール温度とＡｌ_２Ｏ_３下部副誘電体膜の厚さとの関係を示す。図９に示した評価の対象となった試料は、Ｔａ_２Ｏ_５主誘電体膜を形成した後に、アニールを行った。ＴｉＡｌＮ下部電極膜のＴｉに対するＡｌの含有量の比Ａｌ／Ｔｉは５０原子％とした。アニール時間は６０秒とした。

アニール温度が３５０℃以下の場合には、下部副誘電体膜の厚さを０．５ｎｍ以上にすることが困難である。このため、図５Ｂに示した評価結果からわかるように、リーク電流が多くなってしまう。リーク電流の増大を防止するために、アニール温度を４００℃以上にすることが好ましい。また、アニール温度を６００℃よりも高くすると、Ａｌ_２Ｏ_３やＴａ_２Ｏ_５が結晶化してしまう。従って、アニール温度を６００℃以下にすることが好ましい。

上記実施例では、導電プラグ２０の直上に配置したいわゆるスタック構造のＭＩＭキャパシタについて説明したが、上記実施例は、プレーナ構造のＭＩＭキャパシタにも適用可能である。

図１０に、プレーナ構造のＭＩＭキャパシタの断面図を示す。以下、図１Ｆに示したスタック構造のＭＩＭキャパシタとの相違点に着目して説明する。

プレーナ構造のＭＩＭキャパシタにおいては、下部副誘電体膜３５ａから上部電極３８ａまでの積層構造の平面形状が、下部電極３０ａの平面形状よりも小さくされている。スタック構造のＭＩＭキャパシタにおいては、下部電極３０ａが、その下方に配置された導電プラグ２０に接続されていたが、プレーナ構造では、ＭＩＭキャパシタの直下には導電プラグが配置されない。その代わりに、下部電極３０ａは、上部電極３８ａの脇を通過する導電プラグ３８に接続される。

プレーナ構造においても、Ａｌ_２Ｏ_３下部副誘電体膜３５ａは、Ｔａ_２Ｏ_５主誘電体膜３１ａを形成した後のアニールにより、形成される。このため、スタック構造の実施例と同様に、キャパシタ容量を大きく保ったまま、リーク電流の増大を防止することができる。

また、上記実施例では、ＴｉＡｌＮ下部電極膜３０とＴａ_２Ｏ_５主誘電体膜３１との間の下部副誘電体膜３５を、アニールにより形成したが、上部副誘電体膜３２をアニールにより形成してもよいし、下部と上部の両方のＡｌ_２Ｏ_３誘電体膜３５、３２をアニールにより形成してもよい。上部副誘電体膜３２をアニールで形成する場合には、Ｔａ_２Ｏ_５主誘電体膜３１の上に、ＴｉＡｌＮ上部電極膜３８を形成し、その後アニールを行えばよい。主誘電体膜３１内のＯと上部電極膜３８内のＡｌとが反応することにより、両者の界面にＡｌ_２Ｏ_３からなる上部副誘電体膜３２が形成される。

上記実施例では、下部電極膜３０の材料を「ＴｉＡｌＮ」と表記したが、実施例中の説明から、この表記は、ＴｉとＡｌとＮとの組成比が１：１：１であることを意味していないことは明らかである。同様に、上部電極膜３８の材料を「ＴｉＮ」と表記したが、この表記は、ＴｉとＮとの組成比が１：１であることを意味していない。さらに、上記実施例では、誘電体膜の材料に「Ａｌ_２Ｏ_３」、「Ｔａ_２Ｏ_５」という表記を用いたが、実際に形成される誘電体膜の元素組成比じゃ、化学量論的組成比に一致するとは限らない。実際の誘電体膜の元素組成比が化学量論的組成比からずれたとしても、上記実施例で説明した効果と同等の効果を得ることができる。

以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。

（１Ａ）〜（１Ｃ）は、実施例による半導体装置の製造途中段階における主要部の断面図である。 （１Ｄ）〜（１Ｆ）は、実施例による半導体装置の製造途中段階における主要部の断面図である。 （２Ａ）は、アニール前後のＡｌのＴｉＡｌＮに起因するピークの高さとＡｌ_２Ｏ_３に起因するピークの高さとの割合を示すグラフであり、（２Ｂ）はアニール前の試料の断面図であり、（２Ｃ）はアニール後の試料の断面図である。 （３Ａ）及び（３Ｂ）は、それぞれ実施例及び比較例によるＭＩＭキャパシタの断面図であり、（３Ｃ）は、Ａｌ_２Ｏ_３下部副誘電体膜の厚さとキャパシタ容量との関係を示すグラフであり、（３Ｄ）は、Ａｌ_２Ｏ_３下部副誘電体膜の厚さとリーク電流との関係を示すグラフである。 （４Ａ）は、Ａｌ_２Ｏ_３膜をアニール、ＣＶＤ、及びスパッタリングで形成した試料Ｓ１〜Ｓ３の元素濃度割合を示すグラフであり、（４Ｂ）〜（４Ｄ）は、それぞれ試料Ｓ１〜Ｓ３の断面図である。 （５Ａ）は、Ａｌ_２Ｏ_３下部副誘電体膜の厚さとキャパシタ容量との関係を示すグラフであり、（５Ｂ）は、Ａｌ_２Ｏ_３下部副誘電体膜の厚さとリーク電流との関係を示すグラフである。 （６Ａ）は、ＴｉＡｌＮ下部電極の厚さとキャパシタ容量との関係を示すグラフであり、（６Ｂ）は、ＴｉＡｌＮ下部電極の厚さとリーク電流との関係を示すグラフである。 ＴｉＡｌＮ下部電極のＡｌとＴｉとの含有量の比が異なる試料ごとに、アニール温度とＡｌ_２Ｏ_３下部副誘電体膜の厚さとの関係を示すグラフである。 （８Ａ）は、アニールを行う時期が異なる試料ごとに、アニール温度とキャパシタ容量との関係を示すグラフであり、（８Ｂ）は、アニール温度とリーク電流との関係を示すグラフである。 アニール温度と、Ａｌ_２Ｏ_３下部副誘電体膜の厚さとの関係を示すグラフである。 プレーナ構造のＭＩＭキャパシタの断面図である。

符号の説明

１０ 半導体基板
１１ 素子分離絶縁膜
１２ ＭＩＳＦＥＴ
１５、１７、１９ 層間絶縁膜
１６、２０ 導電プラグ
１８ 配線
３０ 下部電極膜
３０ａ 下部電極
３１、３１ａ 主誘電体膜
３２、３２ａ 上部副誘電体膜
３５、３５ａ 下部副誘電体膜
３８ 上部電極膜
３８ａ 上部電極
４０ ＭＩＭキャパシタ
４５ 層間絶縁膜
４６、４８ 導電プラグ

Claims (8)

1. 半導体基板の上に、ＴｉＡｌＮを含む第１の電極膜と、酸化タンタルを含む主誘電体膜とを形成する工程と、
   前記第１の電極膜と前記主誘電体膜とが形成されている状態でアニールを行うことにより、前記第１の電極膜中のアルミニウムと前記主誘電体膜中の酸素とを反応させて、前記第１の電極膜と前記主誘電体膜との界面に、酸化アルミニウムを含む副誘電体膜を形成する工程と、
   前記主誘電体膜と前記副誘電体膜とを介して前記第１の電極膜に対向する位置に第２の電極膜を形成する工程と
   を有する半導体装置の製造方法。
2. 前記第１の電極膜を形成する工程で形成される該第１の電極膜の厚さが５ｎｍ以上である請求項１に記載の半導体装置の製造方法。
3. 前記第１の電極膜を形成する工程で形成される該第１の電極膜のＴｉに対するＡｌの含有量の比が３０原子％〜５０原子％の範囲内である請求項１または２に記載の半導体装置の製造方法。
4. 前記副誘電体膜を形成する工程のアニール温度を４００℃〜６００℃の範囲内とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
5. 前記主誘電体膜と前記第２の電極膜との間に、さらに、酸化アルミニウムを含む他の副誘電体膜を形成する工程を有する請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
6. 半導体基板の上に配置され、ＴｉＡｌＮを含む第１の電極、酸化アルミニウムを含む副誘電体膜、酸化タンタルを含む主誘電体膜、及び第２の電極が、この順番にまたは逆の順番に積層され、該第１の電極と副誘電体膜とが相互に接し、該副誘電体膜と主誘電体膜とが相互に接するキャパシタを有する半導体装置。
7. 前記副誘電体膜の厚さが０．５ｎｍ以上である請求項６に記載の半導体装置。
8. さらに、前記主誘電体膜と前記第２の電極との間に、酸化アルミニウムを含む他の副誘電体膜が配置されている請求項６または７に記載の半導体装置。

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