JP2009531885A - パリティチェック行列生成方法と装置および送信機と受信機 - Google Patents
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Abstract
【解決手段】パリティチェック行列内に含まれるサイクルに対応する部分行列についてその行列式が0とならないようなノンバイナリの非零成分を選択する。これによって、大きな重みの符号語を得ることのできるノンバイナリ・パリティチェック行列を生成する。
【選択図】図1
Description
(1)バイナリLDPC符号のバイナリ・パリティチェック行列を設定し、
(2)そのバイナリ・パリティチェック行列内に含まれるサイクルを検出し、
(3)その検出されたサイクルに対応する部分行列についての行列式が0とならないように、該部分行列内のノンバイナリ成分を選択し、
その選択されたノンバイナリ成分によってノンバイナリ・パリティチェック行列内の非零成分を構成することを特徴とするものである。
S11:行列設定ステップ
S12:検出ステップ
S13:選択ステップ
であり、
ステップS11では、ノンバイナリ・パリティチェック行列と同一構成を有する、バイナリLDPC符号のバイナリ・パリティチェック行列を設定し、
ステップS12では、その設定されたバイナリ・パリティチェック行列内に含まれるサイクルを検出し、
ステップS13では、上記のノンバイナリ・パリティチェック行列内において上記の検出されたサイクルに対応する部分行列についての行列式が0とならないように、該部分行列内のノンバイナリ成分を選択するものであり、
ここに上記の選択されたノンバイナリ成分によってノンバイナリ・パリティチェック行列内の非零成分を構成する。
X.Y.Hu, E. Eleftheriou and D.M. Arnold,“Regular and Irregular Progressive Edge-Growth Tanner Graphs,”IEEE Trans. Inform. Theory, vol.51, pp.386-398, Jan. 2005.
Aa+Cb=0
Bb+Ec=0
Db+Fc=0
から、符号語cの非零成分をなすa,bおよびcが定まる(注:符号語cのcはcodeを意味し、非零成分cとは異なる)。
ステップS24では、1列目からi列目までの間に作られる部分行列、つまり注目するi番目の列より左側に作られる部分行列について、その部分行列の中に含まれる長さL0(後述)以下のサイクルを全て検出する(i列目より右側におけるサイクルには全く注目しない)。
Lmin+2[(Lmin−2)/4]
により定める。ここに、Lminは、バイナリ・パリティチェック行列内に含まれるサイクルのうち最短のサイクルの長さを表し、[ ]は、Xについて[X]と表したときこの[X]は、Xを超えない整数であることを示す。なお、この上限値の式を導出した根拠については、本明細書の末尾に図13〜図16を参照して詳しく説明する。
ステップS25(図6)においては、上記のサイクルが実際に検出されたか否か判定する。
ステップS29において、i>N(図7ではN=16)とならない限り、上記ステップS23に戻って同じ動作を繰り返す。
(i)ノンバイナリ・パリティチェック行列(図8)と同一構成を有する、バイナリLDPC符号のバイナリ・パリティチェック行列(図7)を設定する行列設定部11と、
(ii)その設定されたバイナリ・パリティチェック行列(図7)内に含まれるサイクルCLを検出する検出部12と、
(iii)ノンバイナリ・パリティチェック行列(図8)内において前述の検出されたサイクルに対応する部分行列についての行列式が0とならないように、該部分行列内のノンバイナリ成分を選択する選択部13と、
(iv)その選択されたノンバイナリ成分によってそのノンバイナリ・パリティチェック行列内の非零成分を決定し、ノンバイナリ・パリティチェック行列を出力するパリティチェック行列出力部14と、からなる。
00→0
01→1
10→2
11→3
といった多値化変換をし(GF(2)→GF(4))、一方
上記出力側変換部24は、LDPC符号化器22からの多値の出力を、バイナリで動作させるために、同様に、GF(4)の場合を例にとると、
0→00
1→01
2→10
3→11
といった2値化変換をする(GF(4)→GF(2))。
0→00
1→01
2→10
3→11
といった変換を行う(GF(4)→GF(2))。
Q0=P00P10
Q1=P00P11
Q2=P01P10
Q3=P01P11
となる。ここで、P10は変換前の1ビット目が0である確率、Q0は変換後のシンボルが0である確率などを表すものとする。このようにして得られたシンボル尤度を復号器43に入力するという構成とする。
Lmin+2[(Lmin−2)/4]
で導出される根拠について、詳しく説明する。
図14は同図(その2)、
図15は同図(その3)、
図16は同図(その4)であり、
これらの図を参照しながら説明する。
L0=Lmin+2[(Lmin−2)/4]
として導出される。
Claims (19)
- ノンバイナリLDPC符号を定義するノンバイナリ・パリティチェック行列を生成するためのパリティチェック行列生成方法であって、
前記ノンバイナリ・パリティチェック行列と同一構成を有する、バイナリLDPC符号のバイナリ・パリティチェック行列を設定する行列設定ステップと、
前記の設定されたバイナリ・パリティチェック行列内に含まれるサイクルを検出する検出ステップと、
前記ノンバイナリ・パリティチェック行列内において前記の検出されたサイクルに対応する部分行列についての行列式が0とならないように、該部分行列内のノンバイナリ成分を選択する選択ステップと、を有し、
前記の選択されたノンバイナリ成分によって前記ノンバイナリ・パリティチェック行列内の非零成分を構成するパリティチェック行列生成方法。 - 前記行列設定ステップにおいて、前記バイナリ・パリティチェック行列は、既知のアルゴリズムにより生成された複数のバイナリ・パリティチェック行列の中から選択して設定する請求項1に記載のパリティチェック行列生成方法。
- 前記検出ステップにおいて、成分0および成分1から構成される前記バイナリ・パリティチェック行列内の複数の成分1を行方向および列方向に沿って順次結んで一巡させてなるループを前記サイクルとして検出する請求項1に記載のパリティチェック行列生成方法。
- 前記検出ステップにおいて、検出するループの長さを、予め定めた上限長以下に制限する請求項3に記載のパリティチェック行列生成方法。
- 前記上限長は、
Lmin+2[(Lmin−2)/4]
であり、ここに、
Lminは、前記バイナリ・パリティチェック行列内に含まれる前記サイクルのうち最短のサイクルの長さを表し、
[ ]は、Xについて[X]と表したときこの[X]は、Xを超えない整数であることを示す、
請求項4に記載のパリティチェック行列生成方法。 - 成分0および成分1から構成される前記バイナリ・パリティチェック行列内において前記サイクルをなす成分のうち各該成分1に対し、前記ノンバイナリ成分である多値のうちの1つを割り当てるように、前記選択ステップでの選択を行う請求項1に記載のパリティチェック行列生成方法。
- 各前記成分1について順次、前記多値のうちの1つを割り当てて前記の選択を実行し、未選択となって最後に残った1つの該成分1についてその多値のうちの1つを割り当てる際にのみ、当該サイクルに対応する前記部分行列についての行列式が0にならないようにその多値のうちの1つを選択する請求項6に記載のパリティチェック行列生成方法。
- 前記の最後に未選択となって残った1つの成分1に至るまでの各成分1については、前記の多値のうちの1つをランダムに割り当てる請求項7に記載のパリティチェック行列生成方法。
- 前記バイナリ・パリティチェック行列および前記ノンバイナリ・パリティチェック行列が共に、列重み2の行列である請求項1に記載のパリティチェック行列生成方法。
- ノンバイナリLDPC符号を定義するノンバイナリ・パリティチェック行列を生成するためのパリティチェック行列生成装置であって、
前記ノンバイナリ・パリティチェック行列と同一構成を有する、バイナリLDPC符号のバイナリ・パリティチェック行列を設定する行列設定部と、
前記の設定されたバイナリ・パリティチェック行列内に含まれるサイクルを検出する検出部と、
前記ノンバイナリ・パリティチェック行列内において前記の検出されたサイクルに対応する部分行列についての行列式が0にならないように、該部分行列内のノンバイナリ成分を選択する選択部と、
前記の選択されたノンバイナリ成分によって前記ノンバイナリ・パリティチェック行列内の非零成分を決定し、前記ノンバイナリ・パリティチェック行列を出力するパリティチェック行列出力部と、からなるパリティチェック行列生成装置。 - 符号化して送信すべき情報ビットを入力し、これをノンバイナリLDPC符号により符号化するLDPC符号化器と、
前記の符号化を行うに際して使用するノンバイナリ・パリティチェック行列を保持する符号化側パリティチェック行列保持部と、
前記LDPC符号化器からの符号化後の前記情報ビットを変調して受信側に送信する変調器と、を含んでなる送信機であって、
前記符号化側パリティチェック行列保持部は、パリティチェック行列生成装置により生成されたノンバイナリ・パリティチェック行列を保持し、ここに、
該パリティチェック行列生成装置は、(i)前記ノンバイナリ・パリティチェック行列と同一構成を有する、バイナリLDPC符号のバイナリ・パリティチェック行列を設定する行列設定部と、(ii)前記の設定されたバイナリ・パリティチェック行列内に含まれるサイクルを検出する検出部と、(iii)前記ノンバイナリ・パリティチェック行列内において前記の検出されたサイクルに対応する部分行列についての行列式が0とならないように、該部分行列内のノンバイナリ成分を選択する選択部と、(iv)前記の選択されたノンバイナリ成分によって前記ノンバイナリ・パリティチェック行列内の非零成分を決定し、前記ノンバイナリ・パリティチェック行列を出力するパリティチェック行列出力部と、からなるパリティチェック行列生成装置である、送信機。 - バイナリビットである前記情報ビットをノンバイナリである多値シンボルに変換するために、前記LDPC符号化器の入力側に設けられる入力側変換部と、
前記LDPC符号化器により符号化された、ノンバイナリの多値シンボルからなる前記情報ビットを、前記バイナリビットに変換するために、前記LDPC符号化器の出力側に設けられる出力側変換部と、を備える請求項11に記載の送信機。 - ノンバイナリLDPC符号により符号化され変調して送信側より送信された情報ビットを受信し、これを復調する復調器と、
前記復調器からの対数尤度で表された復調ビットに対し、ノンバイナリLDPC符号により復号を行うLDPC復号器と、
前記の復号を行うに際して使用するノンバイナリ・パリティチェック行列を保持する復号側パリティチェック行列保持部と、を含んでなる受信機であって、
前記復号側パリティチェック行列保持部は、パリティチェック行列生成装置により生成されたノンバイナリ・パリティチェック行列を保持し、
該パリティチェック行列生成装置は、(i)前記ノンバイナリ・パリティチェック行列と同一構成を有する、バイナリLDPC符号のバイナリ・パリティチェック行列を設定する行列設定部と、(ii)前記の設定されたバイナリ・パリティチェック行列内に含まれるサイクルを検出する検出部と、(iii)前記ノンバイナリ・パリティチェック行列内において前記の検出されたサイクルに対応する部分行列についての行列式が0とならないように、該部分行列内のノンバイナリ成分を選択する選択部と、(iv)前記の選択されたノンバイナリ成分によって前記ノンバイナリ・パリティチェック行列内の非零成分を決定し、前記ノンバイナリ・パリティチェック行列を出力するパリティチェック行列出力部と、からなるパリティチェック行列生成装置である、受信機。 - 前記復調器からの尤度で表されたバイナリの復調ビットを、ノンバイナリの多値シンボルに変換するために、前記LDPC復号器の入力側に設けられる入力側変換部と、
前記LDPC復号器により復号された、ノンバイナリの多値シンボルからなる前記情報ビットを、前記バイナリビットに変換するために、前記LDPC復号器の出力側に設けられる出力側変換部と、を備える請求項13に記載の受信機。 - 符号化して送信すべき送信情報が、コード長の長い第1送信情報と、該第1送信情報よりも短いコード長であるが該第1情報よりも高品質が要求される第2情報とを含むような送信機であって、
前記第1送信情報を入力し、これをバイナリLDPC符号により符号化するバイナリLDPC符号化器と、
前記第2送信情報を入力し、これをノンバイナリLDPC符号により符号化するノンバイナリLDPC符号化器と、
前記バイナリLDPC符号化器からの符号化出力を変調する第1変調器と、
前記ノンバイナリLDPC符号化器からの符号化出力を変調する第2変調器と、
該第1および第2変調器からの各変調出力を合成して受信側に送信する送信手段と、
を備えると共に、前記ノンバイナリLDPC符号化器は、パリティチェック行列生成装置によって生成されたノンバイナリ・パリティチェック行列により前記の符号化を行い、ここに、
該パリティチェック行列生成装置は、(i)前記ノンバイナリ・パリティチェック行列と同一構成を有する、バイナリLDPC符号のバイナリ・パリティチェック行列を設定する行列設定部と、(ii)前記の設定されたバイナリ・パリティチェック行列内に含まれるサイクルを検出する検出部と、(iii)前記ノンバイナリ・パリティチェック行列内において前記の検出されたサイクルに対応する部分行列についての行列式が0とならないように、該部分行列内のノンバイナリ成分を選択する選択部と、(iv)前記の選択されたノンバイナリ成分によって前記ノンバイナリ・パリティチェック行列内の非零成分を決定し、前記ノンバイナリ・パリティチェック行列を出力するパリティチェック行列出力部と、からなるパリティチェック行列生成装置である、送信機。 - 前記バイナリLDPC符号化器は、前記第1送信情報として無線通信における情報ビットを入力し、
前記ノンバイナリLDPC符号化器は、前記第2送信情報として無線通信における制御情報を入力する請求項15に記載の送信機。 - 前記バイナリLDPC符号化器は、前記第1送信情報として無線通信における情報ビットを入力し、
前記ノンバイナリLDPC符号化器は、前記第2送信情報として無線通信における報知情報を入力する請求項15に記載の送信機。 - バイナリビットである前記第1送信情報をノンバイナリである多値シンボルに変換するために、前記LDPC符号化器の入力側に設けられる入力側変換部と、
前記LDPC符号化器により符号化された、ノンバイナリの多値シンボルからなる前記第2送信情報を、前記バイナリビットに変換するために、前記LDPC符号化器の出力側に設けられる出力側変換部と、を備える請求項15に記載の送信機。 - 請求項15に記載の送信機より送信された前記第1送信情報および前記第2送信情報を受信して、それぞれ個別に再生する受信機。
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