JP2009529740A5 - - Google Patents

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Claims (10)

  1. 複数のプロセスを有するデータ処理システムにおいてキャッシュライン・ポーリングを行う方法であって、
    第1のプロセスにより、第2のプロセスによって行われるアクションを要求し、格納動作を介してキャッシュ可能メモリ・ロケーション上に予約を設定するステップと、
    前記第1のプロセスにより、前記要求されたアクションが前記第2のプロセスによって完了したか否かを判断するためにロード動作を介してキャッシュ可能メモリ・ロケーションを読み込むステップと、
    リセットにより前記キャッシュ可能メモリ・ロケーション上の前記予約が喪失するまで前記ロード動作を停止するステップと、
    前記第2のプロセスにより、前記要求されたアクションが完了後、前記キャッシュ可能メモリ・ロケーションにおいて前記予約を喪失させるために前記予約をリセットするステップと、
    を含む、方法。
  2. 前記設定するステップが前記キャッシュ可能メモリ・ロケーション上にバッファ・ビジー標識を設定することをさらに含む、請求項1に記載の方法。
  3. 前記停止するステップが、前記予約がリセットされるまでキャッシュライン・ポーリングのループにおいて前記ロード動作の実行を防止することをさらに含む、請求項1または2に記載の方法。
  4. 前記ロード動作が条件付きロード動作である請求項1、2または3に記載の方法。
  5. 第1のデバイスおよび第2のデバイスを有するデータ処理システムにおいてキャッシュライン・ポーリングを行う装置であって、
    第1のデバイスにより、第2のデバイスによって行われるアクションを要求し、格納動作を介してメモリ・ロケーション上に予約を設定する手段と、
    前記第1のデバイスにより、前記要求されたアクションが前記第2のデバイスによって完了したか否かを判断するためにロード動作を介してメモリ・ロケーションを読み込む手段と、
    前記メモリ・ロケーション上の前記予約が喪失するまで前記ロード動作を停止する手段と、
    前記第2のデバイスにより、前記要求されたアクションが完了後、前記メモリ・ロケーションにおいて前記予約をリセットする手段と、
    を備える、装置。
  6. 前記設定手段が前記メモリ・ロケーション上にバッファ・ビジー標識を設定する手段をさらに含む、請求項5に記載の装置。
  7. 前記停止手段が、前記予約がリセットされるまでキャッシュライン・ポーリングのループにおいて前記ロード動作の実行を防止する手段をさらに含む、請求項5または6に記載の装置。
  8. 前記ロード動作が条件付きロード動作であり、かつ任意で前記メモリ・ロケーションがキャッシュ可能メモリ・ロケーションである、請求項5、6または7に記載の装置。
  9. 複数の命令が実行時に、複数のプロセスを有するデータ処理システムにおいてキャッシュライン・ポーリングを行うプログラムであって、
    第1のプロセスにより、第2のプロセスによって行われるアクションを要求し、格納動作を介してキャッシュ可能メモリ・ロケーション上に予約を設定するステップと、
    前記第1のプロセスにより、前記要求されたアクションが前記第2のプロセスによって完了したか否かを判断するためにロード動作を介してキャッシュ可能メモリ・ロケーションを読み込むステップと、
    リセットにより前記キャッシュ可能メモリ・ロケーション上の前記予約が喪失するまで前記ロード動作を停止するステップと、
    前記第2のプロセスにより、前記要求されたアクションが完了後、前記キャッシュ可能メモリ・ロケーションにおいて前記予約を喪失させるために前記予約をリセットするステップと、
    を前記データ処理システムに実行させるプログラム。
  10. キャッシュ可能メモリ・ロケーションを備えるメモリと、
    前記メモリに結合された処理エレメントと、
    を備える、情報処理システムであって、前記処理エレメントが、
    前記キャッシュ可能メモリ・ロケーション上の予約を指定するデータを格納するレジスタと、
    ロード/格納・ユニットと、
    を備え、前記ロード/格納・ユニットが、
    前記キャッシュ可能メモリ・ロケーション内にバッファ・フラグ・データ値を格納するための第1のロード/格納・ロジックと、
    前記キャッシュ可能メモリ・ロケーション内への前記バッファ・フラグ・データ値の格納を受けて前記キャッシュ可能メモリ・ロケーション上に前記予約が設定されたことを示すデータを前記レジスタ内に格納するための第2のロード/格納・ロジックと、
    前記キャッシュ可能メモリ・ロケーション上の予約を指定する前記データの状態に基づき前記キャッシュ可能メモリ・ロケーションをターゲットとするロード動作の実行を停止するための第3のロード/格納・ロジックと、
    を備える、情報処理システム。
JP2008558761A 2006-03-16 2007-02-26 格納および予約命令を利用して関連アプリケーションと相互参照してキャッシュライン・ポーリングを行う方法、システム、装置、およびプログラム Active JP4566264B2 (ja)

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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8219763B2 (en) * 2006-03-16 2012-07-10 International Business Machines Corporation Structure for performing cacheline polling utilizing a store and reserve instruction
US9983874B2 (en) * 2006-03-16 2018-05-29 International Business Machines Corporation Structure for a circuit function that implements a load when reservation lost instruction to perform cacheline polling
CN101510177B (zh) * 2009-03-06 2012-04-18 成都市华为赛门铁克科技有限公司 一种存储方法和存储系统
CN102739788B (zh) * 2012-06-25 2015-08-19 广州复旦奥特科技股份有限公司 一种基于eib协议的现场设备通信方法
WO2014065880A1 (en) * 2012-10-22 2014-05-01 Robert Beers Coherence protocol tables
WO2014192867A1 (ja) * 2013-05-31 2014-12-04 日本電気株式会社 分散処理システム、分散処理装置、分散処理方法および分散処理プログラム
EP2840503A1 (de) * 2013-08-22 2015-02-25 Continental Automotive GmbH Verfahren zum Betreiben eines Pufferspeichers einer Datenverarbeitungsanlage und Datenverarbeitungsanlage
CN103760855B (zh) * 2014-01-09 2017-01-18 厦门立林科技有限公司 自组式模块化家居控制系统
GB2524063B (en) 2014-03-13 2020-07-01 Advanced Risc Mach Ltd Data processing apparatus for executing an access instruction for N threads
US11086672B2 (en) 2019-05-07 2021-08-10 International Business Machines Corporation Low latency management of processor core wait state

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4380798A (en) * 1980-09-15 1983-04-19 Motorola, Inc. Semaphore register including ownership bits
US5669002A (en) * 1990-06-28 1997-09-16 Digital Equipment Corp. Multi-processor resource locking mechanism with a lock register corresponding to each resource stored in common memory
US5574922A (en) * 1994-06-17 1996-11-12 Apple Computer, Inc. Processor with sequences of processor instructions for locked memory updates
JP2507235B2 (ja) 1994-06-24 1996-06-12 インターナショナル・ビジネス・マシーンズ・コーポレイション クライアント・サ―バ・コンピュ―タ・システム、及びそのクライアント・コンピュ―タ、サ―バ・コンピュ―タ、並びにオブジェクト更新方法
US5611074A (en) * 1994-12-14 1997-03-11 International Business Machines Corporation Efficient polling technique using cache coherent protocol
JPH10149285A (ja) * 1996-11-18 1998-06-02 Hitachi Ltd 命令実行制御方法および情報処理装置
US6141734A (en) * 1998-02-03 2000-10-31 Compaq Computer Corporation Method and apparatus for optimizing the performance of LDxL and STxC interlock instructions in the context of a write invalidate protocol
CN1211737C (zh) * 1999-12-30 2005-07-20 皇家菲利浦电子有限公司 多任务处理软件体系结构
US20030115476A1 (en) * 2001-10-31 2003-06-19 Mckee Bret Hardware-enforced control of access to memory within a computer using hardware-enforced semaphores and other similar, hardware-enforced serialization and sequencing mechanisms
US6904504B2 (en) * 2001-11-14 2005-06-07 Intel Corporation Method and apparatus for software selection of protected register settings
US7080209B2 (en) * 2002-12-24 2006-07-18 Intel Corporation Method and apparatus for processing a load-lock instruction using a relaxed lock protocol
US20050120185A1 (en) * 2003-12-01 2005-06-02 Sony Computer Entertainment Inc. Methods and apparatus for efficient multi-tasking
US7516306B2 (en) * 2004-10-05 2009-04-07 International Business Machines Corporation Computer program instruction architecture, system and process using partial ordering for adaptive response to memory latencies
US7581067B2 (en) * 2006-03-16 2009-08-25 International Business Machines Corporation Load when reservation lost instruction for performing cacheline polling
US8117389B2 (en) 2006-03-16 2012-02-14 International Business Machines Corporation Design structure for performing cacheline polling utilizing store with reserve and load when reservation lost instructions
US7600076B2 (en) * 2006-03-16 2009-10-06 International Business Machines Corporation Method, system, apparatus, and article of manufacture for performing cacheline polling utilizing store with reserve and load when reservation lost instructions
US8219763B2 (en) 2006-03-16 2012-07-10 International Business Machines Corporation Structure for performing cacheline polling utilizing a store and reserve instruction

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