JP2009529740A - 格納および予約命令を利用して関連アプリケーションと相互参照してキャッシュライン・ポーリングを行う方法、システム、装置、およびプログラム - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 68
- 230000008569 process Effects 0.000 claims abstract description 52
- 230000009471 action Effects 0.000 claims abstract description 16
- 238000012545 processing Methods 0.000 claims description 45
- 230000010365 information processing Effects 0.000 claims description 34
- 230000004044 response Effects 0.000 claims 1
- 230000008685 targeting Effects 0.000 claims 1
- 238000000348 solid-phase epitaxy Methods 0.000 description 12
- 238000004891 communication Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 11
- 230000007704 transition Effects 0.000 description 10
- 238000012546 transfer Methods 0.000 description 8
- 230000007246 mechanism Effects 0.000 description 6
- 238000011112 process operation Methods 0.000 description 6
- 230000008901 benefit Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 2
- 238000007726 management method Methods 0.000 description 2
- 241000699666 Mus <mouse, genus> Species 0.000 description 1
- 241000699670 Mus sp. Species 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000036316 preload Effects 0.000 description 1
- 230000011664 signaling Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000002195 synergetic effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0842—Multiuser, multiprocessor or multiprocessing cache systems for multiprocessing or multitasking
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/3004—Arrangements for executing specific machine instructions to perform operations on memory
- G06F9/30043—LOAD or STORE instructions; Clear instruction
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3824—Operand accessing
- G06F9/3834—Maintaining memory consistency
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/10—Providing a specific technical effect
- G06F2212/1016—Performance improvement
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/10—Providing a specific technical effect
- G06F2212/1032—Reliability improvement, data loss prevention, degraded operation etc
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- Engineering & Computer Science (AREA)
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Abstract
【解決手段】本発明の一実施形態によれば、第1のプロセスが、最初に第2のプロセスにより行われるアクションを要求する。予約が、格納動作によりキャッシュ可能メモリ・ロケーションにおいて設定される。第1のプロセスが、その要求されたアクションが第2のプロセスにより完了済みか否かを判断するため、ロード動作によりキャッシュ可能メモリ・ロケーションを読み込む。第1のプロセスのロード動作は、キャッシュ可能メモリ・ロケーションの予約が喪失されるまで停止される。要求されたアクションが完了した後、キャッシュ可能メモリ・ロケーション内の予約が、第2のプロセスによりリセットされる。
【選択図】図5
Description
図1の実施形態において、任意の特定の処理エレメント内に含まれるコンピュータ・モジュールの数は、その処理エレメントにより行われる情報処理により要求される処理能力に依存する。例えば、システム101のサーバ108は、クライアント106よりも多くのデータおよびアプリケーションの処理を行うので、サーバ108はクライアント106よりも多くのコンピュータ・モジュールを含む。PDA110は、その一方で、比較的少ない処理を行う。図示される実施形態においては、各コンピュータ・モジュールが、1つの処理コントローラおよびネットワーク104上で伝送されるデータおよびアプリケーションの並列処理を行うための複数の同一の処理ユニットを含む。
L1キャッシュ312およびL2キャッシュ314の各々は、キャッシュ管理ユニット(cache management unit:CMU)(例えば、L1キャッシュ312のCMU322、およびL2キャッシュ314のCMU328)ならびに、ストレージ・エレメント(例えば、L1キャッシュ312のストレージ・エレメント324、およびL2キャッシュ314のストレージ・エレメント332)を含む。CMU322および328は、それぞれ、ストレージ・エレメント324および332のうちの対応する1つの中でのデータまたは命令、あるいはその両方の格納を制御するために用いられ、例えば、キャッシュライン置換アルゴリズム、キャッシュライン状態もしくは状態メタデータの更新、または同様のことを実施する。次に、ストレージ・エレメント324および332は、アプリケーション・データまたは命令、あるいはその両方、ならびに附随するメタデータ(例えば、キャッシュ・タグ、状態ビット、または同様のもの)を含むデータのラインまたはブロックを格納するために利用される。CMU322および328は、それらそれぞれのキャッシュの統合ユニットまたはモジュールとして描かれているが、本発明の代替実施形態においては、CMU322または328、あるいはその両方、またはそれらの機能性は、他の構成で(例えば、L1キャッシュ312およびL2キャッシュ314のうちの一つ内またはPPU316内に、別々のユニットもしくはモジュールとして、またはそれらの組合せとして)提供することもできる。
キャッシュ・メモリは、そのキャッシュラインの1つに他のプロセッサがアクセスしているかどうかを検出する機構を有している。この機構はスヌープ機構と通常呼ばれる。キャッシュラインが他のプロセッサまたはデバイスによって書き換えられているかを判断するために、状態マシン400が同様のプロセスを用いることが可能である。さらに、状態マシン400は、同じプロセッサの、またはキャッシュ・メモリを共有する他のプロセッサの別のスレッドによる、バッファ・フラグへの格納命令を監視する。
その後、外部(例えば、I/O)デバイス390に、関連するデータ・バッファがアクセスされる準備ができた(図示せず)ことが(例えば、MMIOレジスタへの書込み、例外、割り込み、トラップ、または同様のことの発生によって)通知されても良い。あるいは、そのような通知が、先に説明したように、単にキャッシュ可能メモリ・ロケーション336内へのバッファ「ビジー」標識データ値の格納によって行われても良い。ロード/格納・ユニット318は、次に予約がリセットされたかを(例えば、状態レジスタ320内のフラグの1以上のビットを検査することによって)判断する(プロセス・ブロック508)。予約がリセットされるときの判断を表すために連続的なループが利用されているが、(単一スレッドのユニプロセッサ・システムまたはマルチプロセッサ・システム内の)プロセッサ、または(マルチ・スレッドのプロセッサ・システム内の)関連するスレッドのどちらによっても実際の命令は実行されておらず、従って、通常のキャッシュライン・ポーリング法を利用した場合には浪費される貴重な処理能力および電力が節約されることを理解されたい。ひとたび予約が(例えば、外部デバイス390によるキャッシュ可能メモリ・ロケーション336のバッファ・フラグ内への「非ビジー」標識データ値の格納により)リセットされると、ロード/格納・ユニット318により、キャッシュ可能メモリ・ロケーション336内に格納されているバッファ・フラグ・データがPPU316のレジスタ内に読み込まれる(プロセス・ブロック510)。
Claims (10)
- 複数のプロセスを有するデータ処理システムにおいてキャッシュライン・ポーリングを行う方法であって、
第1のプロセスにより、第2のプロセスによって行われるアクションを要求し、格納動作を介してメモリ・ロケーション上に予約を設定するステップと、
前記第1のプロセスにより、前記要求されたアクションが前記第2のプロセスによって完了したか否かを判断するためにロード動作を介してメモリ・ロケーションを読み込むステップと、
前記メモリ・ロケーション上の前記予約が喪失するまで前記ロード動作を停止するステップと、
前記第2のプロセスにより、前記要求されたアクションが完了後、前記メモリ・ロケーションにおいて前記予約をリセットするステップと、
を含む、方法。 - 前記設定するステップが前記キャッシュ可能メモリ・ロケーション上にバッファ・ビジー標識を設定することをさらに含む、請求項1に記載の方法。
- 前記停止するステップが、前記予約がリセットされるまでキャッシュライン・ポーリングのループにおいて前記ロード動作の実行を防止することをさらに含む、請求項1または2に記載の方法。
- 前記ロード動作が条件付きロード動作であり、かつ任意で
前記メモリ・ロケーションがキャッシュ可能メモリ・ロケーションである
請求項1、2または3に記載の方法。 - 第1のデバイスおよび第2のデバイスを有するデータ処理システムにおいてキャッシュライン・ポーリングを行う装置であって、
第1のデバイスにより、第2のデバイスによって行われるアクションを要求し、格納動作を介してメモリ・ロケーション上に予約を設定する手段と、
前記第1のデバイスにより、前記要求されたアクションが前記第2のデバイスによって完了したか否かを判断するためにロード動作を介してメモリ・ロケーションを読み込む手段と、
前記メモリ・ロケーション上の前記予約が喪失するまで前記ロード動作を停止する手段と、
前記第2のデバイスにより、前記要求されたアクションが完了後、前記メモリ・ロケーションにおいて前記予約をリセットする手段と、
を備える、装置。 - 前記設定手段が前記メモリ・ロケーション上にバッファ・ビジー標識を設定する手段をさらに含む、請求項5に記載の装置。
- 前記停止手段が、前記予約がリセットされるまでキャッシュライン・ポーリングのループにおいて前記ロード動作の実行を防止する手段をさらに含む、請求項5または6に記載の装置。
- 前記ロード動作が条件付きロード動作であり、かつ任意で前記メモリ・ロケーションがキャッシュ可能メモリ・ロケーションである、請求項5、6または7に記載の装置。
- その中で具現化される、マシンにより実行可能な複数の命令を有する機械可読媒体であり、前記複数の命令が実行時に、複数のプロセスを有するデータ処理システムにおいてキャッシュライン・ポーリングを行う方法を前記マシンに実行させる媒体であって、前記方法が、
第1のプロセスにより、第2のプロセスによって行われるアクションを要求し、格納動作を介してメモリ・ロケーション上に予約を設定するステップと、
前記第1のプロセスにより、前記要求されたアクションが前記第2のプロセスによって完了したか否かを判断するためにロード動作を介してメモリ・ロケーションを読み込むステップと、
前記メモリ・ロケーション上の前記予約が喪失するまで前記ロード動作を停止するステップと、
前記第2のプロセスにより、前記要求されたアクションが完了後、前記メモリ・ロケーションにおいて前記予約をリセットするステップと、
を含む、媒体。 - キャッシュ可能メモリ・ロケーションを備えるメモリと、
前記メモリに結合された処理エレメントと、
を備える、情報処理システムであって、前記処理エレメントが、
前記キャッシュ可能メモリ・ロケーション上の予約を指定するデータを格納するレジスタと、
ロード/格納・ユニットと、
を備え、前記ロード/格納・ユニットが、
前記キャッシュ可能メモリ・ロケーション内にバッファ・フラグ・データ値を格納するための第1のロード/格納・ロジックと、
前記キャッシュ可能メモリ・ロケーション内への前記バッファ・フラグ・データ値の格納を受けて前記キャッシュ可能メモリ・ロケーション上に前記予約が設定されたことを示すデータを前記レジスタ内に格納するための第2のロード/格納・ロジックと、
前記キャッシュ可能メモリ・ロケーション上の予約を指定する前記データの状態に基づき前記キャッシュ可能メモリ・ロケーションをターゲットとするロード動作の実行を停止するための第3のロード/格納・ロジックと、
を備える、情報処理システム。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/377,505 US9390015B2 (en) | 2006-03-16 | 2006-03-16 | Method for performing cacheline polling utilizing a store and reserve instruction |
PCT/EP2007/051810 WO2007104638A2 (en) | 2006-03-16 | 2007-02-26 | Method, system, apparatus, and article of manufacture for performing cacheline polling utilizing a store and reserve instruction |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2009529740A true JP2009529740A (ja) | 2009-08-20 |
JP2009529740A5 JP2009529740A5 (ja) | 2010-06-03 |
JP4566264B2 JP4566264B2 (ja) | 2010-10-20 |
Family
ID=38509831
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008558761A Active JP4566264B2 (ja) | 2006-03-16 | 2007-02-26 | 格納および予約命令を利用して関連アプリケーションと相互参照してキャッシュライン・ポーリングを行う方法、システム、装置、およびプログラム |
Country Status (5)
Country | Link |
---|---|
US (1) | US9390015B2 (ja) |
EP (1) | EP1994469B1 (ja) |
JP (1) | JP4566264B2 (ja) |
CN (1) | CN101401071B (ja) |
WO (1) | WO2007104638A2 (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8219763B2 (en) * | 2006-03-16 | 2012-07-10 | International Business Machines Corporation | Structure for performing cacheline polling utilizing a store and reserve instruction |
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CN101510177B (zh) * | 2009-03-06 | 2012-04-18 | 成都市华为赛门铁克科技有限公司 | 一种存储方法和存储系统 |
CN102739788B (zh) * | 2012-06-25 | 2015-08-19 | 广州复旦奥特科技股份有限公司 | 一种基于eib协议的现场设备通信方法 |
WO2014065879A1 (en) * | 2012-10-22 | 2014-05-01 | Venkatraman Iyer | High performance interconnect physical layer |
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CN103760855B (zh) * | 2014-01-09 | 2017-01-18 | 厦门立林科技有限公司 | 自组式模块化家居控制系统 |
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-
2006
- 2006-03-16 US US11/377,505 patent/US9390015B2/en active Active
-
2007
- 2007-02-26 CN CN2007800089935A patent/CN101401071B/zh active Active
- 2007-02-26 JP JP2008558761A patent/JP4566264B2/ja active Active
- 2007-02-26 WO PCT/EP2007/051810 patent/WO2007104638A2/en active Application Filing
- 2007-02-26 EP EP07726510.6A patent/EP1994469B1/en active Active
Non-Patent Citations (2)
Title |
---|
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Also Published As
Publication number | Publication date |
---|---|
WO2007104638A3 (en) | 2007-12-13 |
CN101401071B (zh) | 2012-06-20 |
EP1994469A2 (en) | 2008-11-26 |
CN101401071A (zh) | 2009-04-01 |
JP4566264B2 (ja) | 2010-10-20 |
US20070220212A1 (en) | 2007-09-20 |
EP1994469B1 (en) | 2016-06-08 |
WO2007104638A2 (en) | 2007-09-20 |
US9390015B2 (en) | 2016-07-12 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20091116 |
|
A871 | Explanation of circumstances concerning accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A871 Effective date: 20100311 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100419 |
|
A975 | Report on accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A971005 Effective date: 20100423 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100518 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20100610 Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100610 |
|
RD12 | Notification of acceptance of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7432 Effective date: 20100610 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20100611 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100728 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20100728 |
|
RD14 | Notification of resignation of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7434 Effective date: 20100728 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100803 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4566264 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130813 Year of fee payment: 3 |