JP2009512919A - 改良されたdmac変換メカニズムのためのシステム及び方法 - Google Patents
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Abstract
【解決手段】DMAコマンドは、DMAコマンドの転送サイズと、コンピュータ・システムが一度に転送するデータの量とに基づいて“展開”される。第1DMAリクエストについて、DMAキューは、アドレス変換を行うようにメモリ管理ユニットに要求する。DMAキューはMMUから実ページ番号を受け取り、その後のロールアウト・リクエストに関してDMAキューは、転送が次のページ内へ移るまではMMUにアクセスせずに、その実ページ番号をバス・インターフェース・ユニットに提供する。ロールアウト・ロジックは、各DMAリクエスト後にDMAコマンドの転送サイズをデクリメントし、新しいページに達したか否かを判定し、DMAコマンドが完了したか否かを判定し、後のDMAリクエストのためにライトバック情報をDMAキューに送る。
【選択図】図3
Description
Claims (23)
- 複数のDMAコマンド・フィールドを含むDMAコマンドをDMAキューにおいて選択するステップと、
前記DMAコマンド・フィールドのうちの1つに含まれている実ページ番号が有効であるか否かを判定するステップと、
前記実ページ番号が有効であると判定したことに応答して、前記DMAコマンドを処理するために前記実ページ番号を前記DMAキューから提供するステップと、
を含む、コンピュータにより実行される方法。 - 前記複数のDMAコマンド・フィールドのうちの1つに含まれている、前記実ページ番号が有効であるか否かを表す実アドレス有効ビットを調べるステップと、
前記実ページ番号が有効でないと判定したことに応答して、変換リクエストをメモリ管理ユニットに送るステップと、
前記DMAコマンドを処理するために新しい実ページ番号を前記メモリ管理ユニットから提供するステップと、
を更に含む、請求項1の方法。 - もし前記実ページ番号が有効ならば前記実ページ番号を選択し、もし前記実ページ番号が有効でなければ前記新しい実ページ番号を選択するようにマルチプレクサを設定するステップを更に含む、請求項2の方法。
- 前記メモリ管理ユニットが前記変換リクエストに対応する新しい実ページ番号を突き止めたか否かを判定するステップと、
前記メモリ管理ユニットが前記新しい実ページ番号を突き止めたと判定したことに応答して、前記新しい実ページ番号を前記複数のDMAコマンド・フィールドのうちの1つに格納するステップと、
前記メモリ管理ユニットが前記新しい実ページ番号を突き止めたと判定したことに応答して前記実アドレス有効ビットをセットするステップと、
を更に含む、請求項2の方法。 - デクリメントされた転送サイズと前記実ページ番号とを含むライトバック情報を受け取るステップと、
前記ライトバック情報を前記複数のDMAコマンド・フィールドに格納するステップと、
を更に含む、請求項1の方法。 - 前記複数のDMAコマンド・フィールドのうちの1つに含まれている転送サイズを確認するステップと、
対応するDMAコマンドのために転送されるデータの量に対応する最大転送サイズ許容値を検出するステップと、
前記最大転送サイズ許容値を前記転送サイズから引いて前記デクリメントされた転送サイズをもたらすステップと、
を更に含む、請求項5の方法。 - 前記デクリメントされた転送サイズに基づいて、前記DMAコマンドに対応するそれ以上のDMAリクエストが不要であることを確認するステップと、
前記DMAコマンドに対応するそれ以上のDMAリクエストが不要であることを確認したことに応答して前記複数のDMAコマンド・フィールドのうちの1つに含まれているキュー・エントリ有効ビットをリセットするステップと、
を更に含む、請求項6の方法。 - 前記引くステップの後に、前記DMAコマンドに対応する実効アドレスをインクリメントするステップと、
インクリメントされた前記実効アドレスに基づいてページの終わりに達したか否かを判定するステップと、
前記ページの終わりに達したと判定したことに応答して前記複数のDMAコマンド・フィールドのうちの1つに含まれている実アドレス有効ビットをリセットするステップと、
を更に含む、請求項6の方法。 - 前記複数のDMAコマンド・フィールドのうちの少なくとも1つは、キュー・エントリ有効ビット・フィールド、実アドレス有効ビット・フィールド、及び実ページ番号フィールドから成るグループから選択される、請求項1の方法。
- 前記方法はブロードバンド・プロセッサ・アーキテクチャを用いて実行され、前記ブロードバンド・プロセッサ・アーキテクチャは複数の異種プロセッサと、共通メモリと、共通バスとを含み、
前記複数の異種プロセッサは、異なる命令セットを使用し、前記共通メモリ及び前記共通バスを共有する、
請求項1の方法。 - 前記ブロードバンド・プロセッサ・アーキテクチャはチップ上のシステム(a system−on−a−chip)である、請求項10の方法。
- 1つ以上のプロセッサと、
前記プロセッサによりアクセスされ得るメモリと、
前記プロセッサによりアクセスされ得る1つ以上の不揮発性記憶装置と、
DMAコマンドを処理するためのDMAコマンド・ツールと、
を含む情報処理システムであって、
前記DMAコマンド・ツールは、
前記メモリに含まれるDMAキューにおいて、複数のDMAコマンド・フィールドを含むDMAコマンドを選択し、
前記DMAコマンド・フィールドのうちの1つに含まれている実ページ番号が有効であるか否かを判定し、
前記実ページ番号が有効であると判定したことに応答して、前記DMAコマンドを処理するために前記実ページ番号を前記DMAキューから提供することができる、前記情報処理システム。 - 前記DMAコマンド・ツールは、更に、
前記メモリに含まれている、前記実ページ番号が有効であるか否かを表す実アドレス有効ビットを調べ、
前記実ページ番号が有効でないと判定したことに応答して、変換リクエストをメモリ管理ユニットに送り、
前記DMAコマンドを処理するために新しい実ページ番号を前記メモリ管理ユニットから提供し、
もし前記実ページ番号が有効ならば前記実ページ番号を選択し、もし前記実ページ番号が有効でなければ前記新しい実ページ番号を選択するようにマルチプレクサを設定することができる、
請求項12の情報処理システム。 - 前記DMAコマンド・ツールは、更に、
前記メモリ管理ユニットが前記変換リクエストに対応する新しい実ページ番号を突き止めたか否かを判定し、
前記メモリ管理ユニットが前記新しい実ページ番号を突き止めたと判定したことに応答して、前記新しい実ページ番号を前記メモリに含まれている前記複数のDMAコマンド・フィールドのうちの1つに格納し、
前記メモリ管理ユニットが前記新しい実ページ番号を突き止めたと判定したことに応答して前記複数のDMAコマンド・フィールドのうちの1つに含まれる前記実アドレス有効ビットをセットすることができる、
請求項13の情報処理システム。 - 前記DMAコマンド・ツールは、更に、
デクリメントされた転送サイズと前記実ページ番号とを含むライトバック情報を受け取り、
前記ライトバック情報を前記メモリに含まれている前記複数のDMAコマンド・フィールドに格納することができる、
請求項12の情報処理システム。 - 前記DMAコマンド・ツールは、更に、
前記複数のDMAコマンド・フィールドのうちの1つに含まれている転送サイズを確認し、
対応するDMAコマンドのために転送されるデータの量に対応する最大転送サイズ許容値を検出し、
前記最大転送サイズ許容値を前記転送サイズから引いて前記デクリメントされた転送サイズをもたらし、
前記デクリメントされた転送サイズに基づいて、前記DMAコマンドに対応するそれ以上のDMAリクエストが不要であることを確認し、
前記DMAコマンドに対応するそれ以上のDMAリクエストが不要であることを確認したことに応答して前記複数のDMAコマンド・フィールドのうちの1つに含まれているキュー・エントリ有効ビットをリセットすることができる、
請求項15の情報処理システム。 - 前記情報処理システムはブロードバンド・プロセッサ・アーキテクチャであり、前記ブロードバンド・プロセッサ・アーキテクチャは複数の異種プロセッサと、共通メモリと、共通バスとを含み、前記複数の異種プロセッサは、異なる命令セットを使用し、前記共通メモリ及び前記共通バスを共有する、請求項12の情報処理システム。
- 前記情報処理システムはチップ上のシステム(a system−on−a−chip)である、請求項12の情報処理システム。
- 前記情報処理システムは、ゲーム機、ノートブック・コンピュータ、パーソナル・コンピュータ、及びハンドヘルド装置から成るグループから選択されたシステムに含まれる、請求項12の情報処理システム。
- コンピュータ可読コードを有するコンピュータ操作可能な媒体を含むコンピュータ・プログラム製品であって、前記コンピュータ可読コードは、
DMAキューにおいて、複数のDMAコマンド・フィールドを含むDMAコマンドを選択し、
前記DMAコマンド・フィールドのうちの1つに含まれている実ページ番号が有効であるか否かを判定し、
前記実ページ番号が有効であると判定したことに応答して、前記DMAコマンドを処理するために前記実ページ番号を前記DMAキューから提供することができる、
前記コンピュータ・プログラム製品。 - 前記コンピュータ可読コードは、更に、
前記実ページ番号が有効であるか否かを表す実アドレス有効ビットを調べ、
前記実ページ番号が有効でないと判定したことに応答して、変換リクエストをメモリ管理ユニットに送り、
前記DMAコマンドを処理するために新しい実ページ番号を前記メモリ管理ユニットから提供し、
もし前記実ページ番号が有効ならば前記実ページ番号を選択し、もし前記実ページ番号が有効でなければ前記新しい実ページ番号を選択するようにマルチプレクサを設定することができる、
請求項20のコンピュータ・プログラム製品。 - 前記コンピュータ可読コードは、更に、
前記メモリ管理ユニットが前記変換リクエストに対応する新しい実ページ番号を突き止めたか否かを判定し、
前記メモリ管理ユニットが前記新しい実ページ番号を突き止めたと判定したことに応答して、前記新しい実ページ番号を前記複数のDMAコマンド・フィールドのうちの1つに格納し、
前記メモリ管理ユニットが前記新しい実ページ番号を突き止めたと判定したことに応答して前記複数のDMAコマンド・フィールドのうちの1つに含まれる前記実アドレス有効ビットをセットすることができる、
請求項21のコンピュータ・プログラム製品。 - 前記コンピュータ可読コードは、更に、
デクリメントされた転送サイズと前記実ページ番号とを含むライトバック情報を受け取り、
前記ライトバック情報を前記複数のDMAコマンド・フィールドに格納することができる、
請求項20のコンピュータ・プログラム製品。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/246,585 US7644198B2 (en) | 2005-10-07 | 2005-10-07 | DMAC translation mechanism |
US11/246,585 | 2005-10-07 | ||
PCT/EP2006/066806 WO2007042400A1 (en) | 2005-10-07 | 2006-09-27 | System and method for improved dmac translation mechanism |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009512919A true JP2009512919A (ja) | 2009-03-26 |
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Family
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008533979A Active JP5039889B2 (ja) | 2005-10-07 | 2006-09-27 | 改良されたdmac変換メカニズムのためのシステム及び方法 |
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---|---|
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CN (1) | CN101278269B (ja) |
WO (1) | WO2007042400A1 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013058018A (ja) * | 2011-09-07 | 2013-03-28 | Toshiba Corp | リモートアクセスシステム、電子機器およびリモートアクセス処理方法 |
JP2019032859A (ja) * | 2011-04-01 | 2019-02-28 | インテル コーポレイション | 書込マスクを用いて2つのソースオペランドを単一のデスティネーションに融合するシステム、装置及び方法 |
Families Citing this family (38)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7490177B2 (en) * | 2006-01-23 | 2009-02-10 | Infineon Technologies Ag | System method for performing a direct memory access for automatically copying initialization boot code in a new memory architecture |
JP4908017B2 (ja) * | 2006-02-28 | 2012-04-04 | 富士通株式会社 | Dmaデータ転送装置及びdmaデータ転送方法 |
US7716389B1 (en) * | 2006-03-17 | 2010-05-11 | Bitmicro Networks, Inc. | Direct memory access controller with encryption and decryption for non-blocking high bandwidth I/O transactions |
US8165301B1 (en) | 2006-04-04 | 2012-04-24 | Bitmicro Networks, Inc. | Input-output device and storage controller handshake protocol using key exchange for data security |
US7984229B2 (en) * | 2007-03-09 | 2011-07-19 | Freescale Semiconductor, Inc. | Pipelined tag and information array access with speculative retrieval of tag that corresponds to information access |
US8959307B1 (en) | 2007-11-16 | 2015-02-17 | Bitmicro Networks, Inc. | Reduced latency memory read transactions in storage devices |
US9135190B1 (en) | 2009-09-04 | 2015-09-15 | Bitmicro Networks, Inc. | Multi-profile memory controller for computing devices |
US8665601B1 (en) | 2009-09-04 | 2014-03-04 | Bitmicro Networks, Inc. | Solid state drive with improved enclosure assembly |
US8447908B2 (en) | 2009-09-07 | 2013-05-21 | Bitmicro Networks, Inc. | Multilevel memory bus system for solid-state mass storage |
US8560804B2 (en) | 2009-09-14 | 2013-10-15 | Bitmicro Networks, Inc. | Reducing erase cycles in an electronic storage device that uses at least one erase-limited memory device |
KR20120083160A (ko) | 2011-01-17 | 2012-07-25 | 삼성전자주식회사 | 메모리 관리 유닛, 이를 포함하는 장치들, 및 이의 동작 방법 |
US9372755B1 (en) | 2011-10-05 | 2016-06-21 | Bitmicro Networks, Inc. | Adaptive power cycle sequences for data recovery |
US9043669B1 (en) | 2012-05-18 | 2015-05-26 | Bitmicro Networks, Inc. | Distributed ECC engine for storage media |
US9423457B2 (en) | 2013-03-14 | 2016-08-23 | Bitmicro Networks, Inc. | Self-test solution for delay locked loops |
US10489318B1 (en) | 2013-03-15 | 2019-11-26 | Bitmicro Networks, Inc. | Scatter-gather approach for parallel data transfer in a mass storage system |
US9501436B1 (en) | 2013-03-15 | 2016-11-22 | Bitmicro Networks, Inc. | Multi-level message passing descriptor |
US9798688B1 (en) | 2013-03-15 | 2017-10-24 | Bitmicro Networks, Inc. | Bus arbitration with routing and failover mechanism |
US9934045B1 (en) | 2013-03-15 | 2018-04-03 | Bitmicro Networks, Inc. | Embedded system boot from a storage device |
US9734067B1 (en) | 2013-03-15 | 2017-08-15 | Bitmicro Networks, Inc. | Write buffering |
US9842024B1 (en) | 2013-03-15 | 2017-12-12 | Bitmicro Networks, Inc. | Flash electronic disk with RAID controller |
US9971524B1 (en) | 2013-03-15 | 2018-05-15 | Bitmicro Networks, Inc. | Scatter-gather approach for parallel data transfer in a mass storage system |
US9720603B1 (en) | 2013-03-15 | 2017-08-01 | Bitmicro Networks, Inc. | IOC to IOC distributed caching architecture |
US9916213B1 (en) | 2013-03-15 | 2018-03-13 | Bitmicro Networks, Inc. | Bus arbitration with routing and failover mechanism |
US9858084B2 (en) | 2013-03-15 | 2018-01-02 | Bitmicro Networks, Inc. | Copying of power-on reset sequencer descriptor from nonvolatile memory to random access memory |
US9875205B1 (en) | 2013-03-15 | 2018-01-23 | Bitmicro Networks, Inc. | Network of memory systems |
US9400617B2 (en) | 2013-03-15 | 2016-07-26 | Bitmicro Networks, Inc. | Hardware-assisted DMA transfer with dependency table configured to permit-in parallel-data drain from cache without processor intervention when filled or drained |
US9430386B2 (en) | 2013-03-15 | 2016-08-30 | Bitmicro Networks, Inc. | Multi-leveled cache management in a hybrid storage system |
US9672178B1 (en) | 2013-03-15 | 2017-06-06 | Bitmicro Networks, Inc. | Bit-mapped DMA transfer with dependency table configured to monitor status so that a processor is not rendered as a bottleneck in a system |
US10055150B1 (en) | 2014-04-17 | 2018-08-21 | Bitmicro Networks, Inc. | Writing volatile scattered memory metadata to flash device |
US10042792B1 (en) | 2014-04-17 | 2018-08-07 | Bitmicro Networks, Inc. | Method for transferring and receiving frames across PCI express bus for SSD device |
US9811461B1 (en) | 2014-04-17 | 2017-11-07 | Bitmicro Networks, Inc. | Data storage system |
US10078604B1 (en) | 2014-04-17 | 2018-09-18 | Bitmicro Networks, Inc. | Interrupt coalescing |
US10025736B1 (en) | 2014-04-17 | 2018-07-17 | Bitmicro Networks, Inc. | Exchange message protocol message transmission between two devices |
US9952991B1 (en) | 2014-04-17 | 2018-04-24 | Bitmicro Networks, Inc. | Systematic method on queuing of descriptors for multiple flash intelligent DMA engine operation |
US10310923B1 (en) | 2014-08-28 | 2019-06-04 | Seagate Technology Llc | Probabilistic aging command sorting |
US10552050B1 (en) | 2017-04-07 | 2020-02-04 | Bitmicro Llc | Multi-dimensional computer storage system |
US10831403B2 (en) | 2017-05-19 | 2020-11-10 | Seagate Technology Llc | Probabalistic command aging and selection |
CN110007869B (zh) * | 2019-04-12 | 2020-06-30 | 苏州浪潮智能科技有限公司 | 一种内存数据拷贝方法、装置、设备及计算机存储介质 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63245545A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | Dma方式 |
JPH0436852A (ja) * | 1990-05-31 | 1992-02-06 | Nec Home Electron Ltd | Dma制御装置 |
JPH05216809A (ja) * | 1992-02-06 | 1993-08-27 | Nec Corp | Dma転送方式 |
JPH1049481A (ja) * | 1996-08-05 | 1998-02-20 | Fujitsu Ltd | 情報処理装置及びそのデータ転送方法 |
JPH11184797A (ja) * | 1997-12-18 | 1999-07-09 | Nec Eng Ltd | Dma制御装置及びその制御方法並びにその制御プログラムを記録した記録媒体 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR930008050B1 (ko) * | 1990-02-16 | 1993-08-25 | 가부시끼가이샤 히다찌세이사꾸쇼 | 원칩 마이크로프로세서 및 그 버스시스템 |
EP0447145B1 (en) * | 1990-03-12 | 2000-07-12 | Hewlett-Packard Company | User scheduled direct memory access using virtual addresses |
US6128669A (en) * | 1997-09-30 | 2000-10-03 | Compaq Computer Corporation | System having a bridge with distributed burst engine to decouple input/output task from a processor |
US6070200A (en) * | 1998-06-02 | 2000-05-30 | Adaptec, Inc. | Host adapter having paged data buffers for continuously transferring data between a system bus and a peripheral bus |
US6611883B1 (en) * | 2000-11-16 | 2003-08-26 | Sun Microsystems, Inc. | Method and apparatus for implementing PCI DMA speculative prefetching in a message passing queue oriented bus system |
US6526491B2 (en) * | 2001-03-22 | 2003-02-25 | Sony Corporation Entertainment Inc. | Memory protection system and method for computer architecture for broadband networks |
US6918023B2 (en) * | 2002-09-30 | 2005-07-12 | International Business Machines Corporation | Method, system, and computer program product for invalidating pretranslations for dynamic memory removal |
US7359381B2 (en) * | 2004-01-30 | 2008-04-15 | Hewlett-Packard Development Company, L.P. | Parallel hardware arrangement for correlating an external transport address pair with a local endpoint association |
US7657667B2 (en) * | 2004-03-25 | 2010-02-02 | International Business Machines Corporation | Method to provide cache management commands for a DMA controller |
US8006001B2 (en) * | 2004-09-22 | 2011-08-23 | Lsi Corporation | Method and apparatus for manipulating direct memory access transfers |
-
2005
- 2005-10-07 US US11/246,585 patent/US7644198B2/en not_active Expired - Fee Related
-
2006
- 2006-09-27 WO PCT/EP2006/066806 patent/WO2007042400A1/en active Application Filing
- 2006-09-27 CN CN2006800366859A patent/CN101278269B/zh active Active
- 2006-09-27 JP JP2008533979A patent/JP5039889B2/ja active Active
- 2006-09-27 EP EP06806853A patent/EP1934763B1/en active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63245545A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | Dma方式 |
JPH0436852A (ja) * | 1990-05-31 | 1992-02-06 | Nec Home Electron Ltd | Dma制御装置 |
JPH05216809A (ja) * | 1992-02-06 | 1993-08-27 | Nec Corp | Dma転送方式 |
JPH1049481A (ja) * | 1996-08-05 | 1998-02-20 | Fujitsu Ltd | 情報処理装置及びそのデータ転送方法 |
JPH11184797A (ja) * | 1997-12-18 | 1999-07-09 | Nec Eng Ltd | Dma制御装置及びその制御方法並びにその制御プログラムを記録した記録媒体 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019032859A (ja) * | 2011-04-01 | 2019-02-28 | インテル コーポレイション | 書込マスクを用いて2つのソースオペランドを単一のデスティネーションに融合するシステム、装置及び方法 |
JP2013058018A (ja) * | 2011-09-07 | 2013-03-28 | Toshiba Corp | リモートアクセスシステム、電子機器およびリモートアクセス処理方法 |
US9037629B2 (en) | 2011-09-07 | 2015-05-19 | Kabushiki Kaisha Toshiba | Remote access system, electronic apparatus and method of processing remote access |
Also Published As
Publication number | Publication date |
---|---|
WO2007042400A1 (en) | 2007-04-19 |
EP1934763A1 (en) | 2008-06-25 |
EP1934763B1 (en) | 2012-09-19 |
JP5039889B2 (ja) | 2012-10-03 |
US7644198B2 (en) | 2010-01-05 |
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