JP2009508413A - データ信号の復調に適応された方法および装置 - Google Patents

Abstract

本発明は、データ受信またはデータ伝送信号の復調もしくはその両方の分野に関する。本発明は、位相ジッタ変調信号に乗ったデータ信号を検出するための方法またはデバイスもしくはその両方を提供する。ある形態においては、本発明は無線認証（ＲＦＩＤ：Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）の分野およびタグとインテロゲータとの間のデータ伝送に関する。
【選択図】図１

Description

本発明は、データ受信またはデータ伝送信号の復調もしくはその両方の分野に関する。

ある形態において、本発明は無線認証（ＲＦＩＤ：Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）の分野およびタグとインテロゲータとの間のデータ伝送に関する。

別の形態において、本発明はタグによって受信されたデータを復元することに適する。データ信号が乗った（ｉｍｐｏｓｅｄ）キャリア信号、例えば電力を供給する信号、はアンテナを通して受信される。

以下説明を簡単にするため、本発明を、タグがインテロゲータからの信号を受信することに関連付けて説明する。しかしながら、本発明はその用途のみに限定されないことは理解されるべきである。

本明細書全体を通して、本発明者の気付きまたは本発明者による先行技術中の問題の認識またはその両方に基づいて議論がなされている。

これまでは誘導電磁場の変調によってＲＦＩＤタグへデータを伝送してきたと本発明者は認識した。一般的にはパルス位置変調（ＰＰＭ：Ｐｕｌｓｅ Ｐｏｓｉｔｉｏｎ Ｍｏｄｕｌａｔｉｏｎ）が用いられている。ここでは誘導電磁場を１００％の深さで振幅変調する。短いパルス状期間の間誘導電磁場が止められ、この誘導電磁場のオンオフがタグの処理回路によって検出される。

電力を伝送しつつ高いデータレートを得るためには、このパルスは短くなければならず、またそのデューティ比は低くなければならないと本発明者は認識した。典型的には約１０％のデューティ比が用いられる。ここでは、パルスは９μｓの長さであるのに対しパルス間の平均時間は約７５μｓである。そのようなシステムの例としては、ＩＳＯ１４４４３がある。

加えてＰＰＭは比較的高レベルの変調積側波帯を生成すると本発明者はさらに認識した。受動タグに関しては、アンテナの効率の悪さを補償するためにより強力な誘導電磁場が必要となる。電波規制についても注意しなければならない。特にこの規制は伝送可能な変調積を含む側波帯伝送に対して制限を加える。このことは、使用可能な誘導電磁場の強さの最大値を制限する。側波帯のレベルを下げるために、変調の深さを減らすことができる。変調の深さとして１０％から３０％の間が提案されている。そのようなシステムの一例として、ＩＳＯ１８０００−３Ｍｏｄｅ１、および国際的に認知されているＲＦＩＤシステムがある。この小さな変調の深さに対しては、タグのアンテナに接続された電圧レギュレータ回路は振幅圧縮効果を用いてタグによって検出された信号の振幅を減少させる。誘導電磁場が強ければ強いほど振幅圧縮の程度も大きい。しかしながら、ＰＰＭ信号を振幅圧縮すると、ＰＰＭを用いるシステムの動作範囲をより狭める結果となる。

文書またはデバイスまたは行為または知識に関する本明細書中のいかなる議論も、本発明の内容を説明するために与えられる。したがってその内のいずれについても、それがオーストラリアまたは他の地域において、本明細書において開示された事項および請求項の優先日以前に、先行技術または関連技術分野における技術常識の一部を形成することを認めると解釈されるべきではない。

本発明の目的は、改良されたデータ受信または改良されたデータ復調方法・装置もしくはその両方の提供にある。

本発明の目的はさらに、先行技術に含まれる少なくともひとつの問題を軽減することにある。

本発明は、位相ジッタ変調（ＰＪＭ：Ｐｈａｓｅ Ｊｉｔｔｅｒ Ｍｏｄｕｌａｔｉｏｎ）信号に乗ったデータ信号を検出する方法またはデバイスもしくはその両方を提供する。その方法は、位相ジッタ変調された第１信号を提供するステップと、第１信号へ遅延を与えて第２信号を得るステップと、第１信号と第２信号とを比較するステップと、第１信号と第２信号との間の位相差を測定するステップと、位相差に基づいてデータ信号を再構成するステップと、を含む。

他の態様および好適な態様が本明細書に開示されまたは添付の請求項で規定される。それらは本発明の開示の一部を形成する。

本発明者はＰＰＭの代わりとして位相変調がより有利であると認識した。その利点はＰＰＭと比べて帯域幅がより狭いことであり、したがってデータレートをより高くすることが可能である。位相変調された信号の検出は、典型的にはＰＬＬを用いて行われる。本発明者は、先行技術に係る回路におけるＰＬＬの目的は、結局の所安定した位相の基準を提供することにあると認識した。しかしながら現実では、ＰＬＬの位相は早く動くことはないが、ゆっくりとは動いている（ドリフト）。このドリフトはデータに依存し、符号間干渉（ＩＳＩ：Ｉｎｔｅｒｓｙｍｂｏｌ Ｉｎｔｅｒｆｅｒｅｎｃｅ）を引き起こす。また、例えばノイズスパイクなどに応答してＰＬＬの位相が少し「移動し」得る。このスパイクによってＰＬＬは自発的に再調整するので、回路出力でのノイズの原因となる。本発明では、より安定的であり、ノイズがより少なく、ＡＳＩＣ集積により適していると考えられている形で、より不変な位相の基準が提供される。

本発明は、国際特許出願ＰＣＴ／ＡＵ９８／０１０７７に基づく同時係属中の出願に開示された方法および装置の改良に関する。本明細書中では国際特許出願ＰＣＴ／ＡＵ９８／０１０７７は、この参照により本明細書に援用される。国際特許出願ＰＣＴ／ＡＵ９８／０１０７７では、復調回路の一部として位相ロックループ（ＰＬＬ：Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）を使用することが開示されている。ＰＪＭ入力信号の変化に伴って、ＰＬＬは「ドリフト」する傾向があると本発明者は認識した。これは符号間干渉（ＩＳＩ：Ｉｎｔｅｒｓｙｍｂｏｌ Ｉｎｔｅｒｆｅｒｅｎｃｅ）を引き起こすことが知られている。ＰＬＬを用いるとノイズの問題が生じる傾向にあると本発明者はさらに認識した。そして本発明者はさらに、復調されるデータ信号はキャリア信号と比べてより弱いので、信号検出方法を改良する必要があると認識した。復調回路がより簡単にＶＳＬＩに適用される、つまり「チップ」の形に集積されると有利である。

本発明は、より不変な位相の基準を遅延の形で、例えば遅延ラインの形で、提供する。本発明においてＰＪＭ検出器に使用されている遅延は、ドリフトレスであり、より「不変」であることが見出されている。ノイズスパイクの発生に対してノイズは単に遅延ラインを伝わるのみであり、遅延時間に実質的な影響を与えないことがテストにより明らかになった。本発明のテストによると、等価なＰＬＬと比べて約２０ｄＢのオーダーでノイズパフォーマンスが改善されることが明らかとなった。

本発明では、遅延ライン（ＤＬＬ：ｄｅｌａｙ ｌｉｎｅ）が用いられる。それはデータ復調回路の中で位相ジッタ変調の検出をアシストするように動作する。しかしながら抽出すべきデータを含む信号を歪めることは実質的にない。ＤＬＬは位相エッジを、例えばウィンドウ検出器（Ｗｉｎｄｏｗ ｄｅｔｅｃｔｏｒ）などにより検出してもよい。

本発明は、種々の態様のタグまたはインテロゲータもしくはその両方に好適に用いることができる。したがって、本発明によって伝送されるデータの性質は本発明にとって本質的ではない。またタグが能動タグであるか受動タグであるか、およびインテロゲータが能動的であるか受動的であるかは本発明にとって本質的ではない。タグはトランスポンダであってもよい。

本発明には多くの利点があることが分かる。例えば、
・ノイズがより少ない
・ＩＳＩはより小さく、多くの場合ＩＳＩは無い
・ＡＳＩＣへの組み込みがより容易である
・回路動作がより安定している
・シリコン上でより小さな面積を占める
・一般的なデバイスおよび生産プロセスを用いる
ことがある。

本発明のさらなる応用範囲が以下の詳細な説明によって明らかになる。しかしながら本発明の範囲を逸脱しない範囲における種々の変形例が可能であることは以下の詳細な説明の内容から当業者にとっては明らかであるので、その詳細な説明および具体例は、それは本発明の好適な実施の形態を示してはいるが、単に例示として示されているに過ぎないことは理解されるところである。

本願のさらなる開示、対象、利点および態様は、以下の好適な実施の形態の説明を参照することで当業者に良く理解されるであろう。その実施の形態は添付の図と関連して説明されるが、その添付の図は単に例示として示されているに過ぎずしたがって本発明を限定するものではない。

（詳細な説明）
図１および図２を一緒に参照する。図２に示された信号１は、キャリア信号２上に形成された位相信号である。そのキャリア信号は、図１の励起変調３入力に入力される。図２は、図１のキャリア信号２に乗った位相信号１をより明確に示す。図１には、位相ロックループ（ＰＬＬ：Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）のトラック信号４も示される。回路の動作中に位相信号が図１の回路構成に与える影響としては、ＰＬＬが「ドリフト」することがある。

図２には、図１のＸＯＲゲート５から出力される「理想的な」復元信号の代表６も示される。しかしながら実際は、図１のＸＯＲゲート５から出力される復元信号はむしろ、図２に示される信号７とよく似る。図２において、「理想的な」信号６と実際の復元信号７との間の差の一部が符号８および９によって示される。この差はＩＳＩと呼ばれる。ＰＬＬには生来の過渡応答があり、これがＩＳＩの原因となっていると本発明者は認識した。ＩＳＩに伴う問題は以下の通りである。
・復元された波形を歪める。
・その前に復元されたデータに依存した形で、復元されるデータのエッジを正しい位置から移動させる。

図３は、本発明を概念的に示す図である。ある一面においては、ＰＪＭ信号の復調において遅延を用いることによって、信号歪みの問題を本質的に克服できることが分かる。図３で示される通り、「型（ｓｈａｐｅ）」位相信号１は遅延１１へ入力される入力信号１０を形成する。出力１３における遅延信号１２を見ると、その形は比較的保存されていることが分かる。これを図２に示される７と比較するとよい。

図４は、本発明のある実施の形態の比較的基本的な概念を示す図である。本発明によると、ＰＪＭ信号４１は、キャリア信号Ｆ_０に位相変調を施した信号である。このＰＪＭ信号４１は復調回路の入力４２に印加される。遅延４３によってその印加された信号に遅延を与えて遅延信号４４を生成する。その遅延信号４４は、経路４６を経由した入力信号と共に位相差検出器（ｄｉｆｆｅｒｅｎｔｉａｌ ｐｈａｓｅ ｄｅｔｅｃｔｏｒ）４５に入力される。ある実施の形態では、位相差検出器によって２Ｆ_０＋データの出力信号を得る。このミキサ出力がローパスフィルタ（ＬＰＦ：Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）へ入力される。そして位相差検出器からの結果物（出力）がデータ信号である。

ある形態においては、遅延４３はＰＪＭ信号４１のビット間隔よりも短いことが望ましい。１３．５６ＭＨｚのキャリア周波数を持つＰＪＭ信号を用いる別の形態においては、約１０キャリアサイクル分の遅延があればより好適に動作することが分かる。しかしその好適な遅延の長さはデータレートと共に変化する。さらに別の形態においては、（データ）信号４１のビット間隔の実質的に半分かそれ以下に遅延をセットしても本発明は動作しうると分かる。さらに別の形態においては、１ビット間隔の４分の１かそれ以下に遅延をセットしても本発明は動作しうると分かる。位相差検出器は、ＸＯＲゲートと、ＬＰＦとを含んでもよい。もしくは位相検出器は、デジタルバーニア、ミキサ、乗算器またはＸＯＲゲートのうちのいずれか、またはそれらのうちのいずれかの組み合わせであってもよい

図５は、本発明のさらに別の実施の形態を示す図である。ＰＪＭ信号が入力５２に印加される。遅延ラインは例えば、不変遅延（ＤＬＬ）５３と、可変遅延５４とを含んでもよい。可変遅延５４を設ける目的は少し後に説明する。動作を最適に保つためには、遅延ライン５３／５４と経路５６との間の位相角の差α°を位相検出器の応答特性が線形である範囲に保つ必要があると本発明者によって認識された。ＸＯＲゲートの場合、これは０°から１８０°の間であり、９０°であることが最も好ましい。または１８０°から３６０°の間でもよく、この場合２７０°であることが最も好ましい。ＸＯＲゲートの場合、０°、１８０°または３６０°周辺の位相角の差をもって動作させることは避けるべきである。その角度差周辺では位相特性の傾きがその符号を変えるので、復元された位相信号に歪みが生じるからである。可変遅延５４を設ける目的は、本発明の動作中に、差α°が０°、１８０°または３６０°のいずれにも近くないことを確実にするためである。可変遅延は差α°を実質的に９０°または２７０°周辺に保つことが望ましい。しかしながら上述のように、遅延または位相角は０°から１８０°または１８０°から３６０°の間のどこにあってもよい。他の位相検出器は異なった特性を持つかもしれないが、その場合でも可変位相遅延を設ける目的は、そのような検出器を「良い」特性領域で動作させ、「悪い」特性領域を避けることである。

ＸＯＲゲート５５と、ＬＰＦ５７が図４の位相差検出器４５にあたる。他の適した構成、例えばアナログミキサまたはアナログ乗算器など、が位相差検出器として用いられてもよい。

図６は、本発明のさらに別の実施の形態を示す図である。この実施の形態では、スイッチＡ、Ｂ、ＣまたはＤを経由する複数の選択可能な遅延６４が図５の調整可能な遅延５４にあたる。図示された構成では、ただひとつのスイッチのみが選択できる。遅延６４ａ、６４ｂ、６４ｃは選択可能に構成されてもよい。また、あるアプリケーションの要求に合わせて前もって選択されてもよい。例えば、遅延６４ａ、６４ｂまたは６４ｃもしくはこれらのうちの任意の２つもしくはこれら全ては実質的に４５°であってもよい。スイッチＡが閉じられる場合、本発明はＤＬＬ６３のみからの遅延α°を与える。スイッチＢが閉じられる場合、本発明はＤＬＬ６３およびＤＬＬ６４ａからの遅延α°を与える。スイッチＣが閉じられる場合、本発明はＤＬＬ６３、ＤＬＬ６４ａおよびＤＬＬ６４ｂからの遅延α°を与える。スイッチＤが閉じられる場合、本発明はＤＬＬ６３、ＤＬＬ６４ａ、ＤＬＬ６４ｂおよびＤＬＬ６４ｃからの遅延α°を与える。このようにして、位相角の差α°を０°から１８０°または１８０°から３６０°の間に保つことができ、０°、１８０°または３６０°に近づけないでおくことができる。

この実施の形態は、ＡＳＩＣ集積を念頭に置いてデザインされてもいる。排他的ＯＲゲート（ＸＯＲゲート）６５は容易に集積可能であり、遅延ＤＬＬ６３、６４等およびスイッチＡからスイッチＤは全て比較的容易に集積可能であると本発明者によって認識された。さらに、遅延としては１ビット周期よりも短く、特に１ビット周期の４分の１かそれ以下であるのが望ましいのであるが、そのような遅延は比較的容易に集積可能である。

図７ａは、本発明の種々の波形を示す図である。入力波形７１は例えば図６の入力６２に印加される波形である。遅延波形７２は例えば図６の経路６８における波形である。この波形は遅延Ｄに対応する位相角の差α°をもつ。この差α°は、０°から１８０°の間または１８０°から３６０°の間であって０°、１８０°または３６０°に近くない値に保たれる。結果として現れる２Ｆ_０＋データ波形７３においては、データはそのデューティサイクルの比較的小さな変化として現れる。

図７ｂは、ＰＪＭデータ７４の位相角を示す。遅延ラインの長さＤによって遅延が与えられた信号の位相が７５として示される。ＬＰＦフィルタの出力は７６によって示される。その出力の振幅はＰＪＭ信号と比較して小さい。出力７６は、ＰＪＭ信号の離散的な位相微分からなる。これは正の位相変化によって生成される正の電圧パルスおよび負の位相変化によって生成される負の電圧パルスを伴う。

ＬＰＦ、例えば図６のＬＦＰ６７、の出力はウィンドウ検出器へ入力されてもよい。図８は、ウィンドウ検出器の実施の形態を示す図である。図８の入力ｃに波形７６が印加される。図８のＤＣ固定入力に波形７６の直流平均値が印加される。比較器８１および８２は、７６の正方向のパルスおよび負方向のパルスを検出する。正方向のパルスはフリップフロップ８３を「セット」し、負方向のパルスはフリップフロップ８３を「リセット」する。これにより図７の波形７７を得ることができる。この波形はＰＪＭデータ７４と実質的に等しい。

図９は、図６および図８に示される回路における実際の波形を示す図である。ＰＪＭデータ（一番目のトレース）は信号をＰＪＭ変調するために用いられ、その結果として位相変調された信号が得られる（２番目のトレース）。ＬＰＦの出力に現れる復元された信号が３番目のトレースに示される。この信号は、ＬＰＦによってフィルタされた正および負のパルスからなる。ウィンドウ検出器によって復元されたデータが４番目のトレースに示される。

図１０は、本発明のある実施の形態を示す図である。この実施の形態では、ＰＪＭ信号を直接検出するためにデジタルバーニアが用いられる。このデジタルバーニアは、遅延が与えられたＰＪＭ信号の位相を調整することで、その位相を遅延の無いＰＪＭ信号の位相と正確に一致させる。そのため、そのバーニア回路はＰＪＭによる微少な相対的位相シフトを検出することができる。デジタルバーニアは、ＬＰＦを伴う位相検出素子を必要としない点で有利である。

図１１Ａは、遅延ラインの一例を示す図である。この遅延ラインは、個別部品である抵抗ＲおよびキャパシタＣを用いて小さな固定遅延ｔ_ｄを実現する。ｎステージ分連結した場合、全体の遅延はＴ_ｎ＝ｎｔ_ｄとなる。

例えば、本発明が１３．５６ＭＨｚシステムに用いられた場合、１０キャリアサイクルは約７４０ｎｓｅｃに相当する。ＲおよびＣが１０ｎｓｅｃ分の遅延を与えるように選択された場合、ｎ＝７４で全体の遅延が７４０ｎｓｅｃとなる。

図１１Ｂは、遅延ラインの一例を示す図である。この遅延ラインは、容易にＡＳＩＣへ集積可能である。それぞれのインバータの伝搬遅延（ｐｒｏｐａｇａｔｉｏｎ ｄｅｌａｙ）をｔ_ｄとすると、ｎステージ連結時の全体の遅延はＴ_ｎ＝ｎｔ_ｄである。

ｔ_ｄはインバータの特性をデザインすることによって決められる。インバータへの電源電圧を変えることでｔ_ｄを微少量調整できる。

本発明は実施の形態を用いて説明されてきたが、そのような実施の形態に対するさらなる変形が可能であることは理解されるところである。本願は、主に本発明の原理にしたがう様々な使用例や改変を包含するように意図されている。そのような使用例や改変には、例えば本発明の属する技術分野においては既知または慣用である逸脱、および上述の主要な特徴を応用するものであると認められる逸脱などの本開示からの逸脱も含まれる。

本発明には、本発明の主要な特徴の本質から逸脱しない範囲内で複数の形での実施の形態が可能である。つまりこれまで説明した実施の形態は、限定すると特記された場合を除き、本発明を限定せず、むしろ添付の請求項で定義された発明の本質および趣旨を逸脱しない範囲で広く解釈されるべきである。本発明および添付の請求項の本質および趣旨の範囲に様々な変形例や等価な構成が含まれることが意図されている。したがって実施の形態は、本発明の原理を実施する多くの方法を説明していると理解されるべきである。以下の請求項においては、ミーンズプラスファンクション節は、定義された機能をもつ構成および構成的な等価物、そして等価な構成をも含むよう意図されている。例えば釘は円柱状の表面を有し木材を互いに固定するが、ねじは螺旋状の表面を有し木材を互いに固定する。この点で釘とねじは構成的な等価物ではないかもしれない。しかしながら木材を固定する観点からは、釘もねじも等価な構成である。

「備える（Ｃｏｍｐｒｉｓｅｓ／Ｃｏｍｐｒｉｓｉｎｇ）」という言葉は、本明細書中で使用された場合、指定された特徴、実体、ステップまたは部品が存在することを規定するとともに、一またはそれ以上の他の特徴、実体、ステップ、部品またはそれらのグループが存在することおよび付加されることを除外しない。したがって、文脈が明らかにそうでないことを要求する場合を除き、ここでの説明および請求項を通して、「備える（ｃｏｍｐｒｉｓｅ）」、「備えている（ｃｏｍｐｒｉｓｉｎｇ）」およびそれらの類似語はインクルーシブ（ｉｎｃｌｕｓｉｖｅ）であると解釈されるべきである。このインクルーシブ（ｉｎｃｌｕｓｉｖｅ）とは、例えば「含むがそれに限られない」という意味であり、排他的な意味または言い尽くしたという意味とは反対の意味を持つ。

国際特許出願ＰＣＴ／ＡＵ９８／０１０７７において開示された回路の図である。 図１の回路の動作に伴う種々の信号および波形を示す図である。 本発明の概念図である。 本発明の実施の形態を示す図である。 本発明の別の実施の形態を示す図である。 本発明のさらに別の実施の形態を示す図である。 図７ａおよび図７ｂは、本発明に伴う種々の波形を示す図である。 本発明のある実施の形態に含まれるウィンドウ検出器のある実施の形態を示す図である。 図６および図８に示される回路における実際の波形を示す図である。 本発明の実施の形態を示す図である。この実施の形態では、ＰＪＭ信号を直接検出するためにデジタルバーニアを用いている。 図１１Ａおよび図１１Ｂは、本発明において使用され得る遅延ラインの２つの実施の形態を示す図である。

Claims (22)

1. 位相ジッタ変調信号に乗ったデータ信号を検出する方法であって、
   位相ジッタ変調された第１信号を提供するステップと、
   前記第１信号へ遅延を与えて第２信号を得るステップと、
   前記第１信号と前記第２信号とを比較するステップと、
   前記第１信号と前記第２信号との間の位相差を測定するステップと、
   前記位相差に基づいてデータ信号を再構成するステップと、を含むことを特徴とする方法。
2. 前記遅延は可変遅延であることを特徴とする請求項１に記載の方法。
3. 前記位相差は、ＸＯＲゲートによって測定されることを特徴とする請求項１または２に記載の方法。
4. 前記位相差は、ミキサによって測定されることを特徴とする請求項１または２に記載の方法。
5. 前記位相差は、乗算器によって測定されることを特徴とする請求項１または２に記載の方法。
6. 前記位相差は、デジタルバーニア回路によって測定されることを特徴とする請求項１または２に記載の方法。
7. 前記遅延は、１ビット周期の半分よりも少ないことを特徴とする請求項１から６のいずれかに記載の方法。
8. 前記遅延は、１ビット周期の４分の１よりも少ないことを特徴とする請求項１から６のいずれかに記載の方法。
9. ＲＦＩＤシステムに応用された請求項１から８のいずれかに記載の方法。
10. 位相ジッタ変調信号に乗ったデータ信号を復調するように適応されたデバイスであって、
    位相ジッタ変調された第１信号を受信するように適応された受信器と、
    前記第１信号に遅延を与えて第２信号を得るように適応された遅延手段と、
    前記第１信号と前記第２信号とを比較し、前記第１信号と前記第２信号との間の位相差を測定し、前記位相差に基づいてデータ信号を再構成するように適応された論理演算手段と、を備えることを特徴とするデバイス。
11. 前記遅延は可変遅延であることを特徴とする請求項１０に記載のデバイス。
12. 前記位相差は、ＸＯＲゲートによって測定されることを特徴とする請求項１０または１１に記載のデバイス。
13. 前記位相差は、ミキサによって測定されることを特徴とする請求項１０または１１に記載のデバイス。
14. 前記位相差は、乗算器によって測定されることを特徴とする請求項１０または１１に記載のデバイス。
15. 前記位相差は、デジタルバーニア回路によって測定されることを特徴とする請求項１０または１１に記載のデバイス。
16. 前記遅延は１ビット周期の半分よりも少ないことを特徴とする請求項１０から１５のいずれかに記載のデバイス。
17. 前記遅延は、１ビット周期の４分の１よりも少ないことを特徴とする請求項１０から１６のいずれかに記載のデバイス。
18. ＲＦＩＤデバイスである請求項１０から１７のいずれかに記載のデバイス。
19. 前記デバイスはタグ、トランスポンダまたはインテロゲータであることを特徴とする請求項１８に記載のデバイス。
20. 請求項１０から１９のいずれかに記載のデバイスを含むＲＦＩＤシステム。
21. 本明細書および図面において開示されている方法。
22. 本明細書および図面において開示されている装置またはデバイスもしくはその両方。

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