JP2009303349A

JP2009303349A - Ac power supply unit

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Publication number: JP2009303349A
Application number: JP2008153511A
Authority: JP
Inventors: Yutaka Suehiro; 豊末廣; Shoichi Kawachi; 祥一河内
Original assignee: Sanken Electric Co Ltd
Current assignee: Sanken Electric Co Ltd
Priority date: 2008-06-11
Filing date: 2008-06-11
Publication date: 2009-12-24
Anticipated expiration: 2028-06-11
Also published as: JP5190683B2

Abstract

<P>PROBLEM TO BE SOLVED: To solve the problem that cost reduction and miniaturization of an uninterruptible power supply unit is required. <P>SOLUTION: A serial circuit of first and second switches Q1, Q2, a serial circuit of a third and fourth switches Q3, Q4, and a serial circuit of fifth and sixth switches Q5, Q6 are connected between a positive side DC conductor 76 and a negative side DC conductor 77. An AC input terminal 4 is connected to a mutual connection point 8, between the first and second switches Q1, Q2. A mutual connection point 10 between the fifth and sixth switches Q5, Q6 is connected to the AC output terminal 6. A storage battery 83 for backup is connected to a conversion circuit, consisting of the first-sixth switches Q1-Q6 via a backup switch 82. Even if the input frequency is out of a normal range, power supply is not immediately switched to power supply from the storage battery 83 for backup but continues AC-DC-AC conversion, when a load 11 lies within a permissible frequency fluctuation range to suppress deterioration in the capacity of the storage battery 83. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、交流―直流―交流変換回路及びバックアップ用蓄電池を備えた交流電源装置に関する。 The present invention relates to an AC power supply apparatus including an AC-DC-AC conversion circuit and a backup storage battery.

交流―直流―交流（ＡＣ−ＤＣ−ＡＣ）変換可能な交流電源装置（電力変換装置）をハーフブリッジ型ＡＣ−ＤＣコンバータとハーフブリッジ型ＤＣ−ＡＣインバータとの組み合せによって構成することは公知である。また、ＡＣ−ＤＣ−ＡＣ変換装置の効率を向上させるために、ハーフブリッジ型ＡＣ−ＤＣコンバータのスイッチとハーフブリッジ型ＤＣ−ＡＣインバータのスイッチの全てを高い繰返し周波数でオン・オフ制御しないで、ＡＣ−ＤＣ−ＡＣ変換装置に含まれているスイッチの一部のみを高い繰返し周波数でオン・オフし、残りのスイッチを整流器として動作させるために交流入力電圧の周期でオン・オフする方式が本件出願人に係る特開２０００−２６２０７１号公報（特許文献１）に開示されている。この特許文献１に開示されている電力変換装置の主回路は、後述する本願の実施例を示す図１の電力変換回路１から交流入力電源スイッチ８１と、バックアップスイッチ８２と、バックアップ用蓄電池８３と、充電回路８４と、接続ライン８６，８７とを除いたものに相当する。 It is well known that an AC power supply device (power conversion device) capable of AC-DC-AC (AC-DC-AC) conversion is constituted by a combination of a half-bridge AC-DC converter and a half-bridge DC-AC inverter. . Also, in order to improve the efficiency of the AC-DC-AC conversion device, all of the switches of the half-bridge type AC-DC converter and the switches of the half-bridge type DC-AC inverter are not controlled on / off at a high repetition frequency. In this case, only a part of the switches included in the AC-DC-AC converter is turned on / off at a high repetition frequency, and the other switches are turned on / off at the period of the AC input voltage to operate as a rectifier. It is disclosed in Japanese Patent Application Laid-Open No. 2000-262071 (Patent Document 1) related to the applicant. The main circuit of the power conversion device disclosed in Patent Document 1 includes an AC input power switch 81, a backup switch 82, and a backup storage battery 83 from the power conversion circuit 1 of FIG. This corresponds to a circuit excluding the charging circuit 84 and the connection lines 86 and 87.

しかし、特許文献１には無停電で電力を供給することができる電力変換装置が開示されていない。そこで、特許文献１の図１の平滑コンデンサＣに相当するものにバックアップ用蓄電池を接続することが考えられる。これにより、交流入力電圧に異常が生じてもバックアップ用蓄電池の容量の範囲で負荷に対する電力供給を継続できる。もし、容量の大きいバックアップ用蓄電池を設けると、バックアップ時間が長くなるが、電力変換装置のコストの増大を招く。
特開２０００−２６２０７１号公報 However, Patent Document 1 does not disclose a power converter that can supply power without a power failure. Therefore, it is conceivable to connect a backup storage battery to the one corresponding to the smoothing capacitor C of FIG. Thereby, even if abnormality occurs in the AC input voltage, the power supply to the load can be continued within the range of the capacity of the backup storage battery. If a large-capacity backup storage battery is provided, the backup time becomes longer, but the cost of the power conversion device increases.
JP 2000-262071 A

従って、本発明が解決しようとする課題は、バックアップ用蓄電池を有する交流電源装置のコストの低減が要求されていることであり、本発明の目的は上記要求に応えることができる交流電源装置を提供することである。 Therefore, the problem to be solved by the present invention is that a reduction in the cost of an AC power supply device having a backup storage battery is required, and the object of the present invention is to provide an AC power supply device that can meet the above requirements. It is to be.

上記課題を解決し、上記目的を達成するための本発明を、実施例を示す図面の符号を参照して説明する。但し、特許請求の範囲及びここでの参照符号は本発明の理解を助けるためのものであり、本発明を限定するものではない。
本発明の交流電源装置は、負荷（１１）に交流電力を無停電で供給するための交流電源装置であって、電力変換回路と該電力変換回路の制御回路とから成る。
前記電力変換回路は、交流電源（３）に接続される交流入力端子（４）と、前記負荷（１１）に接続される交流出力端子（６）と、前記交流電源（３）と前記負荷（１１）とに接続される共通端子（５又は７）と、正側直流導体（７６）と、負側直流導体（７７）と、前記正側直流導体（７６）と前記負側直流導体（７７）との間にそれぞれ接続された第1及び第2のスイッチ（Ｑ１，Ｑ２）の直列回路、第３及び第４のスイッチ（Ｑ３，Ｑ４）の直列回路、第５及び第６のスイッチ（Ｑ５，Ｑ６）の直列回路、及び平滑コンデンサ（Ｃ）と、前記第1及び第2のスイッチ（Ｑ１，Ｑ２）の相互接続点（８）と前記共通端子（５又は７）との間に前記交流電源（３）を選択的に接続するための交流入力電源スイッチ（８１）と、
バックアップ用蓄電池（８３）と、前記第1及び第2のスイッチ（Ｑ１，Ｑ２）の相互接続点（８）と前記共通端子（５又は７）との間に前記バックアップ用蓄電池（８３）を選択的に接続するためのバックアップスイッチ（８２）と、前記交流入力端子（４）と前記第1及び第2のスイッチ（Ｑ１，Ｑ２）の相互接続点（８）との間又は前記第３及び第４のスイッチ（Ｑ３，Ｑ４）の相互接続点（９）と前記共通端子（５又は７）との間に接続されたインダクタ（Ｌ１又はＬ３）とを備えている。
前記制御回路は、前記交流電源（３）から供給された交流入力電圧（Ｖｉｎ）の周波数が正常範囲（ｆ２〜ｆ３）内にあり且つ前記交流入力電圧（Ｖｉｎ）の電圧値が正常範囲内にある周波数及び電圧正常モード時に、前記交流入力電源スイッチ（８１）をオンに制御し且つ前記バックアップスイッチ（８２）をオフに制御し且つ前記交流入力電圧（Ｖｉｎ）を直流電圧に変換して前記正側直流導体（７６）と前記負側直流導体（７７）との間に直流電圧を得且つ前記直流電圧を交流電圧に変換して前記交流出力端子（６）と前記共通端子（５又は７）との間に定格周波数の交流出力電圧（Ｖｏ）を得るように前記第1〜第６のスイッチ（Ｑ１〜Ｑ６）を制御し、前記交流入力電圧（Ｖｉｎ）の周波数が前記負荷（１１）の許容周波数変動範囲（ｆ１〜ｆ２、ｆ３〜ｆ４）内にあり且つ前記交流入力電圧（Ｖｉｎ）の電圧値が正常範囲内にある周波数変動及び電圧正常モード時に、前記交流入力電源スイッチ（８１）をオンに制御し且つ前記バックアップスイッチ（８２）をオフに制御し且つ前記交流入力電圧（Ｖｉｎ）を直流電圧に変換して前記正側直流導体（７６）と前記負側直流導体（７７）との間に直流電圧を得且つ前記直流電圧を交流電圧に変換して前記交流出力端子（６）と前記共通端子（５又は７）との間に前記交流入力電圧（Ｖｉｎ）の周波数と同一の周波数の交流出力電圧（Ｖｏ）を得るように前記第1〜第６のスイッチ（Ｑ１〜Ｑ６）を制御し、前記周波数及び電圧正常モードと前記周波数変動及び電圧正常モードとのいずれにも属さない別のモード時又は前記交流入力電圧（Ｖｉｎ）の電圧値が前記正常範囲内にない電圧異常モード時に、前記交流入力電源スイッチ（８１）をオフに制御し且つ前記バックアップスイッチ（８２）をオンに制御し且つ前記バックアップ用蓄電池（８３）の直流電圧を直流―直流変換することによって前記正側直流導体（７６）と前記負側直流導体（７７）との間に所望の直流電圧を得且つ前記直流電圧を交流電圧に変換することによって前記定格周波数の交流出力電圧（Ｖｏ）を得るように前記第1〜第６のスイッチ（Ｑ１〜Ｑ６）を制御する手段から成る。 The present invention for solving the above-described problems and achieving the above object will be described with reference to the reference numerals of the drawings showing the embodiments. It should be noted, however, that the claims and the reference signs used herein are intended to assist the understanding of the present invention and are not intended to limit the present invention.
The AC power supply apparatus of the present invention is an AC power supply apparatus for supplying AC power to a load (11) without a power failure, and includes a power conversion circuit and a control circuit for the power conversion circuit.
The power conversion circuit includes an AC input terminal (4) connected to an AC power supply (3), an AC output terminal (6) connected to the load (11), the AC power supply (3), and the load ( 11), the positive DC conductor (76), the negative DC conductor (77), the positive DC conductor (76), and the negative DC conductor (77). ), A series circuit of first and second switches (Q1, Q2), a series circuit of third and fourth switches (Q3, Q4), a fifth switch and a sixth switch (Q5), respectively. , Q6), and the smoothing capacitor (C), and the alternating current between the interconnection point (8) of the first and second switches (Q1, Q2) and the common terminal (5 or 7). An AC input power switch (81) for selectively connecting the power source (3);
Select the backup storage battery (83) between the backup storage battery (83), the interconnection point (8) of the first and second switches (Q1, Q2) and the common terminal (5 or 7) Between the backup switch (82) for connection and the AC input terminal (4) and the interconnection point (8) of the first and second switches (Q1, Q2) or the third and third And an inductor (L1 or L3) connected between the interconnection point (9) of the four switches (Q3, Q4) and the common terminal (5 or 7).
In the control circuit, the frequency of the AC input voltage (Vin) supplied from the AC power supply (3) is in a normal range (f2 to f3) and the voltage value of the AC input voltage (Vin) is in a normal range. In a certain frequency and voltage normal mode, the AC input power switch (81) is controlled to be ON and the backup switch (82) is controlled to be OFF, and the AC input voltage (Vin) is converted to a DC voltage to convert the positive voltage. A DC voltage is obtained between the side DC conductor (76) and the negative side DC conductor (77), and the DC voltage is converted into an AC voltage to convert the AC output terminal (6) and the common terminal (5 or 7). The first to sixth switches (Q1 to Q6) are controlled so as to obtain an AC output voltage (Vo) of a rated frequency between the frequency of the AC input voltage (Vin) and the frequency of the AC input voltage (Vin) of the load (11). Allowable frequency fluctuation range (F1 to f2, f3 to f4) and the voltage value of the AC input voltage (Vin) is within a normal range, and the AC input power switch (81) is controlled to be on during the frequency fluctuation and voltage normal mode. Further, the backup switch (82) is controlled to be turned off and the AC input voltage (Vin) is converted into a DC voltage so that a DC voltage is generated between the positive DC conductor (76) and the negative DC conductor (77). And converting the DC voltage into an AC voltage, and an AC output voltage having the same frequency as the frequency of the AC input voltage (Vin) between the AC output terminal (6) and the common terminal (5 or 7). The first to sixth switches (Q1 to Q6) are controlled to obtain (Vo), and in another mode that does not belong to any of the frequency and voltage normal mode and the frequency fluctuation and voltage normal mode, or Said exchange In the voltage abnormality mode where the voltage value of the current input voltage (Vin) is not within the normal range, the AC input power switch (81) is controlled to be off, the backup switch (82) is controlled to be on, and the backup is performed. A desired DC voltage is obtained between the positive DC conductor (76) and the negative DC conductor (77) by DC-DC conversion of the DC voltage of the storage battery (83), and the DC voltage is converted to an AC voltage. It comprises means for controlling the first to sixth switches (Q1 to Q6) so as to obtain the AC output voltage (Vo) of the rated frequency by conversion.

なお、請求項２に示すように、請求項１の前記制御回路は、前記交流電源（３）から供給された交流入力電圧の周波数が正常範囲（ｆ２〜ｆ３）内か否かを判定する機能と前記交流入力電圧（Ｖｉｎ）の周波数が前記正常範囲よりも低い許容周波数変動範囲（ｆ１〜ｆ２）内か否かを判定する機能と前記交流入力電圧（Ｖｉｎ）の周波数が前記正常範囲よりも高い許容周波数変動範囲（ｆ３〜ｆ４）内か否かを判定する機能とを有する周波数判定手段（１１１）と、前記交流入力電圧（Ｖｉｎ）の電圧値が正常範囲内か否かを判定する交流電圧判定手段（１１２）と、前記周波数判定手段（１１１）から前記周波数が正常範囲内であることを示す出力が得られ同時に前記交流電圧判定手段（１１２）から前記電圧値が正常範囲内であることを示す出力が得られている周波数及び電圧正常モードであるか否かを判定する周波数及び電圧正常モード判定手段（１３８）と、前記交流入力電圧（Ｖｉｎ）の周波数が前記正常範囲よりも低い許容周波数変動範囲（ｆ１〜ｆ２）内であることを示す出力又は前記交流入力電圧（Ｖｉｎ）の周波数が前記正常範囲よりも高い許容周波数変動範囲（ｆ３〜ｆ４）内であることを示す出力が前記周波数判定手段（１１１）から得られ同時に前記交流電圧判定手段（１１２）から前記電圧値が正常範囲内であることを示す出力が得られているか否かを判定する周波数変動及び電圧正常モード判定手段（１３７，１３９，１４１）と、前記周波数及び電圧正常モード判定手段（１３８）から前記周波数及び電圧正常モードを示す出力が得られている時、及び前記周波数変動及び電圧正常モード判定手段（１３７，１３９，１４１）から前記周波数変動及び電圧正常モードを示す出力が得られている時に前記交流入力電源スイッチ（８１）をオン制御し且つ前記バックアップスイッチ（８２）をオフ状態に制御し、且つ前記周波数及び電圧正常モードと前記周波数変動及び電圧正常モードとのいずれにも属さない別のモード時、又は前記交流電圧判定手段（１１２）から前記電圧値が正常範囲内にない異常であることを示す出力が得られている電圧異常モード時に前記交流入力電源スイッチ（８１）をオフ状態に制御し且つ前記バックアップスイッチ（８２）をオン状態に制御するためのモード切換信号を出力する手段（８８，８９）と、前記周波数及び電圧正常モード判定手段（１３６）から得られた周波数及び電圧正常モードを示す信号に応答して前記定格周波数の交流出力電圧（Ｖｏ）を得るための固定周波数を有する第１の基準電圧指令値を発生し、且つ前記周波数変動及び電圧正常モード判定手段（１３７，１３９，１４１）から得られた周波数変動及び電圧正常モードを示す信号に応答して前記交流入力電圧（Ｖｉｎ）の周波数に比例して変化する周波数を有する第２の基準電圧指令値を発生する基準電圧指令値発生手段（６６）と、前記周波数及び電圧正常モード判定手段（１３８）から前記周波数及び電圧正常モードを示す出力が得られている時に、前記交流入力電圧（Ｖｉｎ）を直流電圧に変換して前記正側直流導体（７６）と前記負側直流導体（７７）との間に直流電圧を得且つ前記第１の基準電圧指令値に基づいて前記交流出力端子（６）と前記共通端子（５又は７）との間に定格周波数の交流出力電圧（Ｖｏ）を得るように前記第1〜第６のスイッチ（Ｑ１〜Ｑ６）を制御するためのスイッチ制御信号を発生し、前記周波数変動及び電圧正常モード判定手段（１３７，１３９，１４１）から前記周波数変動及び電圧正常モードを示す出力が得られている時に、前記第２の基準電圧指令値に基づいて前記交流出力端子（６）と前記共通端子（５又は７）との間に前記交流入力電圧（Ｖｉｎ）の周波数に比例して変化する周波数を有する交流出力電圧（Ｖｏ）が得られるように前記第1〜第６のスイッチ（Ｑ１〜Ｑ６）を制御するためのスイッチ制御信号を発生する交流入力モードスイッチ制御信号発生手段（１０１又は１０１ａ又は１０１ｂ又は１０１ｃ又は１０１ｄ）と、前記周波数及び電圧正常モードと前記周波数変動及び電圧正常モードとのいずれにも属さない別のモード時、又は前記交流入力電圧（Ｖｉｎ）の電圧値が正常範囲にない異常の電圧異常モード時に、前記バックアップ用蓄電池（８３）の直流電圧を直流―直流変換することによって前記正側直流導体（７６）と前記負側直流導体（７７）との間に所望の直流電圧を得且つ前記直流電圧を交流電圧に変換することによって前記定格周波数の交流出力電圧（Ｖｏ）を得るように前記第1〜第６のスイッチ（Ｑ１〜Ｑ６）を制御するためのスイッチ制御信号を発生するバックアップモードスイッチ制御信号発生手段（１０２）と備えていることが望ましい。
また、請求項３に示すように、請求項１のバックアップ用蓄電池（８３）の接続箇所を前記正側直流導体（７６）と前記負側直流導体（７７）との間に変更することができる。この場合には、前記周波数及び電圧正常モードと周波数変動及び電圧正常モードとのいずれにも属さない別なモード時又は前記交流入力電圧（Ｖｉｎ）の電圧値が前記正常範囲内にない電圧異常モード時に、前記交流入力電源スイッチ（８１）をオフに制御し且つ前記バックアップスイッチ（８２）をオンに制御し且つ前記バックアップ用蓄電池（８３）から供給された前記正側直流導体（７６）と前記負側直流導体（７７）との間の直流電圧を定格周波数の交流出力電圧（Ｖｏ）に変換するように前記第３〜第６のスイッチ（Ｑ３〜Ｑ６）を制御する。
また、請求項４に示すように、請求項３の前記制御回路は、前記交流電源（３）から供給された交流入力電圧の周波数が正常範囲（ｆ２〜ｆ３）内か否かを判定する機能と前記交流入力電圧（Ｖｉｎ）の周波数が前記正常範囲よりも低い許容周波数変動範囲（ｆ１〜ｆ２）内か否かを判定する機能と前記交流入力電圧（Ｖｉｎ）の周波数が前記正常範囲よりも高い許容周波数変動範囲（ｆ３〜ｆ４）内か否かを判定する機能とを有する周波数判定手段（１１１）と、前記交流入力電圧（Ｖｉｎ）の電圧値が正常範囲内か否かを判定する交流電圧判定手段（１１２）と、前記周波数判定手段（１１１）から前記周波数が正常範囲内であることを示す出力が得られ同時に前記交流電圧判定手段（１１２）から前記電圧値が正常範囲内であることを示す出力が得られている周波数及び電圧正常モードであるか否かを判定する周波数及び電圧正常モード判定手段（１３８）と、前記交流入力電圧（Ｖｉｎ）の周波数が前記正常範囲よりも低い許容周波数変動範囲（ｆ１〜ｆ２）内であることを示す出力又は前記交流入力電圧（Ｖｉｎ）の周波数が前記正常範囲よりも高い許容周波数変動範囲（ｆ３〜ｆ４）内であることを示す出力が前記周波数判定手段（１１１）から得られ同時に前記交流電圧判定手段（１１２）から前記電圧値が正常範囲内であることを示す出力が得られているか否かを判定する周波数変動及び電圧正常モード判定手段（１３７，１３９，１４１）と、前記周波数及び電圧正常モード判定手段（１３８）から前記周波数及び電圧正常モードを示す出力が得られている時及び前記周波数変動及び電圧正常モード判定手段（１３７，１３９，１４１）から前記周波数変動及び電圧正常モードを示す出力が得られている時に前記交流入力電源スイッチ（８１）をオン制御し且つ前記周波数及び電圧正常モードと前記周波数変動及び電圧正常モードとのいずれにも属さない別のモード時、又は前記交流電圧判定手段（１１２）から前記電圧値が正常範囲内にない異常であることを示す出力が得られている電圧異常モード時に前記交流入力電源スイッチ（８１）をオフ状態に制御し且つ前記バックアップスイッチ（８２）をオン状態に制御するためのモード切換信号を出力する手段（８８，８９）と、前記周波数及び電圧正常モード判定手段（１３６）から得られた周波数及び電圧正常モードを示す信号に応答して定格周波数の交流出力電圧（Ｖｏ）を得るための固定周波数を有する第１の基準電圧指令値を発生し、且つ前記周波数変動及び電圧正常モード判定手段（１３７，１３９，１４１）から得られた周波数変動及び電圧正常モードを示す信号に応答して前記交流入力電圧（Ｖｉｎ）の周波数に比例して変化する周波数を有する第２の基準電圧指令値を発生する基準電圧指令値発生手段（６６）と、前記周波数及び電圧正常モード判定手段（１３８）から前記周波数及び電圧正常モードを示す出力が得られている時に、前記交流入力電圧（Ｖｉｎ）を直流電圧に変換して前記正側直流導体（７６）と前記負側直流導体（７７）との間に直流電圧を得且つ前記第１の基準電圧指令値に基づいて前記交流出力端子（６）と前記共通端子（５又は７）との間に定格周波数の交流出力電圧（Ｖｏ）を得るように前記第1〜第６のスイッチ（Ｑ１〜Ｑ６）を制御するためのスイッチ制御信号を発生し、前記周波数変動及び電圧正常モード判定手段（１３７，１３９，１４１）から前記周波数変動及び電圧正常モードを示す出力が得られている時に前記第２の基準電圧指令値に基づいて前記交流出力端子（６）と前記共通端子（５又は７）との間に前記交流入力電圧（Ｖｉｎ）の周波数に比例して変化する周波数を有する交流出力電圧（Ｖｏ）を得るように前記第1〜第６のスイッチ（Ｑ１〜Ｑ６）を制御するためのスイッチ制御信号を発生する交流入力モードスイッチ制御信号発生手段（１０１又は１０１ａ又は１０１ｂ又は１０１ｃ又は１０１ｄ）と、前記周波数及び電圧正常モードと前記周波数変動及び電圧正常モードとのいずれにも属さない別のモード時、又は前記交流入力電圧（Ｖｉｎ）の電圧値が正常範囲にない電圧異常モード時に、前記バックアップ用蓄電池（８３）から供給された前記正側直流導体（７６）と前記負側直流導体（７７）との間の直流電圧を交流電圧に変換することによって定格周波数の交流出力電圧（Ｖｏ）を得るように前記第３〜第６のスイッチ（Ｑ３〜Ｑ６）を制御するためのスイッチ制御信号を発生するバックアップモードスイッチ制御信号発生手段（１０２）とを備えていることが望ましい。
また、請求項５に示すように、請求項３又は４の交流電源装置は、更に、前記周波数及び電圧異常モード時、又は前記電圧異常モード時に、前記バックアップ用蓄電池（８３）の直流電圧を昇圧して前記正側直流導体（７６）と前記負側直流導体（７７）との間に供給する直流―直流変換回路（８５）を有していることが望ましい。
また、請求項６に示すように、各請求項の交流電源装置において、前記周波数の正常範囲（ｆ２〜ｆ３）は前記交流入力電圧（Ｖｉｎ）の定格周波数の９９％から１０１％の範囲であり、前記負荷（１１）の許容周波数変動範囲は前記交流入力電圧（Ｖｉｎ）の定格周波数の９０％から９９％の範囲、及び１０１％から１１０％の範囲であることが望ましい。
また、請求項７に示すように、請求項２又は４の前記交流入力モードスイッチ制御信号発生手段は、前記交流入力端子（４）又は前記第１及び第２のスイッチ（Ｑ１，Ｑ２）の相互接続点（８）と前記共通端子（５）との間の第１の電圧（Ｖｉｎ又はＶｃｏｎｖ）と前記交流出力端子（６）又は前記第５及び第６のスイッチ（Ｑ５，Ｑ６）の相互接続点（１０）と前記共通端子（５）との間の第２の電圧（Ｖｏ又はＶｉｎｖ）とをほぼ等しくする電圧非変換モードの時に、前記第１及び第２のスイッチ（Ｑ１，Ｑ２）と前記第５及び第６のスイッチ（Ｑ５，Ｑ６）とを前記交流入力電圧（Ｖｉｎ）の周期でオン・オフ制御し、且つ前記第３及び第４のスイッチ（Ｑ３，Ｑ４）を前記交流入力電圧（Ｖｉｎ）の周期よりも短い周期でオン・オフ制御する第１の機能と、前記第２の電圧（Ｖｏ又はＶｉｎｖ）を前記第１の電圧（Ｖｉｎ又はＶｃｏｎｖ）よりも低くする降圧モードの時に、前記第１及び第２のスイッチ（Ｑ１，Ｑ２）を前記交流入力電圧（Ｖｉｎ）の周期でオン・オフ制御し、且つ前記第３及び第４のスイッチ（Ｑ３，Ｑ４）と前記第５及び第６のスイッチ（Ｑ５，Ｑ６）とを前記交流入力電圧（Ｖｉｎ）の周期よりも短い周期でオン・オフ制御する第２の機能と、前記第２の電圧（Ｖｏ又はＶｉｎｖ）を前記第１の電圧（Ｖｉｎ又はＶｃｏｎｖ）よりも高くする昇圧モードの時に、前記第１及び第２のスイッチ（Ｑ１，Ｑ２）と前記第３及び第４のスイッチ（Ｑ３，Ｑ４）とを前記交流入力電圧（Ｖｉｎ）の周期よりも短い周期でオン・オフ制御し、且つ前記第５及び第６のスイッチ（Ｑ５，Ｑ６）を前記交流入力電圧（Ｖｉｎ）の周期でオン・オフ制御する第３の機能との内の少なくとも１つの機能を有していることが望ましい。
また、請求項８に示すように、請求項２又は４の前記交流入力モードスイッチ制御信号発生手段は、前記第１及び第２のスイッチ（Ｑ１，Ｑ２）の相互接続点（８）と前記共通端子（５）との間の第１の電圧（Ｖｃｏｎｖ）を前記第１の直流電圧基準値（Ｖ５９ａ）又は前記第２の直流電圧基準値（Ｖ５９ｂ）に対応する第１又は第２の所望値にするための第１の指令値Ｖｒｃを前記交流入力電圧（Ｖｉｎ）に同期して発生する第１の指令値発生手段（44）と、前記第５及び第６のスイッチ（Ｑ５，Ｑ６）の相互接続点（１０）と前記共通端子（５）との間の第２の電圧（Ｖｉｎｖ）を所望値にするための第２の指令値Ｖｒｉを発生する第２の指令値発生手段（45）と、前記交流入力電圧（Ｖｉｎ）と同一の周期を有する方形波電圧Ｖｓを発生する方形波発生器（46）と、前記第１の指令値発生手段（44）と前記第２の指令値発生手段（45）と前記方形波発生器（46）とに接続され、
Ｖｒｃ−Ｖｒｉ＋Ｖｓを示す第１の値（Ｖｒ１）と、
Ｖｒｉ−Ｖｒｃ＋Ｖｓを示す第２の値（Ｖｒ３）と、
Ｖｒ３−Ｖｒｉ又はＶｓ−Ｖｒｃ又はＶｓ−Ｖｒｉを示す第３の値（Ｖｒ２）と
を出力する演算手段（47,48,49）と、前記演算手段（47,48,49）と前記第１、第２、第３、第４、第５及び第６のスイッチ（Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６）とに接続され、前記演算手段（４７，４８，４９）から得られた前記第１、第２及び第３の値（Ｖｒ１，Ｖｒ３，Ｖｒ２）に基づいて前記第１、第２、第３、第４、第５及び第６のスイッチ（Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６）をオン・オフ制御するための第１、第２、第３、第４、第５及び第６の制御信号（Ｖ_Q1，Ｖ_Q2，Ｖ_Q3，Ｖ_Q4，Ｖ_Q5，Ｖ_Q6）を形成する制御信号形成手段（５２，５３，５４，５５，５６，５７，５８又は５２，５３，５４，５５、５６'、５７’、５８’）とを備え、前記第２の指令値発生手段（45）に前記基準電圧指令値発生手段（６６）が含まれていることが望ましい。
また、前記制御信号形成手段は、鋸波電圧又は三角波電圧から成る比較波（Ｖｔ）を前記交流入力電圧（Ｖｉｎ）の周期よりも短い周期で発生する比較波発生器（52）と、前記演算手段（47,48,49）と前記比較波発生器（52）と前記第１のスイッチ（Ｑ1）とに接続され、前記第１の値（Ｖｒ１）と前記比較波（Ｖｔ）とを比較して前記第1の値（Ｖｒ１）が前記比較波（Ｖｔ）よりも高い時には第1の電圧レベルとなり、前記第1の値（Ｖｒ１）が前記比較波（Ｖｔ）よりも低い時には第2の電圧レベルとなる第１の制御信号（Ｖ_Q1）を形成し、この第１の制御信号（Ｖ_Q1）を前記第１のスイッチ（Ｑ1）に供給するための第1のコンパレータ（53）と前記第1のコンパレータ（53）と前記第２のスイッチ（Ｑ2）とに接続され、前記第１の制御信号（Ｖ_Q1）と逆位相の第2の制御信号（Ｖ_Q2）を形成し、この第２の制御信号（Ｖ_Q2）を前記第２のスイッチ（Ｑ2）に供給する第１のＮＯＴ回路（56）と、前記演算手段（47,48,49）と前記比較波発生器（52）と前記第3のスイッチ（Ｑ3）とに接続され、前記第3の値（Ｖｒ２）と前記比較波（Ｖｔ）とを比較して前記第3の値（Ｖｒ２）が前記比較波（Ｖｔ）よりも高い時には第1の電圧レベルとなり、前記第3の値（Ｖｒ２）が前記比較波（Ｖｔ）よりも低い時には第2の電圧レベルとなる第３の制御信号（Ｖ_Q3）を形成し、この第３の制御信号（Ｖ_Q3）を前記第３のスイッチ（Ｑ3）に供給するための第２のコンパレータ（54）と、前記第2のコンパレータ（54）と前記第4のスイッチ（Ｑ4）とに接続され、前記第３の制御信号（Ｖ_Q3）と逆位相の第4の制御信号（Ｖ_Q4）を形成し、この第４の制御信号（Ｖ_Q4）を前記第４のスイッチ（Ｑ4）に供給する第２のＮＯＴ回路（57）と、前記演算手段（47,48,49）と前記比較波発生器（52）と前記第５のスイッチ（Ｑ5）とに接続され、前記第２の値（Ｖｒ３）と前記比較波（Ｖｔ）とを比較して前記第２の値（Ｖｒ３）が前記比較波（Ｖｔ）よりも高い時には第1の電圧レベルとなり、前記第２の値（Ｖｒ３）が前記比較波（Ｖｔ）よりも低い時には第2の電圧レベルとなる第５の制御信号（Ｖ_Q5）を形成し、この第５の制御信号（Ｖ_Q5）を前記第５のスイッチ（Ｑ5）に供給するための第３のコンパレータ（55）と、前記第３のコンパレータ（55）と前記第６のスイッチ（Ｑ6）とに接続され、前記第５の制御信号（Ｖ_Q5）と逆位相の第６の制御信号（Ｖ_Q6）を形成し、この第６の制御信号（Ｖ_Q6）を前記第６のスイッチ（Ｑ6）に供給する第３のＮＯＴ回路（5８）とから成ることが望ましい。
また、前記制御信号形成手段を、鋸波電圧又は三角波電圧から成る比較波（Ｖｔ）を前記交流入力電圧（Ｖｉｎ）の周期よりも短い周期で発生する比較波発生器（52）と、前記演算手段（47,48,49）と前記比較波発生器（52）と前記第１のスイッチ（Ｑ1）とに接続され、前記第１の値（Ｖｒ１）と前記比較波（Ｖｔ）とを比較して前記第1の値（Ｖｒ１）が前記比較波（Ｖｔ）よりも高い時には第1の電圧レベルとなり、前記第1の値（Ｖｒ１）が前記比較波（Ｖｔ）よりも低い時には第2の電圧レベルとなる第１の制御信号（Ｖ_Q1）を形成し、この第１の制御信号（Ｖ_Q1）を前記第１のスイッチ（Ｑ1）に供給するための第1のコンパレータ（53）と、前記演算手段（47,48,49）と前記比較波発生器（52）と前記第２のスイッチ（Ｑ２）とに接続され、前記第１の値（Ｖｒ１）と前記比較波（Ｖｔ）とを比較して前記第1の値（Ｖｒ１）が前記比較波（Ｖｔ）よりも低い時には第1の電圧レベルとなり、前記第1の値（Ｖｒ１）が前記比較波（Ｖｔ）よりも高い時には第2の電圧レベルとなる第２の制御信号（Ｖ_Q2）を形成し、この第２の制御信号（Ｖ_Q2）を前記第２のスイッチ（Ｑ2）に供給する第２のコンパレータ（56´）と、前記演算手段（47,48,49）と前記比較波発生器（52）と前記第3のスイッチ（Ｑ3）とに接続され、前記第３の値（Ｖｒ２）と前記比較波（Ｖｔ）とを比較して前記第３の値（Ｖｒ２）が前記比較波（Ｖｔ）よりも高い時には第1の電圧レベルとなり、前記第３の値（Ｖｒ２）が前記比較波（Ｖｔ）よりも低い時には第2の電圧レベルとなる第３の制御信号（Ｖ_Q3）を形成し、この第３の制御信号（Ｖ_Q3）を前記第３のスイッチ（Ｑ3）に供給するための第３のコンパレータ（54）と、前記演算手段（47,48,49）と前記比較波発生器（52）と前記第４のスイッチ（Ｑ４）とに接続され、前記第３の値（Ｖｒ２）と前記比較波（Ｖｔ）とを比較して前記第３の値（Ｖｒ２）が前記比較波（Ｖｔ）よりも低い時には第1の電圧レベルとなり、前記第３の値（Ｖｒ２）が前記比較波（Ｖｔ）よりも高い時には第2の電圧レベルとなる第４の制御信号（Ｖ_Q4）を形成し、この第４の制御信号（Ｖ_Q4）を前記第４のスイッチ（Ｑ4）に供給する第４のコンパレータ（57´）と、前記演算手段（47,48,49）と前記比較波発生器（52）と前記第５のスイッチ（Ｑ5）とに接続され、前記第２の値（Ｖｒ３）と前記比較波（Ｖｔ）とを比較して前記第２の値（Ｖｒ３）が前記比較波（Ｖｔ）よりも高い時には第1の電圧レベルとなり、前記第２の値（Ｖｒ３）が前記比較波（Ｖｔ）よりも低い時には第2の電圧レベルとなる第５の制御信号（Ｖ_Q5）を形成し、この第５の制御信号（Ｖ_Q5）を前記第５のスイッチ（Ｑ5）に供給するための第５のコンパレータ（55）と、前記演算手段（47,48,49）と前記比較波発生器（52）と前記第６のスイッチ（Ｑ６）とに接続され、前記第２の値（Ｖｒ３）と前記比較波（Ｖｔ）とを比較して前記第２の値（Ｖｒ３）が前記比較波（Ｖｔ）よりも低い時には第1の電圧レベルとなり、前記第２の値（Ｖｒ３）が前記比較波（Ｖｔ）よりも高い時には第2の電圧レベルとなる第６の制御信号（Ｖ_Q6）を形成し、この第６の制御信号（Ｖ_Q6）を前記第６のスイッチ（Ｑ6）に供給する第６のコンパレ−タ（5８´）とで構成することができる。
また、前記演算手段は、前記第１の指令値発生手段（４４）と前記第２の指令値発生手段（４５）と前記方形波発生器（４６）とに接続され、Ｖｒｃ−Ｖｒｉ＋Ｖｓを演算して前記第１の値（Ｖｒ１）を出力する第１の演算回路（４７）と、前記第１の指令値発生手段（４４）と前記第２の指令値発生手段（４５）と前記方形波発生器（４６）とに接続され、Ｖｒｉ−Ｖｒｃ＋Ｖｓを演算して、前記第２の値（Ｖｒ３）を出力する第２の演算回路（４８）と、前記第２の指令値発生手段（４５）と前記第２の演算回路（４８）とに接続され、Ｖｒ３−Ｖｒｉを演算して前記第３の値（Ｖｒ２）を出力する第３の演算回路（４９）とから成ることが望ましい。
また、更に、前記第１の演算回路（４７）に接続され，前記第１の演算回路（４７）の出力を、前記方形波電圧（Ｖｓ）の最大値以上に設定された上限値で制限し且つ前記方形波電圧（Ｖｓ）の最小値以下に設定された下限値で制限する第１のリミッタ（５０）と、前記第２の演算回路（４８）に接続され，前記第２の演算回路（４８）の出力を、前記方形波電圧（Ｖｓ）の最大値以上に設定された上限値で制限し且つ前記方形波電圧（Ｖｓ）の最小値以下に設定された下限値で制限する第２のリミッタ（５１）とを設けることができる。
また、前記演算手段を、前記第１の指令値発生手段（４４）と前記第２の指令値発生手段（４５）とに接続され、前記第２の指令値Ｖｒｉから前記第１の指令値Ｖｒｃを減算して△Ｖ＝Ｖｒｉ−Ｖｒｃを演算する第１の演算回路（４７ａ）と、前記第１の演算回路（４７ａ）と前記方形波発生器（４６）とに接続され、
もし、△Ｖ＞０の時は、
Ｖｒ１＝Ｖｓ−△Ｖ
Ｖｒ３＝Ｖｓ
もし、△Ｖ＝０の時は、
Ｖｒ１＝Ｖｓ
Ｖｒ３＝Ｖｓ
もし、△Ｖ＜０の時は、
Ｖｒ１＝Ｖｓ
Ｖｒ３＝Ｖｓ＋△Ｖ
を出力する第２の演算回路（４８ａ）と、前記第１の指令値発生手段（４４）と前記第２の演算回路（４８ａ）とに接続され、Ｖｒ２＝Ｖｒ１−Ｖｒｃを演算する第３の演算回路（４９ａ）とで構成することができる。
また、前記演算手段を、前記第１の指令値発生手段（４４）と前記第２の指令値発生手段（４５）とに接続され、ΔＶ１＝Ｖｒｃ−Ｖｒｉを演算する第１の演算回路（４７ｂ）と、前記第１の指令値発生手段（４４）と前記第２の指令値発生手段（４５）とに接続され、Ｖｒｉ−Ｖｒｃを演算する第２の演算回路（４８ｂ）と、前記第１の指令値発生手段（４４）と前記第２の指令値発生手段（４５）とに接続され、第１の演算回路（４７ｂ）から得られた前記ΔＶ１が0の時及び前記ΔＶ１が0より大きい時にＶｒｃを出力し、前記ΔＶ１が0より小さい時にＶｒｉを出力する選択回路（４９ｂ）と、前記第１の演算回路（４７ｂ）と前記方形波発生器（４６）とに接続され、Ｖｓ＋（Ｖｒｃ−Ｖｒｉ）から成る第１の値（Ｖｒ１）を出力する第１の加算器（７１）と、前記第２の演算回路（４８ｂ）と前記方形波発生器（４６）とに接続され、Ｖｓ＋（Ｖｒｉ−Ｖｒｃ）から成る第２の値（Ｖｒ３）を出力する第１の加算器（７３）と、前記選択回路（４９ｂ）と前記方形波発生器（４６）とに接続され、Ｖｓ−Ｖｒｃ又はＶｓ−Ｖｒｉから成る第３の値（Ｖｒ２）を出力する第１の加算器（７２）とで構成することができる。
また、更に、前記第１の加算器（７１）に接続され，前記第１の加算器（７１）の出力を、前記方形波電圧（Ｖｓ）の最大値以上に設定された上限値で制限し且つ前記方形波電圧（Ｖｓ）の最小値以下に設定された下限値で制限する第１のリミッタ（５０）と、前記第２の加算器（７３）に接続され，前記第２の加算器（７３）の出力を、前記方形波電圧（Ｖｓ）の最大値以上に設定された上限値で制限し且つ前記方形波電圧（Ｖｓ）の最小値以下に設定された下限値で制限する第２のリミッタ（５１）と、前記減算器（７２）に接続され，前記減算器（７２）の出力を、前記方形波電圧（Ｖｓ）の最大値以上に設定された上限値で制限し且つ前記方形波電圧（Ｖｓ）の最小値以下に設定された下限値で制限する第３のリミッタ（７４）とを設けることができる。
また、前記演算手段を、前記第１の指令値発生手段（４４）と前記第２の指令値発生手段（４５）とに接続され、ΔＶ１＝Ｖｒｃ−Ｖｒｉを演算する演算回路（４７ｂ）と、前記第１の指令値発生手段（４４）と前記第２の指令値発生手段（４５）と前記演算回路（４７ｂ）とに接続され、前記演算回路（４７ｂ）から得られた前記ΔＶ１が0の時及び前記ΔＶ１が0より大きい時にＶｒｃを出力し、前記ΔＶ１が0より小さい時にＶｒｉを出力する選択回路（４９ｂ）と、前記演算回路（４７ｂ）と前記方形波発生器（４６）とに接続され、Ｖｓ＋（Ｖｒｃ−Ｖｒｉ）から成る第１の値（Ｖｒ１）を出力する加算器（７１）と、前記演算回路（４７ｂ）と前記方形波発生器（４６）とに接続され、Ｖｓ−（Ｖｒｃ−Ｖｒｉ）から成る第２の値（Ｖｒ３）を出力する第１の減算器（７３´）と、前記選択回路（４９ｂ）と前記方形波発生器（４６）とに接続され、Ｖｓ−Ｖｒｃ又はＶｓ−Ｖｒｉから成る第３の値（Ｖｒ２）を出力する第２の減算器（７２）とで構成することができる。
また、更に、前記加算器（７１）に接続され，前記加算器（７１）の出力を、前記方形波電圧（Ｖｓ）の最大値以上に設定された上限値で制限し且つ前記方形波電圧（Ｖｓ）の最小値以下に設定された下限値で制限する第１のリミッタ（５０）と、前記第１の減算器（７３´）に接続され，前記第１の減算器（７３’）の出力を、前記方形波電圧（Ｖｓ）の最大値以上に設定された上限値で制限し且つ前記方形波電圧（Ｖｓ）の最小値以下に設定された下限値で制限する第２のリミッタ（５１）と、前記第２の減算器（７２）に接続され，前記第２の減算器（７２）の出力を、前記方形波電圧（Ｖｓ）の最大値以上に設定された上限値で制限し且つ前記方形波電圧（Ｖｓ）の最小値以下に設定された下限値で制限する第３のリミッタ（７４）とを設けることができる。
また、前記第１の指令値発生手段は、前記交流入力端子（４）と前記共通端子（５）との間の交流入力電圧（Ｖｉｎ）を検出し、交流入力電圧検出信号を出力する入力電圧検出回路（４１）と、前記コンデンサ（Ｃ）の直流電圧を検出して直流電圧検出信号を出力する直流電圧検出回路（４２）と、前記交流入力端子（４）を流れる電流を検出し、前記電流に比例した電圧値を有する電流検出信号を出力する電流検出器（２３）と、基準直流電圧を発生する基準直流電圧源（５９）と、前記基準直流電圧源（５９）と前記直流電圧検出回路（４２）とに接続され、前記基準直流電圧と前記直流電圧検出信号との差を示す信号を出力する第１の減算器（６０）と、前記入力電圧検出回路（４１）と前記第１の減算器（６０）とに接続され、前記交流入力電圧検出信号に前記第１の減算器（６０）の出力を乗算する乗算器（６２）と、前記乗算器（６２）と前記電流検出器（２３）とに接続され、前記乗算器（６２）の出力から前記電流検出信号を減算して前記第１の指令値（Ｖｒｃ）を出力する第２の減算器（６３）とから成ることが望ましい。
また、前記第２の指令値発生手段は、基準出力電圧指令値を発生する基準出力電圧指令値発生器（６６）と、前記交流出力端子（６）と前記共通端子（５）との間の出力電圧（Ｖ０）を検出し、出力電圧検出信号を出力する出力電圧検出回路（４３）と、前記基準出力電圧指令値発生器（６６）と前記出力電圧検出回路（４３）とに接続され、前記基準出力電圧指令値と前記出力電圧検出信号との差に相当する信号を前記第２の指令値（Ｖｒｉ）として出力する第３の減算器（６７）とから成ることが望ましい。
また、前記基準出力電圧指令値発生器（６６）は、レベルの異なる複数の基準出力電圧指令値を選択的に発生することができるものであることが望ましい。 As shown in claim 2, the control circuit of claim 1 determines whether or not the frequency of the AC input voltage supplied from the AC power supply (3) is within a normal range (f2 to f3). And the function of determining whether the frequency of the AC input voltage (Vin) is within an allowable frequency fluctuation range (f1 to f2) lower than the normal range and the frequency of the AC input voltage (Vin) is lower than the normal range. Frequency determining means (111) having a function of determining whether or not it is within a high allowable frequency fluctuation range (f3 to f4), and an alternating current for determining whether or not the voltage value of the alternating input voltage (Vin) is within a normal range. An output indicating that the frequency is within the normal range is obtained from the voltage determining means (112) and the frequency determining means (111), and at the same time, the voltage value is within the normal range from the AC voltage determining means (112). That The frequency and voltage normal mode determining means (138) for determining whether or not the frequency and voltage normal mode are obtained, and the allowable frequency where the frequency of the AC input voltage (Vin) is lower than the normal range An output indicating that it is within the fluctuation range (f1 to f2) or an output indicating that the frequency of the AC input voltage (Vin) is within an allowable frequency fluctuation range (f3 to f4) higher than the normal range is the frequency. Frequency variation and voltage normal mode determination means (determining whether or not an output indicating that the voltage value is within a normal range is obtained from the AC voltage determination means (112) at the same time obtained from the determination means (111). 137, 139, 141) and an output indicating the frequency and voltage normal mode from the frequency and voltage normal mode determination means (138). When the output indicating the frequency fluctuation and voltage normal mode is obtained from the frequency fluctuation and voltage normal mode determination means (137, 139, 141), the AC input power switch (81) is turned on and the backup switch (82) is controlled to an OFF state, and the voltage value is determined in another mode that does not belong to any one of the frequency and voltage normal mode and the frequency fluctuation and voltage normal mode, or from the AC voltage determination means (112). In order to control the AC input power switch (81) to the OFF state and to control the backup switch (82) to the ON state in the voltage abnormality mode in which an output indicating that the abnormality is not within the normal range is obtained. Obtained from the mode switching signal (88, 89) and the frequency and voltage normal mode determining means (136). Generating a first reference voltage command value having a fixed frequency for obtaining an AC output voltage (Vo) of the rated frequency in response to a signal indicating a normal frequency and voltage normal mode, and the frequency fluctuation and normal voltage A second reference voltage having a frequency that changes in proportion to the frequency of the AC input voltage (Vin) in response to a signal indicating the frequency fluctuation and voltage normal mode obtained from the mode determination means (137, 139, 141). When the output indicating the frequency and voltage normal mode is obtained from the reference voltage command value generating means (66) for generating the command value and the frequency and voltage normal mode determining means (138), the AC input voltage (Vin ) Is converted into a DC voltage to obtain a DC voltage between the positive DC conductor (76) and the negative DC conductor (77), and based on the first reference voltage command value. To control the first to sixth switches (Q1 to Q6) so as to obtain an AC output voltage (Vo) having a rated frequency between the AC output terminal (6) and the common terminal (5 or 7). When the output indicating the frequency fluctuation and voltage normal mode is obtained from the frequency fluctuation and voltage normal mode determination means (137, 139, 141), the second reference voltage command value is generated. The AC output voltage (Vo) having a frequency that varies in proportion to the frequency of the AC input voltage (Vin) is obtained between the AC output terminal (6) and the common terminal (5 or 7). AC input mode switch control signal generating means (101 or 101a or 101b or 101c or 101c) for generating a switch control signal for controlling the first to sixth switches (Q1 to Q6) 101d), in another mode that does not belong to any one of the frequency and voltage normal mode and the frequency fluctuation and voltage normal mode, or an abnormal voltage whose voltage value of the AC input voltage (Vin) is not in a normal range In the abnormal mode, a desired DC voltage is obtained between the positive DC conductor (76) and the negative DC conductor (77) by DC-DC conversion of the DC voltage of the backup storage battery (83), and A backup for generating a switch control signal for controlling the first to sixth switches (Q1 to Q6) so as to obtain the AC output voltage (Vo) of the rated frequency by converting the DC voltage into an AC voltage. It is desirable to provide mode switch control signal generation means (102).
Moreover, as shown in claim 3, the connection location of the backup storage battery (83) of claim 1 can be changed between the positive DC conductor (76) and the negative DC conductor (77). . In this case, in a different mode that does not belong to any of the frequency and voltage normal mode and the frequency fluctuation and voltage normal mode, or a voltage abnormal mode in which the voltage value of the AC input voltage (Vin) is not within the normal range. Sometimes, the AC input power switch (81) is turned off and the backup switch (82) is turned on and the positive DC conductor (76) supplied from the backup storage battery (83) and the negative The third to sixth switches (Q3 to Q6) are controlled so as to convert a DC voltage between the side DC conductor (77) and an AC output voltage (Vo) having a rated frequency.
According to a fourth aspect of the present invention, the control circuit of the third aspect determines whether or not the frequency of the AC input voltage supplied from the AC power supply (3) is within a normal range (f2 to f3). And the function of determining whether the frequency of the AC input voltage (Vin) is within an allowable frequency fluctuation range (f1 to f2) lower than the normal range and the frequency of the AC input voltage (Vin) is lower than the normal range. Frequency determining means (111) having a function of determining whether or not it is within a high allowable frequency fluctuation range (f3 to f4), and an alternating current for determining whether or not the voltage value of the alternating input voltage (Vin) is within a normal range. An output indicating that the frequency is within the normal range is obtained from the voltage determining means (112) and the frequency determining means (111), and at the same time, the voltage value is within the normal range from the AC voltage determining means (112). That The frequency and voltage normal mode determining means (138) for determining whether or not the frequency and voltage normal mode are obtained, and the allowable frequency where the frequency of the AC input voltage (Vin) is lower than the normal range An output indicating that it is within the fluctuation range (f1 to f2) or an output indicating that the frequency of the AC input voltage (Vin) is within an allowable frequency fluctuation range (f3 to f4) higher than the normal range is the frequency. Frequency variation and voltage normal mode determination means (determining whether or not an output indicating that the voltage value is within a normal range is obtained from the AC voltage determination means (112) at the same time obtained from the determination means (111). 137, 139, 141) and when the output indicating the frequency and voltage normal mode is obtained from the frequency and voltage normal mode determining means (138). When the output indicating the frequency fluctuation and voltage normal mode is obtained from the frequency fluctuation and voltage normal mode determination means (137, 139, 141), the AC input power switch (81) is turned on and the frequency and voltage are controlled. In another mode that does not belong to any of the normal mode and the frequency fluctuation and voltage normal mode, or from the AC voltage determination means (112), an output indicating that the voltage value is not within the normal range is obtained. Means (88, 89) for outputting a mode switching signal for controlling the alternating current input power switch (81) to an off state and controlling the backup switch (82) to an on state in a voltage abnormal mode being performed; In response to the signal indicating the frequency and voltage normal mode obtained from the frequency and voltage normal mode determining means (136), the rated frequency A first reference voltage command value having a fixed frequency for obtaining a number of AC output voltages (Vo) is generated, and the frequency fluctuation obtained from the frequency fluctuation and voltage normal mode determination means (137, 139, 141) And a reference voltage command value generating means (66) for generating a second reference voltage command value having a frequency that changes in proportion to the frequency of the AC input voltage (Vin) in response to a signal indicating a voltage normal mode; When an output indicating the frequency and voltage normal mode is obtained from the frequency and voltage normal mode determination means (138), the AC input voltage (Vin) is converted into a DC voltage to convert the positive side DC conductor (76). Between the AC output terminal (6) and the common terminal (5 or 7) based on the first reference voltage command value. A switch control signal for controlling the first to sixth switches (Q1 to Q6) so as to obtain an AC output voltage (Vo) having a wave number is generated, and the frequency variation and voltage normal mode determining means (137, 139) are generated. 141) between the AC output terminal (6) and the common terminal (5 or 7) based on the second reference voltage command value when the output indicating the frequency fluctuation and voltage normal mode is obtained. A switch control signal for controlling the first to sixth switches (Q1 to Q6) to obtain an AC output voltage (Vo) having a frequency that varies in proportion to the frequency of the AC input voltage (Vin). AC input mode switch control signal generating means (101 or 101a or 101b or 101c or 101d) for generating the frequency and voltage normal mode and the frequency fluctuation and voltage The positive direct current supplied from the backup storage battery (83) in another mode not belonging to any of the normal modes or in a voltage abnormal mode in which the voltage value of the AC input voltage (Vin) is not in a normal range The third to sixth switches (Q3) so as to obtain an AC output voltage (Vo) of a rated frequency by converting a DC voltage between the conductor (76) and the negative DC conductor (77) into an AC voltage. It is desirable to include backup mode switch control signal generating means (102) for generating a switch control signal for controlling .about.Q6).
Further, as shown in claim 5, the AC power supply apparatus according to claim 3 or 4 further boosts the DC voltage of the backup storage battery (83) during the frequency and voltage abnormality mode or during the voltage abnormality mode. Then, it is desirable to have a DC-DC conversion circuit (85) to be supplied between the positive side DC conductor (76) and the negative side DC conductor (77).
Moreover, as shown in claim 6, in the AC power supply apparatus of each claim, the normal range (f2 to f3) of the frequency is a range of 99% to 101% of the rated frequency of the AC input voltage (Vin). The allowable frequency variation range of the load (11) is preferably 90% to 99% and 101% to 110% of the rated frequency of the AC input voltage (Vin).
Further, as shown in claim 7, the AC input mode switch control signal generating means according to claim 2 or 4 is characterized in that the AC input terminal (4) or the first and second switches (Q1, Q2) are mutually connected. Interconnection of the first voltage (Vin or Vconv) between the connection point (8) and the common terminal (5) and the AC output terminal (6) or the fifth and sixth switches (Q5, Q6) In the voltage non-conversion mode in which the second voltage (Vo or Vinv) between the point (10) and the common terminal (5) is substantially equal, the first and second switches (Q1, Q2) The fifth and sixth switches (Q5, Q6) are on / off controlled with the period of the AC input voltage (Vin), and the third and fourth switches (Q3, Q4) are controlled with the AC input voltage. On / off with a cycle shorter than the (Vin) cycle In the step-down mode in which the first function to be controlled and the second voltage (Vo or Vinv) are lower than the first voltage (Vin or Vconv), the first and second switches (Q1, Q2) ) Is turned on / off in a cycle of the AC input voltage (Vin), and the third and fourth switches (Q3, Q4) and the fifth and sixth switches (Q5, Q6) are controlled by the AC. A second function for on / off control in a cycle shorter than the cycle of the input voltage (Vin), and a boost mode for making the second voltage (Vo or Vinv) higher than the first voltage (Vin or Vconv) On and off control of the first and second switches (Q1, Q2) and the third and fourth switches (Q3, Q4) at a cycle shorter than the cycle of the AC input voltage (Vin). And the fifth and 6 switches (Q5, Q6) it is desirable that a has at least one function of the third function of periodic on-off control of the AC input voltage (Vin).
Further, as shown in claim 8, the AC input mode switch control signal generating means of claim 2 or 4 is common to the interconnection point (8) of the first and second switches (Q1, Q2). The first or second desired value corresponding to the first DC voltage reference value (V59a) or the second DC voltage reference value (V59b) is the first voltage (Vconv) to the terminal (5). Of the first command value generating means (44) for generating the first command value Vrc in order to be synchronized with the AC input voltage (Vin), and the fifth and sixth switches (Q5, Q6). Second command value generating means (45) for generating a second command value Vri for setting the second voltage (Vinv) between the interconnection point (10) and the common terminal (5) to a desired value. And a square wave voltage Vs having the same cycle as the AC input voltage (Vin). Connected to the square wave generator (46), the first command value generating means (44), the second command value generating means (45), and the square wave generator (46),
A first value (Vr1) indicating Vrc−Vri + Vs;
A second value (Vr3) indicating Vri−Vrc + Vs;
A third value (Vr2) indicating Vr3-Vri or Vs-Vrc or Vs-Vri;
Calculating means (47, 48, 49), the calculating means (47, 48, 49) and the first, second, third, fourth, fifth and sixth switches (Q1, Q2, Q3, Q4, Q5, Q6) and the first, second and third values (Vr1, Vr3, Vr2) obtained from the arithmetic means (47, 48, 49). 1st, 2nd, 3rd, 4th, 5th and 6th switch (Q1, Q2, Q3, Q4, Q5, Q6) for on / off control, 1st, 2nd, 3rd, 4th , Fifth and sixth control signals (V _Q1 , V _Q2 , V _Q3 , V _Q4 , V _Q5 , V _Q6 Control signal forming means (52, 53, 54, 55, 56, 57, 58 or 52, 53, 54, 55, 56 ′, 57 ′, 58 ′) for forming the second command value. Preferably, the generating means (45) includes the reference voltage command value generating means (66).
The control signal forming means includes a comparison wave generator (52) that generates a comparison wave (Vt) composed of a sawtooth voltage or a triangular wave voltage in a cycle shorter than the cycle of the AC input voltage (Vin); Means (47, 48, 49), the comparison wave generator (52) and the first switch (Q1) are connected to compare the first value (Vr1) and the comparison wave (Vt). When the first value (Vr1) is higher than the comparison wave (Vt), the first voltage level is obtained. When the first value (Vr1) is lower than the comparison wave (Vt), the second voltage is obtained. The first control signal (V _Q1 ) And this first control signal (V _Q1 ) To the first switch (Q1), connected to the first comparator (53), and the second switch (Q2), the first control Signal (V _Q1 ) And a second control signal (V _Q2 ) And this second control signal (V _Q2 ) To the second switch (Q2), the arithmetic means (47, 48, 49), the comparison wave generator (52), and the third switch (Q3). And the third value (Vr2) is compared with the comparison wave (Vt), and the first voltage level when the third value (Vr2) is higher than the comparison wave (Vt). When the third value (Vr2) is lower than the comparison wave (Vt), the third control signal (V _Q3 ) And this third control signal (V _Q3 ) To the third switch (Q3), the second comparator (54), and the fourth switch (Q4). Control signal (V _Q3 ) And the fourth control signal (V _Q4 ) And this fourth control signal (V _Q4 ) To the fourth switch (Q4), the arithmetic means (47, 48, 49), the comparison wave generator (52), and the fifth switch (Q5). The first voltage level when the second value (Vr3) is higher than the comparison wave (Vt) by comparing the second value (Vr3) and the comparison wave (Vt). When the second value (Vr3) is lower than the comparison wave (Vt), the fifth control signal (V _Q5 ) And this fifth control signal (V _Q5 ) To the fifth switch (Q5), connected to the third comparator (55) and the sixth switch (Q6), Control signal (V _Q5 ) And a sixth control signal (V _Q6 ) And this sixth control signal (V _Q6 ) To the sixth switch (Q6), and a third NOT circuit (58).
Further, the control signal forming means includes a comparison wave generator (52) for generating a comparison wave (Vt) comprising a sawtooth voltage or a triangular wave voltage in a cycle shorter than the cycle of the AC input voltage (Vin), and the calculation. Means (47, 48, 49), the comparison wave generator (52) and the first switch (Q1) are connected to compare the first value (Vr1) and the comparison wave (Vt). When the first value (Vr1) is higher than the comparison wave (Vt), the first voltage level is obtained. When the first value (Vr1) is lower than the comparison wave (Vt), the second voltage is obtained. The first control signal (V _Q1 ) And this first control signal (V _Q1 ) To the first switch (Q1), the arithmetic means (47, 48, 49), the comparison wave generator (52), and the second switch ( Q2), the first value (Vr1) and the comparison wave (Vt) are compared, and when the first value (Vr1) is lower than the comparison wave (Vt), the first voltage When the first value (Vr1) is higher than the comparison wave (Vt), the second control signal (V _Q2 ) And this second control signal (V _Q2 ) To the second switch (Q2), the arithmetic means (47, 48, 49), the comparison wave generator (52), and the third switch (Q3). And the third value (Vr2) is compared with the comparison wave (Vt), and the first voltage level when the third value (Vr2) is higher than the comparison wave (Vt). When the third value (Vr2) is lower than the comparison wave (Vt), the third control signal (V _Q3 ) And this third control signal (V _Q3 ) To the third switch (Q3), the arithmetic means (47, 48, 49), the comparison wave generator (52), and the fourth switch ( Q4), and the third value (Vr2) is compared with the comparison wave (Vt). When the third value (Vr2) is lower than the comparison wave (Vt), the first voltage When the third value (Vr2) is higher than the comparison wave (Vt), the fourth control signal (V _Q4 ) And this fourth control signal (V _Q4 ) To the fourth switch (Q4), the arithmetic means (47, 48, 49), the comparison wave generator (52), and the fifth switch (Q5). The first voltage level when the second value (Vr3) is higher than the comparison wave (Vt) by comparing the second value (Vr3) and the comparison wave (Vt). When the second value (Vr3) is lower than the comparison wave (Vt), the fifth control signal (V _Q5 ) And this fifth control signal (V _Q5 ) To the fifth switch (Q5), the arithmetic means (47, 48, 49), the comparison wave generator (52), and the sixth switch ( Q6), the first voltage is compared when the second value (Vr3) is lower than the comparison wave (Vt) by comparing the second value (Vr3) and the comparison wave (Vt). When the second value (Vr3) is higher than the comparison wave (Vt), the sixth control signal (V _Q6 ) And this sixth control signal (V _Q6 ) Is supplied to the sixth switch (Q6) and the sixth comparator (58 ').
The calculating means is connected to the first command value generating means (44), the second command value generating means (45), and the square wave generator (46), and calculates Vrc−Vri + Vs. A first arithmetic circuit (47) for outputting the first value (Vr1), the first command value generation means (44), the second command value generation means (45), and the square wave generation. A second arithmetic circuit (48) connected to the device (46), calculating Vri−Vrc + Vs and outputting the second value (Vr3), and the second command value generating means (45), It is desirable to include a third arithmetic circuit (49) connected to the second arithmetic circuit (48) and calculating Vr3-Vri and outputting the third value (Vr2).
Further, the output is connected to the first arithmetic circuit (47), and the output of the first arithmetic circuit (47) is limited by an upper limit value set to be equal to or higher than the maximum value of the square wave voltage (Vs). The second arithmetic circuit (48) is connected to a first limiter (50) that is limited by a lower limit value set to be equal to or lower than a minimum value of the square wave voltage (Vs), and the second arithmetic circuit (48). 48) limiting the output with the upper limit value set to be equal to or higher than the maximum value of the square wave voltage (Vs) and the lower limit value being set to be equal to or lower than the minimum value of the square wave voltage (Vs). A limiter (51) can be provided.
The computing means is connected to the first command value generating means (44) and the second command value generating means (45), and the first command value Vrc is derived from the second command value Vri. Are connected to the first arithmetic circuit (47a) for calculating ΔV = Vri−Vrc, the first arithmetic circuit (47a) and the square wave generator (46),
If ΔV> 0,
Vr1 = Vs−ΔV
Vr3 = Vs
If ΔV = 0,
Vr1 = Vs
Vr3 = Vs
If △ V <0,
Vr1 = Vs
Vr3 = Vs + ΔV
Is connected to the first command value generating means (44) and the second arithmetic circuit (48a), and a third arithmetic circuit (48a) for outputting Vr2 = Vr1−Vrc. And an arithmetic circuit (49a).
The arithmetic means is connected to the first command value generating means (44) and the second command value generating means (45), and a first arithmetic circuit (47b) for calculating ΔV1 = Vrc−Vri. ), A first command value generating means (44) and a second command value generating means (45), and a second arithmetic circuit (48b) for calculating Vri−Vrc; The command value generating means (44) and the second command value generating means (45) are connected to each other, and when the ΔV1 obtained from the first arithmetic circuit (47b) is 0 and the ΔV1 is greater than 0. Vrc is sometimes output, and is connected to a selection circuit (49b) that outputs Vri when ΔV1 is smaller than 0, the first arithmetic circuit (47b), and the square wave generator (46), and Vs + (Vrc -Vri) to output the first value (Vr1) The second adder (71), the second arithmetic circuit (48b) and the square wave generator (46) are connected to output a second value (Vr3) comprising Vs + (Vri−Vrc). The first adder (73), the selection circuit (49b), and the square wave generator (46) are connected to the first wave generator (46), and outputs a third value (Vr2) consisting of Vs-Vrc or Vs-Vri. And an adder (72).
In addition, the output of the first adder (71) is connected to the first adder (71), and is limited by an upper limit value set to be equal to or higher than the maximum value of the square wave voltage (Vs). The second adder (73) is connected to a first limiter (50) that is limited by a lower limit set below the minimum value of the square wave voltage (Vs) and the second adder (73). 73) is limited by an upper limit value set to be equal to or higher than the maximum value of the square wave voltage (Vs) and limited to a lower limit value set to be equal to or lower than the minimum value of the square wave voltage (Vs). A limiter (51) is connected to the subtracter (72), and the output of the subtracter (72) is limited by an upper limit value set to be equal to or higher than the maximum value of the square wave voltage (Vs) and the square wave A third limiter (74) that limits the voltage (Vs) with a lower limit value that is set below the minimum value; You can kick it.
The arithmetic means is connected to the first command value generating means (44) and the second command value generating means (45), and an arithmetic circuit (47b) for calculating ΔV1 = Vrc−Vri; The first command value generating means (44), the second command value generating means (45) and the arithmetic circuit (47b) are connected, and the ΔV1 obtained from the arithmetic circuit (47b) is 0. And Vrc is output when ΔV1 is greater than 0, and Vri is output when ΔV1 is less than 0. The selection circuit 49b is connected to the arithmetic circuit 47b and the square wave generator 46. Connected to the adder (71) for outputting the first value (Vr1) composed of Vs + (Vrc−Vri), the arithmetic circuit (47b), and the square wave generator (46), and Vs− ( Second value (Vrc−Vri) (Vrc−Vri) 3) is connected to the first subtractor (73 '), the selection circuit (49b), and the square wave generator (46), and is connected to a third value (Vs-Vrc or Vs-Vri). And a second subtracter (72) that outputs (Vr2).
Further, connected to the adder (71), the output of the adder (71) is limited by an upper limit value set equal to or higher than the maximum value of the square wave voltage (Vs) and the square wave voltage ( Vs) is connected to a first limiter (50) that is limited by a lower limit set below the minimum value and to the first subtractor (73 '), and the output of the first subtractor (73') Is limited by an upper limit value set to be equal to or higher than the maximum value of the square wave voltage (Vs) and is limited to a lower limit value set to be not more than the minimum value of the square wave voltage (Vs). Connected to the second subtractor (72), and limits the output of the second subtractor (72) with an upper limit value set to be equal to or higher than the maximum value of the square wave voltage (Vs) and A third limiter (74) for limiting with a lower limit value set below the minimum value of the square wave voltage (Vs); It can be provided.
The first command value generating means detects an input voltage (Vin) between the AC input terminal (4) and the common terminal (5), and outputs an AC input voltage detection signal. A detection circuit (41); a DC voltage detection circuit (42) for detecting a DC voltage of the capacitor (C) and outputting a DC voltage detection signal; and a current flowing through the AC input terminal (4); A current detector (23) for outputting a current detection signal having a voltage value proportional to the current; a reference DC voltage source (59) for generating a reference DC voltage; the reference DC voltage source (59); and the DC voltage detection A first subtracter (60) connected to a circuit (42) and outputting a signal indicating a difference between the reference DC voltage and the DC voltage detection signal; the input voltage detection circuit (41); Connected to the subtractor (60) of the An AC input voltage detection signal is connected to a multiplier (62) that multiplies the output of the first subtractor (60), the multiplier (62), and the current detector (23). 62) and a second subtractor (63) for subtracting the current detection signal from the output to output the first command value (Vrc).
The second command value generating means includes a reference output voltage command value generator (66) for generating a reference output voltage command value, and between the AC output terminal (6) and the common terminal (5). An output voltage detection circuit (43) for detecting an output voltage (V0) and outputting an output voltage detection signal, connected to the reference output voltage command value generator (66) and the output voltage detection circuit (43), A third subtracter (67) for outputting a signal corresponding to the difference between the reference output voltage command value and the output voltage detection signal as the second command value (Vri) is desirable.
The reference output voltage command value generator (66) is preferably capable of selectively generating a plurality of reference output voltage command values having different levels.

各請求項の発明は次の効果を有する。
（１）特許文献１と同様な電力変換回路を有する交流電源装置において、交流入力電圧異常時（例えば停電時）にバックアップ用蓄電池（８３）の容量の範囲で負荷（１１）に対する電力供給を継続できる。
（２）交流入力電圧の周波数変動が負荷（１１）が容認する範囲であれば、直ちにバックアップ用蓄電池（８３）への切換えを実行しないで、電力変換回路におけるＡＣ−ＤＣ−ＡＣ変換動作を継続させるので、バックアップ用蓄電池（８３）の容量低下が抑制され、バックアップ可能期間を長くすることができる。 The invention of each claim has the following effects.
(1) In an AC power supply apparatus having a power conversion circuit similar to that of Patent Document 1, power supply to the load (11) is continued within the capacity range of the backup storage battery (83) when the AC input voltage is abnormal (for example, during a power failure). it can.
(2) If the frequency fluctuation of the AC input voltage is within the range that the load (11) accepts, the AC-DC-AC conversion operation in the power conversion circuit is continued without immediately switching to the backup storage battery (83). Therefore, the capacity | capacitance fall of the storage battery (83) for backups is suppressed, and the backup possible period can be lengthened.

次に、図面を参照して本発明の実施形態を説明する。 Next, embodiments of the present invention will be described with reference to the drawings.

図１に示す実施例１に従う無停電交流電源装置は、力率改善機能を有する電圧調整装置又は電力変換装置と呼ぶこともできるものであって、大別して電力変換回路１とこの制御回路２とから成る。電力変換回路１は、特許文献１と同様に交流電源３、交流入力端子４、電源側の接地された共通端子（グランド端子）５、交流出力端子６、負荷側の共通端子７、交流入力導体７５、正側直流導体７６、負側直流導体７７、第１、第２、第３、第４、第５及び第６のスイッチＱ1 、Ｑ2 、Ｑ3 、Ｑ4 、Ｑ5 、Ｑ6、有極の電解コンデンサから成る直流リンクコンデンサと呼ぶこともできる平滑コンデンサＣ、入力段リアクトルと呼ぶこともできる第１のインダクタＬ1 、出力段リアクトルと呼ぶこともできる第のインダクタＬ2 、入力段フィルタ用コンデンサＣ1 、及び出力段フィルタ用コンデンサＣ2 を有する他に、交流入力電源スイッチ８１、バックアップスイッチ８２、バックアップ用蓄電池８３、充電回路８４、及び接続ライン８６，８７を有する。 The uninterruptible AC power supply according to the first embodiment shown in FIG. 1 can also be called a voltage regulator or a power converter having a power factor improving function, and is roughly divided into a power converter circuit 1 and a control circuit 2. Consists of. The power conversion circuit 1 includes an AC power source 3, an AC input terminal 4, a grounded common terminal (ground terminal) 5, an AC output terminal 6, a load side common terminal 7, and an AC input conductor, as in Patent Document 1. 75, positive side DC conductor 76, negative side DC conductor 77, first, second, third, fourth, fifth and sixth switches Q1, Q2, Q3, Q4, Q5, Q6, polarized electrolytic capacitor A smoothing capacitor C that can be called a DC link capacitor, a first inductor L1 that can also be called an input stage reactor, a first inductor L2 that can also be called an output stage reactor, an input stage filter capacitor C1, and an output In addition to having a stage filter capacitor C2, an AC input power switch 81, a backup switch 82, a backup storage battery 83, a charging circuit 84, and connection lines 86 and 87 are provided. Have.

第１〜第６のスイッチＱ1 〜Ｑ６はソースをバルク（サブストレート）に接続した構造の絶縁ゲート型（ＭＯＳ型）電界効果トランジスタであって、第１、第２、第３、第４、第５及び第６のＦＥＴスイッチＳ1 、Ｓ2 、Ｓ3 、Ｓ4 、Ｓ5 、Ｓ6とこれに逆並列に接続された第１、第２、第３、第４、第５及び第６のダイオードＤ1 、Ｄ2 、Ｄ3 、Ｄ4 、Ｄ5、Ｄ6 、Ｄ７，Ｄ８、Ｄ９とを有する。なお、第１〜第６のダイオードＤ1 〜Ｄ６を第１〜第６のスイッチＱ1 〜Ｑ６に内蔵させないで個別部品とすることができる。また、第１〜第６のＦＥＴスイッチＳ1 〜Ｓ６をバイポーラトランジスタ、ＩＧＢＴ(絶縁・ゲート・バイポーラ・トランジスタ)等の別の半導体スイッチとすることができる。 The first to sixth switches Q1 to Q6 are insulated gate (MOS type) field effect transistors having a source connected to a bulk (substrate), and are first, second, third, fourth, 5 and sixth FET switches S1, S2, S3, S4, S5, S6 and first, second, third, fourth, fifth and sixth diodes D1, D2, D3, D4, D5, D6, D7, D8, and D9. It should be noted that the first to sixth diodes D1 to D6 can be formed as individual components without being incorporated in the first to sixth switches Q1 to Q6. Also, the first to sixth FET switches S1 to S6 can be other semiconductor switches such as bipolar transistors and IGBTs (insulation / gate / bipolar transistors).

第１及び第２のスイッチＱ1 、Ｑ2 の直列回路、第３及び第４のスイッチＱ3 、Ｑ4 の直列回路、及び第５及び第６のスイッチＱ5 、Ｑ6 の直列回路は正側直流導体７６と負側直流導体７７との間にそれぞれ接続されている。第１及び第２のスイッチＱ1 、Ｑ2 の相互接続点８は第１のインダクタＬ1 と接続手段としての交流入力導体７５と交流入力電源スイッチ８１とを介して交流入力端子４に接続されている。第５及び第６のスイッチＱ5 、Ｑ6 の相互接続点１０は出力段の第２のインダクタＬ2と交流出力導体７８とを介して交流出力端子６に接続されている。第３及び第４のスイッチＱ3 、Ｑ4 の相互接続点９は接続導体７９によって共通端子５に接続されている。 The series circuit of the first and second switches Q1 and Q2, the series circuit of the third and fourth switches Q3 and Q4, and the series circuit of the fifth and sixth switches Q5 and Q6 are negative and positive DC conductors 76 and negative. A side DC conductor 77 is connected to each other. The interconnection point 8 of the first and second switches Q1 and Q2 is connected to the AC input terminal 4 via the first inductor L1, an AC input conductor 75 as a connection means, and an AC input power switch 81. The interconnection point 10 of the fifth and sixth switches Q5 and Q6 is connected to the AC output terminal 6 via the second inductor L2 and the AC output conductor 78 in the output stage. The interconnection point 9 of the third and fourth switches Q3 and Q4 is connected to the common terminal 5 by a connection conductor 79.

第１のフィルタ用コンデンサＣ1 は入力電流の高周波成分を除去するために交流入力端子４と共通端子５間に接続されている。第２のフィルタ用コンデンサＣ2 は出力電圧の高周波成分を除去するために交流出力端子６と共通端子７間に接続されている。
なお、入力側の第１のインダクタＬ1は交流出力端子６に交流電源端子３の交流入力電圧Ｖｉｎよりも高い交流出力電圧Ｖｏを得るため、及び交流入力端子４における力率改善及び電流の波形改善を行うために必要なものである。図１では、交流入力端子４と第１及び第２のスイッチＱ1、Ｑ2の相互接続点８との間に第１のインダクタＬ1が接続されているが、この代りに第１のインダクタＬ1を第３及び第４のスイッチＱ3、Ｑ4の相互接続点９と共通端子５との間に接続することができる。即ち、図１において点線で示す第３のインダクタＬ3の位置に第１のインダクタＬ1を移動することができる。また、第１のインダクタＬ1に追加して点線で示す第３のインダクタＬ３を設けることもできる。
フィルタ機能を有する第２のインダクタＬ２は第５及び第６のスイッチＱ５、Ｑ６の相互接続点１０と交流出力端子６との間に接続されている。しかし、負荷１１が十分なインダクタンスを有する時には、第２のインダクタＬ２を省くこともできる。 The first filter capacitor C1 is connected between the AC input terminal 4 and the common terminal 5 in order to remove high frequency components of the input current. The second filter capacitor C2 is connected between the AC output terminal 6 and the common terminal 7 in order to remove the high frequency component of the output voltage.
The first inductor L1 on the input side obtains an AC output voltage Vo higher than the AC input voltage Vin of the AC power supply terminal 3 at the AC output terminal 6, and improves the power factor and current waveform at the AC input terminal 4. Is what you need to do. In FIG. 1, the first inductor L1 is connected between the AC input terminal 4 and the interconnection point 8 of the first and second switches Q1 and Q2. Instead, the first inductor L1 is replaced with the first inductor L1. The connection point 9 between the third and fourth switches Q3 and Q4 and the common terminal 5 can be connected. That is, the first inductor L1 can be moved to the position of the third inductor L3 indicated by the dotted line in FIG. In addition to the first inductor L1, a third inductor L3 indicated by a dotted line can be provided.
The second inductor L2 having a filter function is connected between the interconnection point 10 of the fifth and sixth switches Q5 and Q6 and the AC output terminal 6. However, when the load 11 has sufficient inductance, the second inductor L2 can be omitted.

交流入力電源スイッチ８１は、第1及び第2のスイッチ（Ｑ１，Ｑ２）の相互接続点８と共通端子５又は７との間に交流電源３を第１のインダクタＬ１を介して選択的に接続するためのものであって、交流入力端子４と第１のインダクタＬ1との間に接続され、且つ電気的に制御可能に構成されている。この交流入力電源スイッチ８１は例えば制御可能な電磁開閉器又は半導体スイッチで構成することができる。なお、交流入力電源スイッチ８１を共通端子５に接続された共通ラインに設けることもできる。 The AC input power switch 81 selectively connects the AC power supply 3 via the first inductor L1 between the interconnection point 8 of the first and second switches (Q1, Q2) and the common terminal 5 or 7. For this purpose, it is connected between the AC input terminal 4 and the first inductor L1, and is configured to be electrically controllable. The AC input power switch 81 can be constituted by, for example, a controllable electromagnetic switch or a semiconductor switch. The AC input power switch 81 can also be provided on a common line connected to the common terminal 5.

バックアップスイッチ８２は第1及び第2のスイッチＱ１，Ｑ２の相互接続点８と共通端子５との間にバックアップ用蓄電池８３を選択的に接続するためのものである。バックアップ用蓄電池８３は、バックアップスイッチ８２を介して交流入力電源スイッチ８１の出力側端子と共通端子５との間に接続されている。即ち、バックアップ用蓄電池８３は、バックアップスイッチ８２を介して第１のフィルタ用コンデンサＣ1に並列に接続されている。バックアップ用蓄電池８３を充電するための充電回路８４は交流入力端子４と共通端子５との間に接続されている。バックアップスイッチ８２は交流入力電源スイッチ８１と逆に動作し、交流入力電源スイッチ８１がオフの時にオンになるものであり、電気的に制御可能な電磁開閉器又は半導体スイッチで構成することができる。 The backup switch 82 is for selectively connecting the backup storage battery 83 between the interconnection point 8 of the first and second switches Q1, Q2 and the common terminal 5. The backup storage battery 83 is connected between the output terminal of the AC input power switch 81 and the common terminal 5 via the backup switch 82. That is, the backup storage battery 83 is connected in parallel to the first filter capacitor C 1 via the backup switch 82. A charging circuit 84 for charging the backup storage battery 83 is connected between the AC input terminal 4 and the common terminal 5. The backup switch 82 operates in reverse to the AC input power switch 81 and is turned on when the AC input power switch 81 is OFF, and can be constituted by an electromagnetic switch or a semiconductor switch that can be electrically controlled.

制御回路２によって第１〜第６のスイッチＱ1 〜Ｑ６を制御するために、制御回路２と第１〜第６のスイッチＱ1 〜Ｑ６のゲート（制御端子）との間がライン１２、１３、１４、１５、１６、１７で接続されている。なお、周知のように第１〜第６のスイッチＱ１〜Ｑ６の制御はゲート・ソース間に制御信号を供給して行われる。しかし、図１では図示を簡単化するために第１〜第６のスイッチＱ１〜Ｑ６の駆動回路の詳細は省略されている。
制御回路２によって第１〜第６のスイッチＱ1 〜Ｑ６の制御信号を形成するために、交流入力端子４及び共通端子５がライン１８、１９によって、また交流出力端子６がライン２０によって、また平滑コンデンサＣの両端即ち正側直流導体７６と負側直流導体７７がライン２１、２２によって、また交流入力端子４に流れる電流を検出する電流検出器２３がライン２４によって制御回路２にそれぞれ接続されている。更に、本発明で追加された交流入力電源スイッチ８１及びバックアップスイッチ８２の制御端子がライン８８，８９によって制御回路２にそれぞれ接続されている。 In order to control the first to sixth switches Q1 to Q6 by the control circuit 2, lines 12, 13, and 14 are provided between the control circuit 2 and the gates (control terminals) of the first to sixth switches Q1 to Q6. , 15, 16, and 17 are connected. As is well known, the first to sixth switches Q1 to Q6 are controlled by supplying a control signal between the gate and the source. However, in FIG. 1, details of the drive circuits for the first to sixth switches Q1 to Q6 are omitted to simplify the illustration.
In order to form control signals for the first to sixth switches Q1 to Q6 by the control circuit 2, the AC input terminal 4 and the common terminal 5 are line 18 and 19, and the AC output terminal 6 is line 20 and smooth. Both ends of the capacitor C, that is, the positive DC conductor 76 and the negative DC conductor 77 are connected to the control circuit 2 by lines 21 and 22, and the current detector 23 for detecting the current flowing through the AC input terminal 4 is connected to the control circuit 2 by the line 24. Yes. Further, the control terminals of the AC input power switch 81 and the backup switch 82 added in the present invention are connected to the control circuit 2 by lines 88 and 89, respectively.

図１の制御回路２の詳細を図２〜図７によって説明する前に、図１の電力変換回路１の動作を説明する。電力変換回路１は、交流入力電源スイッチ８１がオン、バックアップスイッチ８２がオフであり、且つ交流入力電圧Ｖinが正常の時に、前述した特許文献１と同様に電圧非変換モード、降圧モード、昇圧モードから選択された少なくとも１つの交流入力モ−ド（ＡＣ−ＤＣ−ＡＣ変換モード）で動作することができる。
電圧非変換モードは、交流電源３の電圧即ち交流入力電圧Ｖin（例えば１００Ｖ）とほぼ同一の出力電圧Ｖｏが交流出力端子６と負荷側の共通端子７との間に得られるモードである。
降圧モードは、交流入力電圧Ｖin（１００Ｖ）よりも低い出力電圧Ｖｏが交流出力端子６と負荷側の共通端子７との間に得られるモードである。
昇圧モードは、交流入力電圧Ｖinよりも高い出力電圧Ｖｏが交流出力端子６と負荷側の共通端子７との間に得られるモードである。
電圧非変換モード、降圧モード及び昇圧モードは、いずれも交流入力電圧ＶinをＡＣ−ＤＣ−ＡＣ変換するモードであるので、これ等をまとめて交流入力モードと呼ぶこともできる。
なお、本実施例では、後述から明らかなように、図４の示す第１の指令値Ｖｒｃと第２の指令値Ｖｒｉとの大小関係によって、電圧非変換モード、降圧モード、昇圧モードが決定されている。第１の指令値Ｖｒｃは、図１の交流入力端子４と電源側の共通端子５との間の電圧Ｖｉｎ又は第１及び第２のスイッチＱ1、Ｑ2の相互接続点８と電源側の共通端子５との間の第１の電圧Ｖconvと比例関係を有する。第２の指令値Ｖriは、図１の交流出力端子６と電源側の共通端子５又は負荷側の共通端子７との間の電圧Ｖｏ又は第５及び第６のスイッチＱ5、Ｑ6の相互接続点１０と電源側の共通端子５又は負荷側の共通端子７との間の第２の電圧Ｖinvと比例関係を有する。従って、第１の電圧Ｖconvと第２の電圧Ｖinvとがほぼ等しい時を電圧非変換モ−ド、第２の電圧Ｖinvが第１の電圧Ｖconvよりも低い時を降圧モ−ド、第２の電圧Ｖinvが第１の電圧Ｖconvよりも高い時を昇圧モ−ドと呼ぶこともできる。
いずれの交流入力モードにおいても、第１及び第２のスイッチＱ1 、Ｑ2 から成る入力段スイッチ回路と第５及び第６のスイッチＱ5 、Ｑ6から成る出力段スイッチ回路のいずれか一方又は両方の高周波（例えば２０ｋＨｚ）のオン・オフが禁止される。このため入力段スイッチ回路及び／又は出力段スイッチ回路の損失低減効果が生じる。 Before describing the details of the control circuit 2 in FIG. 1 with reference to FIGS. 2 to 7, the operation of the power conversion circuit 1 in FIG. 1 will be described. In the power conversion circuit 1, when the AC input power switch 81 is ON, the backup switch 82 is OFF, and the AC input voltage Vin is normal, the voltage non-conversion mode, the step-down mode, and the step-up mode are the same as in Patent Document 1 described above. It is possible to operate in at least one AC input mode (AC-DC-AC conversion mode) selected from the following.
The voltage non-conversion mode is a mode in which an output voltage Vo that is substantially the same as the voltage of the AC power source 3, that is, the AC input voltage Vin (for example, 100 V) is obtained between the AC output terminal 6 and the load-side common terminal 7.
The step-down mode is a mode in which an output voltage Vo lower than the AC input voltage Vin (100 V) is obtained between the AC output terminal 6 and the load-side common terminal 7.
The step-up mode is a mode in which an output voltage Vo higher than the AC input voltage Vin is obtained between the AC output terminal 6 and the load-side common terminal 7.
Since the voltage non-conversion mode, the step-down mode, and the step-up mode are all modes for AC-DC-AC conversion of the AC input voltage Vin, these can be collectively referred to as an AC input mode.
In the present embodiment, as will be apparent from the following description, the voltage non-conversion mode, the step-down mode, and the step-up mode are determined by the magnitude relationship between the first command value Vrc and the second command value Vri shown in FIG. ing. The first command value Vrc is the voltage Vin between the AC input terminal 4 and the power supply side common terminal 5 in FIG. 1 or the interconnection point 8 of the first and second switches Q1, Q2 and the power supply side common terminal. 5 and a first voltage Vconv between 5 and 5. The second command value Vri is the voltage Vo between the AC output terminal 6 and the power supply side common terminal 5 or the load side common terminal 7 in FIG. 1 or the interconnection point of the fifth and sixth switches Q5 and Q6. 10 and the second voltage Vinv between the common terminal 5 on the power supply side or the common terminal 7 on the load side. Accordingly, when the first voltage Vconv and the second voltage Vinv are substantially equal, the voltage non-conversion mode is set. When the second voltage Vinv is lower than the first voltage Vconv, the step-down mode is set. When the voltage Vinv is higher than the first voltage Vconv, it can also be called a boost mode.
In any of the AC input modes, the high frequency of one or both of the input stage switch circuit composed of the first and second switches Q1, Q2 and the output stage switch circuit composed of the fifth and sixth switches Q5, Q6 ( For example, on / off of 20 kHz) is prohibited. For this reason, the loss reduction effect of an input stage switch circuit and / or an output stage switch circuit arises.

（電圧非変換モード）
交流入力電圧Ｖinと同一の交流出力電圧Ｖｏを得る時の非変換モードの場合には、第１〜第６のスイッチＱ1 〜Ｑ6 に図８（Ｂ）〜（Ｇ）の第１〜第６の制御信号Ｖ_Q1〜Ｖ_Q6が供給される。即ち、第１及び第５のスイッチＱ1 、Ｑ5 は電源３の５０Ｈｚの正弦波電圧と同一の周波数の５０Ｈｚ方形波パルスによって１８０度間隔で断続的にオンになり、第２及び第６のスイッチＱ2 、Ｑ6 は第１及び第５のスイッチＱ1 、Ｑ5 と反対に動作する。また、第３及び第４のスイッチＱ3 、Ｑ4 は図８（Ａ）の交流入力電圧Ｖinの周波数の２倍よりも高い周波数（例えば２０ｋＨｚ）でオン・オフ制御される。なお、力率改善及び入力電流の波形改善がされるように第３及び第４のスイッチＱ3、Ｑ4が高い周波数でオン・オフされる。
図８に示すように第１〜第６のスイッチＱ1 〜Ｑ6 を制御すると、交流入力電圧Ｖinが正の半波の期間（ｔ0 〜ｔ1 ）では、交流電源３、第１のインダクタＬ1 、第１のスイッチＱ1 、第５のスイッチＱ5 、第２のインダクタＬ2 、及び負荷１１の経路で正方向電流が流れる。また、交流入力電圧Ｖinが負の半波の期間（ｔ1 〜ｔ2 ）では、交流電源３、負荷１１、第２のインダクタＬ2 、第６のスイッチＱ6 、第２のスイッチＱ2 、及び第１のインダクタＬ1 の経路で負方向電流が流れる。この電圧非変換モードの場合、第１、第２、第５及び第６のスイッチＱ1 、Ｑ2 、Ｑ5 、Ｑ6 は高周波（例えば２０ｋＨｚ）でオン・オフされないので、単位時間当りのスイッチング回数が少なくなり、スイッチング損失による効率低下が少なくなる。
第３及び第４のスイッチＱ3、Ｑ4のオン・オフによる力率改善及び波形改善は次のように行われる。交流入力電圧Ｖｉｎの正の半波の期間であって、且つ第３のスイッチＱ3がオンの期間には、交流電源３、第１のインダクタＬ1、第１のスイッチＱ1、及び第３のスイッチＱ3の経路に電流が流れる。第３のスイッチＱ３のオン・オフ時間の調整即ち制御によって、交流入力電流を操作即ち調整することが可能になり、力率改善及び波形改善即ち高調波成分の除去が可能になる。交流入力電圧Ｖｉｎの負の半波期間であり、且つ第４のスイッチＱ4がオンの期間には、交流電源３、第４のスイッチＱ4、第２のスイッチＱ2、及び第１のインダクタＬ1の経路に電流が流れる。第４のスイッチＱ４のオン・オフ時間の調整即ち制御によって、交流入力電流を操作即ち調整することが可能になり、力率改善及び波形改善即ち高調波成分の除去が可能になる。この結果、交流入力電流が近似正弦波になる。 (Voltage non-conversion mode)
In the non-conversion mode when obtaining the same AC output voltage Vo as the AC input voltage Vin, the first to sixth switches in FIGS. 8B to 8G are connected to the first to sixth switches Q1 to Q6. Control signals V _{Q1 to} V _Q6 are supplied. That is, the first and fifth switches Q1 and Q5 are intermittently turned on at intervals of 180 degrees by 50 Hz square wave pulses having the same frequency as the 50 Hz sine wave voltage of the power supply 3, and the second and sixth switches Q2 are turned on. , Q6 operate opposite to the first and fifth switches Q1, Q5. The third and fourth switches Q3 and Q4 are ON / OFF controlled at a frequency (for example, 20 kHz) higher than twice the frequency of the AC input voltage Vin in FIG. The third and fourth switches Q3 and Q4 are turned on / off at a high frequency so that the power factor and the input current waveform are improved.
As shown in FIG. 8, when the first to sixth switches Q1 to Q6 are controlled, the AC power supply 3, the first inductor L1, the first, and the like in the period of the positive half wave (t0 to t1) of the AC input voltage Vin. A positive current flows through the path of the switch Q 1, the fifth switch Q 5, the second inductor L 2, and the load 11. Further, during the period (t1 to t2) in which the AC input voltage Vin is negative, the AC power supply 3, the load 11, the second inductor L2, the sixth switch Q6, the second switch Q2, and the first inductor. A negative current flows through the path of L1. In this voltage non-conversion mode, the first, second, fifth and sixth switches Q1, Q2, Q5 and Q6 are not turned on / off at a high frequency (for example, 20 kHz), so the number of switching per unit time is reduced. , Efficiency reduction due to switching loss is reduced.
The power factor improvement and waveform improvement by turning on and off the third and fourth switches Q3 and Q4 are performed as follows. During the positive half-wave period of the AC input voltage Vin and when the third switch Q3 is ON, the AC power supply 3, the first inductor L1, the first switch Q1, and the third switch Q3 Current flows through the path. By adjusting or controlling the on / off time of the third switch Q3, it becomes possible to manipulate or adjust the AC input current, and to improve the power factor and improve the waveform, that is, remove the harmonic component. During the negative half-wave period of the AC input voltage Vin and the fourth switch Q4 is ON, the path of the AC power supply 3, the fourth switch Q4, the second switch Q2, and the first inductor L1 Current flows through By adjusting or controlling the on / off time of the fourth switch Q4, it becomes possible to manipulate or adjust the AC input current, and to improve the power factor and improve the waveform, that is, remove the harmonic component. As a result, the AC input current becomes an approximate sine wave.

（降圧モード）
交流入力電圧Ｖinよりも低い交流出力電圧Ｖｏが得られる降圧モードの場合には、第１〜第６の主スイッチＱ1 〜Ｑ6 に図９（Ｂ）〜（Ｇ）に示す第１〜第６の制御信号Ｖ_Q1〜Ｖ_Q6が供給される。即ち、第１及び第２のスイッチＱ1 、Ｑ2 は図９（Ａ）の交流入力電圧Ｖinと同一の低周波（５０Ｈｚ）でオン・オフし、第３〜第６のスイッチＱ3 〜Ｑ6 は高周波（例えば２０ｋＨｚ）のＰＷＭ（パルス幅変調）パルスでオン・オフする。図９の交流入力電圧Ｖinの正の半波の期間ｔ0 〜ｔ1 であり且つ第１及び第５のスイッチＱ1、Ｑ5 がオンの期間には、交流電源３、第１のインダクタＬ1 、第１のスイッチＱ1 、第５のスイッチＱ5 、第２のインダクタＬ2 及び負荷１１の経路で正方向電流が流れる。この時の第５及び第６のスイッチＱ５，Ｑ６の相互接続点１０と電源側の共通端子５又は負荷側の共通端子７との間の電圧Ｖｉｎｖは、入力交流電圧Ｖｉｎにほぼ等しくなる。また、入力交流電圧Ｖinの正の半波の期間ｔ0 〜ｔ1 であり且つ第１及び第６のスイッチＱ1 、Ｑ6 がオンの期間には、交流電源３、第１のインダクタＬ1 、第１のスイッチＱ1 、平滑コンデンサＣ、第６のスイッチＱ6 、第２のインダクタＬ2 及び負荷１１の経路で正方向電流が流れる。この時の第５及び第６のスイッチＱ５、Ｑ６の相互接続点１０と電源側の共通端子５又は負荷側の共通端子７との間の電圧Ｖｉｎｖは入力交流電圧Ｖｉｎから平滑コンデンサＣの電圧Ｖｃを減算した値にほぼ等しくなる。 (Step-down mode)
In the step-down mode in which an AC output voltage Vo lower than the AC input voltage Vin is obtained, the first to sixth main switches Q1 to Q6 shown in FIGS. 9B to 9G are used. Control signals V _{Q1 to} V _Q6 are supplied. That is, the first and second switches Q1 and Q2 are turned on / off at the same low frequency (50 Hz) as the AC input voltage Vin in FIG. 9A, and the third to sixth switches Q3 to Q6 are high frequency ( For example, it is turned on / off by a PWM (pulse width modulation) pulse of 20 kHz. During the positive half-wave period t0 to t1 of the AC input voltage Vin in FIG. 9 and the first and fifth switches Q1 and Q5 are on, the AC power supply 3, the first inductor L1, and the first A forward current flows through the path of the switch Q1, the fifth switch Q5, the second inductor L2, and the load 11. At this time, the voltage Vinv between the interconnection point 10 of the fifth and sixth switches Q5 and Q6 and the common terminal 5 on the power supply side or the common terminal 7 on the load side is substantially equal to the input AC voltage Vin. Further, during the positive half-wave period t0 to t1 of the input AC voltage Vin and the first and sixth switches Q1 and Q6 are on, the AC power supply 3, the first inductor L1, and the first switch A positive current flows through the path of Q1, the smoothing capacitor C, the sixth switch Q6, the second inductor L2, and the load 11. At this time, the voltage Vinv between the interconnection point 10 of the fifth and sixth switches Q5 and Q6 and the common terminal 5 on the power source side or the common terminal 7 on the load side is changed from the input AC voltage Vin to the voltage Vc of the smoothing capacitor C. Is almost equal to the value obtained by subtracting.

降圧モードにおける交流入力電圧Ｖinの負の半波の期間ｔ1 〜ｔ2 であり且つ第２及び第６のスイッチＱ２，Ｑ6 がオンの期間には、交流電源３、負荷１１、第２のインダクタＬ2 、第６のスイッチＱ6 、第２のスイッチＱ2 及び第１のインダクタＬ1 の経路で負方向の電流が流れる。この時の第５及び第６のスイッチＱ５、Ｑ６の相互接続点１０と共通端子５又は７との間の電圧Ｖｉｎｖの値は交流入力電圧Ｖｉｎにほぼ等しくなる。また、交流入力電圧Ｖinの負の半波の期間ｔ1 〜ｔ2 であり且つ第２及び第５のスイッチＱ２，Ｑ5 のオンの期間には、交流電源３、負荷１１、第２のインダクタＬ2 、第５のスイッチＱ5 、平滑コンデンサＣ１、Ｃ２、第２のスイッチＱ2 及び第１のインダクタＬ1 の経路で負方向電流が流れる。この時の第５及び第６のスイッチＱ５、Ｑ６の相互接続点１０と電源側の共通端子５又は負荷側の共通端子７との間の電圧Ｖｉｎｖの値はＶｉｎ−Ｖｃにほぼ等しくなる。
上述から明らかなように、降圧モード時には、第５及び第６のスイッチＱ5 、Ｑ6 の高周波でのオン・オフ動作によって、第５及び第６のスイッチＱ５，Ｑ６の相互接続点１０と電源側の共通端子５又は負荷側の共通端子７との間の電圧Ｖｉｎｖが交流入力電圧Ｖｉｎとほぼ同一になる期間と、第５及び第６のスイッチＱ５，Ｑ６の相互接続点１０と電源側の共通端子５又は負荷側の共通端子７との間の電圧Ｖｉｎｖが交流入力電圧ＶｉｎからコンデンサＣの電圧Ｖｃを差し引いた値になる期間とが交互に生じる。この結果、交流入力電圧Ｖinよりも低い出力電圧Ｖｏが得られる。 During the negative half-wave period t1 to t2 of the AC input voltage Vin in the step-down mode and the second and sixth switches Q2 and Q6 are on, the AC power source 3, the load 11, the second inductor L2, A negative current flows through the path of the sixth switch Q6, the second switch Q2, and the first inductor L1. At this time, the value of the voltage Vinv between the interconnection point 10 of the fifth and sixth switches Q5 and Q6 and the common terminal 5 or 7 is substantially equal to the AC input voltage Vin. Further, during the negative half-wave period t1 to t2 of the AC input voltage Vin and the ON periods of the second and fifth switches Q2 and Q5, the AC power source 3, the load 11, the second inductor L2, the second A negative current flows through the path of the switch Q5, the smoothing capacitors C1 and C2, the second switch Q2 and the first inductor L1. At this time, the voltage Vinv between the interconnection point 10 of the fifth and sixth switches Q5 and Q6 and the common terminal 5 on the power source side or the common terminal 7 on the load side is substantially equal to Vin−Vc.
As is apparent from the above, in the step-down mode, the fifth and sixth switches Q5 and Q6 are turned on and off at high frequencies, and the interconnection point 10 between the fifth and sixth switches Q5 and Q6 and the power supply side A period in which the voltage Vinv between the common terminal 5 or the load-side common terminal 7 is substantially the same as the AC input voltage Vin, and a common terminal on the power supply side between the interconnection point 10 of the fifth and sixth switches Q5 and Q6 5 or a period in which the voltage Vinv between the load side and the common terminal 7 is a value obtained by subtracting the voltage Vc of the capacitor C from the AC input voltage Vin alternately occurs. As a result, an output voltage Vo lower than the AC input voltage Vin is obtained.

降圧モード時の第３及び第４のスイッチＱ３，Ｑ４のオン・オフによっても、電圧非変換モード時と同様に、力率改善及び電流の波形改善即ち高周波成分の除去の動作が生じる。
第３及び第４のスイッチＱ３，Ｑ４のオン・オフによって次に示すように平滑コンデンサＣの電圧Ｖｃの制御も達成される。降圧モードにおいて平滑コンデンサＣは第１、第２、第５及び第６のスイッチＱ1 Ｑ2 、Ｑ5 、Ｑ6 を通る回路で充電される。このため、もし平滑コンデンサＣの電圧Ｖc を制御しないと、この電圧Ｖc は徐々に高くなる。そこで、第３及び第４のスイッチＱ3 、Ｑ4 を高い周波数（例えば２０ｋＨｚ）でオン・オフして平滑コンデンサＣの電荷を放出し、この電圧Ｖc を制御する。平滑コンデンサＣの放電回路は次のようにして形成される。まず、交流入力電圧Ｖinが正の半波の期間ｔ0 〜ｔ1 であり且つ第４のスイッチＱ4 のオンの期間には、平滑コンデンサＣ、第１のスイッチＱ1 、第１のインダクタＬ1 、交流電源３及び第４のスイッチＱ4 から成る閉回路で平滑コンデンサＣの放電電流が流れる。この時、第１のインダクタＬ1 にエネルギーが蓄積される。次に、入力交流電圧Ｖinが正の半波の期間ｔ0 〜ｔ1 であり且つ第３のスイッチＱ3 のオン期間には、第１のインダクタＬ1 、交流電源３、第３のスイッチＱ3 、第１のスイッチＱ1 から成る閉回路で第１のインダクタＬ1 のエネルギーの放出が行われ、第１のインダクタＬ1 のエネルギーは交流電源３に帰還される。第３及び第４のスイッチＱ3 、Ｑ4 が図９（Ｄ）（Ｆ）に示すように交流入力電圧Ｖinよりも十分に高い周波数でＰＷＭパルスで断続され、このＰＷＭパルスの幅の制御によって平滑コンデンサＣの放電期間が制御され、平滑コンデンサＣの電圧Ｖc はほぼ一定値に保たれる。なお、交流入力電圧Ｖinが負の期間ｔ1 〜ｔ2 であり且つ第３のスイッチＱ3 がオンの期間には、平滑コンデンサＣ、第３のスイッチＱ3 ，交流電源３、第１のインダクタＬ1 及び第２のスイッチＱ2 から成る閉回路で平滑コンデンサＣの電荷が放出される。また、交流入力電圧Ｖinが負の期間ｔ1 〜ｔ2 であり且つ第４のスイッチＱ4 のオン期間には、第１のインダクタＬ1 、第２のスイッチＱ2 、第４のスイッチＱ4 及び交流電源３から成る閉回路で第１のインダクタＬ1 のエネルギーが放出される。 Even when the third and fourth switches Q3 and Q4 in the step-down mode are turned on / off, operations for power factor improvement and current waveform improvement, that is, removal of high-frequency components, occur as in the voltage non-conversion mode.
Control of the voltage Vc of the smoothing capacitor C is also achieved by turning on and off the third and fourth switches Q3 and Q4 as follows. In the step-down mode, the smoothing capacitor C is charged by a circuit passing through the first, second, fifth and sixth switches Q1, Q2, Q5 and Q6. For this reason, if the voltage Vc of the smoothing capacitor C is not controlled, the voltage Vc gradually increases. Therefore, the third and fourth switches Q3 and Q4 are turned on / off at a high frequency (for example, 20 kHz) to release the charge of the smoothing capacitor C, and this voltage Vc is controlled. The discharge circuit of the smoothing capacitor C is formed as follows. First, the smoothing capacitor C, the first switch Q1, the first inductor L1, the AC power source 3 are used during the period when the AC input voltage Vin is a positive half-wave period t0 to t1 and the fourth switch Q4 is on. And the discharge current of the smoothing capacitor C flows in the closed circuit comprising the fourth switch Q4. At this time, energy is stored in the first inductor L1. Next, when the input AC voltage Vin is a positive half-wave period t0 to t1 and the third switch Q3 is on, the first inductor L1, the AC power supply 3, the third switch Q3, the first switch The energy of the first inductor L1 is released in a closed circuit comprising the switch Q1, and the energy of the first inductor L1 is fed back to the AC power source 3. As shown in FIGS. 9D and 9F, the third and fourth switches Q3 and Q4 are intermittently connected with a PWM pulse at a frequency sufficiently higher than the AC input voltage Vin, and a smoothing capacitor is controlled by controlling the width of the PWM pulse. The discharge period of C is controlled, and the voltage Vc of the smoothing capacitor C is maintained at a substantially constant value. Note that the smoothing capacitor C, the third switch Q3, the AC power source 3, the first inductor L1, and the second capacitor are supplied during the period when the AC input voltage Vin is negative t1 to t2 and the third switch Q3 is on. The charge of the smoothing capacitor C is released by the closed circuit comprising the switch Q2. Further, the AC input voltage Vin is in the negative period t1 to t2, and the fourth switch Q4 is turned on, and includes the first inductor L1, the second switch Q2, the fourth switch Q4, and the AC power source 3. The energy of the first inductor L1 is released in a closed circuit.

（昇圧モード）
交流入力電圧Ｖinよりも高い交流出力電圧Ｖｏが得られる昇圧モードの場合には、図１０（Ｂ）〜（Ｇ）に示す制御信号Ｖ_Q1〜Ｖ_Q6で第１〜第６のスイッチＱ1 〜Ｑ6 がオン・オフ制御される。即ち、第１〜第４のスイッチＱ1 〜Ｑ4 は高周波でオン・オフされ、第５及び第６のスイッチＱ5 、Ｑ6 は電源周波数（５０Ｈｚ）でオン・オフされる。図１０の入力交流電圧Ｖinが正の半波の期間ｔ0 〜ｔ1 であり且つ第１及び第５のスイッチＱ1 、Ｑ５のオン期間には、交流電源３、第１のインダクタＬ1 、第１のスイッチＱ1 、第５のスイッチＱ5 、第２のインダクタＬ2 、負荷１１から成る経路で第１の方向の電流が流れる。この時の第５及び第６のスイッチＱ５，Ｑ６の相互接続点１０と電源側の共通端子５又は負荷側の共通端子７との間の電圧Ｖｉｎｖは、交流入力電圧Ｖｉｎとほぼ同一になる。昇圧モードにおいて、交流入力電圧Ｖinが正の半波の期間ｔ0 〜ｔ1 であり且つ第２及び第５のスイッチＱ2 、Ｑ５のオン期間には、交流電源３、第１のインダクタＬ1 、第２のスイッチＱ2 、平滑コンデンサＣ１、Ｃ２、第５のスイッチＱ5 、第２のインダクタＬ2 及び負荷１１から成る経路で第１の方向の電流が流れる。この時には、交流入力電圧Ｖinに平滑コンデンサＣの電圧Ｖc が加算された値の出力電圧Ｖｏが得られる。 (Pressure increase mode)
If the boost mode higher AC output voltage Vo than the AC input voltage Vin is obtained, switch Q1 of FIG. 10 (B) ~ first to sixth control signal V _Q1 ~V _Q6 shown in (G)-Q6 Is controlled on / off. That is, the first to fourth switches Q1 to Q4 are turned on / off at a high frequency, and the fifth and sixth switches Q5 and Q6 are turned on / off at a power supply frequency (50 Hz). The AC power source 3, the first inductor L1, and the first switch are in the ON period of the first and fifth switches Q1 and Q5 when the input AC voltage Vin of FIG. 10 is a positive half-wave period t0 to t1. A current in the first direction flows through a path including Q1, the fifth switch Q5, the second inductor L2, and the load 11. At this time, the voltage Vinv between the interconnection point 10 of the fifth and sixth switches Q5 and Q6 and the common terminal 5 on the power supply side or the common terminal 7 on the load side is substantially the same as the AC input voltage Vin. In the boost mode, the AC input voltage Vin is in the positive half-wave period t0 to t1, and in the ON period of the second and fifth switches Q2 and Q5, the AC power supply 3, the first inductor L1, and the second A current in the first direction flows through a path including the switch Q2, the smoothing capacitors C1 and C2, the fifth switch Q5, the second inductor L2, and the load 11. At this time, an output voltage Vo having a value obtained by adding the voltage Vc of the smoothing capacitor C to the AC input voltage Vin is obtained.

昇圧モードにおいて、交流入力電圧Ｖinが負の半波の期間ｔ1 〜ｔ2 であり且つ第２及び第６のスイッチＱ2 、Ｑ６がオンの期間には、交流電源３、負荷１１、第２のインダクタＬ2 、第６のスイッチＱ6 、第２のスイッチＱ2 及び第１のインダクタＬ1 から成る経路で第２の方向の電流が流れる。この時は交流入力電圧Ｖinに第１のインダクタＬ1 の電圧が加算されて交流出力電圧Ｖｏとなる。また、交流入力電圧Ｖinが負の半波の期間ｔ1 〜ｔ2 であり且つ第１及び第６のスイッチＱ1 、Ｑ６がオンの期間には、交流電源３、負荷１１、第２のインダクタＬ2 、第６のスイッチＱ6 、平滑コンデンサＣ、第１のスイッチＱ1 及び第１のインダクタＬ1 から成る経路で第２の方向の電流が流れる。この時の第５及び第６のスイッチＱ５，Ｑ６の相互接続点１０と電源側の共通端子５又は負荷側の共通端子７との間の電圧Ｖｉｎｖは交流入力電圧Ｖｉｎとほぼ同一になる。 In the step-up mode, when the AC input voltage Vin is a negative half-wave period t1 to t2 and the second and sixth switches Q2 and Q6 are on, the AC power supply 3, the load 11, and the second inductor L2 A current in the second direction flows through a path composed of the sixth switch Q6, the second switch Q2, and the first inductor L1. At this time, the voltage of the first inductor L1 is added to the AC input voltage Vin to obtain the AC output voltage Vo. Further, during the period t1 to t2 in which the AC input voltage Vin is negative half-wave and the first and sixth switches Q1 and Q6 are on, the AC power supply 3, the load 11, the second inductor L2, the second A current in the second direction flows through a path composed of the six switches Q6, the smoothing capacitor C, the first switch Q1, and the first inductor L1. At this time, the voltage Vinv between the interconnection point 10 of the fifth and sixth switches Q5 and Q6 and the common terminal 5 on the power supply side or the common terminal 7 on the load side is substantially the same as the AC input voltage Vin.

この昇圧モ−ドにおいても、第３及び第４のスイッチＱ3、Ｑ４のオン・オフによって電圧非変換モード時と同様に力率の改善及び波形改善が行われる。
第３及び第４のスイッチＱ３，Ｑ４のオン・オフによって次に示すような平滑コンデンサＣの電圧Ｖｃ制御も達成される。昇圧モードにおいて平滑コンデンサＣの放電が生じ、この電圧が低下する。そこで、第３及び第４のスイッチＱ3 、Ｑ4 を第５及び第６のスイッチＱ5 、Ｑ6 よりも高い周波数（例えば２０ｋＨｚ）で断続することによって平滑コンデンサＣの電圧Ｖc をほぼ一定に制御する。この詳しい動作を次に述べる。入力交流電圧Ｖinが正の半波の期間ｔ0 〜ｔ1 であり且つ第４のスイッチＱ4 のオン期間には、交流電源３、第１のインダクタＬ1 、第１のスイッチＱ1 、平滑コンデンサＣ、第４のスイッチＱ4 から成る閉回路で平滑コンデンサＣを充電する。この時、第１のインダクタＬ1 の蓄積エネルギーの放出があるので、平滑コンデンサＣは、交流電源３の電圧Ｖinと第１のインダクタＬ1 の電圧との和で充電される。即ち、出力電圧Ｖｏよりも高い電圧で平滑コンデンサＣが充電される。交流入力電圧Ｖinが正の半波の期間ｔ0 〜ｔ1 であり且つ第３のスイッチＱ3 のオン期間には、交流電源３、第１のインダクタＬ1 、第１のスイッチＱ1 、第３のスイッチＱ3 の経路に電流が流れ、第１のインダクタＬ1 にエネルギーが蓄積される。
交流入力電圧Ｖinが負の半波の期間ｔ1 〜ｔ2 であり且つ第３のスイッチＱ3 がオンの期間には、交流電源３、第３のスイッチＱ3 、平滑コンデンサＣ、第２のスイッチＱ2 及び第１のインダクタＬ1 から成る経路に電流が流れ、交流電源３の電圧Ｖinと第１のインダクタＬ1 の電圧の和で平滑コンデンサＣが充電される。
交流入力電圧Ｖinが負の半波の期間ｔ1 〜ｔ2 であり且つ第４のスイッチＱ4 のオンの期間には、交流電源３、第４のスイッチＱ４、第２のスイッチＱ2 及び第１のインダクタＬ1 から成る経路に電流が流れ、第１のインダクタＬ1 にエネルギーが蓄積される。 Also in this boost mode, the power factor and waveform are improved by turning on and off the third and fourth switches Q3 and Q4 in the same manner as in the voltage non-conversion mode.
The voltage Vc control of the smoothing capacitor C as described below is also achieved by turning on and off the third and fourth switches Q3 and Q4. In the boost mode, the smoothing capacitor C is discharged, and this voltage decreases. Therefore, the voltage Vc of the smoothing capacitor C is controlled to be substantially constant by intermittently switching the third and fourth switches Q3 and Q4 at a higher frequency (for example, 20 kHz) than the fifth and sixth switches Q5 and Q6. This detailed operation will be described next. When the input AC voltage Vin is a positive half-wave period t0 to t1 and the fourth switch Q4 is on, the AC power source 3, the first inductor L1, the first switch Q1, the smoothing capacitor C, the fourth The smoothing capacitor C is charged by a closed circuit comprising the switch Q4. At this time, since the stored energy of the first inductor L1 is released, the smoothing capacitor C is charged with the sum of the voltage Vin of the AC power supply 3 and the voltage of the first inductor L1. That is, the smoothing capacitor C is charged with a voltage higher than the output voltage Vo. When the AC input voltage Vin is a positive half-wave period t0 to t1 and the third switch Q3 is on, the AC power supply 3, the first inductor L1, the first switch Q1, and the third switch Q3 A current flows through the path, and energy is stored in the first inductor L1.
The AC power supply 3, the third switch Q3, the smoothing capacitor C, the second switch Q2, and the second switch Q3 are the periods in which the AC input voltage Vin is a negative half-wave period t1 to t2 and the third switch Q3 is on. A current flows through a path composed of one inductor L1, and the smoothing capacitor C is charged by the sum of the voltage Vin of the AC power supply 3 and the voltage of the first inductor L1.
When the AC input voltage Vin is a negative half-wave period t1 to t2 and the fourth switch Q4 is on, the AC power source 3, the fourth switch Q4, the second switch Q2, and the first inductor L1 A current flows through the path consisting of and energy is stored in the first inductor L1.

上述から明らかなように、第１及び第２のスイッチＱ１，Ｑ２は主として昇圧のために使用されている。第３及び第４のスイッチＱ３，Ｑ４は、主として力率改善及び波形改善のために使用されている。第５及び第６のスイッチＱ５，Ｑ６は主として降圧のために使用されている。
本実施例の交流電源装置は、上記の電圧非変換モード、降圧モード、及び昇圧モードの他に、次の４つのモードに従って動作する。￥
（１）交流電源３に基づいて負荷１１に電力を供給する交流入力モード。
（２）バックアップ用蓄電池８３に基づいて負荷１１に電力を供給するバックアップモード
（３）一定周波数の交流出力電圧Ｖｏを得るモード。
（４）交流入力電圧Ｖｉｎの周波数に同期した交流出力電圧Ｖｏを得るモード。 As is apparent from the above, the first and second switches Q1, Q2 are mainly used for boosting. The third and fourth switches Q3 and Q4 are mainly used for power factor improvement and waveform improvement. The fifth and sixth switches Q5 and Q6 are mainly used for step-down.
In addition to the voltage non-conversion mode, the step-down mode, and the step-up mode, the AC power supply device according to the present embodiment operates according to the following four modes. ¥
(1) AC input mode for supplying power to the load 11 based on the AC power source 3.
(2) Backup mode for supplying power to the load 11 based on the backup storage battery 83 (3) Mode for obtaining an AC output voltage Vo having a constant frequency.
(4) Mode for obtaining an AC output voltage Vo synchronized with the frequency of the AC input voltage Vin.

次に、制御回路２の一例を詳しく説明する。制御回路２は、交流電源３から供給された交流入力電圧Ｖｉｎの周波数の状態を検知して電力変換回路１の動作状態を切換えるように構成されている。交流入力電圧Ｖｉｎの周波数に依存した電力変換回路１の制御は次の通りである。
（１）交流入力電圧Ｖｉｎの周波数変動が極めて小さい第１の範囲（例えば定格周波数の０．９９〜１．０１）の時には、入力電源スイッチ８１をオン、バックアップスイッチ８２をオフにし、且つ一定周波数の交流出力電圧Ｖｏが得られるように第1〜第６のスイッチＱ１〜Ｑ６をＡＣ−ＤＣ−ＡＣ変換動作させる。
（２）交流入力電圧Ｖｉｎの周波数が前記第１の範囲よりも低く且つ下限値（例えば定格周波数の０．９）以上の時、及び前記第１の範囲よりも高く且つ上限値（例えば定格周波数の１．１）以下の時には、入力電源スイッチ８１をオン、バックアップスイッチ８２をオフにし、且つ交流入力電圧Ｖｉｎの周波数に同期した交流出力電圧Ｖｏを得るように第1〜第６のスイッチＱ１〜Ｑ６をＡＣ−ＤＣ−ＡＣ変換動作させる。
（３）交流入力電圧Ｖｉｎの周波数が前記下限値（例えば定格周波数の０．９）よりも低い時、及び前記上限値（例えば定格周波数の１．１）よりも高い時には、入力電源スイッチ８１をオフ、バックアップスイッチ８２をオンにし、且つＤＣ−ＤＣ−ＡＣ変換によぅて一定周波数（定格周波数）の交流出力電圧Ｖｏを得るように第1〜第６のスイッチＱ１〜Ｑ６を制御する。
上記（１）（２）を交流入力モード（ＡＣ−ＤＣ−ＡＣ変換モード）の制御と呼び、上記（３）をバックアップモード（ＤＣ−ＤＣ−ＡＣ変換モード）の制御と呼ぶことにする。
上記（１）（２）（３）の制御を実行するための制御回路２は、原理的に図２に示すようにモード切換信号形成手段１００と、交流入力モードスイッチ制御信号発生手段１０１と、バックアップモードスイッチ制御信号発生手段１０２とで示すことができる。バックアップモードスイッチ制御信号発生手段１０２は、ＤＣ−ＤＣ（直流―直流）変換スイッチ制御信号発生手段１０３とＤＣ−ＡＣ（直流―交流）変換スイッチ制御信号発生手段１０４とを有する。 Next, an example of the control circuit 2 will be described in detail. The control circuit 2 is configured to detect the state of the frequency of the AC input voltage Vin supplied from the AC power supply 3 and switch the operation state of the power conversion circuit 1. The control of the power conversion circuit 1 depending on the frequency of the AC input voltage Vin is as follows.
(1) When the frequency variation of the AC input voltage Vin is very small (for example, 0.99 to 1.01 of the rated frequency), the input power switch 81 is turned on, the backup switch 82 is turned off, and a constant frequency The first to sixth switches Q1 to Q6 are subjected to an AC-DC-AC conversion operation so that the AC output voltage Vo is obtained.
(2) When the frequency of the AC input voltage Vin is lower than the first range and equal to or higher than a lower limit value (for example, 0.9 of the rated frequency), and higher than the first range and upper limit value (for example, the rated frequency) 1.1), the first to sixth switches Q1 to Q1 are turned on to turn on the input power switch 81, turn off the backup switch 82, and obtain the AC output voltage Vo synchronized with the frequency of the AC input voltage Vin. Q6 is AC-DC-AC converted.
(3) When the frequency of the AC input voltage Vin is lower than the lower limit value (for example, 0.9 of the rated frequency) and higher than the upper limit value (for example, 1.1 of the rated frequency), the input power switch 81 is turned on. The first to sixth switches Q1 to Q6 are controlled so that the backup switch 82 is turned off and the AC output voltage Vo having a constant frequency (rated frequency) is obtained by DC-DC-AC conversion.
The above (1) and (2) will be referred to as AC input mode (AC-DC-AC conversion mode) control, and the above (3) will be referred to as backup mode (DC-DC-AC conversion mode) control.
The control circuit 2 for executing the controls (1), (2), and (3) is, as shown in FIG. 2, in principle, a mode switching signal forming means 100, an AC input mode switch control signal generating means 101, The backup mode switch control signal generation means 102 can indicate this. The backup mode switch control signal generating means 102 includes a DC-DC (direct current-direct current) conversion switch control signal generating means 103 and a DC-AC (direct current-alternating current) conversion switch control signal generating means 104.

モード切換信号形成手段１００は、交流入力モード（ＡＣ−ＤＣ−ＡＣ変換モード）を示す信号をライン８８に送出し、バックアップモード（ＤＣ−ＤＣ−ＡＣ変換モード）を示す信号をライン８９に送出する。ライン８８は入力電源スイッチ８１の制御手段と呼ぶこともできるものであり、図１の入力電源スイッチ８１の制御端子に接続されている。入力電源スイッチ８１はライン８８の高レベル信号に応答してオンになり、低レベル信号に応答してオフになる。ライン８９はバックアップスイッチ８２の制御手段と呼ぶこともできるものであり、図１のバックアップスイッチ８２の制御端子に接続されている。なお、図示を簡略化するために図１において制御回路２とバックアップスイッチ８２の制御端子との間のライン８９の一部が省略されている。バックアップスイッチ８２はライン８９の高レベル信号に応答してオンになり、低レベル信号に応答してオフになる。ライン８８の信号とライン８９の信号は互いに反対の論理値を有する。
ライン８８の信号は、このライン８８から分岐されたライン８８ａを介して交流入力モードスイッチ制御信号発生手段１０１にも送られる。以下、ライン８８ａの信号を交流入力モード切換信号と呼ぶことにする。
ライン８９の信号は、このライン８９から分岐されたライン８９ａを介してＤＣ−ＤＣ変換スイッチ制御信号発生手段１０３とＤＣ−ＡＣ変換スイッチ制御信号発生手段１０４にも送られる。以下、ライン８９ａの信号をバックアップモード切換信号と呼ぶことにする。
モード切換信号発生手段１００は、上記（１）（３）の制御に従って一定周波数（定格周波数）の交流出力電圧Ｖｏを得るための第１の基準電圧指令値切換信号（第１のモード信号）をライン１０７に送出し、上記（２）の制御に従って入力同期周波数の交流出力電圧Ｖｏを得るための第２の基準電圧指令値切換信号（第２のモード信号）をライン１０８に送出する。ライン１０７の第１の基準電圧指令値切換信号（第１のモード信号）は、一定周波数（定格周波数）の交流出力電圧Ｖｏを得る時に高レベルになる。ライン１０８の第２の基準電圧指令値切換信号（第２のモード信号）は入力同期周波数の交流出力電圧Ｖｏを得る時に高レベルになる。モード切換信号発生手段１００の詳細は後述する。 The mode switching signal forming means 100 sends a signal indicating the AC input mode (AC-DC-AC conversion mode) to the line 88, and sends a signal indicating the backup mode (DC-DC-AC conversion mode) to the line 89. . The line 88 can also be called a control means of the input power switch 81 and is connected to the control terminal of the input power switch 81 of FIG. Input power switch 81 is turned on in response to a high level signal on line 88 and turned off in response to a low level signal. The line 89 can also be called a control means of the backup switch 82, and is connected to the control terminal of the backup switch 82 in FIG. For simplification of illustration, a part of the line 89 between the control circuit 2 and the control terminal of the backup switch 82 is omitted in FIG. Backup switch 82 is turned on in response to a high level signal on line 89 and turned off in response to a low level signal. The signal on line 88 and the signal on line 89 have opposite logic values.
The signal on the line 88 is also sent to the AC input mode switch control signal generating means 101 via a line 88a branched from the line 88. Hereinafter, the signal on the line 88a is referred to as an AC input mode switching signal.
The signal of the line 89 is also sent to the DC-DC conversion switch control signal generating means 103 and the DC-AC conversion switch control signal generating means 104 via a line 89a branched from the line 89. Hereinafter, the signal on the line 89a is referred to as a backup mode switching signal.
The mode switching signal generating means 100 generates a first reference voltage command value switching signal (first mode signal) for obtaining an AC output voltage Vo having a constant frequency (rated frequency) according to the controls (1) and (3). A second reference voltage command value switching signal (second mode signal) for obtaining an AC output voltage Vo having an input synchronization frequency is sent to the line 108 in accordance with the control in (2) above. The first reference voltage command value switching signal (first mode signal) on the line 107 is at a high level when obtaining the AC output voltage Vo having a constant frequency (rated frequency). The second reference voltage command value switching signal (second mode signal) on the line 108 becomes a high level when obtaining the AC output voltage Vo having the input synchronization frequency. Details of the mode switching signal generating means 100 will be described later.

交流入力モードスイッチ制御信号発生手段１０１は、前述した電圧非変換モード、降圧モード、及び昇圧モードからなるＡＣ−ＤＣ−ＡＣ変換モードが得られるように電力変換回路１を動作させるためのスイッチ制御信号即ち第1、第2、第３、第４、第５及び第６のスイッチＱ１，Ｑ２、Ｑ３，Ｑ４、Ｑ５，Ｑ６の制御信号を発生する。即ち、交流入力モードスイッチ制御信号発生手段１０１は、モード切換信号発生手段１００からライン８８ａに送出された高レベルの交流入力モード切換信号に応答してＡＣ−ＤＣ−ＡＣ変換動作のために第1〜第６のスイッチＱ１〜Ｑ６の制御信号を発生する。
この交流入力モードスイッチ制御信号発生手段１０１はライン１０７の第１の基準電圧指令値切換信号（第１のモード信号）に応答して一定周波数（定格周波数）の交流出力電圧Ｖｏを得るための第１〜第６のスイッチＱ１〜Ｑ６の制御信号を出力し、ライン１０８の第２の基準電圧指令値切換信号（第２のモード信号）に応答して入力周波数に同期した交流出力電圧Ｖｏを得るための第１〜第６のスイッチＱ１〜Ｑ６の制御信号を出力する。この交流入力モードスイッチ制御信号発生手段１０１の詳細は追って説明する。 The AC input mode switch control signal generation means 101 is a switch control signal for operating the power conversion circuit 1 so as to obtain the AC-DC-AC conversion mode including the voltage non-conversion mode, the step-down mode, and the step-up mode. That is, control signals for the first, second, third, fourth, fifth and sixth switches Q1, Q2, Q3, Q4, Q5 and Q6 are generated. That is, the AC input mode switch control signal generating means 101 performs the first AC / DC-AC conversion operation in response to the high level AC input mode switching signal sent from the mode switching signal generating means 100 to the line 88a. Generates control signals for the sixth switches Q1-Q6.
The AC input mode switch control signal generating means 101 is a first unit for obtaining an AC output voltage Vo having a constant frequency (rated frequency) in response to the first reference voltage command value switching signal (first mode signal) on the line 107. The control signals of the first to sixth switches Q1 to Q6 are output, and the AC output voltage Vo synchronized with the input frequency is obtained in response to the second reference voltage command value switching signal (second mode signal) on the line 108. Control signals for the first to sixth switches Q1 to Q6 are output. Details of the AC input mode switch control signal generating means 101 will be described later.

バックアップモードスイッチ制御信号発生手段１０２は、上記（３）に示した交流入力電圧Ｖｉｎの周波数が所定下限値（例えば定格周波数の０．９）よりも低い時、及び所定上限値（例えば定格周波数の１．１）よりも高い時に、ＤＣ−ＤＣ−ＡＣ変換によぅて一定周波数（定格周波数）の交流出力電圧Ｖｏを得るように第1〜第６のスイッチＱ１〜Ｑ６を制御する。このバックアップモードスイッチ制御信号発生手段１０２に含まれているＤＣ−ＤＣ変換スイッチ制御信号発生手段１０３は、ライン８９ａのバックアップモード切換信号に応答して第１及び第２のスイッチＱ１，Ｑ２を昇圧コンバータ動作させるための制御信号を形成する。このＤＣ−ＤＣ変換スイッチ制御信号発生手段１０３の詳細は追って説明する。
バックアップモードスイッチ制御信号発生手段１０２に含まれているＤＣ−ＡＣ変換スイッチ制御信号発生手段１０４は、ライン８９ａのバックアップモード切換信号に応答して第３、第４、第５及び第６のスイッチＱ３，Ｑ４、Ｑ５，Ｑ６を制御する信号を発生する。このＤＣ−ＡＣ変換スイッチ制御信号発生手段１０４の詳細は追って説明する。
なお、交流入力モード時においては、ＤＣ−ＤＣ変換スイッチ制御信号発生手段１０３とＤＣ−ＡＣ変換スイッチ制御信号発生手段１０４とによる第１〜第６のスイッチＱ１〜Ｑ６の制御が禁止され、バックアップモード時においては、交流入力モードスイッチ制御信号発生手段１０１による第１〜第６のスイッチＱ１〜Ｑ６の制御が禁止される。 The backup mode switch control signal generating means 102 is used when the frequency of the AC input voltage Vin shown in (3) above is lower than a predetermined lower limit value (for example, 0.9 of the rated frequency) and a predetermined upper limit value (for example, of the rated frequency). When higher than 1.1), the first to sixth switches Q1 to Q6 are controlled so as to obtain an AC output voltage Vo having a constant frequency (rated frequency) by DC-DC-AC conversion. The DC-DC conversion switch control signal generating means 103 included in the backup mode switch control signal generating means 102 makes the first and second switches Q1 and Q2 step-up converters in response to the backup mode switching signal on the line 89a. A control signal for operating is formed. Details of the DC-DC conversion switch control signal generating means 103 will be described later.
The DC-AC conversion switch control signal generating means 104 included in the backup mode switch control signal generating means 102 is responsive to the backup mode switching signal on the line 89a for the third, fourth, fifth and sixth switches Q3. , Q4, Q5, Q6 are generated. Details of the DC-AC conversion switch control signal generation means 104 will be described later.
In the AC input mode, control of the first to sixth switches Q1 to Q6 by the DC-DC conversion switch control signal generation means 103 and the DC-AC conversion switch control signal generation means 104 is prohibited, and the backup mode At times, the control of the first to sixth switches Q1 to Q6 by the AC input mode switch control signal generating means 101 is prohibited.

モード切換信号形成手段１００はソフトウェアで構成されているが、この理解を容易にするために図３にこの等価回路の一例が示されている。勿論、モード切換信号形成手段１００をハードウェアで構成することもできる。このモード切換信号形成手段１００は、交流電源３から供給された交流入力電圧Ｖｉｎの周波数状態を交流入力電圧Ｖｉｎの１周期毎に判定する周波数判定手段１１１と、交流入力電圧Ｖｉｎの実効値が正常範囲内か否かを交流入力電圧Ｖｉｎの１周期毎に判定する交流電圧判定手段１１２と、モード決定手段１１０とを有し、ライン８８に送出する交流入力モード切換信号、ライン８９に送出するバックアップモード切換信号、ライン１０７に送出する第１の基準電圧指令値切換信号（第１のモード信号）、ライン１０８に送出する第２の基準電圧指令値切換信号（第２のモード信号）を形成する。 The mode switching signal forming means 100 is configured by software. In order to facilitate understanding, an example of this equivalent circuit is shown in FIG. Of course, the mode switching signal forming means 100 can also be configured by hardware. The mode switching signal forming unit 100 includes a frequency determination unit 111 that determines the frequency state of the AC input voltage Vin supplied from the AC power supply 3 for each cycle of the AC input voltage Vin, and the effective value of the AC input voltage Vin is normal. An AC voltage determination means 112 for determining whether or not it is within the range for each cycle of the AC input voltage Vin and a mode determination means 110, an AC input mode switching signal sent to the line 88, and a backup sent to the line 89 A mode switching signal, a first reference voltage command value switching signal (first mode signal) sent to the line 107, and a second reference voltage command value switching signal (second mode signal) sent to the line 108 are formed. .

周波数判定手段１１１は、周波数演算手段１１３と、第１、第２、第３及び第４の周波数基準値発生手段１１４，１１５，１１６，１１７と、第１、第２、第３及び第４の周波数判定比較手段１１８，１１９，１２０，１２１と、第１、第２、第３、第４及び第５の周波数判定ＡＮＤゲート回路（論理積回路）１２２，１２３，１２４，１２５，１２６と、第１、第２、第３及び第４のＮＯＴ回路（否定回路）とから成る。更に詳しく説明すると、周波数演算手段１１３は図４に示す同期モードスイッチ制御信号発生手段１０１の入力電圧検出回路４１から導出された交流入力電圧Ｖｉｎを示すライン４１ａに接続され、交流入力電圧Ｖｉｎの周波数を示す周波数検出信号を出力する。この周波数検出信号は交流入力電圧Ｖｉｎの周波数に比例した直流電圧からなる。
第１、第２、第３及び第４の周波数基準値発生手段１１４，１１５，１１６，１１７は、順次に高くなる所定値として第１、第２、第３及び第４の周波数基準値ｆ１、ｆ２、ｆ３及びｆ４を発生する。この実施例では、定格周波数をｘとした時に、第１、第２、第３及び第４の周波数基準値ｆ１、ｆ２、ｆ３及びｆ４は、図５（Ｂ）に示す０．９ｘ、０．９９ｘ、１．０１ｘ、１．１ｘに決定されている。
第１の周波数判定比較手段１１８は、周波数演算手段１１３から得られた交流入力電圧Ｖｉｎの周波数を示す周波数検出信号と第１の周波数基準値発生手段１１４から得られた第１の周波数基準値ｆ１（０．９ｘ）とを比較し、周波数検出信号が第１の周波数基準値ｆ１以上の時に高レベル（論理の１）を出力し、周波数検出信号が第１の周波数基準値ｆ１よりも低い時に低レベル（論理の０）を出力する。
第２の周波数判定比較手段１１９は、周波数演算手段１１３から得られた周波数検出信号と第２の周波数基準値発生手段１１５から得られた第２の周波数基準値ｆ２（０．９９ｘ）とを比較し、周波数検出信号が第２の周波数基準値ｆ２以上の時に高レベル（論理の１）を出力し、周波数検出信号が第２の周波数基準値ｆ２よりも低い時に低レベル（論理の０）を出力する。
第３の周波数判定比較手段１２０は、周波数演算手段１１３から得られた周波数検出信号と第３の周波数基準値発生手段１１６から得られた第３の周波数基準値ｆ３（１．０１ｘ）とを比較し、周波数検出信号が第３の周波数基準値ｆ３以上の時に高レベル（論理の１）を出力し、周波数検出信号が第３の周波数基準値ｆ３よりも低い時に低レベル（論理の０）を出力する。
第４の周波数判定比較手段１２１は、周波数演算手段１１３から得られた周波数検出信号と第４の周波数基準値発生手段１１７から得られた第４の周波数基準値ｆ４（１．１ｘ）とを比較し、周波数検出信号が第４の周波数基準値ｆ４以上の時に高レベル（論理の１）を出力し、周波数検出信号が第４の周波数基準値ｆ４よりも低い時に低レベル（論理の０）を出力する。
第１の周波数判定ＡＮＤゲート回路１２２は、第１の周波数判定比較手段１１８に接続された一方の入力端子と第２のＮＯＴ回路１２８を介して第２の周波数判定比較手段１１９に接続された他方の入力端子とを有し、両入力が高レベルの時、即ち周波数検出信号が第１の周波数基準値ｆ１と第２の周波数基準値ｆ２との間（０．９ｘ〜０．９９ｘ）の時に高レベル信号を出力する。従って、第１の周波数判定ＡＮＤゲート回路１２２を、負荷１１が許容する下方許容周波数変動範囲判定手段と呼ぶこともできる。
第２の周波数判定ＡＮＤゲート回路１２３は、第２の周波数判定比較手段１１９に接続された一方の入力端子と第３のＮＯＴ回路１２９を介して第３の周波数判定比較手段１２０に接続された他方の入力端子とを有し、両入力が高レベルの時、即ち周波数検出信号が第２の周波数基準値ｆ２と第３の周波数基準値ｆ３との間（０．９９ｘ〜１．０１ｘ期間）の時に高レベル信号を出力する。第２の周波数基準値ｆ２と第３の周波数基準値ｆ３との間は、交流入力電圧Ｖｉｎの正常周波数範囲である。従って、第２の周波数判定ＡＮＤゲート回路１２３を、正常周波数範囲判定手段と呼ぶこともできる。
第３の周波数判定ＡＮＤゲート回路１２４は、第３の周波数判定比較手段１２０に接続された一方の入力端子と第４のＮＯＴ回路１３０を介して第４の周波数判定比較手段１２１に接続された他方の入力端子とを有し、両入力が高レベルの時、即ち周波数検出信号が第３の周波数基準値ｆ３と第４の周波数基準値ｆ４との間（１．０１ｘ〜１．１ｘ期間）の時に高レベル信号を出力する。従って、第３の周波数判定ＡＮＤゲート回路１２４を、負荷１１が許容する上方許容周波数変動範囲判定手段と呼ぶこともできる。
第４の周波数判定ＡＮＤゲート回路１２５は、第１、第２、第３及び第４のＮＯＴ回路１２７，１２８，１２９，１３０を介して第１、第２、第３及び第４の周波数判定比較手段１１８，１１９，１２０、１２１に接続され、第１、第２、第３及び第４の周波数判定比較手段１１８，１１９，１２０、１２１の出力の全てが低レベルの時、即ち第１、第２、第３及び第４のＮＯＴ回路１２７，１２８，１２９，１３０の出力の全てが高レベルの時にのみ高レベル信号を出力する。即ち、交流入力電圧Ｖｉｎの入力周波数ｆ_inの検出信号が図５（Ｂ）の第１の周波数基準値ｆ１（０．９ｘ）よりも低いことを示している時に、第４の周波数判定ＡＮＤゲート回路１２５は高レベル信号を出力する。従って、第４の周波数判定ＡＮＤゲート回路１２５を下方周波数異常判定手段と呼ぶこともできる。
第５の周波数判定ＡＮＤゲート回路１２６は、第１、第２、第３及び第４の周波数判定比較手段１１８，１１９，１２０、１２１に接続され、第１、第２、第３及び第４の周波数判定比較手段１１８，１１９，１２０、１２１の出力の全てが高レベルの時にのみ高レベル信号を出力する。即ち、交流入力電圧Ｖｉｎの入力周波数ｆ_inの検出信号が図５（Ｂ）の第４の周波数基準値ｆ４（１．１ｘ）よりも低いことを示している時に、第５の周波数判定ＡＮＤゲート回路１２６は高レベル信号を出力する。従って、第５の周波数判定ＡＮＤゲート回路１２６を上方周波数異常判定手段と呼ぶこともできる。
なお、第１〜第５の周波数判定ＡＮＤゲート回路１２２，１２３，１２４，１２５、１２６の出力段にＮＯＴ回路をそれぞれ接続すること、又はこれと等価な論理出力を得るように周波数判定手段１１１を変形することができる。
周波数判定手段１１１の第１〜第５の周波数判定ＡＮＤゲート回路１２２，１２３，１２４，１２５、１２６の出力は次段のモード決定手段１１０で使用される。 The frequency determination unit 111 includes a frequency calculation unit 113, first, second, third, and fourth frequency reference value generation units 114, 115, 116, 117, and first, second, third, and fourth. Frequency determination comparison means 118, 119, 120, 121; first, second, third, fourth and fifth frequency determination AND gate circuits (logical product circuits) 122, 123, 124, 125, 126; 1, 2, 3, and 4 NOT circuit (negative circuit). More specifically, the frequency calculation means 113 is connected to a line 41a indicating the AC input voltage Vin derived from the input voltage detection circuit 41 of the synchronous mode switch control signal generation means 101 shown in FIG. A frequency detection signal indicating is output. This frequency detection signal is composed of a DC voltage proportional to the frequency of the AC input voltage Vin.
The first, second, third, and fourth frequency reference value generating means 114, 115, 116, 117 are set to the first, second, third, and fourth frequency reference values f1, Generate f2, f3 and f4. In this embodiment, when the rated frequency is x, the first, second, third and fourth frequency reference values f1, f2, f3 and f4 are 0.9x, 0,. 99x, 1.01x, and 1.1x are determined.
The first frequency determination / comparison means 118 includes a frequency detection signal indicating the frequency of the AC input voltage Vin obtained from the frequency calculation means 113 and a first frequency reference value f1 obtained from the first frequency reference value generation means 114. (0.9x) and when the frequency detection signal is equal to or higher than the first frequency reference value f1, a high level (logic 1) is output, and when the frequency detection signal is lower than the first frequency reference value f1. Output low level (logic 0).
The second frequency determination / comparison means 119 compares the frequency detection signal obtained from the frequency calculation means 113 with the second frequency reference value f2 (0.99x) obtained from the second frequency reference value generation means 115. When the frequency detection signal is equal to or higher than the second frequency reference value f2, a high level (logic 1) is output, and when the frequency detection signal is lower than the second frequency reference value f2, a low level (logic 0) is output. Output.
The third frequency determination / comparison means 120 compares the frequency detection signal obtained from the frequency calculation means 113 with the third frequency reference value f3 (1.01x) obtained from the third frequency reference value generation means 116. When the frequency detection signal is equal to or higher than the third frequency reference value f3, a high level (logic 1) is output, and when the frequency detection signal is lower than the third frequency reference value f3, a low level (logic 0) is output. Output.
The fourth frequency determination / comparison means 121 compares the frequency detection signal obtained from the frequency calculation means 113 with the fourth frequency reference value f4 (1.1x) obtained from the fourth frequency reference value generation means 117. When the frequency detection signal is equal to or higher than the fourth frequency reference value f4, a high level (logic 1) is output, and when the frequency detection signal is lower than the fourth frequency reference value f4, a low level (logic 0) is output. Output.
The first frequency determination AND gate circuit 122 has one input terminal connected to the first frequency determination comparison means 118 and the other connected to the second frequency determination comparison means 119 via the second NOT circuit 128. And when both inputs are at a high level, that is, when the frequency detection signal is between the first frequency reference value f1 and the second frequency reference value f2 (0.9x to 0.99x). Outputs a high level signal. Therefore, the first frequency determination AND gate circuit 122 can also be referred to as a lower allowable frequency fluctuation range determination unit that the load 11 allows.
The second frequency determination AND gate circuit 123 has one input terminal connected to the second frequency determination comparison means 119 and the other connected to the third frequency determination comparison means 120 via the third NOT circuit 129. And when both inputs are at a high level, that is, when the frequency detection signal is between the second frequency reference value f2 and the third frequency reference value f3 (0.99x to 1.01x period). Sometimes a high level signal is output. Between the second frequency reference value f2 and the third frequency reference value f3 is the normal frequency range of the AC input voltage Vin. Therefore, the second frequency determination AND gate circuit 123 can also be called normal frequency range determination means.
The third frequency determination AND gate circuit 124 has one input terminal connected to the third frequency determination comparison means 120 and the other connected to the fourth frequency determination comparison means 121 via the fourth NOT circuit 130. When both inputs are at a high level, that is, the frequency detection signal is between the third frequency reference value f3 and the fourth frequency reference value f4 (1.01x to 1.1x period). Sometimes a high level signal is output. Therefore, the third frequency determination AND gate circuit 124 can also be referred to as an upper allowable frequency fluctuation range determination unit that the load 11 allows.
The fourth frequency determination AND gate circuit 125 compares the first, second, third, and fourth frequency determinations via the first, second, third, and fourth NOT circuits 127, 128, 129, and 130. Connected to the means 118, 119, 120, 121 and when all the outputs of the first, second, third and fourth frequency judgment comparing means 118, 119, 120, 121 are at low level, that is, the first, second, The high level signal is output only when the outputs of the second, third and fourth NOT circuits 127, 128, 129, and 130 are all at a high level. That is, when the detection signal of the input frequency f _in of the AC input voltage Vin is shown that is lower than the first frequency reference value f1 (0.9x) of FIG. 5 (B), a fourth frequency determination AND gate The circuit 125 outputs a high level signal. Therefore, the fourth frequency determination AND gate circuit 125 can also be called a lower frequency abnormality determination unit.
The fifth frequency determination AND gate circuit 126 is connected to the first, second, third and fourth frequency determination comparison means 118, 119, 120 and 121, and the first, second, third and fourth. A high level signal is output only when all of the outputs of the frequency judgment comparing means 118, 119, 120, 121 are at a high level. That is, when the detection signal of the input frequency f _in of the AC input voltage Vin is shown that lower than the fourth frequency reference value f4 (1.1x) of FIG. 5 (B), a fifth frequency determination AND gate The circuit 126 outputs a high level signal. Therefore, the fifth frequency determination AND gate circuit 126 can also be referred to as an upper frequency abnormality determination unit.
Note that the frequency determination means 111 is connected so that a NOT circuit is connected to the output stage of each of the first to fifth frequency determination AND gate circuits 122, 123, 124, 125, 126, or a logic output equivalent thereto is obtained. It can be deformed.
The outputs of the first to fifth frequency determination AND gate circuits 122, 123, 124, 125, 126 of the frequency determination unit 111 are used by the mode determination unit 110 in the next stage.

電圧判定手段１１２は、実効値演算手段１３１と電圧上限値発生手段１３２と電圧下限値発生手段１３３と電圧上限比較手段１３４と電圧下限比較手段１３５と電圧判定ＡＮＤ回路１３６とから成り、交流入力電圧Ｖｉｎの実効値が正常範囲（所定範囲）内か否かを判定する。更に詳しく説明すると、実効値演算手段１３１は図４に示すＡＣ−ＤＣ−ＡＣ変換モードスイッチ制御信号発生手段１０１の入力電圧検出回路４１から導出された交流入力電圧Ｖｉｎを示すライン４１ａに接続され、交流入力電圧Ｖｉｎの実効値を示す電圧検出信号を出力する。この電圧検出信号は実効値に比例した直流電圧からなる。電圧上限値発生手段１３２は交流入力電圧Ｖｉｎの定格電圧（実効値）よりも所定値高い電圧上限値（例えば定格電圧よりも１０％高い１１０％の値を示す電圧）を発生する。電圧下限値発生手段１３３は交流入力電圧Ｖｉｎの定格電圧よりも所定値低い電圧下限値（例えば定格よりも１０％低い９０％の値を示す電圧）を発生する。電圧上限値と電圧下限値とで決まる電圧正常範囲は電力変換回路１の許容交流入力電圧範囲に相当する。電圧上限比較手段１３４は実効値演算手段１３１から得られた電圧検出信号と電圧上限値発生手段１３２から得られた電圧上限値とを比較し、電圧検出信号が電圧上限値よりも低い時に論理の１即ち高レベル電圧を発生し、電圧検出信号が電圧上限値以上の時に論理の０即ち低レベル電圧を発生する。勿論、電圧検出信号が電圧上限値よりも低い時に論理の０即ち低レベル電圧を発生し、電圧検出信号が電圧上限値以上の時に論理の１即ち高レベル電圧を発生するように電圧上限比較手段１３４を変形し、この変形された電圧上限比較手段１３４の出力をＮＯＴ回路を介して電圧判定ＡＮＤ回路１３６に入力させることもできる。電圧下限比較手段１２３は実効値演算手段１３１から得られた電圧検出信号と電圧下限値発生手段１３３から得られた電圧下限値とを比較し、電圧検出信号が電圧下限値よりも高い時に論理の１即ち高レベル電圧を発生し、電圧検出信号が電圧下限値以下の時に論理の０即ち低レベル電圧を発生する。勿論、電圧検出信号が電圧下限値よりも低い時に論理の１即ち高レベル電圧を発生し、電圧検出信号が電圧下限値以上の時に論理の０即ち低レベル電圧を発生するように電圧下限比較手段１３５を変形し、この変形された電圧下限比較手段１３５の出力をＮＯＴ回路を介して電圧判定ＡＮＤ回路１３６に入力させることもできる。電圧判定ＡＮＤ回路１３６は、電圧上限比較手段１３４に接続された一方の入力端子と電圧下限比較手段１３５に接続された他方の入力端子とを有し、両方の入力が論理の１の時に論理の１即ち高レベル電圧を出力する。即ち、電圧判定ＡＮＤ回路１３６は、電圧検出信号が正常範囲（９０％〜１１０％）の時に論理の１即ち高レベル電圧を出力し、異常範囲の時に論理の０即ち低レベル電圧を出力する。なお、電圧判定手段１３６を、電圧検出信号が正常範囲の時に論理の０即ち低レベル電圧を出力し、異常範囲の時に論理の１即ち高レベル電圧を出力するように変形することもできる。 The voltage determination means 112 includes an effective value calculation means 131, a voltage upper limit value generation means 132, a voltage lower limit value generation means 133, a voltage upper limit comparison means 134, a voltage lower limit comparison means 135, and a voltage determination AND circuit 136. It is determined whether or not the effective value of Vin is within a normal range (predetermined range). More specifically, the effective value calculating means 131 is connected to a line 41a indicating the AC input voltage Vin derived from the input voltage detecting circuit 41 of the AC-DC-AC conversion mode switch control signal generating means 101 shown in FIG. A voltage detection signal indicating the effective value of the AC input voltage Vin is output. This voltage detection signal consists of a DC voltage proportional to the effective value. The voltage upper limit value generating means 132 generates a voltage upper limit value that is higher than the rated voltage (effective value) of the AC input voltage Vin by a predetermined value (for example, a voltage that indicates a value of 110% that is 10% higher than the rated voltage). The voltage lower limit value generating means 133 generates a voltage lower limit value that is lower than the rated voltage of the AC input voltage Vin by a predetermined value (for example, a voltage indicating a value of 90% that is 10% lower than the rated value). The normal voltage range determined by the voltage upper limit value and the voltage lower limit value corresponds to the allowable AC input voltage range of the power conversion circuit 1. The voltage upper limit comparing means 134 compares the voltage detection signal obtained from the effective value calculating means 131 with the voltage upper limit value obtained from the voltage upper limit generating means 132, and when the voltage detection signal is lower than the voltage upper limit value, 1 or high level voltage is generated, and logic 0 or low level voltage is generated when the voltage detection signal is equal to or higher than the voltage upper limit value. Of course, the voltage upper limit comparing means generates a logic 0, that is, a low level voltage when the voltage detection signal is lower than the voltage upper limit value, and generates a logic 1 or a high level voltage when the voltage detection signal is equal to or higher than the voltage upper limit value. It is also possible to modify 134 and input the modified output of the voltage upper limit comparing means 134 to the voltage determination AND circuit 136 via the NOT circuit. The voltage lower limit comparison means 123 compares the voltage detection signal obtained from the effective value calculation means 131 with the voltage lower limit value obtained from the voltage lower limit value generation means 133, and when the voltage detection signal is higher than the voltage lower limit value, 1 or high level voltage is generated, and logic 0 or low level voltage is generated when the voltage detection signal is lower than the voltage lower limit value. Of course, the voltage lower limit comparison means generates a logic 1 or high level voltage when the voltage detection signal is lower than the voltage lower limit value, and generates a logic 0 or low level voltage when the voltage detection signal is equal to or higher than the voltage lower limit value. 135 may be modified, and the output of the modified voltage lower limit comparing means 135 may be input to the voltage determination AND circuit 136 via the NOT circuit. The voltage determination AND circuit 136 has one input terminal connected to the voltage upper limit comparison means 134 and the other input terminal connected to the voltage lower limit comparison means 135. When both inputs are logic ones, 1 or high level voltage is output. That is, the voltage determination AND circuit 136 outputs a logic 1 or high level voltage when the voltage detection signal is in the normal range (90% to 110%), and outputs a logic 0 or low level voltage when the voltage detection signal is in the abnormal range. The voltage determination means 136 may be modified to output a logic 0, that is, a low-level voltage when the voltage detection signal is in a normal range, and output a logic 1 or a high-level voltage when the voltage detection signal is in an abnormal range.

モード決定手段１１０は、周波数判定手段１１１と電圧判定手段１１２との出力に基づいてライン８８の交流入力モード切換信号、ライン８８のバックアップモード切換信号、ライン１０７の第１の基準電圧指令値切換信号（第１のモード信号）、及びライン１０８の第２の基準電圧指令値切換信号（第２のモード信号）を形成するものであり、第１、第２及び第３のモード決定ＡＮＤ回路１３７，１３８，１３９と、第１、第２及び第３のモード決定ＯＲ回路（論理和回路）１４０、１４１，１４２と、第１及び第２のモード決定ＮＯＴ回路１４３，１４４とから成る。このモード決定手段１１０は、図３の論理回路に限定されるものでなく、等価な動作をする種々のソフトウエア又はハードウエアで構成することができる。
第１のモード決定ＯＲ回路１４０は周波数判定手段１１１の第４及び第５の周波数判定ＡＮＤ回路１２５，１２６に接続され、入力周波数ｆ_inが下方異常値（ｆ１より小）の時及び上方異常値（ｆ４より大）の時に高レベルの周波数異常を示す出力を送出する。この第１のモード決定ＯＲ回路１４０の出力は、第１及び第２のモード決定ＮＯＴ回路１４３，１４４を介してライン８９に送られ、バックアップモード切換信号として使用される。バックアップモード切換信号が高レベルの時には図１のバックアップスイッチ８２がオンになる。交流入力モード切換信号を出力するライン８８は第１モード決定ＮＯＴ回路１４３に接続されているので、バックアップモード切換信号が高レベルの時には逆に低レベルになり、交流入力電源スイッチ８１がオフになる。なお、ライン８８を第１のモード決定ＮＯＴ回路１４３を介して第１のモード決定ＯＲ回路１４０に接続する代りに図３で鎖線１７０で示すように電圧判定ＡＮＤ回路１３６に接続することができる。この場合には、電圧判定手段１２２で交流入力電圧の異常が検出されると、交流入力電源スイッチ８１がオフになり、バックアップスイッチ８２がオンになる。
ライン８８の交流入力モード切換信号はここから分岐されたライン８８ａによって図２の交流入力モードスイッチ制御信号発生手段１０１に接続されている。従って、ライン８８に高レベルの交流入力モード切換信号が送出されている時には、ライン８８ａにも交流入力モード切換信号が送出され、交流入力モードスイッチ制御信号発生手段１０１がＡＣ−ＤＣ−ＡＣ変換動作状態になる。
ライン８９のバックアップモード切換信号はここから分岐されたライン８９ａによって図２のバックアップモードモードスイッチ制御信号発生手段１０２のＤＣ−ＤＣ変換スイッチ制御信号発生手段１０３とＤＣ−ＡＣ変換スイッチ制御信号発生手段１０４に接続されている。従って、バックアップモード時には、ＤＣ−ＤＣ変換スイッチ制御信号発生手段１０３とＤＣ−ＡＣ変換スイッチ制御信号発生手段１０４とが動作し、バックアップ用蓄電池８３を直流電源としたＤＣ−ＤＣ−ＡＣ変換動作に基づいて負荷１１に電力が供給される。
第１のモード決定ＯＲ回路１４０は第３のＯＲ回路１４２を介してライン１０７にも接続されている。従って、第１のモード決定ＯＲ回路１４０から入力周波数ｆ_inが異常であることを示す高レベルの時には、ライン１０７における固定周波数の交流出力電圧Ｖｏを得るための第１の基準電圧指令値切換信号（第１のモード信号）も高レベルになる。 The mode determining means 110 is connected to the AC input mode switching signal on the line 88, the backup mode switching signal on the line 88, and the first reference voltage command value switching signal on the line 107 based on the outputs of the frequency determining means 111 and the voltage determining means 112. (First mode signal) and the second reference voltage command value switching signal (second mode signal) of the line 108, the first, second and third mode determination AND circuits 137, 138, 139, first, second and third mode determination OR circuits (OR circuits) 140, 141, 142, and first and second mode determination NOT circuits 143, 144. The mode determining means 110 is not limited to the logic circuit of FIG. 3, and can be configured by various software or hardware that performs equivalent operations.
The first mode decision OR circuit 140 is connected to the fourth and fifth frequency judging AND circuit 125 and 126 of the frequency judging unit 111, when and upper abnormal value of the input frequency f _in the lower abnormal value (smaller than f1) When (greater than f4), an output indicating a high level frequency abnormality is transmitted. The output of the first mode determination OR circuit 140 is sent to the line 89 via the first and second mode determination NOT circuits 143 and 144 and used as a backup mode switching signal. When the backup mode switching signal is at a high level, the backup switch 82 in FIG. 1 is turned on. The line 88 for outputting the AC input mode switching signal is connected to the first mode determination NOT circuit 143. Therefore, when the backup mode switching signal is at the high level, the line 88 becomes low and the AC input power switch 81 is turned off. . Instead of connecting the line 88 to the first mode determination OR circuit 140 via the first mode determination NOT circuit 143, it can be connected to the voltage determination AND circuit 136 as shown by a chain line 170 in FIG. In this case, when an abnormality in the AC input voltage is detected by the voltage determination means 122, the AC input power switch 81 is turned off and the backup switch 82 is turned on.
The AC input mode switching signal of the line 88 is connected to the AC input mode switch control signal generating means 101 of FIG. 2 by a line 88a branched from here. Therefore, when a high-level AC input mode switching signal is sent to the line 88, the AC input mode switching signal is also sent to the line 88a, and the AC input mode switch control signal generating means 101 performs the AC-DC-AC conversion operation. It becomes a state.
The backup mode switching signal on line 89 is branched from this line 89a by DC-DC conversion switch control signal generation means 103 and DC-AC conversion switch control signal generation means 104 of backup mode mode switch control signal generation means 102 in FIG. It is connected to the. Accordingly, in the backup mode, the DC-DC conversion switch control signal generation means 103 and the DC-AC conversion switch control signal generation means 104 operate and are based on a DC-DC-AC conversion operation using the backup storage battery 83 as a DC power source. Then, electric power is supplied to the load 11.
The first mode determination OR circuit 140 is also connected to the line 107 via the third OR circuit 142. Therefore, when a high level indicating that the input frequency f _in the first mode determining OR circuit 140 is abnormal, the first reference voltage command value switching signal for obtaining an AC output voltage Vo of the fixed frequency on line 107 The (first mode signal) also becomes high level.

第１のモード決定ＡＮＤ回路１３７は、交流入力電圧Ｖｉｎの入力周波数ｆ_inが下方許容周波数変動範囲（ｆ１〜ｆ２）であると同時に交流入力電圧Ｖｉｎの実効値が正常範囲内であるか否かを判定するものであって、この一方の入力端子は第１の周波数判定ＡＮＤ回路１２２に接続され、他方の入力端子は電圧判定ＡＮＤ回路１３６に接続されている。従って、第１の第１のモード決定ＡＮＤ論理回路１３７は、入力周波数ｆ_inが下方許容周波数変動範囲（ｆ１〜ｆ２）にあり且つ交流入力電圧Ｖｉｎの実効値が正常範囲内の時に高レベルの出力を送出する。この第１のモード決定ＡＮＤ論理回路１３７の出力は、第２のモード決定ＯＲ回路１４１を介してライン１０８に送られ、入力周波数に同期した交流出力電圧Ｖｏを得るための第２の基準電圧指令値切換信号（第２のモード信号）として使用される。 The first mode decision AND circuit 137, whether the effective value of a simultaneously AC input voltage Vin at an input frequency f _in the lower allowable frequency fluctuation range of the AC input voltage Vin (f1 to f2) is within the normal range The one input terminal is connected to the first frequency determination AND circuit 122 and the other input terminal is connected to the voltage determination AND circuit 136. Therefore, first the first mode determining AND logic circuit 137, the input frequency f _in is high when the effective value normal range there and the AC input voltage Vin to the lower allowable frequency fluctuation range (f1 to f2) Send output. The output of the first mode determination AND logic circuit 137 is sent to the line 108 via the second mode determination OR circuit 141, and a second reference voltage command for obtaining an AC output voltage Vo synchronized with the input frequency. Used as a value switching signal (second mode signal).

第２のモード決定ＡＮＤ回路１３８は、周波数が正常範囲内であると同時に交流入力電圧Ｖｉｎの実効値が正常範囲内であるか否かを判定するものであり、この一方の入力端子は第２の周波数判定ＡＮＤ回路１２３に接続され、他方の入力端子は電圧判定ＡＮＤ回路１３６に接続され、出力端子は第３のモード決定ＯＲ回路１４２を介してライン１０７に接続されている。従って、周波数及び電圧正常モード時には、ライン１０７における固定周波数の交流出力電圧Ｖｏを得るための第１の基準電圧指令値切換信号（第１のモード信号）が高レベルになる。 The second mode determination AND circuit 138 determines whether or not the effective value of the AC input voltage Vin is within the normal range at the same time as the frequency is within the normal range. The other input terminal is connected to the voltage determination AND circuit 136, and the output terminal is connected to the line 107 via the third mode determination OR circuit 142. Accordingly, in the normal frequency and voltage mode, the first reference voltage command value switching signal (first mode signal) for obtaining the AC output voltage Vo having a fixed frequency in the line 107 is at a high level.

第３のモード決定ＡＮＤ回路１３９は周波数判定手段１１１から上方許容周波数変動範囲（ｆ３〜ｆ４）であることを示す出力が得られ同時に交流電圧判定手段１１２から実効値が正常範囲内にあることを示す出力が得られるか否かを判定する機能を有している。この第３の第１のモード決定ＡＮＤ論理回路１３９の出力は第２のモード決定ＯＲ回路１４１を介してライン１０８に送られ、入力周波数に同期した交流出力電圧Ｖｏを得るための第２の基準電圧指令値切換信号（第２のモード信号）として使用される。 The third mode decision AND circuit 139 obtains an output indicating that the upper allowable frequency fluctuation range (f3 to f4) is obtained from the frequency judging means 111, and at the same time, confirms that the effective value is within the normal range from the AC voltage judging means 112. It has a function of determining whether or not the output shown can be obtained. The output of the third first mode determination AND logic circuit 139 is sent to the line 108 via the second mode determination OR circuit 141, and a second reference for obtaining an AC output voltage Vo synchronized with the input frequency. Used as a voltage command value switching signal (second mode signal).

制御回路２に含まれているＡＣ―ＤＣ−ＡＣ変換のための交流入力モードスイッチ制御信号発生手段１０１は、図４に示すように、入力電圧検出回路４１、直流電圧検出回路４２、出力電圧検出回路４３、第１の指令値発生手段４４、第２の指令値発生手段４５、方形波発生器４６、第１、第２及び第３の演算回路４７、４８、４９、第１及び第２のリミッタ５０、５１、比較波発生手段又はキャリア波発生手段としての三角波発生器５２、第１、第２及び第３のコンパレータ５３、５４、５５、第１、第２及び第３のＮＯＴ回路５６、５７、５８を有する。 The AC input mode switch control signal generating means 101 for AC-DC-AC conversion included in the control circuit 2 includes an input voltage detection circuit 41, a DC voltage detection circuit 42, an output voltage detection, as shown in FIG. Circuit 43, first command value generating means 44, second command value generating means 45, square wave generator 46, first, second and third arithmetic circuits 47, 48, 49, first and second Limiters 50 and 51, a triangular wave generator 52 as a comparison wave generating means or a carrier wave generating means, first, second and third comparators 53, 54 and 55, first, second and third NOT circuits 56, 57, 58.

入力電圧検出回路４１は、ライン１８、１９によって交流入力端子４と共通端子５とに接続されており、交流電源３の交流入力電圧Ｖinを検出し、基準正弦波を発生する。直流電圧検出回路４２はライン２１、２２によって平滑コンデンサＣの両端に接続され、平滑コンデンサＣの電圧Ｖc を示す検出信号を出力する。出力電圧検出回路４３はライン２０、１９によって交流出力端子６と負荷側の共通端子７に接続され、交流出力電圧Ｖｏを示す検出信号を出力する。各検出回路４１、４２、４３は、交流入力電圧Ｖin、平滑コンデンサＣの電圧Ｖc 、交流出力電圧Ｖｏの実際の値よりも低い電圧を出力するが、理解を容易にするためにここでは実際の電圧と同一の値が出力されるものとする。 The input voltage detection circuit 41 is connected to the AC input terminal 4 and the common terminal 5 by lines 18 and 19, detects the AC input voltage Vin of the AC power supply 3, and generates a reference sine wave. The DC voltage detection circuit 42 is connected to both ends of the smoothing capacitor C by lines 21 and 22 and outputs a detection signal indicating the voltage Vc of the smoothing capacitor C. The output voltage detection circuit 43 is connected to the AC output terminal 6 and the load-side common terminal 7 by lines 20 and 19 and outputs a detection signal indicating the AC output voltage Vo. Each detection circuit 41, 42, 43 outputs a voltage lower than the actual value of the AC input voltage Vin, the voltage Vc of the smoothing capacitor C, and the AC output voltage Vo. It is assumed that the same value as the voltage is output.

第１の指令値発生手段４４は、入力段電圧指令値発生手段又はコンバータ電圧指令値発生手段とも呼ぶことができるものであり、直流基準電圧源５９と、２つの減算器６０、６３と、２つの比例積分（ＰＩ）回路６１、６４と、乗算器６２とから成る。 The first command value generating means 44 can also be called an input stage voltage command value generating means or a converter voltage command value generating means, and includes a DC reference voltage source 59, two subtractors 60, 63, 2 Two proportional integration (PI) circuits 61 and 64 and a multiplier 62 are included.

直流基準電圧源５９は平滑コンデンサＣの電圧Ｖｃの目標電圧に相当する基準電圧を発生する。減算器６０は基準電圧源５９の基準電圧と直流電圧検出回路４２の検出出力の差を示す誤差信号を出力する。この誤差信号は比例積分回路６１を介して乗算器６２に入力し、入力電圧検出回路４１から得られた基準正弦波（例えば実効値１００Ｖの正弦波）に乗算される。乗算器６２の出力は平滑コンデンサＣの電圧Ｖc を一定に保つための入力電流指令値である。減算器６３は乗算器６２の出力（入力電流指令値）と電流検出器２３に接続されたライン２４の検出値（検出電流値）との差を示す信号を出力する。減算器６３の出力は比例積分回路６４を介して出力される。比例積分回路６４の出力は第１の指令値Ｖrcとなる。第１の指令値Ｖｒｃは、第１及び第２のスイッチＱ１，Ｑ２の相互接続点８と第３及び第４のスイッチＱ３、Ｑ４の相互接続点９との間の基本波の電圧Ｖｃｏｎｖを所望値にするための指令値である。ここで、基本波とは交流電源電圧Ｖｉｎと同一の周波数の信号である。なお、この第１の指令値Ｖrcは交流電源電圧Ｖinに同期した正弦波又は正弦波に近似した波形であり、平滑コンデンサＣの電圧を所定値に制御するための情報と入力の力率を改善するための情報とを含む。 The DC reference voltage source 59 generates a reference voltage corresponding to the target voltage of the voltage Vc of the smoothing capacitor C. The subtractor 60 outputs an error signal indicating the difference between the reference voltage of the reference voltage source 59 and the detection output of the DC voltage detection circuit 42. This error signal is input to the multiplier 62 via the proportional integration circuit 61 and is multiplied by a reference sine wave (for example, a sine wave having an effective value of 100 V) obtained from the input voltage detection circuit 41. The output of the multiplier 62 is an input current command value for keeping the voltage Vc of the smoothing capacitor C constant. The subtractor 63 outputs a signal indicating the difference between the output of the multiplier 62 (input current command value) and the detected value (detected current value) of the line 24 connected to the current detector 23. The output of the subtracter 63 is output via the proportional integration circuit 64. The output of the proportional integration circuit 64 becomes the first command value Vrc. The first command value Vrc is a desired fundamental voltage Vconv between the interconnection point 8 of the first and second switches Q1 and Q2 and the interconnection point 9 of the third and fourth switches Q3 and Q4. It is a command value to make a value. Here, the fundamental wave is a signal having the same frequency as the AC power supply voltage Vin. The first command value Vrc is a sine wave synchronized with the AC power supply voltage Vin or a waveform approximated to a sine wave, and improves the information for controlling the voltage of the smoothing capacitor C to a predetermined value and the input power factor. Information.

第２の指令値発生手段４５は、出力段電圧指令値発生手段又はインバータ電圧指令値発生手段とも呼ぶことができるものであって、基準出力電圧指令値発生器６６と、減算器６７と、比例積分微分（ＰＩＤ）回路６８とから成る。
基準出力電圧指令値発生器６６は交流出力電圧Ｖｏの目標値を示す基準出力電圧指令値を発生するものであり、ライン４１ｂによって入力電圧検出回路４１に接続され、且つライン１０７，１０８によって図２及び図３に示すモード切換信号形成手段１００に接続されている。
図５に基準出力電圧指令値発生器６６が詳しく示されている。この基準出力電圧指令値発生器６６は、固定周波数正弦波発生手段１５１と可変周波数正弦波発生手段１５２と振幅調整手段１５３とから成る。固定周波数正弦波発生手段１５１は一定周波数の正弦波を発生する固定発振回路１５５と第１のモード選択スイッチ１５６とから成る。固定発振回路１５５は入力電圧検出回路４１から与えられたライン４１ｂの交流入力電圧の定格周波数に近い実質的に一定（固定）の周波数を有する正弦波電圧を出力する。即ち、交流入力電圧Vin 及び交流出力電圧Voの定格周波数（例えば５０Hz又は６０Hz）の正弦波電圧を第１の基準出力電圧指令値として発生する。固定発振回路１５５の出力は第１モード選択スイッチ１５６のオン期間のみ振幅周波数手段１５３を介して出力ライン１５４に送出される。出力ライン１５４は図３の減算器６７に接続されている。
第１のモ−ド選択スイッチ１５６はライン１０７の第１の基準電圧指令値切換信号が高レベルの時にのみオンになる。即ち、第１のモード選択スイッチ１５６は、図５（B）に示す入力周波数finがf2〜f3の正常時、f1よりも低い異常時、f4よりも高い異常時にオン状態になる。第１の選択スイッチ１５６がオンの時には、交流出力電圧Voの周波数foutが一定に制御される。なお、固定発振回路１５５をライン４１bに接続しない構成にすることもできる。
可変周波数基準信号発生手段１５２は、可変発生回路１５７と第２のモード選択スイッチ１５８とから成る。可変発振回路１５７はライン４１bの交流入力電圧Vinの周波数finと同一の周波数を有する正弦波を発生する。可変発振回路１５７の出力は第２のモード選択スイッチ１５８と振幅調整手段１５３とを介してライン１５４に送られる。第２のモード選択スイッチ１５８はライン１０８の第２の基準電圧指令値切換信号の高レベルに応答してオンになる。従って、第２のモード選択スイッチ１５８は図５（B）の入力周波数finがf1〜f2期間、f3〜f4期間の時にオンになり、これ等の期間では入力周波数finに比例した出力周波数foutが得られる。
図５（A）の振幅調整手段１５３は、正弦波の振幅を調整して前述した電圧非変換モード、降圧モード、昇圧モードを設定するために設けられている。交流入力電圧Vinが一定の状態において基準出力電圧指令値としての正弦波の振幅を変えると、電圧非変換モード、降圧モード、昇圧モード用の基準出力電圧の指令値を選択的に送出することができる。 The second command value generating means 45 can also be called an output stage voltage command value generating means or an inverter voltage command value generating means, and includes a reference output voltage command value generator 66, a subtractor 67, An integral differentiation (PID) circuit 68 is included.
The reference output voltage command value generator 66 generates a reference output voltage command value indicating a target value of the AC output voltage Vo. The reference output voltage command value generator 66 is connected to the input voltage detection circuit 41 by a line 41b and is connected to the input voltage detection circuit 41 by lines 107 and 108. And the mode switching signal forming means 100 shown in FIG.
FIG. 5 shows the reference output voltage command value generator 66 in detail. The reference output voltage command value generator 66 includes a fixed frequency sine wave generator 151, a variable frequency sine wave generator 152, and an amplitude adjuster 153. The fixed frequency sine wave generating means 151 includes a fixed oscillation circuit 155 that generates a sine wave having a constant frequency and a first mode selection switch 156. The fixed oscillation circuit 155 outputs a sine wave voltage having a substantially constant (fixed) frequency close to the rated frequency of the AC input voltage of the line 41b given from the input voltage detection circuit 41. That is, a sine wave voltage having a rated frequency (for example, 50 Hz or 60 Hz) of the AC input voltage Vin and the AC output voltage Vo is generated as the first reference output voltage command value. The output of the fixed oscillation circuit 155 is sent to the output line 154 via the amplitude frequency means 153 only during the ON period of the first mode selection switch 156. The output line 154 is connected to the subtractor 67 of FIG.
The first mode selection switch 156 is turned on only when the first reference voltage command value switching signal on the line 107 is at a high level. That is, the first mode selection switch 156 is turned on when the input frequency fin shown in FIG. 5B is normal when f2 to f3 are abnormal, lower than f1, and higher than f4. When the first selection switch 156 is on, the frequency fout of the AC output voltage Vo is controlled to be constant. Note that the fixed oscillation circuit 155 may not be connected to the line 41b.
The variable frequency reference signal generation means 152 includes a variable generation circuit 157 and a second mode selection switch 158. The variable oscillation circuit 157 generates a sine wave having the same frequency as the frequency fin of the AC input voltage Vin on the line 41b. The output of the variable oscillation circuit 157 is sent to the line 154 via the second mode selection switch 158 and the amplitude adjusting means 153. The second mode selection switch 158 is turned on in response to the high level of the second reference voltage command value switching signal on the line 108. Accordingly, the second mode selection switch 158 is turned on when the input frequency fin in FIG. 5B is in the f1 to f2 period and the f3 to f4 period, and the output frequency fout proportional to the input frequency fin is in these periods. can get.
5A is provided for adjusting the amplitude of the sine wave and setting the voltage non-conversion mode, the step-down mode, and the step-up mode described above. When the amplitude of the sine wave as the reference output voltage command value is changed while the AC input voltage Vin is constant, the command value of the reference output voltage for the voltage non-conversion mode, the step-down mode, and the step-up mode can be selectively transmitted. it can.

基準出力電圧指令値発生器６６は、非電圧変換モード時には入出力電圧が等しいこと即ちＶｏ＝Ｖinであることを示す第１の基準出力電圧指令値Ｖｏ１を発生し、降圧モード時には、出力電圧Ｖｏが交流電源電圧Ｖinよりもａボルト低いこと即ちＶｏ＝Ｖin−ａを示す第２の基準出力電圧指令値Ｖｏ２を発生し、昇圧モード時には、交流出力電圧Ｖｏが交流電源電圧Ｖinよりもｂボルト高いこと即ちＶｏ＝Ｖin＋ｂを示す第３の基準出力電圧指令値Ｖｏ３を発生する。基準出力電圧指令値発生器６６の出力は、交流入力電圧Ｖｉｎに同期して正弦波又は正弦波に近似した波形を有する。
なお、電圧非変換モードと降圧モードと昇圧モードとの全てが要求されず、３つのモ−ドの内の任意の２つのモードのみが要求される場合には、３つのモードから選択された２つのモードのための２つの基準出力電圧指令値を出力するように基準出力電圧指令値発生器６６を構成する。
減算器６７は基準電圧指令値発生器６６の出力と出力電圧検出回路４３の出力との差を示す信号を出力する。この減算器６７の出力は比例積分微分（ＰＩＤ）回路６８を介して出力され、第２の指令値Ｖriとなる。第２の指令値Ｖｒｉは第３及び第４のスイッチＱ３，Ｑ４の相互接続点９と第５及び第６のスイッチＱ５，Ｑ６の相互接続点１０との間の基本波の電圧Ｖｉｎｖを所望値にするための指令値であり、交流入力電圧Ｖinに同期した正弦波又は正弦波に近似した波形から成る。
第２の指令値発生手段４５から発生する第２の指令値Ｖｒｉは、交流入力電圧Ｖinが一定の場合には、電圧非変換モード時に第１の指令値Ｖｒｃに等しい値、降圧モード時に第１の指令値Ｖｒｃよりも低い値、昇圧モード時に第１の指令値Ｖｒｃよりも高い値になる。
交流出力電圧Ｖｏを常に一定に保つ時には、基準電圧指令値発生器６６の出力が一定に保たれる。即ち、交流入力電圧Ｖｉｎが例えば１００Ｖの場合と例えば２００Ｖの場合とのいずれであっても、一定の交流出力電圧Ｖｏ（例えば１００Ｖ）を得る時には、基準電圧指令値発生器６６の出力が一定に保たれる。このように基準電圧指令値発生器６６の出力が一定あっても、交流入力電圧Ｖｉｎが変化すると、入力電圧検出回路４１の出力が変化し、第１の指令値発生手段４４から得られる第１の指令値Ｖｒｃが変化し、交流出力電圧Ｖｏを一定に保つ制御が生じる。
交流出力電圧Ｖｏまたは交流入力電圧Ｖｉｎの変化に基づく第１〜第６のスイッチＱ１〜Ｑ６の制御モードの切換えは後述する演算手段によって自動的に行われる。 The reference output voltage command value generator 66 generates a first reference output voltage command value Vo1 indicating that the input / output voltages are equal in the non-voltage conversion mode, that is, Vo = Vin, and the output voltage Vo in the step-down mode. Generates a second reference output voltage command value Vo2 indicating that Vo = Vin−a, which is a volt lower than the AC power supply voltage Vin, and in the boost mode, the AC output voltage Vo is higher than the AC power supply voltage Vin by b volts. That is, the third reference output voltage command value Vo3 indicating Vo = Vin + b is generated. The output of the reference output voltage command value generator 66 has a sine wave or a waveform approximated to a sine wave in synchronization with the AC input voltage Vin.
When all of the voltage non-conversion mode, the step-down mode, and the step-up mode are not required, and only two arbitrary modes of the three modes are required, 2 selected from the three modes is selected. The reference output voltage command value generator 66 is configured to output two reference output voltage command values for one mode.
The subtractor 67 outputs a signal indicating the difference between the output of the reference voltage command value generator 66 and the output of the output voltage detection circuit 43. The output of the subtractor 67 is output via a proportional integral derivative (PID) circuit 68 and becomes a second command value Vri. The second command value Vri is a desired value of the fundamental voltage Vinv between the interconnection point 9 of the third and fourth switches Q3 and Q4 and the interconnection point 10 of the fifth and sixth switches Q5 and Q6. Is a sine wave synchronized with the AC input voltage Vin or a waveform approximated to a sine wave.
The second command value Vri generated from the second command value generating means 45 is a value equal to the first command value Vrc in the voltage non-conversion mode and the first command value in the step-down mode when the AC input voltage Vin is constant. Is a value lower than the first command value Vrc, and a value higher than the first command value Vrc in the boost mode.
When the AC output voltage Vo is always kept constant, the output of the reference voltage command value generator 66 is kept constant. That is, when the AC input voltage Vin is, for example, 100V or 200V, for example, when the constant AC output voltage Vo (for example, 100V) is obtained, the output of the reference voltage command value generator 66 is constant. Kept. As described above, even if the output of the reference voltage command value generator 66 is constant, when the AC input voltage Vin changes, the output of the input voltage detection circuit 41 changes, and the first command value generating means 44 obtains the first command value. Command value Vrc changes, and control is performed to keep the AC output voltage Vo constant.
Switching of the control modes of the first to sixth switches Q1 to Q6 based on the change of the AC output voltage Vo or the AC input voltage Vin is automatically performed by a calculation means described later.

本実施例の交流入力モードスイッチ制御信号発生手段１０１は、降圧モード、昇圧モ−ド、及び電圧非変換モ−ドを選択的に設定するための方形波発生器46と第１、第２及び第3の演算回路47、48、49とを有する。 The AC input mode switch control signal generating means 101 of this embodiment includes a square wave generator 46 for selectively setting the step-down mode, the step-up mode, and the voltage non-conversion mode, and the first, second and second modes. Third arithmetic circuits 47, 48, and 49 are included.

方形波発生器４６は、増幅器６９とリミッタ７０とから成る。増幅器６９は入力電圧検出回路４１から得られる図１１（Ａ）の５０Ｈｚの基準正弦波Ｖf をピークが２００Ｖよりも十分に高い電圧に増幅するものである。リミッタ７０は、三角波発生器５２の出力三角波の最大値以上の第１の電圧＋Ｖs （＋２００Ｖ）と三角波の最小値以下の第２の電圧−Ｖs （−２００Ｖ）との間に増幅器出力６９を制限し、図１２（Ｂ）に示す＋Ｖs の高レベルと−Ｖs の低レベルとを交互に有する方形波電圧Ｖs を発生する。 The square wave generator 46 includes an amplifier 69 and a limiter 70. The amplifier 69 amplifies the 50 Hz reference sine wave Vf of FIG. 11A obtained from the input voltage detection circuit 41 to a voltage whose peak is sufficiently higher than 200V. The limiter 70 limits the amplifier output 69 between a first voltage + Vs (+200 V) that is greater than or equal to the maximum value of the output triangle wave of the triangle wave generator 52 and a second voltage −Vs (−200 V) that is less than or equal to the minimum value of the triangle wave. Then, a square wave voltage Vs having a high level of + Vs and a low level of -Vs shown in FIG.

第１の演算回路４７は、コンバータ電圧指令値発生手段即ち第１の指令値発生手段４４、インバータ電圧指令値発生手段即ち第２の指令値発生手段４５、及び方形波発生器４６に接続されており、Ｖrc＋Ｖs −Ｖriの演算を実行する。即ち、第１の演算回路４７は加算器と減算器とを含み、コンバータ電圧指令値即ち第１の指令値Ｖrcに方形波電圧Ｖs を加算した値からインバータ電圧指令値即ち第２の指令値Ｖriを減算する。なお、加算と減算の順序を逆にしてＶrc−Ｖri＋Ｖs とすることもできる。 The first arithmetic circuit 47 is connected to the converter voltage command value generating means, ie, the first command value generating means 44, the inverter voltage command value generating means, ie, the second command value generating means 45, and the square wave generator 46. Therefore, the calculation of Vrc + Vs−Vri is executed. That is, the first arithmetic circuit 47 includes an adder and a subtracter, and the inverter voltage command value, ie, the second command value Vri, is obtained from the converter voltage command value, ie, the value obtained by adding the square wave voltage Vs to the first command value Vrc. Is subtracted. The order of addition and subtraction can be reversed to Vrc-Vri + Vs.

第２の演算回路４８はコンバータ電圧指令値発生手段即ち第１の指令値発生手段４４とインバータ電圧指令値発生手段即ち第２の指令値４５と方形波発生器４６とに接続されており、Ｖri＋Ｖs −Ｖrcの演算を実行する。即ち、第２の演算回路４８は加算器と減算器とを含み、インバータ電圧指令値即ち第２の指令値Ｖriに方形波電圧Ｖs を加算した値からコンバータ電圧指令値即ち第１の指令値Ｖrcを減算する。なお、加算と減算の順序を逆にしてＶri−Ｖrc＋Ｖs とすることもできる。 The second arithmetic circuit 48 is connected to the converter voltage command value generating means, ie, the first command value generating means 44, the inverter voltage command value generating means, ie, the second command value 45, and the square wave generator 46, and Vri + Vs. -Vrc operation is executed. That is, the second arithmetic circuit 48 includes an adder and a subtracter, and the converter voltage command value, that is, the first command value Vrc, is obtained from the inverter voltage command value, that is, the value obtained by adding the square wave voltage Vs to the second command value Vri. Is subtracted. The order of addition and subtraction can be reversed to Vri-Vrc + Vs.

第１のリミッタ５０は、第１の演算回路４７の出力を方形波電圧Ｖs の最大値＋Ｖs と同一又は＋Ｖsよりも少し高い値に設定された上限値と方形波電圧Ｖs の最小値−Ｖs と同一又は−Ｖsよりも少し低い値に設定された下限値との間に制限して第１のスイッチ制御指令値Ｖr1を出力する。この具体例では上限値が＋Ｖs、下限値が−Ｖsである。なお、第１のスイッチ制御指令値Ｖr１は入力段スイツチＱ1、Ｑ2に基づいて発生させるべき電圧を指令する第1の値と呼ぶこともできる。
第１の値Ｖｒ１は、第１及び第２の同期モード時に図１２（Ａ）及び図１３（Ａ）に示すように方形波電圧Ｖｓと同じ値となる。第３の同期モードの時に図１４（Ａ）に示すように＋Ｖｓと−Ｖｓとの間の第２の値となる。 The first limiter 50 has an upper limit value that is set so that the output of the first arithmetic circuit 47 is equal to or slightly higher than the maximum value + Vs of the square wave voltage Vs and the minimum value −Vs of the square wave voltage Vs. The first switch control command value Vr1 is output with the same or a lower limit set to a value slightly lower than -Vs. In this specific example, the upper limit value is + Vs and the lower limit value is -Vs. The first switch control command value Vr1 can also be called a first value for commanding a voltage to be generated based on the input stage switches Q1 and Q2.
The first value Vr1 is the same value as the square wave voltage Vs as shown in FIGS. 12A and 13A in the first and second synchronization modes. In the third synchronization mode, the second value is between + Vs and -Vs as shown in FIG.

第２のリミッタ５１は第２の演算回路４８の出力を方形波電圧Ｖs の最大値＋Ｖs と同一又は＋Ｖsよりも少し高い値に設定された上限値と方形波電圧Ｖs の最小値−Ｖs と同一又は−Ｖsよりも少し低い値に設定された下限値との間に制限して第２のスイッチ制御指令値Ｖr3を出力する。この具体例では上限値が＋Ｖs、下限値が−Ｖsである。なお、第２のスイッチ制御指令値Ｖr3を出力段スイッチＱ5、Ｑ6に基づいて発生させるべき電圧を指令する第２の値と呼ぶこともできる。
第２の値と呼ばれることもあるＶｒ３は、電圧非変換モード及び昇圧モードの時に図１２（Ｃ）及び図１４（Ｃ）に示すように方形波電圧Ｖｓと同一になり、降圧モ−ド時に図１３（Ｃ）に示すように＋Ｖｓと−Ｖｓとの間の値となる。 In the second limiter 51, the output of the second arithmetic circuit 48 is equal to the maximum value + Vs of the square wave voltage Vs or slightly higher than + Vs and the minimum value −Vs of the square wave voltage Vs. Alternatively, the second switch control command value Vr3 is output while being limited to a lower limit value set to a value slightly lower than -Vs. In this specific example, the upper limit value is + Vs and the lower limit value is -Vs. The second switch control command value Vr3 can also be called a second value that commands a voltage to be generated based on the output stage switches Q5 and Q6.
Vr3, sometimes called the second value, becomes the same as the square wave voltage Vs as shown in FIGS. 12C and 14C in the voltage non-conversion mode and the boost mode, and in the step-down mode. As shown in FIG. 13C, the value is between + Vs and -Vs.

第３の演算回路４９はインバータ電圧指令値発生手段４５と第２のリミッタ５１とに接続され、Ｖr3−Ｖriの演算を実行する。即ち、第３の演算回路４９は減算器であって、第２のスイッチ制御指令値Ｖr3からインバータ電圧指令値Ｖriを減算して指令値Ｖr2を発生する。この指令値Ｖr2は、第３の値と呼ぶこともできるものであって、平滑コンデンサＣの電圧Ｖｃの指令値、又は力率改善指令値と呼ぶこともできる。平滑コンデンサＣの電圧Ｖｃの１／２の電位を基準にして、第１及び第２のスイッチＱ１，Ｑ２の相互接続点８の基本波の電圧をＶ１，第３及び第４のスイッチＱ３，Ｑ４の相互接続点９の基本波の電圧をＶ２、第５及び第６のスイッチＱ５，Ｑ６の相互接続点１０の基本波の電圧をＶ３とした時に、このＶ１，Ｖ２，Ｖ３とスイッチ制御指令値Ｖｒ１，Ｖｒ２，Ｖｒ３との関係は、
Ｖ１＝（Ｖｃ／２）Ｖｒ１，
Ｖ２＝（Ｖｃ／２）Ｖｒ２，
Ｖ３＝（Ｖｃ／２）Ｖｒ３，
Ｖｉｎｖ＝Ｖ３−Ｖ２，
Ｖｃｏｎｖ＝Ｖ１−Ｖ２となる。
Ｖｒ２は、電圧非変換モード、降圧モ−ド及び昇圧モードのいずれにおいても図１２（Ｂ）、図１３（Ｂ）及び図１４（Ｂ）に示すように＋Ｖｓ−Ｖｓとの間の値になる。 The third arithmetic circuit 49 is connected to the inverter voltage command value generating means 45 and the second limiter 51, and executes the calculation of Vr3-Vri. That is, the third arithmetic circuit 49 is a subtracter, and generates a command value Vr2 by subtracting the inverter voltage command value Vri from the second switch control command value Vr3. This command value Vr2 can also be called a third value, and can also be called a command value for the voltage Vc of the smoothing capacitor C or a power factor improvement command value. With reference to a potential half of the voltage Vc of the smoothing capacitor C, the fundamental voltage at the interconnection point 8 of the first and second switches Q1, Q2 is represented by V1, the third and fourth switches Q3, Q4. V1, V2 and V3 and the switch control command value when the fundamental wave voltage at the interconnection point 9 is V2 and the fundamental wave voltage at the interconnection point 10 between the fifth and sixth switches Q5 and Q6 is V3. The relationship between Vr1, Vr2 and Vr3 is
V1 = (Vc / 2) Vr1,
V2 = (Vc / 2) Vr2,
V3 = (Vc / 2) Vr3
Vinv = V3-V2,
Vconv = V1-V2.
Vr2 takes a value between + Vs−Vs as shown in FIGS. 12B, 13B, and 14B in any of the voltage non-conversion mode, the step-down mode, and the step-up mode. .

第１、第２及び第３の演算回路４７，４８，４９と第１及び第２のリミッタ５０，５１とから成る演算手段から得られる出力Ｖｒ１，Ｖｒ２，Ｖｒ３に基づいて、第１〜第６のスイッチＱ１〜Ｑ６の第１〜第６の制御信号Ｖ_Q1〜Ｖ_Q6を形成する制御信号形成手段として、三角波発生器５２と第１、第２及び第３のコンパレータ５３，５４，５５と第１、第２及び第３のＮＯＴ回路５６、５７、５８とが設けられている。
比較波発生器又はキャリア波発生器としての三角波発生器５２は交流電源３の交流電源電圧Ｖinの周波数（５０Ｈｚ）の２倍よりも高い周波数（例えば２０ｋＨｚ）の三角波電圧Ｖtを図１２〜図１４に示すように発生する。三角波電圧Ｖｔの最大値は方形波電圧Ｖｓの最大値及び第１及び第２のリミッタ５０，５１の上限値＋Ｖｓと同一又はこれよりも少し低い値に設定される。三角波電圧Ｖｔの最低値は、方形波電圧Ｖｓの最低値及び第１及び第２のリミッタ５０，５１の下限値−Ｖｓと同一又はこれよりも少し高く設定される。図４では１つの三角波発生器５２が第１、第２及び第３のコンパレータ５３、５４、５５に接続されているが、第１、第２及び第３のコンパレータ５３、５４、５５のための専用の３つの三角波発生器を設けることもできる。また、三角波発生器５２を周知の鋸波発生回路にすることができる。 Based on outputs Vr1, Vr2 and Vr3 obtained from the arithmetic means comprising the first, second and third arithmetic circuits 47, 48 and 49 and the first and second limiters 50 and 51, the first to sixth As control signal forming means for forming the first to sixth control signals V _{Q1 to} V _Q6 of the switches _{Q1 to} _Q6 , the triangular wave generator 52, the first, second and third comparators 53, 54, 55 and the first First, second and third NOT circuits 56, 57 and 58 are provided.
The triangular wave generator 52 as a comparison wave generator or a carrier wave generator generates a triangular wave voltage Vt having a frequency (for example, 20 kHz) higher than twice the frequency (50 Hz) of the AC power supply voltage Vin of the AC power supply 3 as shown in FIGS. It occurs as shown in The maximum value of the triangular wave voltage Vt is set equal to or slightly lower than the maximum value of the square wave voltage Vs and the upper limit value + Vs of the first and second limiters 50 and 51. The minimum value of the triangular wave voltage Vt is set to be the same as or slightly higher than the minimum value of the square wave voltage Vs and the lower limit value −Vs of the first and second limiters 50 and 51. In FIG. 4, one triangular wave generator 52 is connected to the first, second and third comparators 53, 54 and 55, but for the first, second and third comparators 53, 54 and 55. Three dedicated triangular wave generators can also be provided. Further, the triangular wave generator 52 can be a known sawtooth wave generation circuit.

第１のコンパレータ５３は第１のリミッタ５０と三角波発生器５２とに接続され、図１２（Ａ）、図１３（Ａ）及び図１４（Ａ）に示すように第１の値Ｖr1と三角波電圧Ｖt とを比較して図８（Ｂ）、図９（Ｂ）及び図１０（Ｂ）に示す第１のスイッチＱ1 のオン・オフ制御信号Ｖ_Q1をライン１２に出力する。 The first comparator 53 is connected to the first limiter 50 and the triangular wave generator 52, and as shown in FIGS. 12 (A), 13 (A) and 14 (A), the first value Vr1 and the triangular wave voltage. Compared with Vt, the on / off control signal V _Q1 of the first switch Q1 shown in FIGS. 8B, 9B and 10B is output to the line 12.

第２のコンパレータ５４は第３の演算回路４９と三角波発生器５２とに接続され、図１２（Ｂ）、図１３（Ｂ）及び図１４（Ｂ）に示すように第２の値Ｖr2と三角波電圧Ｖt とを比較して図８（Ｄ）、図９（Ｄ）及び図１０（Ｄ）に示す第３のスイッチＱ3 のオン・オフ制御信号Ｖ_Q3をライン１４に出力する。 The second comparator 54 is connected to the third arithmetic circuit 49 and the triangular wave generator 52. As shown in FIGS. 12B, 13B, and 14B, the second value Vr2 and the triangular wave are connected. Compared with the voltage Vt, the on / off control signal V _Q3 of the third switch Q3 shown in FIGS. 8D, 9D and 10D is output to the line 14.

第３のコンパレータ５５は第２のリミッタ５１と三角波発生器５２とに接続され、図１２（Ｃ）、図１３（Ｃ）及び図１４（Ｃ）に示すように第２の値Ｖr3と三角波電圧Ｖt とを比較して図８（Ｆ）、図９（Ｆ）及び図１０（Ｆ）に示す第５のスイッチＱ5 のオン・オフ制御信号Ｖ_Q5をライン１６に出力する。 The third comparator 55 is connected to the second limiter 51 and the triangular wave generator 52, and as shown in FIGS. 12 (C), 13 (C) and 14 (C), the second value Vr3 and the triangular wave voltage. Compared with Vt, the on / off control signal V _Q5 of the fifth switch Q5 shown in FIGS. 8 (F), 9 (F) and 10 (F) is outputted to the line 16.

第１の逆相信号形成手段としてのＮＯＴ回路５６は第１のコンパレータ５３に接続され、第１のスイッチＱ1 のオン・オフ制御信号Ｖ_Q1の逆相信号から成る図８（Ｃ）、図９（Ｃ）及び図１０（Ｃ）に示す第２のスイッチＱ2 のオン・オフ制御信号Ｖ_Q2をライン１３に出力する。 The NOT circuit 56 serving as the first negative phase signal forming means is connected to the first comparator 53, and is composed of the negative phase signal of the on / off control signal V _Q1 of the first switch Q1. The on / off control signal V _Q2 of the second switch Q2 shown in (C) and FIG.

第２の逆相信号形成手段としてのＮＯＴ回路５７は、第２のコンパレータ５４に接続され、第３のスイッチＱ3 のオン・オフ制御信号Ｖ_Q3の逆相信号から成る図８（Ｅ）、図９（Ｅ）及び図１０（Ｅ）に示す第４のスイッチＱ4 のオン・オフ制御信号Ｖ_Q4をライン１５に出力する。 The NOT circuit 57 as the second reverse phase signal forming means is connected to the second comparator 54 and comprises a reverse phase signal of the on / off control signal V _Q3 of the third switch Q3. The on / off control signal V _Q4 of the fourth switch Q 4 shown in FIG. 9 (E) and FIG.

第３の逆相信号形成手段としてのＮＯＴ回路５８は、第３のコンパレータ５５に接続され、第５のスイッチＱ5 のオン・オフ制御信号Ｖ_Q5の逆相信号から成る図８（Ｇ）、図９（Ｇ）及び図１０（Ｇ）に示す第６のスイッチＱ6 のオン・オフ制御信号Ｖ_Q6を出力する。
なお、第１、第２及び第３のコンパレータ５３、５４、５５に第１、第２及び第３のＮＯＴ回路５６、５７、５８をそれぞれ内蔵させることができる。 The NOT circuit 58 as the third reverse phase signal forming means is connected to the third comparator 55 and comprises the reverse phase signal of the on / off control signal V _Q5 of the fifth switch Q5. The on / off control signal V _Q6 of the sixth switch Q6 shown in FIG. 9 (G) and FIG. 10 (G) is output.
Note that the first, second, and third NOT circuits 56, 57, and 58 can be incorporated in the first, second, and third comparators 53, 54, and 55, respectively.

（変換モード切換制御）
次に、基準出力電圧指令値発生器６６の出力の切換えによって交流出力電圧Ｖｏの切換え及び各モード切換を行うことができることを図１５〜図１７を参照して説明する。ここで、各モードの交流入力電圧Ｖinを１００Ｖ、電圧非変換モードの交流出力電圧Ｖｏを１００Ｖ、降圧モードの交流出力電圧Ｖｏを８０Ｖ、昇圧モードの交流出力電圧Ｖｏを１２０Ｖとする。また、理解を容易にするために、コンバータ電圧指令値即ち第１の指令値Ｖrcは各モードにおいて１００Ｖとし、またインバータ電圧指令値即ち第２の指令値Ｖriは電圧非変換モードで１００Ｖ、降圧モードで８０Ｖ、昇圧モードで１２０Ｖとする。 (Conversion mode switching control)
Next, it will be described with reference to FIGS. 15 to 17 that the AC output voltage Vo can be switched and the modes can be switched by switching the output of the reference output voltage command value generator 66. Here, the AC input voltage Vin in each mode is 100 V, the AC output voltage Vo in the voltage non-conversion mode is 100 V, the AC output voltage Vo in the step-down mode is 80 V, and the AC output voltage Vo in the boost mode is 120 V. In order to facilitate understanding, the converter voltage command value, that is, the first command value Vrc is set to 100 V in each mode, and the inverter voltage command value, that is, the second command value Vri is set to 100 V in the voltage non-conversion mode. 80V and 120V in boost mode.

（電圧非変換モード）
上記条件において、交流入力電圧Ｖinの正の半波期間の電圧非変換モードの第１の演算回路４７の出力は、Ｖrc＋Ｖs −Ｖri＝１００＋２００−１００＝２００Ｖとなる。この値は第１のリミッタ５０の上限に一致するので、第１のリミッタ５０から出力される第１の値Ｖr1も２００Ｖとなる。このＶr1＝２００Ｖは図１５に示すように三角波電圧Ｖt の最大値２００Ｖに一致し、三角波電圧Ｖt を横切らない。この結果、交流入力電圧Ｖinの正の半波の期間の第１のコンパレータ５３の出力は連続して高レベルになる。また、電圧非変換モードにおける交流入力電圧Ｖinの負の半波期間の第１のコンパレータ５３の出力は連続して低レベルになる。これにより、電圧非変換モード時には図８（Ｂ）（Ｃ）に示すように第１及び第２のスイッチＱ1 、Ｑ2 は５０Hzの低周波でオン・オフ制御され、整流素子として動作する。 (Voltage non-conversion mode)
Under the above conditions, the output of the first arithmetic circuit 47 in the voltage non-conversion mode during the positive half-wave period of the AC input voltage Vin is Vrc + Vs−Vri = 100 + 200−100 = 200V. Since this value matches the upper limit of the first limiter 50, the first value Vr1 output from the first limiter 50 is also 200V. This Vr1 = 200V coincides with the maximum value 200V of the triangular wave voltage Vt as shown in FIG. 15, and does not cross the triangular wave voltage Vt. As a result, the output of the first comparator 53 during the positive half-wave period of the AC input voltage Vin is continuously at a high level. Further, the output of the first comparator 53 in the negative half-wave period of the AC input voltage Vin in the voltage non-conversion mode is continuously at a low level. Thus, in the voltage non-conversion mode, as shown in FIGS. 8B and 8C, the first and second switches Q1 and Q2 are on / off controlled at a low frequency of 50 Hz and operate as rectifying elements.

電圧非変換モード時の交流入力電圧Ｖinの正の半波期間の第２の演算回路４８の出力は、Ｖri＋Ｖs −Ｖrc＝１００＋２００−１００＝２００Ｖとなる。この値は第２のリミッタ５１の上限に一致しているので、第２の値Ｖr3も２００Ｖになる。また、交流入力電圧Ｖinの負の半波期間のＶr3は−２００Ｖになる。この結果、第３のコンパレータ５５の出力は第１のコンパレータ５３の出力と同一になり、第５及び第６のスイッチＱ5 、Ｑ6 は図８（Ｆ）（Ｇ）に示すように低周波（５０Ｈｚ）でオン・オフ制御され、整流素子として動作する。 The output of the second arithmetic circuit 48 in the positive half-wave period of the AC input voltage Vin in the voltage non-conversion mode is Vri + Vs−Vrc = 100 + 200−100 = 200V. Since this value matches the upper limit of the second limiter 51, the second value Vr3 is also 200V. Further, Vr3 in the negative half-wave period of the AC input voltage Vin is -200V. As a result, the output of the third comparator 55 becomes the same as the output of the first comparator 53, and the fifth and sixth switches Q5 and Q6 have a low frequency (50 Hz) as shown in FIGS. ) And is operated as a rectifying element.

電圧非変換モード時の交流入力電圧Ｖinの正の半波期間の第３の演算回路４９の出力Ｖr2はＶr3−Ｖri＝２００−１００＝１００Ｖとなる。また、交流入力電圧Ｖinの負の半波の期間の第３の演算回路４９の出力Ｖr2は−１００Ｖになる。従って、図１５に示すように第２のコンパレータ５４において第３の値Ｖr2が三角波電圧Ｖt を横切り、図８（Ｄ）（Ｅ）に示すように第３及び第４のスイッチＱ3 、Ｑ4 に例えば２０ｋＨｚの高周波のオン・オフ制御信号（ＰＷＭパルス）が供給される。 The output Vr2 of the third arithmetic circuit 49 during the positive half-wave period of the AC input voltage Vin in the voltage non-conversion mode is Vr3−Vri = 200−100 = 100V. Further, the output Vr2 of the third arithmetic circuit 49 during the negative half-wave period of the AC input voltage Vin is -100V. Accordingly, as shown in FIG. 15, in the second comparator 54, the third value Vr2 crosses the triangular wave voltage Vt, and the third and fourth switches Q3 and Q4 are connected to the third and fourth switches Q3 and Q4 as shown in FIGS. A high frequency on / off control signal (PWM pulse) of 20 kHz is supplied.

（降圧モード）
降圧モード時の交流入力電圧Ｖinの正の半波期間の第１の演算回路４７の出力は、Ｖrc＋Ｖs −Ｖri＝１００＋２００−８０＝２２０Ｖとなる。これは第１のリミッタ５０で制限されるので、第１の値Ｖr1は２００Ｖとなり、図１６に示すように第１のコンパレータ５３において三角波電圧Ｖt を横切らない。このため、第１のコンパレータ５３の出力は高レベルになる。交流入力電圧Ｖinの負の半波ではＶr1が−２００Ｖとなり、第１のコンパレータ５３の出力は低レベルになる。従って、降圧モード時には第１及び第２のスイッチＱ1 、Ｑ2 が図９（Ｂ）（Ｃ）に示すように低周波でオン・オフ制御され、整流素子として動作する。
降圧モード時の交流入力電圧Ｖinの正の半波期間の第２の演算回路４８の出力は、Ｖri＋Ｖs −Ｖrc＝８０＋２００−１００＝１８０Ｖとなる。この値は第２のリミッタ５１で制限されないので、第２の値Ｖr3も１８０Ｖとなり、第３のコンパレータ５５において図１６に示すように三角波電圧Ｖt を横切る。交流入力電圧Ｖinの負の半波期間にはＶr3が−１８０Ｖとなり、三角波電圧Ｖt を横切る。従って、降圧モード時には、第５及び第６のスイッチＱ5 、Ｑ6 が図９（Ｆ）（Ｇ）に示すように高周波のオン・オフ制御信号即ちＰＷＭパルスで制御される。
降圧モード時の正の半波期間の第３の演算回路４９の出力即ち第３の値Ｖr2はＶr3−Ｖri＝１８０−８０＝１００Ｖになり、第２のコンパレータ５４において図１６に示すように三角波電圧Ｖt を横切る。また、負の半波期間にはＶr2が−１００Ｖとなり、三角波電圧Ｖt を横切る。この結果、第３及び第４のスイッチＱ3 、Ｑ4 には図９（Ｄ）（Ｅ）に示すように高周波のオン・オフ制御信号が供給される。 (Step-down mode)
The output of the first arithmetic circuit 47 during the positive half-wave period of the AC input voltage Vin in the step-down mode is Vrc + Vs−Vri = 100 + 200−80 = 220V. Since this is limited by the first limiter 50, the first value Vr1 is 200V and does not cross the triangular wave voltage Vt in the first comparator 53 as shown in FIG. For this reason, the output of the first comparator 53 is at a high level. In the negative half wave of the AC input voltage Vin, Vr1 becomes −200 V, and the output of the first comparator 53 becomes a low level. Therefore, in the step-down mode, the first and second switches Q1, Q2 are on / off controlled at a low frequency as shown in FIGS. 9B and 9C, and operate as rectifier elements.
The output of the second arithmetic circuit 48 during the positive half-wave period of the AC input voltage Vin in the step-down mode is Vri + Vs−Vrc = 80 + 200−100 = 180V. Since this value is not limited by the second limiter 51, the second value Vr3 is also 180V, and the third comparator 55 crosses the triangular wave voltage Vt as shown in FIG. During the negative half-wave period of the AC input voltage Vin, Vr3 becomes −180 V and crosses the triangular wave voltage Vt. Accordingly, in the step-down mode, the fifth and sixth switches Q5 and Q6 are controlled by a high frequency on / off control signal, that is, a PWM pulse, as shown in FIGS.
The output of the third arithmetic circuit 49 in the positive half-wave period in the step-down mode, that is, the third value Vr2, becomes Vr3-Vri = 180-80 = 100V, and the second comparator 54 has a triangular wave as shown in FIG. Cross voltage Vt. Further, during the negative half-wave period, Vr2 becomes -100V and crosses the triangular wave voltage Vt. As a result, high-frequency on / off control signals are supplied to the third and fourth switches Q3 and Q4 as shown in FIGS.

（昇圧モード）
昇圧モード時の交流入力電圧Ｖinの正の半波期間の第１の演算回路４７の出力は、Ｖrc＋Ｖs −Ｖri＝１００＋２００−１２０＝１８０Ｖとなる。これは第１のリミッタ５０の制限を受けないので、第１の値Ｖr1も１８０Ｖとなり、第１のコンパレータ５３を図１７に示すように三角波電圧Ｖt を横切る。また、負の半波期間にはＶr1が−１８０Ｖとなり、三角波電圧Ｖt を横切る。この結果、第１及び第２のスイッチＱ1 、Ｑ2 は図１０（Ｂ）（Ｃ）に示すように高周波のオン・オフ制御信号即ちＰＷＭパルスで制御される。
昇圧モードにおける第２の演算回路４８の出力はＶri＋Ｖs −Ｖrc＝１２０＋２００−１００＝２２０Ｖとなり、第２のリミッタ５１で２００Ｖに制限される。これにより、第３のコンパレータ５５の入力即ち第２の値Ｖr3は２００Ｖとなり、図１７に示すように三角波電圧Ｖt を横切らない。また負の半波期間にはＶr3が−２００Ｖとなり、三角波電圧Ｖt を横切らない。この結果、第５及び第６のスイッチＱ5 、Ｑ6 は図１０（Ｆ）（Ｇ）に示すように低周波でオン・オフ制御され、整流素子として動作する。
昇圧モード時の正の半波期間における第３の演算回路４９の出力即ち第３の値Ｖr2はＶr3−Ｖri＝２００−１２０＝８０Ｖとなり、図１７に示すように三角波電圧Ｖt を横切る。また負の半波期間の第３の値Ｖr2は−８０Ｖとなり、三角波電圧Ｖt を横切る。この結果、第３及び第４のスイッチＱ3 、Ｑ4 は図１０（Ｄ）（Ｆ）に示すように高周波でオン・オフ制御される。
なお、交流入力電圧Ｖｉｎの変化に拘らず交流出力電圧Ｖｏを一定に保つ時にも図１５〜図１７と同様な動作が生じる。 (Pressure increase mode)
The output of the first arithmetic circuit 47 during the positive half-wave period of the AC input voltage Vin in the boost mode is Vrc + Vs−Vri = 100 + 200−120 = 180V. Since this is not limited by the first limiter 50, the first value Vr1 is also 180V, and the first comparator 53 crosses the triangular wave voltage Vt as shown in FIG. Further, during the negative half-wave period, Vr1 becomes −180 V and crosses the triangular wave voltage Vt. As a result, the first and second switches Q1 and Q2 are controlled by a high frequency on / off control signal, that is, a PWM pulse, as shown in FIGS.
The output of the second arithmetic circuit 48 in the boost mode is Vri + Vs−Vrc = 120 + 200−100 = 220V, and is limited to 200V by the second limiter 51. As a result, the input of the third comparator 55, that is, the second value Vr3 becomes 200V, and does not cross the triangular wave voltage Vt as shown in FIG. In the negative half-wave period, Vr3 becomes -200 V and does not cross the triangular wave voltage Vt. As a result, the fifth and sixth switches Q5 and Q6 are on / off controlled at a low frequency as shown in FIGS. 10F and 10G and operate as rectifying elements.
The output of the third arithmetic circuit 49 in the positive half-wave period in the step-up mode, that is, the third value Vr2, becomes Vr3-Vri = 200-120 = 80V, and crosses the triangular wave voltage Vt as shown in FIG. In addition, the third value Vr2 in the negative half-wave period is -80V and crosses the triangular wave voltage Vt. As a result, the third and fourth switches Q3 and Q4 are on / off controlled at a high frequency as shown in FIGS.
Note that the same operation as in FIGS. 15 to 17 occurs when the AC output voltage Vo is kept constant regardless of the change in the AC input voltage Vin.

上述から明らかなように交流入力モードスイッチ制御信号発生手段１０１は特許文献１と同様に次の効果を有する。
（１）電圧非変換モードには第１、第２、第５及び第６のスイッチＱ１，Ｑ２，Ｑ５，Ｑ６、また、降圧モードには第１及び第２のスイッチＱ1 、Ｑ2 、また、昇圧モードにおいては第５及び第６のスイッチＱ5 、Ｑ6 をそれぞれ５０Ｈｚの低周波でオン・オフ制御するので、単位時間当りのスイッチング回数及びスイッチング損失が少なくなり、電力変換回路１の効率を高めることができる。
（２）電圧非変換モード、降圧モード、及び昇圧モードのいずれにおいても、第３及び第4のスイッチＱ3、Ｑ4が高周波でオン．オフ制御されるので、力率改善及び交流入力電流の波形改善即ち高調波成分の低減を図ることができる。
（３）基準出力電圧指令値発生器６６の出力を変えることによって電圧非変換モード、降圧モード、及び昇圧モードの切換が実行され、所望の交流出力電圧Ｖｏが得られる。従って、モード切換回路の構成が簡単になり、交流電源装置のコストの低減、及び小型化が達成される。
（４）基準出力電圧指令値発生器６６の出力を一定に保つことによって、交流入力電圧Ｖｉｎの変化に拘らず一定の交流出力電圧Ｖｏを得ることができる。また、交流入力電圧Ｖｉｎの変化に応じて第１〜第６のスイッチＱ１〜Ｑ６を電圧非変換モード、降圧モード、及び昇圧モードから選択された最適なモードで制御することができる。 As is apparent from the above, the AC input mode switch control signal generating means 101 has the following effects as in Patent Document 1.
(1) The first, second, fifth, and sixth switches Q1, Q2, Q5, and Q6 are used in the voltage non-conversion mode, and the first and second switches Q1 and Q2 are used in the step-down mode. In the mode, the fifth and sixth switches Q5 and Q6 are on / off controlled at a low frequency of 50 Hz, respectively, so that the number of switching operations per unit time and switching loss are reduced, and the efficiency of the power conversion circuit 1 can be increased. it can.
(2) The third and fourth switches Q3 and Q4 are turned on at a high frequency in any of the voltage non-conversion mode, the step-down mode, and the step-up mode. Since OFF control is performed, it is possible to improve the power factor and improve the waveform of the AC input current, that is, reduce the harmonic component.
(3) By changing the output of the reference output voltage command value generator 66, switching between the voltage non-conversion mode, the step-down mode, and the step-up mode is executed, and a desired AC output voltage Vo is obtained. Therefore, the configuration of the mode switching circuit is simplified, and the cost and size of the AC power supply device can be reduced.
(4) By keeping the output of the reference output voltage command value generator 66 constant, a constant AC output voltage Vo can be obtained regardless of changes in the AC input voltage Vin. Further, the first to sixth switches Q1 to Q6 can be controlled in an optimum mode selected from the voltage non-conversion mode, the step-down mode, and the step-up mode according to the change of the AC input voltage Vin.

図６にバックアップモードスイッチ制御信号発生手段１０２に含まれているＤＣ−ＤＣ変換スイッチ制御信号発生手段１０３の一例が詳細に示されている。なお、図６の入力電圧検出回路４１、直流電圧検出回路４２、三角波発生器５２、第１のコンパレータ５３、第１のＮＯＴ回路５６、直流基準電圧源５９、２つの減算器６０、６３、２つの比例積分（ＰＩ）回路６１、６４、及び乗算器６２は図４で同一の参照符号で示すものと同一であり、兼用されているが、理解を容易にするためにＤＣ−ＤＣ変換スイッチ制御信号発生手段１０３の一部として示されている。勿論、これ等を図４と兼用しないで図６のＤＣ−ＤＣ変換スイッチ制御信号発生手段１０３のために独立に設けることもできる。
バックアップモード時には、図６の入力電圧検出回路４１の出力を１に固定する。また、ライン２４の値を０に固定する。これにより一方の比例積分（ＰＩ）回路６１の出力は他方の比例積分（ＰＩ）回路６４に直接に入力する。図６のＤＣ−ＤＣ変換スイッチ制御信号発生手段１０３では、第１のコンパレータ５３の一方の入力端子（正端子）が比例積分（ＰＩ）回路６４に直接に接続されている。即ち、図６では、比例積分（ＰＩ）回路６４が図４の第１の演算回路４７及び第１のリミッタ５０を介さないで第１のコンパレータ５３に直接に接続されている。第１のコンパレータ５３の他方の入力端子（負端子）は三角波発生器５２に接続されている。この比例積分（ＰＩ）回路６４と第１のコンパレータ５３との間の信号伝送は、図２のライン８９ａのバックアップモード信号で制御される。即ち、モード切換信号発生手段１００から交流入力モード切換信号がライン８８に送出されている時には、図４の第１のリミッタ５０の出力が第１のコンパレータ５３の一方の入力端子（正端子）に入力し、モード切換信号発生手段１００からバックアップモード切換信号がライン８９に送出されている時には図６に示すように比例積分（ＰＩ）回路６４の出力が第１のコンパレータ５３の一方の入力端子（正端子）に入力する。なお、図示を簡略化するために図４、図６及び図７において、第１、第２、及び第３のコンパレータ５３、５４，５５に信号を選択的に入力させるための手段は省略されている。第１、第２、及び第３のコンパレータ５３、５４，５５がデジタル比較手段である場合には、モード切換信号形成手段１００の出力によって第１、第２、及び第３のコンパレータ５３、５４，５５への入力信号の伝送を制御する。第１、第２、及び第３４のコンパレータ５３、５４，５５がアナログ比較手段の場合には、第１、第２、及び第３のコンパレータ５３、５４，５５の入力段に信号選択回路を設け、選択された信号のみを第１、第２、及び第３のコンパレータ５３、５４，５５に入力させる。
図６の第１のコンパレータ５３は、図４の第１のコンパレータ５３と同様に動作し、ＰＷＭパルスから成る制御信号を形成し、これをライン１２を介して第１のスイッチＱ１の制御端子に送り、且つＮＯＴ回路５６とライン１３を介して第２のスイッチＱ２の制御端子に送る。 FIG. 6 shows an example of the DC-DC conversion switch control signal generation means 103 included in the backup mode switch control signal generation means 102 in detail. It should be noted that the input voltage detection circuit 41, the DC voltage detection circuit 42, the triangular wave generator 52, the first comparator 53, the first NOT circuit 56, the DC reference voltage source 59, the two subtractors 60, 63, 2 in FIG. The two proportional-integral (PI) circuits 61 and 64 and the multiplier 62 are the same as those shown by the same reference numerals in FIG. 4 and are combined, but for easy understanding, DC-DC conversion switch control is performed. It is shown as part of the signal generating means 103. Of course, these can also be provided independently for the DC-DC conversion switch control signal generating means 103 of FIG.
In the backup mode, the output of the input voltage detection circuit 41 in FIG. Further, the value of the line 24 is fixed to 0. As a result, the output of one proportional integration (PI) circuit 61 is directly input to the other proportional integration (PI) circuit 64. In the DC-DC conversion switch control signal generating means 103 in FIG. 6, one input terminal (positive terminal) of the first comparator 53 is directly connected to the proportional integration (PI) circuit 64. That is, in FIG. 6, the proportional integration (PI) circuit 64 is directly connected to the first comparator 53 without passing through the first arithmetic circuit 47 and the first limiter 50 of FIG. The other input terminal (negative terminal) of the first comparator 53 is connected to the triangular wave generator 52. Signal transmission between the proportional integration (PI) circuit 64 and the first comparator 53 is controlled by a backup mode signal on a line 89a in FIG. That is, when an AC input mode switching signal is sent from the mode switching signal generating means 100 to the line 88, the output of the first limiter 50 in FIG. 4 is applied to one input terminal (positive terminal) of the first comparator 53. When the backup mode switching signal is sent from the mode switching signal generating means 100 to the line 89, the output of the proportional integration (PI) circuit 64 is connected to one input terminal of the first comparator 53 as shown in FIG. Input to the positive terminal). For simplification of illustration, means for selectively inputting signals to the first, second, and third comparators 53, 54, and 55 are omitted in FIGS. Yes. When the first, second, and third comparators 53, 54, 55 are digital comparison means, the first, second, and third comparators 53, 54, The transmission of the input signal to 55 is controlled. When the first, second, and thirty-fourth comparators 53, 54, and 55 are analog comparison means, a signal selection circuit is provided at the input stage of the first, second, and third comparators 53, 54, and 55. Only the selected signal is input to the first, second, and third comparators 53, 54, and 55.
The first comparator 53 shown in FIG. 6 operates in the same manner as the first comparator 53 shown in FIG. 4, and forms a control signal composed of a PWM pulse, which is supplied to the control terminal of the first switch Q1 via the line 12. And to the control terminal of the second switch Q2 via the NOT circuit 56 and the line 13.

バックアップモード時には図１において、入力電源スイッチ８１がオフ、バックアップスイッチ８２がオンになる。この状態で、第１及び第２のスイッチＱ１、Ｑ２が交互にオンオフすると、昇圧モードＤＣ−ＤＣ変換動作が生じる。即ち、第２のスイッチＱ２のオン期間にバックアップ用蓄電池８３、バックアップスイッチ８２、第１のインダクタＬ１、第２のスイッチＱ２、及び第４のダイオードＤ４から成る回路に電流が流れ、第１のインダクタＬ１にエネルギーが蓄積される。第２のスイッチＱ２のオフ期間にバッアップ用蓄電池８３、バックアップスイッチ８２、第１のインダクタＬ１、第１のスイッチＱ１又は第１のダイオードＤ１、及び平滑コンデンサＣから成る回路に電流が流れ、平滑コンデンサＣがバックアップ用蓄電池８３よりも高い電圧に充電される。なお、第１のスイッチＱ１は第１のダイオードＤ１を内蔵しているので、第２のスイッチＱ２のオフ期間に第１のスイッチＱ１をオン制御しなくとも第１のダイオードＤ１を介して平滑コンデンサＣの充電電流を流すことができる。従って、バックアップモード時に図６のライン１２の信号による第１のスイッチＱ１のオン制御を禁止し、第２のスイッチＱ２のみをオンオフ制御することもできる。 In the backup mode, the input power switch 81 is turned off and the backup switch 82 is turned on in FIG. In this state, when the first and second switches Q1 and Q2 are alternately turned on and off, a boost mode DC-DC conversion operation occurs. That is, during the ON period of the second switch Q2, a current flows through a circuit including the backup storage battery 83, the backup switch 82, the first inductor L1, the second switch Q2, and the fourth diode D4, and the first inductor Energy is stored in L1. During the OFF period of the second switch Q2, a current flows through a circuit comprising the backup storage battery 83, the backup switch 82, the first inductor L1, the first switch Q1 or the first diode D1, and the smoothing capacitor C, and the smoothing capacitor C is charged to a voltage higher than that of the backup storage battery 83. Since the first switch Q1 incorporates the first diode D1, the smoothing capacitor can be connected via the first diode D1 without the on-control of the first switch Q1 during the off-period of the second switch Q2. C charging current can flow. Therefore, in the backup mode, it is possible to prohibit the on-control of the first switch Q1 by the signal on the line 12 in FIG. 6 and to control the on-off of only the second switch Q2.

図７にバックアップモードスイッチ制御信号発生手段１０２に含まれているＤＣ−ＡＣ変換スイッチ制御信号発生手段１０４の一例が詳しく示されている。なお、図７の出力電圧検出回路４３、三角波発生器５２、第２及び第３のコンパレータ５４，５５、第２及び第３のＮＯＴ回路５７，５８、基準電圧指令値発生器６６、減算器６７、比例積分微分（ＰＩＤ）回路６８は図４で同一の参照符号で示すものと同一であり、兼用されているが、理解を容易にするためにＤＣ−ＡＣ変換スイッチ制御信号発生手段１０４を構成するものとして示されている。勿論、図７に示す各部を図４と兼用しないで図７のＤＣ−ＡＣ変換スイッチ制御信号発生手段１０４のために独立（個別）に設けることもできる。また、図６のＤＣ−ＤＣ変換スイッチ制御信号発生手段１０３と図７のＤＣ−ＡＣ変換スイッチ制御信号発生手段１０４は共にバックアップモード時に動作するものであるので、これ等を一体に形成することもできる。
バックアップモード時には、ライン１０７の第１の基準電圧指令値切換信号が高レベルになるので、図５（Ａ）の固定発振回路１５５の出力に基づいて交流出力周波数ｆ_outが一定に制御される。
図７において、第２及び第３のコンパレータ５４，５５の一方の入力端子（正端子）は、比例積分微分（ＰＩＤ）回路６８に直接に接続されている。即ち、バックアップモード時には、比例積分微分（ＰＩＤ）回路６８が図４の第３の演算回路４９と第２のリミッタ５１を介さないで第２及び第３のコンパレータ５４，５５に接続される。第２及び第３のコンパレータ５４，５５の他方の入力端子（負端子）、三角波発生器５２に接続されている。比例積分微分（ＰＩＤ）回路６８と第２及び第３のコンパレータ５４，５５との間の信号伝送は、図２のモード切換信号形成手段１００の出力で図６のＤＣ−ＤＣ変換スイッチ制御信号発生手段１０３と同様に制御される。
図７において、第３のコンパレータ５５の出力端子は、ライン１７を介して図２の第６のスイッチＱ６の制御端子に接続され、且つ第３のＮＯＴ回路５８とライン１６とを介し図２の第５のスイッチＱ５の制御端子に接続されている。図７における第３のコンパレータ５５の出力端子と第５及び第６のスイッチ、Ｑ５、Ｑ６との接続は図４と異なる。この第３のコンパレータ５５の出力端子と第５及び第６のスイッチ、Ｑ５、Ｑ６との接続の切換はモード切換信号形成手段１００の出力で実行され、交流入力モードの時に図４の回路を形成し、バックアップモード時に図７の回路を形成する。
バックアップモード時の第３〜第６のスイッチＱ３〜Ｑ６は、周知のブリッジ型インバータとして動作し、平滑コンデンサＣの電圧を交流出力電圧Ｖｏに変換して負荷１１に供給する。
なお、既に説明したように、バックアップモードの時には、図６のＤＣ−ＤＣ変換スイッチ制御信号発生手段１０３、及び図７のＤＣ−ＡＣ変換スイッチ制御信号発生手段１０４のみを動作させ、図４の交流入力モードスイッチ制御信号発生手段１０１の動作を禁止する。 FIG. 7 shows an example of the DC-AC conversion switch control signal generation means 104 included in the backup mode switch control signal generation means 102 in detail. The output voltage detection circuit 43, the triangular wave generator 52, the second and third comparators 54 and 55, the second and third NOT circuits 57 and 58, the reference voltage command value generator 66, and the subtractor 67 shown in FIG. The proportional-integral-derivative (PID) circuit 68 is the same as that shown by the same reference numeral in FIG. 4 and is used in common, but in order to facilitate understanding, the DC-AC conversion switch control signal generating means 104 is configured. Shown as to be. Of course, each part shown in FIG. 7 can be provided independently (individually) for the DC-AC conversion switch control signal generating means 104 in FIG. Further, since both the DC-DC conversion switch control signal generating means 103 in FIG. 6 and the DC-AC conversion switch control signal generating means 104 in FIG. 7 operate in the backup mode, they can be integrally formed. it can.
In the backup mode, the first reference voltage command value switching signal on the line 107 is at a high level, so that the AC output frequency f _out is controlled to be constant based on the output of the fixed oscillation circuit 155 in FIG.
In FIG. 7, one input terminal (positive terminal) of the second and third comparators 54 and 55 is directly connected to a proportional-integral-derivative (PID) circuit 68. That is, in the backup mode, the proportional-integral-derivative (PID) circuit 68 is connected to the second and third comparators 54 and 55 without passing through the third arithmetic circuit 49 and the second limiter 51 of FIG. The other input terminal (negative terminal) of the second and third comparators 54 and 55 is connected to the triangular wave generator 52. Signal transmission between the proportional-integral-derivative (PID) circuit 68 and the second and third comparators 54 and 55 is generated by the output of the mode switching signal forming means 100 of FIG. 2 to generate the DC-DC conversion switch control signal of FIG. Control is performed in the same manner as the means 103.
In FIG. 7, the output terminal of the third comparator 55 is connected to the control terminal of the sixth switch Q6 of FIG. 2 via the line 17, and via the third NOT circuit 58 and the line 16 of FIG. It is connected to the control terminal of the fifth switch Q5. The connection between the output terminal of the third comparator 55 in FIG. 7 and the fifth and sixth switches Q5 and Q6 is different from that in FIG. The switching of the connection between the output terminal of the third comparator 55 and the fifth and sixth switches, Q5 and Q6 is executed by the output of the mode switching signal forming means 100, and the circuit of FIG. 4 is formed in the AC input mode. Then, the circuit of FIG. 7 is formed in the backup mode.
The third to sixth switches Q3 to Q6 in the backup mode operate as a well-known bridge type inverter, convert the voltage of the smoothing capacitor C into the AC output voltage Vo and supply it to the load 11.
As already described, in the backup mode, only the DC-DC conversion switch control signal generating means 103 in FIG. 6 and the DC-AC conversion switch control signal generating means 104 in FIG. 7 are operated, and the AC in FIG. The operation of the input mode switch control signal generating means 101 is prohibited.

上述から明らかなように本実施例は、特許文献１に開示されているＡＣ−ＤＣ−ＡＣ変換装置と同様な効果を有する他に、次の効果も有する。
（１）バックアップ用蓄電池８３を設け、交流電源３が異常の時にバックアップ用蓄電池８３と第１〜第６のスイッチＱ１〜Ｑ６との組合せで負荷１１に電力を供給するので、無停電の交流電源装置を比較的簡単な回路で提供することができる。
（２）入力周波数ｆ_inがｆ２〜ｆ３の正常から外れても直ちにバックアップ用蓄電池８３による給電に切換えないで、入力周波数ｆ_inがｆ１〜ｆ２及びｆ３〜ｆ４に期間には、交流入力モード（ＡＣ−ＤＣ−ＡＣ変換モード）で負荷１１に電力を供給するので、バックアップ用蓄電池８３の容量低下を防ぐことができる。これにより、比較的長い停電時にも負荷１１に対する電力供給を継続できる。
（３）周波数異常を周波数演算手段１１３等を使用して判定し、電圧異常を実効値演算手段１３１等を使用して判定するので、周波数異常判定及び電圧異常判定をコストの上昇を抑えて比較的容易に達成できる。 As is clear from the above, this embodiment has the following effects in addition to the same effects as the AC-DC-AC converter disclosed in Patent Document 1.
(1) Since a backup storage battery 83 is provided and power is supplied to the load 11 by a combination of the backup storage battery 83 and the first to sixth switches Q1 to Q6 when the AC power supply 3 is abnormal, an uninterruptible AC power supply The device can be provided with a relatively simple circuit.
(2) input at frequency f _in is not switched to the power supply by the backup storage battery 83 immediately be disconnected from the normal of f2~f3, in the period to the input frequency f _in is f1~f2 and f3~f4, AC input mode ( Since power is supplied to the load 11 in the AC-DC-AC conversion mode), it is possible to prevent the capacity of the backup storage battery 83 from being reduced. Thereby, the electric power supply with respect to the load 11 can be continued also at the time of a comparatively long power failure.
(3) Since the frequency abnormality is determined by using the frequency calculation means 113 and the voltage abnormality is determined by using the effective value calculation means 131 and the like, the frequency abnormality determination and the voltage abnormality determination are compared while suppressing an increase in cost. Can be achieved easily.

次に図１８に示す実施例２の交流電源装置を説明する。但し、図１８において図１に示す実施例１の交流電源装置と実質的に同一の部分に同一の参照符号を付し、その説明を省略する。図１８に示す実施例２の交流電源装置の変形された電力変換回路１ａは、図１の電力変換回路１におけるバックアップスイッチ８２、バックアップ用蓄電池８３、充電回路８４の接続位置を変え、且つＤＣ−ＤＣ（直流―直流）変換回路８５を付加した他は図１と同様に構成されている。即ち、図１８においては、バックアップ用蓄電池８３の一端がＤＣ−ＤＣ変換回路８５とバックアップスイッチ８２と接続ライン８６´とを介して正側直流導体７６に接続され、バックアップ用蓄電池８３の他端がＤＣ−ＤＣ変換回路８５と接続ライン８７´とを介して負側直流導体７７に接続されている。ＤＣ−ＤＣ変換回路８５はバックアップ用蓄電池８３の直流電圧を昇圧して正側直流導体７６と負側直流導体７７との間に供給する機能を有する。図１８の変形された電力変換回路１ａにおいて、交流入力電源スイッチ８１がオン、バックアップスイッチ８２がオフの時には、第１〜第６のスイッチＱ１〜Ｑ６はＡＣ−ＤＣ−ＡＣ変換動作する。また、交流入力電源スイッチ８１がオフ、バックアップスイッチ８２がオンの時には、第３〜第６のスイッチＱ３〜Ｑ６がブリッジ型インバータ動作し、正側直流導体７６と負側直流導体７７との間の直流電圧を交流電圧に変換して負荷１１に供給する。 Next, the AC power supply device of Example 2 shown in FIG. 18 will be described. However, in FIG. 18, the same reference numerals are assigned to substantially the same parts as those of the AC power supply apparatus of Embodiment 1 shown in FIG. 1, and the description thereof is omitted. A modified power conversion circuit 1a of the AC power supply device of Example 2 shown in FIG. 18 changes the connection position of the backup switch 82, the backup storage battery 83, and the charging circuit 84 in the power conversion circuit 1 of FIG. The configuration is the same as that of FIG. 1 except that a DC (direct current-direct current) conversion circuit 85 is added. That is, in FIG. 18, one end of the backup storage battery 83 is connected to the positive DC conductor 76 via the DC-DC conversion circuit 85, the backup switch 82, and the connection line 86 ', and the other end of the backup storage battery 83 is connected to the backup storage battery 83. It is connected to the negative side DC conductor 77 via the DC-DC conversion circuit 85 and the connection line 87 ′. The DC-DC conversion circuit 85 has a function of boosting the DC voltage of the backup storage battery 83 and supplying it between the positive DC conductor 76 and the negative DC conductor 77. In the modified power conversion circuit 1a of FIG. 18, when the AC input power switch 81 is on and the backup switch 82 is off, the first to sixth switches Q1 to Q6 perform an AC-DC-AC conversion operation. When the AC input power switch 81 is OFF and the backup switch 82 is ON, the third to sixth switches Q3 to Q6 operate as a bridge type inverter, and are connected between the positive DC conductor 76 and the negative DC conductor 77. The DC voltage is converted into an AC voltage and supplied to the load 11.

図１８の制御回路２ａは、図２のモード切換信号形成手段１００、交流入力モードスイッチ制御信号発生手段１０１、ＤＣ−ＡＣ変換スイッチ制御信号発生手段１０４と同様なものを含む。バックアップモード時には、バックアップ用蓄電池８３から供給された正側直流導体７６と負側直流導体７７との間の直流電圧Ｖｃを交流出力電圧Ｖｏに変換する。 The control circuit 2a in FIG. 18 includes the same ones as the mode switching signal forming unit 100, the AC input mode switch control signal generating unit 101, and the DC-AC conversion switch control signal generating unit 104 in FIG. In the backup mode, the DC voltage Vc between the positive DC conductor 76 and the negative DC conductor 77 supplied from the backup storage battery 83 is converted into an AC output voltage Vo.

図１８の実施例２の第１〜第６のスイッチＱ１〜Ｑ６は交流入力モード時に図１の実施例１における第１〜第６のスイッチＱ１〜Ｑ６と同様に動作し、また図１８の実施例２のＤＣ−ＤＣ変換回路８５はバックアップモード時に実施例１の第１及び第２のスイッチＱ１、Ｑ２による昇圧回路と同様に機能する。従って、図１８の実施例２によって図１の実施例１と同様な効果を得ることができる。 The first to sixth switches Q1 to Q6 of the second embodiment of FIG. 18 operate in the same manner as the first to sixth switches Q1 to Q6 of the first embodiment of FIG. The DC-DC conversion circuit 85 of Example 2 functions in the same manner as the booster circuit using the first and second switches Q1 and Q2 of Example 1 in the backup mode. Therefore, the same effect as that of the first embodiment shown in FIG. 1 can be obtained by the second embodiment shown in FIG.

次に図１９に示す実施例３の交流電源装置を説明する。但し、図１９において図１及び図１８に示す実施例１及び２の交流電源装置と実質的に同一の部分に同一の参照符号を付し、その説明を省略する。図１９に示す実施例３の交流電源装置の変形された電力変換回路１ｂは、図１８の電力変換回路１ａからＤＣ−ＤＣ変換回路８５を省いた他は図１８と同様に構成されている。即ち、図１９においては、バックアップ用蓄電池８３の一端がバックアップスイッチ８２と接続ライン８６´とを介して正側直流導体７６に接続され、バックアップ用蓄電池８３の他端が接続ライン８７´を介して負側直流導体７７に接続されている。図１９のバックアップ用蓄電池８３は、この直流電圧を第３〜第６のスイッチＱ３〜Ｑ６で交流電圧に変換した時に負荷１１が要求する交流出力電圧Ｖｏを得ることができる値に充電されている。 Next, the alternating current power supply device of Example 3 shown in FIG. 19 is demonstrated. However, in FIG. 19, the same reference numerals are assigned to substantially the same parts as those of the AC power supply devices of the first and second embodiments shown in FIGS. 1 and 18, and the description thereof is omitted. A modified power conversion circuit 1b of the AC power supply device according to the third embodiment shown in FIG. 19 has the same configuration as that of FIG. 18 except that the DC-DC conversion circuit 85 is omitted from the power conversion circuit 1a of FIG. That is, in FIG. 19, one end of the backup storage battery 83 is connected to the positive DC conductor 76 via the backup switch 82 and the connection line 86 ', and the other end of the backup storage battery 83 is connected via the connection line 87'. The negative side DC conductor 77 is connected. The backup storage battery 83 in FIG. 19 is charged to a value that can obtain the AC output voltage Vo required by the load 11 when this DC voltage is converted into an AC voltage by the third to sixth switches Q3 to Q6. .

図１９に示す実施例３の交流電源装置は、ＤＣ−ＤＣ変換回路８５を省いた他は図１８と同様に構成されているので、図１８の実施例２と同様な効果を有する。 The AC power supply device according to the third embodiment shown in FIG. 19 has the same effect as that of the second embodiment shown in FIG. 18 because the configuration is the same as that shown in FIG. 18 except that the DC-DC conversion circuit 85 is omitted.

図２０は変形された交流入力モードスイッチ制御信号発生手段１０１ａを示す。図２０の変形された交流入力モードスイッチ制御信号発生手段１０１ａにおいて図４の交流入力モードスイッチ制御信号発生手段１０１と実質的に同一の部分に同一の符号を付してその説明を省略する。なお、実施例４に従う交流電源装置の交流入力モードスイッチ制御信号発生手段１０１ａ以外の部分は実施例１と同様に構成されている。
図２０の変形された交流入力モードスイッチ制御信号発生手段１０１ａは図４の交流入力モードスイッチ制御信号発生手段１０１の第１、第２及び第３の演算回路４７，４８，４９を変形した第１、第２及び第３の演算回路４７ａ，４８ａ，４９ａを設け、この他は図４と同一に形成したものである。
図２０の第１の演算回路４７ａは、第１及び第２の指令値発生手段４４，４５に接続され、次式の演算を行い、差信号△Ｖを出力する。
△Ｖ＝Ｖｒｉ−Ｖｒｃ
第２の演算回路４８ａは第１の演算回路４７ａと方形波発生器４６とに接続され、次の演算を行う。
もし△Ｖ＞０なら
Ｖｒ１＝Ｖｓ−△Ｖ
Ｖｒ３＝Ｖｓ
もし△Ｖ＝０なら
Ｖｒ１＝Ｖｓ
Ｖｒ３＝Ｖｓ
もし△Ｖ＜０なら
Ｖｒ１＝Ｖｓ
Ｖｒ３＝Ｖｓ＋△Ｖ
第３の演算回路４９ａは第１の指令値発生手段４４と第２の演算回路４８ａとに接続され、次の演算を行う。
Ｖｒ２＝Ｖｒ１−Ｖｒｃ
図１８の第１、第２及び第３のモードで第２及び第３の演算回路４８ａ，４９ａから得られるＶｒ１，Ｖｒ２，Ｖｒ３は、図４で同一符号で示すものと同一である。従って、実施例２によっても、実施例１と同一の効果を得ることができる。 FIG. 20 shows a modified AC input mode switch control signal generating means 101a. In the modified AC input mode switch control signal generating means 101a of FIG. 20, the same reference numerals are given to substantially the same parts as those of the AC input mode switch control signal generating means 101 of FIG. The portions other than the AC input mode switch control signal generating means 101a of the AC power supply device according to the fourth embodiment are configured in the same manner as in the first embodiment.
The modified AC input mode switch control signal generating means 101a of FIG. 20 is a modified first of the first, second and third arithmetic circuits 47, 48 and 49 of the AC input mode switch control signal generating means 101 of FIG. Second and third arithmetic circuits 47a, 48a and 49a are provided, and the others are formed in the same manner as in FIG.
The first arithmetic circuit 47a of FIG. 20 is connected to the first and second command value generating means 44, 45, performs the following equation, and outputs a difference signal ΔV.
ΔV = Vri−Vrc
The second arithmetic circuit 48a is connected to the first arithmetic circuit 47a and the square wave generator 46, and performs the following calculation.
If ΔV> 0, Vr1 = Vs−ΔV
Vr3 = Vs
If ΔV = 0, Vr1 = Vs
Vr3 = Vs
If ΔV <0, Vr1 = Vs
Vr3 = Vs + ΔV
The third arithmetic circuit 49a is connected to the first command value generating means 44 and the second arithmetic circuit 48a and performs the following calculation.
Vr2 = Vr1-Vrc
Vr1, Vr2, and Vr3 obtained from the second and third arithmetic circuits 48a and 49a in the first, second, and third modes in FIG. 18 are the same as those indicated by the same reference numerals in FIG. Therefore, the same effects as in the first embodiment can be obtained also in the second embodiment.

図２１は変形された交流入力モードスイッチ制御信号発生手段１０１ｂを示す。図２１の変形された交流入力モードスイッチ制御信号発生手段１０１ｂにおいて図４の同期モードスイッチ制御信号発生手段１０１と実質的に同一の部分に同一の符号を付してその説明を省略する。なお、実施例５の交流電源装置の交流入力モードスイッチ制御信号発生手段１０１ｂ以外の部分は実施例１と同様に構成されている。
図２１の変形された交流電源装置の交流入力モードスイッチ制御信号発生手段１０１ｂは図４の交流電源装置の交流入力モードスイッチ制御信号発生手段１０１の第１、第２及び第３の演算回路４７，４８，４９を変形した第１及び第２の演算回路４７ｂ，４８ｂと選択回路４９ｂとを設け、更に、２つの加算器７１、７３と１つの減算器７２と、第３のリミッタ７４を設け、この他は図４と同一に形成したものである。
図２１の第１の演算回路４７ｂは、第１及び第２の指令値発生手段４４，４５に接続され、Ｖｒｃ−Ｖｒｉの減算を行い、差信号△Ｖ１を出力する。
第２の演算回路４８ｂは、第１及び第２の指令値発生手段４４，４５に接続され、Ｖｒｉ−Ｖｒｃの減算を行い、差信号△Ｖ２を出力する。
選択回路４９ｂは、第１及び第２の指令値発生手段４４，４５と第１の演算回路４７ｂとに接続され、第１の演算回路４７ｂの出力△Ｖ１に基づいて次の演算を行う。
もし△Ｖ１＝０ならＶｒｃを選択する。
もし△Ｖ１＞０ならＶｒｃを選択する。
もし△Ｖ１＜０ならＶｒｉを選択する。
加算器７１は、第１の演算回路４７ｂと方形波発生器４６とに接続され、これらの出力を加算する。従って，図２１の第１の演算回路４７ｂと加算器７１との組み合せは図４の第１の演算回路４７と等価である。
減算器７２は、選択回路４９ｂと方形波発生器７６とに接続され、方形波電圧Ｖｓから選択回路４９ｂの出力を減算し、図４の第３の演算回路４９の出力と実質的に同じ信号を出力する。従って，図２１の選択回路４９ｂと減算器７２との組み合せは図４の第３の演算回路４９と等価である。
加算器７３は、第２の演算回路４８ｂと方形波発生器７６とに接続され、これらの出力を加算する。従って，図２１の第２の演算回路４８ｂと加算器７２との組み合せは図４の第２の演算回路４８と等価であり、Ｖｒｉ―Ｖｒｃ＋Ｖｓを出力する。
第３のリミッタ７４は減算器７２と第２のコンパレータ５４との間に接続され、減算器７２の出力を上限値＋Ｖｓと下限値―Ｖｓとの間に制限する。
第１、第２及び第３の同期モードにおいて、図２１の第１、第２及び第３のリミッタ５０，５１，７４から得られるＶｒ１，Ｖｒ２，Ｖｒ３は、図４で同一符号で示すものと同一である。従って、実施例５によっても、実施例１と同一の効果を得ることができる。 FIG. 21 shows a modified AC input mode switch control signal generating means 101b. In the modified AC input mode switch control signal generating means 101b of FIG. 21, the same reference numerals are given to substantially the same parts as those of the synchronous mode switch control signal generating means 101 of FIG. The parts other than the AC input mode switch control signal generating means 101b of the AC power supply apparatus according to the fifth embodiment are configured in the same manner as in the first embodiment.
The AC input mode switch control signal generating means 101b of the modified AC power supply apparatus of FIG. 21 includes first, second and third arithmetic circuits 47 of the AC input mode switch control signal generating means 101 of the AC power supply apparatus of FIG. First and second arithmetic circuits 47b and 48b obtained by modifying 48 and 49, a selection circuit 49b, two adders 71 and 73, one subtractor 72, and a third limiter 74 are provided. Others are the same as in FIG.
The first arithmetic circuit 47b in FIG. 21 is connected to the first and second command value generating means 44 and 45, subtracts Vrc−Vri, and outputs a difference signal ΔV1.
The second arithmetic circuit 48b is connected to the first and second command value generating means 44 and 45, subtracts Vri−Vrc, and outputs a difference signal ΔV2.
The selection circuit 49b is connected to the first and second command value generating means 44, 45 and the first arithmetic circuit 47b, and performs the following calculation based on the output ΔV1 of the first arithmetic circuit 47b.
If ΔV1 = 0, Vrc is selected.
If ΔV1> 0, Vrc is selected.
If ΔV1 <0, select Vri.
The adder 71 is connected to the first arithmetic circuit 47b and the square wave generator 46, and adds these outputs. Therefore, the combination of the first arithmetic circuit 47b and the adder 71 in FIG. 21 is equivalent to the first arithmetic circuit 47 in FIG.
The subtractor 72 is connected to the selection circuit 49b and the square wave generator 76, subtracts the output of the selection circuit 49b from the square wave voltage Vs, and is substantially the same signal as the output of the third arithmetic circuit 49 in FIG. Is output. Therefore, the combination of the selection circuit 49b and the subtracter 72 in FIG. 21 is equivalent to the third arithmetic circuit 49 in FIG.
The adder 73 is connected to the second arithmetic circuit 48b and the square wave generator 76, and adds these outputs. Therefore, the combination of the second arithmetic circuit 48b and the adder 72 in FIG. 21 is equivalent to the second arithmetic circuit 48 in FIG. 4, and outputs Vri−Vrc + Vs.
The third limiter 74 is connected between the subtractor 72 and the second comparator 54, and limits the output of the subtractor 72 between the upper limit value + Vs and the lower limit value −Vs.
In the first, second, and third synchronization modes, Vr1, Vr2, and Vr3 obtained from the first, second, and third limiters 50, 51, and 74 in FIG. 21 are denoted by the same reference numerals in FIG. Are the same. Therefore, the same effects as in the first embodiment can be obtained in the fifth embodiment.

図２２は変形された交流電源装置の交流入力モードスイッチ制御信号発生手段１０１ｃを示す。図２２の変形された同期モードスイッチ制御信号発生手段１０１ｃにおいて図４の交流電源装置の交流入力モードスイッチ制御信号発生手段１０１と実質的に同一の部分に同一の符号を付してその説明を省略する。なお、実施例６の交流電源装置の交流電源装置の交流入力モードスイッチ制御信号発生手段１０１ｃ以外の部分は実施例１と同様に構成されている。
図２２の変形された交流電源装置の交流入力モードスイッチ制御信号発生手段１０１ｃは図４の同期モードスイッチ制御信号発生手段１０１の第２の演算回路４８ｂを省き、図２１の加算器７３を減算器７３´に変形し、この他は図２１と同一に形成したものである。
図２２の減算器７３´は、第１の演算回路４７ｂと方形波発生器４６とに接続され、方形波電圧Ｖｓから第１の演算回路４７ｂの出力を減算し、Ｖｓ―（Ｖｒｃ―Ｖｒｉ）＝Ｖｓ―Ｖｒｃ＋Ｖｒｉを出力する。従って，図２２の減算器７３´から図２１の加算器７３と同じ出力を得ることができる。
第１、第２及び第３のモードにおいて、図２２の第１、第２及び第３のリミッタ５０，５１，７４から得られるＶｒ１，Ｖｒ２，Ｖｒ３は、図４及び図２１で同一符号で示すものと同一である。従って、実施例６によっても、実施例１及び５と同一の効果を得ることができる。 FIG. 22 shows a modified AC input mode switch control signal generating means 101c of the AC power supply apparatus. In the modified synchronous mode switch control signal generating means 101c of FIG. 22, the same reference numerals are given to the substantially same parts as those of the AC input mode switch control signal generating means 101 of the AC power supply apparatus of FIG. To do. In addition, parts other than the alternating current input mode switch control signal generation means 101c of the alternating current power supply device of the alternating current power supply device of the sixth embodiment are configured in the same manner as the first embodiment.
The AC input mode switch control signal generating means 101c of the modified AC power supply apparatus of FIG. 22 omits the second arithmetic circuit 48b of the synchronous mode switch control signal generating means 101 of FIG. 4, and the adder 73 of FIG. 73 ′, and the others are formed in the same manner as FIG.
The subtractor 73 ′ of FIG. 22 is connected to the first arithmetic circuit 47b and the square wave generator 46, and subtracts the output of the first arithmetic circuit 47b from the square wave voltage Vs to obtain Vs− (Vrc−Vri). = Vs-Vrc + Vri is output. Therefore, the same output as that of the adder 73 shown in FIG. 21 can be obtained from the subtractor 73 ′ shown in FIG.
In the first, second, and third modes, Vr1, Vr2, and Vr3 obtained from the first, second, and third limiters 50, 51, and 74 in FIG. 22 are denoted by the same reference numerals in FIGS. Is the same. Therefore, the same effect as in the first and fifth embodiments can be obtained also in the sixth embodiment.

図２３は変形された交流電源装置の交流入力モードスイッチ制御信号発生手段１０１ｄを示す。図２３の変形された交流入力モードスイッチ制御信号発生手段１０１ｄにおいて図４の同期モードスイッチ制御信号発生手段１０１と実質的に同一の部分に同一の符号を付してその説明を省略する。なお、実施例７の交流電源装置の交流入力モードスイッチ制御信号発生手段１０１ｄ以外の部分は実施例１と同様に構成されている。
図２３の変形された交流入力モードスイッチ制御信号発生手段１０１ｄは図４の交流入力モードスイッチ制御信号発生手段１０１の第１、第２及び第３のＮＯＴ回路５６，５７，５８の代りに、第４、第５及び第６のコンパレータ５６’、５７’、５８’を設け、この他は図４と同一に形成したものである。第４、第５及び第６のコンパレータ５６'、５７’、５８’の負入力端子は、第１のリミッタ５０と、第３の演算回路４９と、第２のリミッタ５１とにそれぞれ接続され、Ｖｒ１，Ｖｒ２，Ｖｒ３の供給を受ける。第４、第５及び第６のコンパレータ５６'、５７’、５８’の正入力端子は三角波発生器５２に接続されている。第４、第５及び第５のコンパレータ５６'、５７’、５８’は、第１、第２及び第３のコンパレータ５３，５４，５５から出力される第１、第３及び第５の制御信号Ｖ_Q1，Ｖ_Q3，Ｖ_Q5に対して逆位相の第２、第４及び第６の制御信号Ｖ_Q2，Ｖ_Q4，Ｖ_Q6を形成してライン１３，１５，１７に送出する。この図２３の交流入力モードスイッチ制御信号発生手段１０１ｄによっても図４の交流入力モードスイッチ制御信号発生手段１０１と同一の効果を得ることができる。
なお、図２０，図２１及び図２２の第１、第２及び第３のＮＯＴ回路５６，５７，５８を図２３の第４、第５及び第６のコンパレータ５６’、５７’５８’と同様なものに置き換えることができる。 FIG. 23 shows the AC input mode switch control signal generating means 101d of the modified AC power supply apparatus. In the modified AC input mode switch control signal generating means 101d of FIG. 23, the same reference numerals are given to substantially the same parts as those of the synchronous mode switch control signal generating means 101 of FIG. The portions other than the AC input mode switch control signal generating means 101d of the AC power supply device according to the seventh embodiment are configured in the same manner as in the first embodiment.
The modified AC input mode switch control signal generating means 101d in FIG. 23 is replaced with the first, second and third NOT circuits 56, 57 and 58 of the AC input mode switch control signal generating means 101 in FIG. 4, fifth and sixth comparators 56 ', 57', 58 'are provided, and the others are formed in the same manner as in FIG. The negative input terminals of the fourth, fifth, and sixth comparators 56 ′, 57 ′, and 58 ′ are connected to the first limiter 50, the third arithmetic circuit 49, and the second limiter 51, respectively. Vr1, Vr2, and Vr3 are supplied. The positive input terminals of the fourth, fifth and sixth comparators 56 ′, 57 ′ and 58 ′ are connected to the triangular wave generator 52. The fourth, fifth, and fifth comparators 56 ′, 57 ′, and 58 ′ are the first, third, and fifth control signals output from the first, second, and third comparators 53, 54, and 55, respectively. Second, fourth and sixth control signals V _Q2 , V _Q4 and V _Q6 having opposite phases to V _Q1 , V _Q3 and V _Q5 are formed and sent to lines 13, 15 and 17. The AC input mode switch control signal generating means 101d shown in FIG. 23 can obtain the same effect as the AC input mode switch control signal generating means 101 shown in FIG.
The first, second, and third NOT circuits 56, 57, and 58 shown in FIGS. 20, 21, and 22 are the same as the fourth, fifth, and sixth comparators 56 ′ and 57′58 ′ shown in FIG. Can be replaced.

図２４は図５（Ａ）に示す基準出力電圧指令値発生器６６を変形した基準出力電圧指令値発生器６６ａを示す。この変形された基準出力電圧指令値発生器６６ａは、固定クロック発生手段１５５ａと、可変クロック発生手段１５７ａと、第１及び第２モード選択スイッチ１５６、１５８と、正弦波発生手段１６０とから成る。固定クロック発生手段１５５ａは交流出力電圧Ｖｏの目標周波数を得るために一定周波数（固定周波数）でクロックを発生する。図５（Ｂ）の入力周波数ｆ_inがｆ１よりも低い時、ｆ２〜ｆ３の正常時、ｆ４よりも高い時におけるライン１０７の信号に応答して第１モード選択スイッチ１５６がオンになると、固定クロック発生手段１５５ａの一定周波数（固定周波数）のクロックがメモリから成る正弦波発生手段１６０に送られ、正弦波発生手段１６０から一定周波数（固定周波数）の正弦波電圧が出力される。 FIG. 24 shows a reference output voltage command value generator 66a obtained by modifying the reference output voltage command value generator 66 shown in FIG. The modified reference output voltage command value generator 66a includes a fixed clock generation unit 155a, a variable clock generation unit 157a, first and second mode selection switches 156 and 158, and a sine wave generation unit 160. The fixed clock generator 155a generates a clock at a constant frequency (fixed frequency) in order to obtain a target frequency of the AC output voltage Vo. When the first mode selection switch 156 is turned on in response to the signal on the line 107 when the input frequency fin _in FIG. 5B is lower than f1, normal during f2 to f3, and higher than f4, the signal is fixed. A clock having a constant frequency (fixed frequency) of the clock generating means 155a is sent to a sine wave generating means 160 comprising a memory, and a sine wave voltage having a constant frequency (fixed frequency) is output from the sine wave generating means 160.

可変クロック発生手段１５７ａは、ライン４１bの交流入力電圧Vinの周波数f_inと同一の周波数を有する正弦波を得るためのクロックを交流入力電圧Vｉｎに同期して発生する。図５（Ｂ）の入力周波数ｆ_inがｆ１〜ｆ２の時、ｆ３〜ｆ４の時におけるライン１０８の信号に応答して第１モード選択スイッチ１５８がオンになると、可変クロック発生手段１５７ａの入力周波数に同期したクロックがメモリから成る正弦波発生手段１６０に送られ、正弦波発生手段１６０から入力周波数に同期した正弦波電圧が出力される。 Variable clock generating means 157a is generated in synchronization with a clock for obtaining a sine wave having the same frequency as the frequency f _in of the AC input voltage Vin of the line 41b to the AC input voltage Vin. When the first mode selection switch 158 is turned on in response to the signal on the line 108 when the input frequency fin is f1 to f2 _in FIG. 5B, the input frequency of the variable clock generator 157a. Is sent to a sine wave generator 160 comprising a memory, and a sine wave voltage synchronized with the input frequency is output from the sine wave generator 160.

図２４の変形された基準出力電圧指令値発生器６６ａは、図５（Ａ）の基準出力電圧指令値発生器６６と同一の出力をライン１５４に送出するので、図２４に示す変形された基準出力電圧指令値発生器６６ａを有する交流電源装置によっても、実施例１と同一の効果を得ることができる。 The modified reference output voltage command value generator 66a shown in FIG. 24 sends the same output as the reference output voltage command value generator 66 shown in FIG. 5A to the line 154. Therefore, the modified reference output voltage command value generator 66a shown in FIG. The same effect as in the first embodiment can also be obtained by the AC power supply device having the output voltage command value generator 66a.

本発明は上述の実施例に限定されるものでなく、例えば次の変形が可能なものである。
（１）交流入力モードスイッチ制御信号発生手段１０１〜１０１ｄを、電圧非変換モードと降圧モードとの２つのみ、又は電圧非変換モードと昇圧モードとの２つのみ、又は降圧モードと昇圧モードとの２つのみで動作させることができる。また、電圧非変換モードと降圧モードと昇圧モードとから選択された１つのみで動作させることができる。
（２）交流入力モードスイッチ制御信号発生手段１０１〜１０１ｄの多くの部分をデジタル回路で構成することことができる。
（３）第１及び第２のスイッチＱ1 、Ｑ2 のオン期間の相互間、第３及び第４のスイッチＱ3 、Ｑ4 のオン期間の相互間、第５及び第６のスイッチＱ5 、Ｑ6 のオン期間の相互間に周知のデッドタイム（休止期間）を設けて各スイッチのストレージによって対のスイッチが同時にオンになることを防止し、対の直流ライン間の短絡を防止してもよい。
（４）第１、第２及び第３のリミッタ５０、５１、７４を省いた構成にすることができる。
（５）方形波発生器４６のリミッタ７０及び第１、第２及び第３のリミッタ５０、５１、７４の上側制限電圧を２００Ｖよりも高くし、下側制限電圧を−２００Ｖよりも低くすることができる。
（６）電力変換回路１、１ａ、１ｂに対して同一回路構成のものを並列的に接続して多相の電力変換装置を構成することができる。
（７）バックアップ用蓄電池８３を予め充電することにより、充電回路８４を省くことができる。また、図１９の実施例３において、バックアップスイッチ８２をオンにしてバックアップ用蓄電池８３を予め充電することができる。
（８）モード切換信号形成手段１００を図３以外の構成にすることができる。
（９）交流入力電圧の周波数及び電圧の変化が推定できると時は、交流入力電源スイッチ８１、バックアップスイッチ８２、図５（Ａ）及び図２４のスイッチ１５６，１５８を手動操作することもできる。 The present invention is not limited to the above-described embodiments, and for example, the following modifications are possible.
(1) The AC input mode switch control signal generating means 101-101d includes only two of the voltage non-conversion mode and the step-down mode, or only two of the voltage non-conversion mode and the step-up mode, or the step-down mode and the step-up mode. Only two of them can be operated. Further, only one selected from the voltage non-conversion mode, the step-down mode, and the step-up mode can be operated.
(2) Many parts of the AC input mode switch control signal generating means 101 to 101d can be constituted by digital circuits.
(3) Between the ON periods of the first and second switches Q1, Q2, between the ON periods of the third and fourth switches Q3, Q4, and the ON periods of the fifth and sixth switches Q5, Q6 A known dead time (resting period) may be provided between the pair of switches to prevent the pair of switches from being simultaneously turned on by the storage of each switch, thereby preventing a short circuit between the pair of DC lines.
(4) The first, second, and third limiters 50, 51, and 74 can be omitted.
(5) The upper limit voltage of the limiter 70 and the first, second and third limiters 50, 51 and 74 of the square wave generator 46 are set higher than 200V, and the lower limit voltage is set lower than −200V. Can do.
(6) A multi-phase power conversion device can be configured by connecting the power conversion circuits 1, 1a, and 1b having the same circuit configuration in parallel.
(7) By charging the backup storage battery 83 in advance, the charging circuit 84 can be omitted. In Example 3 of FIG. 19, the backup storage battery 83 can be charged in advance by turning on the backup switch 82.
(8) The mode switching signal forming means 100 can be configured other than that shown in FIG.
(9) When it is possible to estimate the frequency and voltage change of the AC input voltage, the AC input power switch 81, the backup switch 82, and the switches 156 and 158 in FIGS. 5A and 24 can be manually operated.

本発明の実施例１に従う交流電源装置を示す回路図である。It is a circuit diagram which shows the alternating current power supply device according to Example 1 of this invention. 図１の制御回路を示すブロック図である。It is a block diagram which shows the control circuit of FIG. 図２のモード切換信号形成手段を等価的に示すブロック図である。FIG. 3 is a block diagram equivalently showing mode switching signal forming means of FIG. 2. 図２の交流入力モードスイッチ制御信号発生手段を詳しく示す回路図である。It is a circuit diagram which shows the alternating current input mode switch control signal generation | occurrence | production means of FIG. 2 in detail. 図４の可変直流基準電圧源を詳しく示す回路図である。FIG. 5 is a circuit diagram illustrating the variable DC reference voltage source in FIG. 4 in detail. 図２のＤＣ−ＤＣ変換スイッチ制御信号発生手段を詳しく示す回路図である。FIG. 3 is a circuit diagram showing in detail the DC-DC conversion switch control signal generating means of FIG. 2. 図２のＤＣ−ＡＣ変換スイッチ制御信号発生手段を詳しく示す回路図である。FIG. 3 is a circuit diagram showing in detail the DC-AC conversion switch control signal generating means of FIG. 2. 図１の電力変換回路を電圧非変換モードで動作させた時の交流入力電圧と第１〜第６のスイッチの制御信号とを示す波形図である。It is a wave form diagram which shows the alternating current input voltage when the power converter circuit of FIG. 1 is operated in voltage non-conversion mode, and the control signal of the 1st-6th switch. 図１の電力変換回路を降圧モードで動作させた時の交流入力電圧と第１〜第６のスイッチの制御信号とを示す波形図である。It is a wave form diagram which shows the alternating current input voltage when the power converter circuit of FIG. 1 is operated in a pressure | voltage fall mode, and the control signal of the 1st-6th switch. 図１の電力変換回路を昇圧モードで動作させた時の交流入力電圧と第１〜第６のスイッチの制御信号とを示す波形図である。It is a wave form diagram which shows the alternating current input voltage when the power converter circuit of FIG. 1 is operated by the pressure | voltage rise mode, and the control signal of the 1st-6th switch. 図４の方形波発生器の入力及び出力を示す波形図である。It is a wave form diagram which shows the input and output of the square wave generator of FIG. 電圧非変換モード時の図４の第１、第２及び第３のコンパレータの入力を示す波形図である。FIG. 5 is a waveform diagram showing inputs of the first, second, and third comparators of FIG. 4 in a voltage non-conversion mode. 降圧モード時の図４の第１、第２及び第３のコンパレータの入力を示す波形図である。FIG. 5 is a waveform diagram showing inputs of the first, second, and third comparators of FIG. 4 in the step-down mode. 昇圧モード時の図４の第１、第２及び第３のコンパレータの入力を示す波形図である。FIG. 5 is a waveform diagram showing inputs of the first, second, and third comparators of FIG. 4 in a boost mode. 電圧非変換モード時の三角波電圧と各コンパレータの入力との関係を詳しく示す波形図である。It is a wave form diagram which shows in detail the relationship between the triangular wave voltage at the time of voltage non-conversion mode, and the input of each comparator. 降圧モード時の三角波電圧と各コンパレータの入力との関係を詳しく示す波形図である。It is a wave form diagram which shows in detail the relationship between the triangular wave voltage at the time of a pressure | voltage fall mode, and the input of each comparator. 昇圧モード時の三角波電圧と各コンパレータの入力との関係を詳しく示す波形図である。It is a wave form diagram which shows in detail the relationship between the triangular wave voltage at the time of a pressure | voltage rise mode, and the input of each comparator. 実施例２の交流電源装置を示す回路図である。6 is a circuit diagram illustrating an AC power supply device according to a second embodiment. 実施例３の交流電源装置を示す回路図である。FIG. 6 is a circuit diagram illustrating an AC power supply device of Example 3. 実施例４の交流入力モードスイッチ制御信号発生手段を示す回路図である。It is a circuit diagram which shows the alternating current input mode switch control signal generation means of Example 4. 実施例５の交流入力モードスイッチ制御信号発生手段を示す回路図である。FIG. 10 is a circuit diagram showing an AC input mode switch control signal generating means of Embodiment 5. 実施例６の交流入力モードスイッチ制御信号発生手段を示す回路図である。It is a circuit diagram which shows the alternating current input mode switch control signal generation means of Example 6. 実施例７の交流入力モードスイッチ制御信号発生手段を示す回路図である。It is a circuit diagram which shows the alternating current input mode switch control signal generation means of Example 7. 実施例８の基準出力電圧指令値発生器を示す回路図である。FIG. 10 is a circuit diagram illustrating a reference output voltage command value generator according to an eighth embodiment.

Explanation of symbols

１，１ａ、１ｂ電力変換回路
２，２ａ制御回路
３交流電源
５３、５４、５５第１、第２及び第３のコンパレータ
５６、５７、５８第１、第２及び第３のＮＯＴ回路
８１交流入力電源スイッチ
８２バックアップスイッチ
８３バックアップ用蓄電池
Ｑ1 〜Ｑ６第１〜第６のスイッチ
Ｃ平滑コンデンサ
Ｌ1 、Ｌ2 第１及び第２のインダクタ 1, 1a, 1b Power conversion circuit 2, 2a Control circuit 3 AC power supply 53, 54, 55 First, second and third comparators 56, 57, 58 First, second and third NOT circuit 81 AC input Power switch 82 Backup switch 83 Backup storage battery Q1 to Q6 First to sixth switches C Smoothing capacitors L1 and L2 First and second inductors

Claims

An AC power supply device for supplying AC power to a load (11) uninterruptibly, comprising a power conversion circuit and a control circuit for the power conversion circuit,
The power conversion circuit includes:
An AC input terminal (4) connected to an AC power source (3);
An AC output terminal (6) connected to the load (11);
A common terminal (5 or 7) connected to the AC power source (3) and the load (11);
A positive DC conductor (76);
A negative side DC conductor (77);
A series circuit of first and second switches (Q1, Q2) connected between the positive side DC conductor (76) and the negative side DC conductor (77), respectively, and third and fourth switches (Q3) , Q4), a series circuit of fifth and sixth switches (Q5, Q6), and a smoothing capacitor (C);
AC input power supply for selectively connecting the AC power supply (3) between the interconnection point (8) of the first and second switches (Q1, Q2) and the common terminal (5 or 7) A switch (81);
Backup battery (83);
Backup switch for selectively connecting the backup storage battery (83) between the interconnection point (8) of the first and second switches (Q1, Q2) and the common terminal (5 or 7) (82)
Between the AC input terminal (4) and the interconnection point (8) of the first and second switches (Q1, Q2) or the interconnection point of the third and fourth switches (Q3, Q4) ( 9) and an inductor (L1 or L3) connected between the common terminal (5 or 7),
In the control circuit, the frequency of the AC input voltage (Vin) supplied from the AC power supply (3) is in a normal range (f2 to f3) and the voltage value of the AC input voltage (Vin) is in a normal range. In a certain frequency and voltage normal mode, the AC input power switch (81) is controlled to be ON and the backup switch (82) is controlled to be OFF, and the AC input voltage (Vin) is converted to a DC voltage to convert the positive voltage. A DC voltage is obtained between the side DC conductor (76) and the negative side DC conductor (77), and the DC voltage is converted into an AC voltage to convert the AC output terminal (6) and the common terminal (5 or 7). The first to sixth switches (Q1 to Q6) are controlled so as to obtain an AC output voltage (Vo) of a rated frequency between the frequency of the AC input voltage (Vin) and the frequency of the AC input voltage (Vin) of the load (11). Allowable frequency fluctuation range (F1 to f2, f3 to f4) and the voltage value of the AC input voltage (Vin) is within a normal range, and the AC input power switch (81) is controlled to be on during the frequency fluctuation and voltage normal mode. Further, the backup switch (82) is controlled to be turned off and the AC input voltage (Vin) is converted into a DC voltage so that a DC voltage is generated between the positive DC conductor (76) and the negative DC conductor (77). And converting the DC voltage into an AC voltage, and an AC output voltage having the same frequency as the frequency of the AC input voltage (Vin) between the AC output terminal (6) and the common terminal (5 or 7). The first to sixth switches (Q1 to Q6) are controlled to obtain (Vo), and in another mode that does not belong to any of the frequency and voltage normal mode and the frequency fluctuation and voltage normal mode, or Said exchange In the voltage abnormality mode where the voltage value of the current input voltage (Vin) is not within the normal range, the AC input power switch (81) is controlled to be off, the backup switch (82) is controlled to be on, and the backup is performed. A desired DC voltage is obtained between the positive DC conductor (76) and the negative DC conductor (77) by DC-DC conversion of the DC voltage of the storage battery (83), and the DC voltage is converted to an AC voltage. An AC power supply device comprising means for controlling the first to sixth switches (Q1 to Q6) so as to obtain an AC output voltage (Vo) of the rated frequency by conversion.

The control circuit includes:
A function for determining whether or not the frequency of the AC input voltage supplied from the AC power supply (3) is within a normal range (f2 to f3) and an allowable frequency where the frequency of the AC input voltage (Vin) is lower than the normal range. A function for determining whether or not the fluctuation range (f1 to f2) is within a range, and a function for determining whether or not the frequency of the AC input voltage (Vin) is within an allowable frequency fluctuation range (f3 to f4) higher than the normal range; A frequency determination means (111) having:
AC voltage determining means (112) for determining whether or not the voltage value of the AC input voltage (Vin) is within a normal range;
An output indicating that the frequency is within the normal range is obtained from the frequency determining means (111), and an output indicating that the voltage value is within the normal range is obtained simultaneously from the AC voltage determining means (112). A frequency and voltage normal mode determination means (138) for determining whether the frequency and voltage normal mode are present;
An output indicating that the frequency of the AC input voltage (Vin) is within an allowable frequency fluctuation range (f1 to f2) lower than the normal range, or an allowable frequency of the AC input voltage (Vin) higher than the normal range. An output indicating that it is within the frequency fluctuation range (f3 to f4) is obtained from the frequency determining means (111), and at the same time, an output indicating that the voltage value is within the normal range from the AC voltage determining means (112). A frequency variation and voltage normal mode determining means (137, 139, 141) for determining whether or not it is obtained;
When the output indicating the frequency and voltage normal mode is obtained from the frequency and voltage normal mode determining means (138), and from the frequency fluctuation and voltage normal mode determining means (137, 139, 141), the frequency fluctuation and When the output indicating the voltage normal mode is obtained, the AC input power switch (81) is controlled to be on and the backup switch (82) is controlled to be in the off state. In another mode that does not belong to any of the normal voltage modes, or in the abnormal voltage mode in which an output indicating that the voltage value is not within the normal range is obtained from the AC voltage determination means (112). Controlling the AC input power switch (81) to an off state and controlling the backup switch (82) to an on state And means for outputting the mode switching signal because (88, 89),
A first reference voltage having a fixed frequency for obtaining an AC output voltage (Vo) of the rated frequency in response to a signal indicating the frequency and voltage normal mode obtained from the frequency and voltage normal mode determining means (136). A command value is generated, and the frequency of the AC input voltage (Vin) is set in response to a signal indicating the frequency fluctuation and voltage normal mode obtained from the frequency fluctuation and voltage normal mode determination means (137, 139, 141). Reference voltage command value generating means (66) for generating a second reference voltage command value having a proportionally changing frequency;
When an output indicating the frequency and voltage normal mode is obtained from the frequency and voltage normal mode determination means (138), the AC input voltage (Vin) is converted into a DC voltage to convert the positive side DC conductor (76). Between the AC output terminal (6) and the common terminal (5 or 7) based on the first reference voltage command value. A switch control signal for controlling the first to sixth switches (Q1 to Q6) so as to obtain an AC output voltage (Vo) having a frequency is generated, and the frequency fluctuation and voltage normal mode determination means (137, 139) are generated. 141), when the output indicating the frequency fluctuation and voltage normal mode is obtained, based on the second reference voltage command value, the AC output terminal (6) and the common terminal (5 or 7) In between A switch control signal for controlling the first to sixth switches (Q1 to Q6) so as to obtain an AC output voltage (Vo) having a frequency that varies in proportion to the frequency of the AC input voltage (Vin). AC input mode switch control signal generating means (101 or 101a or 101b or 101c or 101d) to be generated;
In another mode that does not belong to any of the frequency and voltage normal mode and the frequency fluctuation and voltage normal mode, or in the abnormal voltage abnormal mode in which the voltage value of the AC input voltage (Vin) is not in a normal range, A desired DC voltage is obtained between the positive DC conductor (76) and the negative DC conductor (77) by DC-DC conversion of the DC voltage of the backup storage battery (83), and the DC voltage is converted to AC. Backup mode switch control signal generation for generating a switch control signal for controlling the first to sixth switches (Q1 to Q6) so as to obtain an AC output voltage (Vo) of the rated frequency by converting to a voltage The AC power supply apparatus according to claim 1, further comprising means (102).

An AC power supply device for supplying AC power to a load (11) uninterruptibly, comprising a power conversion circuit and a control circuit for the power conversion circuit,
The power conversion circuit includes:
An AC input terminal (4) connected to an AC power source (3);
An AC output terminal (6) connected to the load (11);
A common terminal (5 or 7) connected to the AC power source (3) and the load (11);
A positive DC conductor (76);
A negative side DC conductor (77);
A series circuit of first and second switches (Q1, Q2) connected between the positive side DC conductor (76) and the negative side DC conductor (77), respectively, and third and fourth switches (Q3) , Q4), a series circuit of fifth and sixth switches (Q5, Q6) connected between the positive DC conductor (76) and the negative DC conductor (77), and a smoothing capacitor (C) and
An AC input power switch (81) connected between the AC input terminal (4) and the interconnection point (8) of the first and second switches (Q1, Q2);
Backup battery (83);
A backup switch (82) for selectively connecting the backup storage battery (83) between the positive DC conductor (76) and the negative DC conductor (77);
Between the AC input terminal (4) and the interconnection point (8) of the first and second switches (Q1, Q2) or the interconnection point of the third and fourth switches (Q3, Q4) ( 9) and an inductor (L1 or L3) connected between the common terminal (5 or 7),
In the control circuit, the frequency of the AC input voltage (Vin) supplied from the AC power supply (3) is in a normal range (f2 to f3) and the voltage value of the AC input voltage (Vin) is in a normal range. In a certain frequency and voltage normal mode, the alternating current input power switch (81) is controlled to be turned on and the backup switch (82) is controlled to be turned off, and the alternating current input voltage (Vin) is converted into a direct voltage. A DC voltage is obtained between the positive DC conductor (76) and the negative DC conductor (77), and the DC voltage is converted into an AC voltage to convert the AC output terminal (6) and the common terminal (5 or 7). ) To control the first to sixth switches (Q1 to Q6) so as to obtain an AC output voltage (Vo) of a rated frequency between them, and the frequency of the AC input voltage (Vin) is the load (11). Allowable frequency fluctuation The AC input power switch (81) is controlled to be turned on when the frequency fluctuation and voltage normal mode are within the range (f1-f2, f3-f4) and the voltage value of the AC input voltage (Vin) is within the normal range. In addition, the backup switch (82) is controlled to be turned off and the AC input voltage (Vin) is converted into a DC voltage so that a direct current is applied between the positive DC conductor (76) and the negative DC conductor (77). An AC output having the same frequency as the frequency of the AC input voltage (Vin) is obtained between the AC output terminal (6) and the common terminal (5 or 7) by obtaining a voltage and converting the DC voltage into an AC voltage. When the first to sixth switches (Q1 to Q6) are controlled so as to obtain the voltage (Vo), and in another mode that does not belong to any of the frequency and voltage normal mode and the frequency fluctuation and voltage normal mode Or In the voltage abnormal mode where the voltage value of the AC input voltage (Vin) is not within the normal range, the AC input power switch (81) is controlled to be off and the backup switch (82) is controlled to be on and the backup is performed. The third voltage so as to convert a DC voltage between the positive DC conductor (76) and the negative DC conductor (77) supplied from the storage battery (83) into an AC output voltage (Vo) of a rated frequency. An AC power supply unit comprising means for controlling the sixth switch (Q3 to Q6).

The control circuit includes:
A function for determining whether or not the frequency of the AC input voltage supplied from the AC power supply (3) is within a normal range (f2 to f3) and an allowable frequency where the frequency of the AC input voltage (Vin) is lower than the normal range. A function for determining whether or not the fluctuation range (f1 to f2) is within a range, and a function for determining whether or not the frequency of the AC input voltage (Vin) is within an allowable frequency fluctuation range (f3 to f4) higher than the normal range; A frequency determination means (111) having:
AC voltage determining means (112) for determining whether or not the voltage value of the AC input voltage (Vin) is within a normal range;
An output indicating that the frequency is within the normal range is obtained from the frequency determining means (111), and an output indicating that the voltage value is within the normal range is obtained simultaneously from the AC voltage determining means (112). A frequency and voltage normal mode determination means (138) for determining whether the frequency and voltage normal mode are present;
An output indicating that the frequency of the AC input voltage (Vin) is within an allowable frequency fluctuation range (f1 to f2) lower than the normal range, or an allowable frequency of the AC input voltage (Vin) higher than the normal range. An output indicating that it is within the frequency fluctuation range (f3 to f4) is obtained from the frequency determining means (111), and at the same time, an output indicating that the voltage value is within the normal range from the AC voltage determining means (112). A frequency variation and voltage normal mode determining means (137, 139, 141) for determining whether or not it is obtained;
When the output indicating the frequency and voltage normal mode is obtained from the frequency and voltage normal mode determining means (138) and from the frequency fluctuation and voltage normal mode determining means (137, 139, 141), the frequency fluctuation and voltage are obtained. When the output indicating the normal mode is obtained, the AC input power switch (81) is turned on, and in another mode that does not belong to any of the frequency and voltage normal mode and the frequency fluctuation and voltage normal mode, Alternatively, the AC input power switch (81) is controlled to be in an OFF state in a voltage abnormality mode in which an output indicating that the voltage value is not within the normal range is obtained from the AC voltage determination means (112). Means (88, 89) for outputting a mode switching signal for controlling the backup switch (82) to an ON state;
A first reference voltage command having a fixed frequency for obtaining an AC output voltage (Vo) of a rated frequency in response to a signal indicating the frequency and voltage normal mode obtained from the frequency and voltage normal mode determining means (136). Value is proportional to the frequency of the AC input voltage (Vin) in response to a signal indicating the frequency fluctuation and voltage normal mode obtained from the frequency fluctuation and voltage normal mode determination means (137, 139, 141). And a reference voltage command value generating means (66) for generating a second reference voltage command value having a frequency that changes
When an output indicating the frequency and voltage normal mode is obtained from the frequency and voltage normal mode determination means (138), the AC input voltage (Vin) is converted into a DC voltage to convert the positive side DC conductor (76). Between the AC output terminal (6) and the common terminal (5 or 7) based on the first reference voltage command value. A switch control signal for controlling the first to sixth switches (Q1 to Q6) so as to obtain an AC output voltage (Vo) having a frequency is generated, and the frequency fluctuation and voltage normal mode determination means (137, 139) are generated. 141) between the AC output terminal (6) and the common terminal (5 or 7) based on the second reference voltage command value when the output indicating the frequency fluctuation and voltage normal mode is obtained. To the above A switch control signal is generated for controlling the first to sixth switches (Q1 to Q6) so as to obtain an AC output voltage (Vo) having a frequency that varies in proportion to the frequency of the current input voltage (Vin). AC input mode switch control signal generating means (101 or 101a or 101b or 101c or 101d),
In another mode that does not belong to either the frequency and voltage normal mode and the frequency fluctuation and voltage normal mode, or in the voltage abnormal mode in which the voltage value of the AC input voltage (Vin) is not in a normal range, the backup An AC output voltage (Vo) having a rated frequency is obtained by converting a DC voltage between the positive DC conductor (76) and the negative DC conductor (77) supplied from the storage battery (83) into an AC voltage. 4. A backup mode switch control signal generating means (102) for generating a switch control signal for controlling the third to sixth switches (Q3 to Q6) as described above. AC power supply.

Further, during the frequency and voltage abnormality mode or the voltage abnormality mode, the DC voltage of the backup storage battery (83) is boosted to increase the positive DC conductor (76) and the negative DC conductor (77). 5. The AC power supply device according to claim 3, further comprising a DC-DC conversion circuit (85) to be supplied therebetween.

The normal range (f2 to f3) of the frequency ranges from 99% to 101% of the rated frequency of the AC input voltage (Vin), and the allowable frequency fluctuation range of the load (11) is the AC input voltage (Vin). 6. The AC power supply device according to claim 1, wherein the AC power supply device has a rated frequency range of 90% to 99% and 101% to 110%.

The AC input mode switch control signal generating means is
A first voltage (Vin or Vconv) between the AC input terminal (4) or the interconnection point (8) of the first and second switches (Q1, Q2) and the common terminal (5); A second voltage (Vo or Vinv) between the AC output terminal (6) or the interconnection point (10) of the fifth and sixth switches (Q5, Q6) and the common terminal (5) is approximately In the equal voltage non-conversion mode, the first and second switches (Q1, Q2) and the fifth and sixth switches (Q5, Q6) are turned on / off at a period of the AC input voltage (Vin). A first function of performing off control and performing on / off control of the third and fourth switches (Q3, Q4) at a cycle shorter than a cycle of the AC input voltage (Vin);
In the step-down mode in which the second voltage (Vo or Vinv) is lower than the first voltage (Vin or Vconv), the first and second switches (Q1, Q2) are connected to the AC input voltage (Vin). ) And the third and fourth switches (Q3, Q4) and the fifth and sixth switches (Q5, Q6) from the cycle of the AC input voltage (Vin). A second function for on / off control in a short cycle,
In the boost mode in which the second voltage (Vo or Vinv) is higher than the first voltage (Vin or Vconv), the first and second switches (Q1, Q2) and the third and fourth The switches (Q3, Q4) are turned on / off with a cycle shorter than the cycle of the AC input voltage (Vin), and the fifth and sixth switches (Q5, Q6) are controlled with the AC input voltage (Vin). 5. The AC power supply device according to claim 2, wherein the AC power supply device has at least one of a third function that performs on / off control with a period of

The AC input mode switch control signal generating means is
The first voltage (Vconv) between the interconnection point (8) of the first and second switches (Q1, Q2) and the common terminal (5) is the first DC voltage reference value (V59a). Alternatively, a first command value Vrc for generating a first or second desired value corresponding to the second DC voltage reference value (V59b) is generated in synchronization with the AC input voltage (Vin). Command value generating means (44);
A second command value for setting the second voltage (Vinv) between the interconnection point (10) of the fifth and sixth switches (Q5, Q6) and the common terminal (5) to a desired value. Second command value generating means (45) for generating Vri;
A square wave generator (46) for generating a square wave voltage Vs having the same period as the AC input voltage (Vin);
Connected to the first command value generating means (44), the second command value generating means (45) and the square wave generator (46);
A first value (Vr1) indicating Vrc−Vri + Vs;
A second value (Vr3) indicating Vri−Vrc + Vs;
Arithmetic means (47, 48, 49) for outputting a third value (Vr2) indicating Vr3-Vri or Vs-Vrc or Vs-Vri;
Connected to the computing means (47, 48, 49) and the first, second, third, fourth, fifth and sixth switches (Q1, Q2, Q3, Q4, Q5, Q6); Based on the first, second and third values (Vr1, Vr3, Vr2) obtained from the computing means (47, 48, 49), the first, second, third, fourth, fifth and First, second, third, fourth, fifth and sixth control signals (V _Q1 , V for controlling on / off of the sixth switch (Q1, Q2, Q3, Q4, Q5, Q6)) Control signal forming means (52, 53, 54, 55, 56, 57, 58 or 52, 53, 54, 55, 56 ', 57', forming _Q2 , _VQ3 , _VQ4 , _VQ5 , _VQ6 ) 58 '), and the second command value generating means (45) includes the reference voltage command value generating means (66). 4. The AC power supply device according to 4.