JP4292367B2 - Power converter - Google Patents

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【０００１】
【発明の属する技術分野】
［特許文献］特開２０００‐２６２０７１号公報
本発明は、ＡＣ−ＤＣ−ＡＣ変換即ち交流−直流−交流変換することができるスイッチング方式の単相又は多相の電力変換装置に関する。
【０００２】
【従来の技術】
【特許文献１】
特開２０００‐２６２０７１号公報
ＡＣ−ＤＣ−ＡＣ変換可能な電力変換装置をハーフブリッジ型ＡＣ−ＤＣコンバータとハーフブリッジ型ＤＣ−ＡＣインバータとの組み合せによって構成することは公知である。また、ＡＣ−ＤＣ−ＡＣ変換装置の効率を向上させるために、ハーフブリッジ型ＡＣ−ＤＣコンバータのスイッチとハーフブリッジ型ＤＣ−ＡＣインバータのスイッチの全てを高い繰返し周波数でオン・オフ制御しないで、ＡＣ−ＤＣ−ＡＣ変換装置に含まれているスイッチの一部のみを高い繰返し周波数でオン・オフし、残りのスイッチを整流器として動作させるために交流電源電圧の周期でオン・オフする方式が本件出願人に係る前記特許文献１に開示されている。
前記特許文献１に開示されている方式では、交流出力電圧の周波数が交流入力電圧の周波数と同一であり、且つ交流出力電圧が交流入力電圧に同期している。このため、コンバ−タ回路とインバ−タ回路との中間に接続されている直流リンクコンデンサの電圧は交流入力電圧の最大値よりも少し高い程度に制御されている。
【０００３】
【発明が解決しようとする課題】
ところで、不安定な周波数を有する交流入力電圧を安定した周波数を有する交流出力電圧に変換したい場合がある。また、交流電動機の速度制御のために交流出力電圧の周波数を調整したいことがある。しかし、この種の技術は前記特許文献１に開示されていない。
【０００４】
そこで、本発明の目的は、交流入力電圧と異なる周波数又は位相を有する交流出力電圧を得ることができる電力変換装置を提供することにある。
【０００５】
【課題を解決するための手段】
上記課題を解決し、上記目的を達成するための本発明を、実施形態を示す図面の符号を参照して説明する。但し、本願の各請求項及びここにおける参照符号は本発明の理解を助けるためのものであって、本発明を限定するものではない。
本願発明は、交流電源（3）から供給された正弦波交流入力電圧（Ｖｉｎ）を異なるレベルの交流出力電圧（Ｖ０）に変換する機能を有し、前記交流出力電圧（Ｖ０）を負荷（11）に供給する電力変換装置であって、
前記交流電源（3）の一端を接続するための交流入力端子（４）と、
前記負荷（11）の一端を接続するための交流出力端子（６）と、
前記交流電源（3）の他端及び前記負荷（11）の他端を接続するための共通端子（５）と、
制御可能な第1及び第2のスイッチ（Ｑ１，Ｑ２）が直列に接続された第1の直列回路と、
制御可能な第3及び第4のスイッチ（Ｑ３，Ｑ４）が直列に接続された回路であり且つ前記第1の直列回路に対して並列に接続された第2の直列回路と、
制御可能な第5及び第6のスイッチ（Ｑ５，Ｑ６）が直列に接続された回路であり且つ前記第1及び第2の直列回路に対して並列に接続された第3の直列回路と、
前記第1、第2及び第3の直列回路に対して並列に接続され且つ前記交流入力電圧（Ｖｉｎ）の最大値の２倍以上の耐圧を有しているコンデンサ（Ｃ）又は蓄電池と、
インダクタンス手段と
前記第1、第2、第3、第４、第５及び第６のスイッチ（Ｑ１，Ｑ２、Ｑ３，Ｑ４，Ｑ５，Ｑ６）を制御するための制御手段（２）と
から成り、
前記第1及び第2のスイッチ（Ｑ１，Ｑ２）の相互接続点（８）が前記交流入力端子（４）に接続され、
前記第3及び第4のスイッチ（Ｑ３，Ｑ４）の相互接続点（９）が前記共通端子（５）に接続され、
前記第5及び第6のスイッチ（Ｑ５，Ｑ６）の相互接続点（１０）が前記交流出力端子（６）に接続され、
前記インダクタンス手段は、前記交流入力端子（４）と前記第１及び第２のスイッチ（Ｑ１，Ｑ２）の相互接続点（８）との間に接続された第１のインダクタ（Ｌ１）と前記第５及び第６のスイッチ（Ｑ５，Ｑ６）の相互接続点（１０）と前記交流出力端子（６）との間に接続された第２のインダクタ（Ｌ２）と前記第３及び第４のスイッチ（Ｑ３、Ｑ４）の相互接続点（９）と前記共通端子（５）との間に接続された第３のインダクタ（Ｌ３）とからなる３つのインダクタから任意に選択された少なくとも２つから成り、
前記制御手段(２)は、前記交流入力端子（４）と前記共通端子（５）との間の交流入力電圧（Ｖｉｎ）の周波数と異なる周波数又は前記交流入力電圧（Ｖｉｎ）に対して異なる位相を有する交流出力電圧（Ｖｏ）を前記交流出力端子（６）と前記共通端子（５）との間に得ることができると共に、前記コンデンサ（Ｃ）又は前記蓄電池の電圧を前記交流入力電圧（Ｖｉｎ）の最大値の２倍以上にすることができるように前記第１〜第６のスイッチ（Ｑ1〜Ｑ6）を制御する信号を形成するものであり、且つ前記交流入力端子（４）又は前記第１及び第２のスイッチ（Ｑ１，Ｑ２）の相互接続点（８）と前記共通端子（５）との間の第１の電圧（Ｖｉｎ又はＶｃｏｎｖ）と前記交流出力端子（６）又は前記第５及び第６のスイッチ（Ｑ５，Ｑ６）の相互接続点（１０）と前記共通端子（５）との間の第２の電圧（Ｖｏ又はＶｉｎｖ）とをほぼ等しくする第１のモードの時に、前記第１及び第２のスイッチ（Ｑ１，Ｑ２）と前記第５及び第６のスイッチ（Ｑ５，Ｑ６）とを前記交流入力電圧（Ｖｉｎ）の周期と同一の第１の周期でオン・オフ制御し、且つ前記第３及び第４のスイッチ（Ｑ３，Ｑ４）を前記第１の周期よりも短い第２の周期でオン・オフ制御する第１の機能と、前記第２の電圧（Ｖｏ又はＶｉｎｖ）を前記第１の電圧（Ｖｉｎ又はＶｃｏｎｖ）よりも低くする第２のモードの時に、前記第１及び第２のスイッチ（Ｑ１，Ｑ２）を前記第１の周期でオン・オフ制御し、且つ前記第３及び第４のスイッチ（Ｑ３，Ｑ４）と前記第５及び第６のスイッチ（Ｑ５，Ｑ６）とを前記第２の周期でオン・オフ制御する第２の機能と、前記第２の電圧（Ｖｏ又はＶｉｎｖ）を前記第１の電圧（Ｖｉｎ又はＶｃｏｎｖ）よりも高くする第３のモードの時に、前記第１及び第２のスイッチ（Ｑ１，Ｑ２）と前記第３及び第４のスイッチ（Ｑ３，Ｑ４）とを前記第２の周期でオン・オフ制御し、且つ前記第５及び第６のスイッチ（Ｑ５，Ｑ６）を前記第１の周期でオン・オフ制御する第３の機能とからなる３つの機能の内の少なくとも２つを有するものであり、且つ前記第１及び第２のスイッチ（Ｑ１，Ｑ２）の相互接続点（８）と前記共通端子（５）との間の第１の電圧（Ｖｃｏｎｖ）を所望値にするための第１の指令値Ｖｒｃを前記交流入力電圧（Ｖｉｎ）に同期して発生する第１の指令値発生手段（44）と、前記第５及び第６のスイッチ（Ｑ５，Ｑ６）の相互接続点（１０）と前記共通端子（５）との間の第２の電圧（Ｖｉｎｖ）を所望値にするための第２の指令値Ｖｒｉを前記交流入力電圧（Ｖｉｎ）の周波数及び位相に拘束されないで発生する第２の指令値発生手段（45）とを備え、
前記第１の電圧（Ｖｃｏｎｖ）の所望値は、前記コンデンサ（Ｃ）又は蓄電池の電圧（Ｖｃ）を前記交流入力電圧（Ｖｉｎ）の最大値の２倍以上の値にすることができる値に決定されていることを特徴とする電力変換装置に係わるものである。
【０００６】
なお、請求項２に示すように、前記制御手段（２）は、更に、前記第１の周期を有して最大バイアス電圧値＋Vsと最小バイアス電圧値−Ｖｓとが交互に配置された方形波電圧又は近似方形波電圧から成るバイアス電圧Ｖｓを発生するバイアス電圧発生器（46）と、
前記第１の指令値発生手段（44）と前記第２の指令値発生手段（45）と前記
バイアス電圧発生器（46）とに接続され、
Ｖｒｃ−Ｖｒｉ＋Ｖｓを最大リミッタ値＋VLと最小リミッタ値−ＶLとの間に制限した値から成る第１の値（Ｖｒ１）と、
Ｖｒｉ−Ｖｒｃ＋Ｖｓを示す第２の値（Ｖｒ３）と、
Ｖｒ３−Ｖｒｉ又はＶｓ−Ｖｒｃ又はＶｓ−Ｖｒｉを最大リミッタ値＋VLと最小リミッタ値−ＶLとの間に制限した値から成る第３の値（Ｖｒ２）と
を出力する演算手段（４７，４８，４９）と、
前記演算手段（47、48、49）と前記第１、第２、第３、第４、第５及び第６のスイッチ（Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６）とに接続され、前記演算手段（４７，４８，４９）から得られた前記第１、第２及び第３の値（Ｖｒ１，Ｖｒ３，Ｖｒ２）に基づいて前記第１、第２、第３、第４、第５及び第６のスイッチ（Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６）をオン・オフ制御するための第１、第２、第３、第４、第５及び第６の制御信号（ＶQ1，ＶQ2，ＶQ3，ＶQ4，ＶQ5，ＶQ6）を形成する制御信号形成手段（５２，５３，５４，５５，５６，５７，５８又は５２，５３，５４，５５、５６'、５７’、５８’）とから成ることが望ましい。
また、請求項３に示すように、前記最大バイアス電圧値＋Vsは前記最大リミッタ値＋VLよりも所定値だけ高く設定され、前記最小バイアス電圧値−Ｖｓの絶対値は前記最小リミッタ値−ＶLの絶対値よりも所定値だけ高く設定され、前記最大リミッタ値＋VLは前記第１、第２、第５及び第６のスイッチを前記第２の周期でオン・オフする領域から前記第１の周期でオフ制御する領域への転換レベルに相当し、前記最小リミッタ値−ＶLは前記第１、第２、第５及び第６のスイッチを前記第２の周期でオン・オフ制御する領域から前記第１の周期でオン制御する領域への転換レベルに相当していることが望ましい。
また、請求項４に示すように、前記制御信号形成手段は、
鋸波電圧又は三角波電圧から成る比較波（Ｖｔ）を前記第２の周期で発生する比較波発生器（52）と、
前記演算手段（47,48,49）と前記比較波発生器（52）と前記第１のスイッチ（Ｑ1）とに接続され、前記第１の値（Ｖｒ１）と前記比較波（Ｖｔ）とを比較して前記第1の値（Ｖｒ１）が前記比較波（Ｖｔ）よりも高い時には第1の電圧レベルとなり、前記第1の値（Ｖｒ１）が前記比較波（Ｖｔ）よりも低い時には第2の電圧レベルとなる第１の制御信号（ＶQ1）を形成し、この第１の制御信号（ＶQ1）を前記第１のスイッチ（Ｑ1）に供給するための第1のコンパレータ（53）と、
前記第1のコンパレータ（53）と前記第２のスイッチ（Ｑ2）とに接続され、前記第１の制御信号（ＶQ1）と逆位相の第2の制御信号（ＶQ2）を形成し、この第２の制御信号（ＶQ2）を前記第２のスイッチ（Ｑ2）に供給する第１のＮＯＴ回路（56）と、
前記演算手段（47,48,49）と前記比較波発生器（52）と前記第3のスイッチ（Ｑ3）とに接続され、前記第3の値（Ｖｒ２）と前記比較波（Ｖｔ）とを比較して前記第3の値（Ｖｒ２）が前記比較波（Ｖｔ）よりも高い時には第1の電圧レベルとなり、前記第3の値（Ｖｒ２）が前記比較波（Ｖｔ）よりも低い時には第2の電圧レベルとなる第３の制御信号（ＶQ3）を形成し、この第３の制御信号（ＶQ3）を前記第３のスイッチ（Ｑ3）に供給するための第２のコンパレータ（54）と、
前記第2のコンパレータ（54）と前記第4のスイッチ（Ｑ4）とに接続され、前記第３の制御信号（ＶQ3）と逆位相の第4の制御信号（ＶQ4）を形成し、この第４の制御信号（ＶQ4）を前記第４のスイッチ（Ｑ4）に供給する第２のＮＯＴ回路（57）と、
前記演算手段（47,48,49）と前記比較波発生器（52）と前記第５のスイッチ（Ｑ5）とに接続され、前記第２の値（Ｖｒ３）と前記比較波（Ｖｔ）とを比較して前記第２の値（Ｖｒ３）が前記比較波（Ｖｔ）よりも高い時には第1の電圧レベルとなり、前記第２の値（Ｖｒ３）が前記比較波（Ｖｔ）よりも低い時には第2の電圧レベルとなる第５の制御信号（ＶQ5）を形成し、この第５の制御信号（ＶQ5）を前記第５のスイッチ（Ｑ5）に供給するための第３のコンパレータ（55）と、
前記第３のコンパレータ（55）と前記第６のスイッチ（Ｑ6）とに接続され、前記第５の制御信号（ＶQ5）と逆位相の第６の制御信号（ＶQ6）を形成し、この第６の制御信号（ＶQ6）を前記第６のスイッチ（Ｑ6）に供給する第３のＮＯＴ回路（5８）とから成ることが望ましい。
また、請求項５に示すように、前記制御信号形成手段は、
鋸波電圧又は三角波電圧から成る比較波（Ｖｔ）を前記第２の周期で発生する比較波発生器（52）と、
前記演算手段（47,48,49）と前記比較波発生器（52）と前記第１のスイッチ（Ｑ1）とに接続され、前記第１の値（Ｖｒ１）と前記比較波（Ｖｔ）とを比較して前記第1の値（Ｖｒ１）が前記比較波（Ｖｔ）よりも高い時には第1の電圧レベルとなり、前記第1の値（Ｖｒ１）が前記比較波（Ｖｔ）よりも低い時には第2の電圧レベルとなる第１の制御信号（ＶQ1）を形成し、この第１の制御信号（ＶQ1）を前記第１のスイッチ（Ｑ1）に供給するための第1のコンパレータ（53）と
前記演算手段（47,48,49）と前記比較波発生器（52）と前記第２のスイッチ（Ｑ２）とに接続され、前記第１の値（Ｖｒ１）と前記比較波（Ｖｔ）とを比較して前記第1の値（Ｖｒ１）が前記比較波（Ｖｔ）よりも低い時には第1の電圧レベルとなり、前記第1の値（Ｖｒ１）が前記比較波（Ｖｔ）よりも高い時には第2の電圧レベルとなる第２の制御信号（ＶQ2）を形成し、この第２の制御信号（ＶQ2）を前記第２のスイッチ（Ｑ2）に供給する第２のコンパレータ（56´）と、
前記演算手段（47,48,49）と前記比較波発生器（52）と前記第3のスイッチ（Ｑ3）とに接続され、前記第３の値（Ｖｒ２）と前記比較波（Ｖｔ）とを比較して前記第３の値（Ｖｒ２）が前記比較波（Ｖｔ）よりも高い時には第1の電圧レベルとなり、前記第３の値（Ｖｒ２）が前記比較波（Ｖｔ）よりも低い時には第2の電圧レベルとなる第３の制御信号（ＶQ3）を形成し、この第３の制御信号（ＶQ3）を前記第３のスイッチ（Ｑ3）に供給するための第３のコンパレータ（54）と、
前記演算手段（47,48,49）と前記比較波発生器（52）と前記第４のスイッチ（Ｑ４）とに接続され、前記第３の値（Ｖｒ２）と前記比較波（Ｖｔ）とを比較して前記第３の値（Ｖｒ２）が前記比較波（Ｖｔ）よりも低い時には第1の電圧レベルとなり、前記第３の値（Ｖｒ２）が前記比較波（Ｖｔ）よりも高い時には第2の電圧レベルとなる第４の制御信号（ＶQ4）を形成し、この第４の制御信号（ＶQ4）を前記第４のスイッチ（Ｑ4）に供給する第４のコンパレータ（57´）と、
前記演算手段（47,48,49）と前記比較波発生器（52）と前記第５のスイッチ（Ｑ5）とに接続され、前記第２の値（Ｖｒ３）と前記比較波（Ｖｔ）とを比較して前記第２の値（Ｖｒ３）が前記比較波（Ｖｔ）よりも高い時には第1の電圧レベルとなり、前記第２の値（Ｖｒ３）が前記比較波（Ｖｔ）よりも低い時には第2の電圧レベルとなる第５の制御信号（ＶQ5）を形成し、この第５の制御信号（ＶQ5）を前記第５のスイッチ（Ｑ5）に供給するための第５のコンパレータ（55）と、
前記演算手段（47,48,49）と前記比較波発生器（52）と前記第６のスイッチ（Ｑ６）とに接続され、前記第２の値（Ｖｒ３）と前記比較波（Ｖｔ）とを比較して前記第２の値（Ｖｒ３）が前記比較波（Ｖｔ）よりも低い時には第1の電圧レベルとなり、前記第２の値（Ｖｒ３）が前記比較波（Ｖｔ）よりも高い時には第2の電圧レベルとなる第６の制御信号（ＶQ6）を形成し、この第６の制御信号（ＶQ6）を前記第６のスイッチ（Ｑ6）に供給する第６のコンパレ−タ（5８´）と、
から成ることが望ましい。
また、請求項６に示すように、前記演算手段は、
前記第１の指令値発生手段（４４）と前記第２の指令値発生手段（４５）と前記バイアス電圧発生器（４６）とに接続され、Ｖｒｃ−Ｖｒｉ＋Ｖｓを演算して前記第１の値（Ｖｒ１）を出力する第１の演算回路（４７）と、
前記第１の指令値発生手段（４４）と前記第２の指令値発生手段（４５）と前記バイアス電圧発生器（４６）とに接続され、Ｖｒｉ−Ｖｒｃ＋Ｖｓを演算して、前記第２の値（Ｖｒ３）を出力する第２の演算回路（４８）と、
前記第２の指令値発生手段（４５）と前記第２の演算回路（４８）とに接続され、Ｖｒ３−Ｖｒｉを演算して前記第３の値（Ｖｒ２）を出力する第３の演算回路（４９）と、
前記第１の演算回路（４７）に接続され，前記第１の演算回路（４７）の出力を、前記最大バイアス電圧値＋Ｖｓよりも所定値だけ低く設定された最大リミッタ値＋VLと前記最小バイアス電圧値−Ｖｓの絶対値よりも所定値だけ低い絶対値を有している前記最小リミッタ値−ＶLとの間に制限する第１のリミッタ（５０）と、
前記第２の演算回路（４８）に接続され，前記第２の演算回路（４８）の出力を、前記最大バイアス電圧値＋Ｖｓよりも所定値だけ低く設定された最大リミッタ値＋VLと前記最小バイアス電圧値−Ｖｓの絶対値よりも所定値だけ低い絶対値を有している前記最小リミッタ値−ＶLとの間に制限する第２のリミッタ（５１）とを有していることが望ましい。
また、請求項７に示すように、前記演算手段は、
前記第１の指令値発生手段（４４）と前記第２の指令値発生手段（４５）とに接続され、前記第２の指令値Ｖｒｉから前記第１の指令値Ｖｒｃを減算して△Ｖ＝Ｖｒｉ−Ｖｒｃを演算する第１の演算回路（４７ａ）と、
前記第１の演算回路（４７ａ）と前記バイアス電圧発生器（４６）とに接続され、
もし、△Ｖ＞０の時は、
前記第１の値としてＶｒ１＝Ｖｓ−△Ｖが前記最大リミッタ値＋VLと前記最小リミッタ値−ＶLとの間に制限された値、及び
前記第２の値としてＶｒ３＝Ｖｓが前記最大リミッタ値＋VLと前記最小リミッタ値−ＶLとの間に制限された値を出力し、
もし、△Ｖ＝０の時は、
前記第１の値としてＶｒ１＝Ｖｓが前記最大リミッタ値＋VLと前記最小リミッタ値−ＶLとの間に制限された値、及び
前記第２の値としてＶｒ３＝Ｖｓが前記最大リミッタ値＋VLと前記最小リミッタ値−ＶLとの間に制限された値を出力し、
もし、△Ｖ＜０の時は、
前記第１の値としてＶｒ１＝Ｖｓが前記最大リミッタ値＋VLと前記最小リミッタ値−ＶLとの間に制限された値、及び
前記第３の値としてＶｒ３＝Ｖｓ＋△Ｖが前記最大リミッタ値＋VLと前記最小リミッタ値−ＶLとの間に制限された値を出力する第２の演算回路（４８ａ）と、
前記第１の指令値発生手段（４４）と前記第２の演算回路（４８ａ）とに接続され、Ｖｒ２＝Ｖｒ１−Ｖｒｃを演算する第３の演算回路（４９ａ）と
から成ることが望ましい。
また、請求項８に示すように、前記演算手段は、
前記第１の指令値発生手段（４４）と前記第２の指令値発生手段（４５）とに接続され、ΔＶ１＝Ｖｒｃ−Ｖｒｉを演算する第１の演算回路（４７ｂ）と、
前記第１の指令値発生手段（４４）と前記第２の指令値発生手段（４５）とに接続され、Ｖｒｉ−Ｖｒｃを演算する第２の演算回路（４８ｂ）と、
前記第１の指令値発生手段（４４）と前記第２の指令値発生手段（４５）とに接続され、第１の演算回路（４７ｂ）から得られた前記ΔＶ１が0の時及び前記ΔＶ１が0より大きい時にＶｒｃを出力し、前記ΔＶ１が0より小さい時にＶｒｉを出力する選択回路（４９ｂ）と、
前記第１の演算回路（４７ｂ）と前記バイアス電圧発生器（４６）とに接続され、Ｖｓ＋（Ｖｒｃ−Ｖｒｉ）から成る第１の値（Ｖｒ１）を出力する第１の加算器（７１）と、
前記第２の演算回路（４８ｂ）と前記バイアス電圧発生器（４６）とに接続され、Ｖｓ＋（Ｖｒｉ−Ｖｒｃ）から成る第２の値（Ｖｒ３）を出力する第２の加算器（７３）と、
前記選択回路（４９ｂ）と前記バイアス電圧発生器（４６）とに接続され、Ｖｓ−Ｖｒｃ又はＶｓ−Ｖｒｉから成る第３の値（Ｖｒ２）を出力する減算器（７２）と、
前記第１の加算器（７１）に接続され，前記第１の加算器（７１）の出力を、
前記最大バイアス電圧値＋Ｖｓよりも所定値だけ低く設定された最大リミッタ値＋VLと前記最小バイアス電圧値−Ｖｓの絶対値よりも所定値だけ低い絶対値を有する前記最小リミッタ値−ＶLとの間に制限する第１のリミッタ（５０）と、
前記第２の加算器（７３）に接続され，前記第２の加算器（７３）の出力を、
前記最大バイアス電圧値＋Ｖｓよりも所定値だけ低く設定された最大リミッタ値＋VLと前記最小バイアス電圧値−Ｖｓの絶対値よりも所定値だけ低い絶対値を有する前記最小リミッタ値−ＶLとの間に制限する第２のリミッタ（５１）と、
前記減算器（７２）に接続され，前記減算器（７２）の出力を、前記最大バイアス電圧値＋Ｖｓよりも所定値だけ低く設定された最大リミッタ値＋VLと前記最小バイアス電圧値−Ｖｓの絶対値よりも所定値だけ低い絶対値を有する前記最小リミッタ値−ＶLとの間に制限する第３のリミッタ（７４）と
を有していることが望ましい。
また、請求項９に示すように、前記演算手段は、
前記第１の指令値発生手段（４４）と前記第２の指令値発生手段（４５）とに接続され、ΔＶ１＝Ｖｒｃ−Ｖｒｉを演算する演算回路（４７ｂ）と、
前記第１の指令値発生手段（４４）と前記第２の指令値発生手段（４５）と前記演算回路（４７ｂ）とに接続され、前記演算回路（４７ｂ）から得られた前記ΔＶ１が0の時及び前記ΔＶ１が0より大きい時にＶｒｃを出力し、前記ΔＶ１が0より小さい時にＶｒｉを出力する選択回路（４９ｂ）と、
前記演算回路（４７ｂ）と前記バイアス電圧発生器（４６）とに接続され、Ｖｓ＋（Ｖｒｃ−Ｖｒｉ）から成る第１の値（Ｖｒ１）を出力する加算器（７１）と、
前記演算回路（４７ｂ）と前記バイアス電圧発生器（４６）とに接続され、Ｖｓ−（Ｖｒｃ−Ｖｒｉ）から成る第２の値（Ｖｒ３）を出力する第１の減算器（７３´）と、
前記選択回路（４９ｂ）と前記バイアス電圧発生器（４６）とに接続され、Ｖｓ−Ｖｒｃ又はＶｓ−Ｖｒｉから成る第３の値（Ｖｒ２）を出力する第２の減算器（７２）と、
前記加算器（７１）に接続され，前記加算器（７１）の出力を、前記最大バイアス電圧値＋Ｖｓよりも所定値だけ低く設定された最大リミッタ値＋VLと前記最小バイアス電圧値−Ｖｓの絶対値よりも所定値だけ低い絶対値を有する前記最小リミッタ値−ＶLとの間に制限する第１のリミッタ（５０）と、
前記第１の減算器（７３´）に接続され，前記第１の減算器（７３’）の出力を、前記最大バイアス電圧値＋Ｖｓよりも所定値だけ低く設定された最大リミッタ値＋VLと前記最小バイアス電圧値−Ｖｓの絶対値よりも所定値だけ低い絶対値を有する前記最小リミッタ値−ＶLとの間に制限する第２のリミッタ（５１）と、
前記第２の減算器（７２）に接続され，前記第２の減算器（７２）の出力を、前記最大バイアス電圧値＋Ｖｓよりも所定値だけ低く設定された最大リミッタ値＋VLと前記最小バイアス電圧値−Ｖｓの絶対値よりも所定値だけ低い絶対値を有する前記最小リミッタ値−ＶLとの間に制限する第３のリミッタ（７４）と
を有していることが望ましい。
また、請求項１０に示すように、前記第１の指令値発生手段は、
前記交流入力端子（４）と前記共通端子（５）との間の交流入力電圧（Ｖｉｎ）を検出し、交流入力電圧検出信号を出力する入力電圧検出回路（４１）と、
前記コンデンサ（Ｃ）又は蓄電池の直流電圧を検出して直流電圧検出信号を出力する直流電圧検出回路（４２）と、
前記交流入力端子（４）を流れる電流を検出し、前記電流に比例した電圧値を有する電流検出信号を出力する電流検出器（２３）と、
前記交流入力電圧（Ｖｉｎ）の２倍以上の値を示す基準直流電圧を発生する基準直流電圧源（５９）と、
前記基準直流電圧源（５９）と前記直流電圧検出回路（４２）とに接続され、前記基準直流電圧と前記直流電圧検出信号との差を示す信号を出力する第１の減算器（６０）と、
前記入力電圧検出回路（４１）と前記第１の減算器（６０）とに接続され、前記交流入力電圧検出信号に前記第１の減算器（６０）の出力を乗算する乗算器（６２）と、
前記乗算器（６２）と前記電流検出器（２３）とに接続され、前記乗算器（６２）の出力から前記電流検出信号を減算して前記第１の指令値（Ｖｒｃ）を出力する第２の減算器（６３）とから成ることが望ましい。
また、請求項１１に示すように、前記第２の指令値発生手段（４５）は、
前記交流入力電圧（Ｖｉｎ）の周波数及び位相に拘束されないで前記交嶐出力電圧（Ｖｏ）の目標値を示す基準出力電圧指令値を発生する基準出力電圧指令値発生器（６６）と、
前記交流出力端子（６）と前記共通端子（５）との間の交流出力電圧（Ｖ０）を検出し、出力電圧検出信号を出力する出力電圧検出回路（４３）と、
前記基準出力電圧指令値発生器（６６）と前記出力電圧検出回路（４３）とに接続され、前記基準出力電圧指令値と前記出力電圧検出信号との差に相当する信号を前記第２の指令値（Ｖｒｉ）として出力する第３の減算器（６７）とから成ることが望ましい。
また、請求項１２に示すように、前記基準出力電圧指令値発生器（６６）は、電圧レベルの異なる複数の基準出力電圧指令値を選択的に発生することができるものであることが望ましい。
【０００７】
【発明の効果】
各請求項の発明は次の効果を有する。
（１） 交流入力電圧の周波数が不安定の場合でも、一定又は所望の周波数を有する第２の交流出力電圧を容易に得ることができる。
（２） 交流入力電圧と異なる周波数又は位相を有する交流出力電圧を容易に得ることができる。
（３） 交流入力電圧に同期させて交流出力電圧を得ることが不要になるので、起動時に交流入力電圧が得られない場合であっても、コンデンサ又は蓄電池の直流電圧を交流出力電圧に変換し、電力変換装置を起動することができる。
【０００８】
【実施形態】
次に、図面を参照して本発明の実施形態を説明する。
【０００９】
【第１の実施形態】
図１は本発明の第１の実施形態に従う複数の電圧変換形態をとり得るスイッチング方式のＡＣ−ＤＣ−ＡＣ装置即ち電力変換装置を示す。この電力変換装置は、力率改善機能及び周波数調整機能を有する電圧調整装置と呼ぶこともできるものであって、大別して変換回路１とこの制御回路２とから成る。本実施形態の電力変換装置は、周波数調整機能を有している点で前記特許文献１のものと相違している。
【００１０】
変換回路１は、例えば５０Ｈｚの比較的低い第１の周波数、換言すれば比較的に長い第１の周期を有する正弦波交流電圧を供給するための電源３の一端に接続された交流入力端子４、電源３の他端に接続された入力側共通端子５と、第１、第２、第３、第４、第５及び第６のスイッチＱ1 、Ｑ2 、Ｑ3 、Ｑ4 、Ｑ5 、Ｑ6 と、有極の電解コンデンサからなる直流リンクコンデンサ又は直流コンデンサ又は平滑コンデンサと呼ぶことができるコンデンサＣと、入力段のリアクトル即ちインダクタＬ1 、出力段のフィルタ用リアクトル即ちインダクタＬ2 と、入力段フィルタ用コンデンサＣ1 と、出力段フィルタ用コンデンサＣ2 と、交流出力端子６と、出力側共通端子７とから成る。なお、入力側共通端子５と出力側共通端子７は互いに共通に接続され且つグランドに接続されている。電源３は商用交流電源、自家発電機等の任意の交流電源から成り、周波数が変動するものであってもよい。
【００１１】
第１〜第６のスイッチＱ1 〜Ｑ6 はソースをバルク（サブストレート）に接続した構造の絶縁ゲート型電界効果トランジスタであって、第１、第２、第３、第４、第５及び第６のＦＥＴスイッチＳ1 、Ｓ2 、Ｓ3 、Ｓ4 、Ｓ5 、Ｓ6 とこれに逆並列に接続された第１、第２、第３、第４、第５及び第６のダイオードＤ1 、Ｄ2 、Ｄ3 、Ｄ4 、Ｄ5 、Ｄ6 とを有する。なお、ダイオードＤ1 〜Ｄ6 をスイッチＱ1 〜Ｑ6 に内蔵させないで個別部品とすることができる。また、ＦＥＴスイッチＳ1 〜Ｓ6 をバイポーラトランジスタ、ＩＧＢＴ(絶縁・ゲート・バイポーラ・トランジスタ)等の半導体スイッチとすることができる。
【００１２】
第１及び第２のスイッチＱ1 、Ｑ2 の直列接続から成る第１の直列回路と、第３及び第４のスイッチＱ3 、Ｑ4 の直列接続から成る第２の直列回路と、第５及び第６のスイッチＱ5 、Ｑ6 の直列接続から成る第３の直列回路と、直流コンデンサＣとは、互いに並列に接続されている。
コンデンサＣは、交流入力端子４と共通端子５との間の交流入力電圧Ｖｉｎの最大値の２倍以上の耐圧を有する。
【００１３】
第１の直列回路を構成している第１及び第２のスイッチＱ1 、Ｑ2 の相互接続点８は第１のインダクタＬ1 を介して交流入力端子４に接続されている。第２の直列回路を構成している第３及び第４のスイッチＱ3 、Ｑ4 の相互接続点９は共通端子５に接続されている。第３の直列回路を構成している第５及び第６のスイッチＱ5 、Ｑ6 の相互接続点１０は出力段の第２のインダクタＬ2 を介して交流出力端子６に接続されている。負荷１１の一端は交流出力端子６に接続され、負荷１１の他端は共通端子７に接続されている。
【００１４】
第１のフィルタ用コンデンサＣ1 は入力電流の高周波成分を除去するために交流入力端子４と共通端子５間に接続されている。第２のフィルタ用コンデンサＣ2 は出力電圧の高周波成分を除去するために交流出力端子６と共通端子７間に接続されている。
なお、入力側の第１のインダクタＬ1は交流出力端子６に電源３の交流入力電圧Ｖｉｎよりも高い交流出力電圧Ｖ0を得るため、及び交流入力端子４における力率改善及び電流の波形改善を行うために必要なものである。図１では、交流入力端子４と第１及び第２のスイッチＱ1、Ｑ2の相互接続点８との間に第１のインダクタＬ1が接続されている。しかし、交流電源３と第３及び第４のスイッチＱ3、Ｑ4の相互接続点９との間の電流通路の中の任意の場所に１つ又は複数のインダクタを接続すると、第１のインダクタＬ1と同一の効果を得ることができる。例えば、インダクタＬ１の代りに、破線で示したインダクタＬ3を第３及び第４のスイッチＱ3、Ｑ4の相互接続点９と共通端子５との間に接続することができる。
また、本発明に従うインダクタンス手段は、第１、第２及び第３のインダクタＬ1、Ｌ2、Ｌ3から選択された２つ又は全部で構成することができる。
第１のインダクタＬ1と第２のインダクタＬ２とのいずれか一方又は両方は、コンデンサＣの端子電圧Ｖｃを交流入力電圧Ｖｉｎの最大値の２倍以上にすることができるインダクタンス値を有する。
【００１５】
制御回路２によって第１〜第６のスイッチＱ1 〜Ｑ6 を制御するために、制御回路２と第１〜第６のスイッチＱ1 〜Ｑ6 のゲート（制御端子）との間がライン１２、１３、１４、１５、１６、１７で接続されている。なお、周知のようにスイッチＱ１〜Ｑ６の制御はゲート・ソース間に制御信号を供給して行われる。しかし、図１では図示を簡単化するために各スイッチＱ１〜Ｑ６の駆動回路の詳細は省略されている。
制御回路２によってスイッチＱ1 〜Ｑ6 の制御信号を形成するために、交流入力端子４及び共通端子５がライン１８、１９によって、また交流出力端子６がライン２０によって、また平滑コンデンサＣの両端がライン２１、２２によって、また交流入力端子４ に流れる電流を検出する電流検出器２３がライン２４によって制御回路２にそれぞれ接続されている。
【００１６】
図１の制御回路２の詳細を図２によって説明する前に、図１の変換回路１の主動作を説明する。変換回路１は、前記特許文献１と同様に第１、第２及び第３のモードから選択された１つのモ−ドで動作する。
第１のモードは、電源３の電圧即ち交流入力電圧Ｖin（例えば実効値１００Ｖ又は１４４Ｖ）とほぼ同一の交流出力電圧Ｖ0 が交流出力端子６と共通端子７との間に得られる時に発生し、電圧非変換モードと呼ぶことができるものである。
第２のモードは、交流入力電圧Ｖinよりも低い交流出力電圧Ｖ0 が交流出力端子６と共通端子７との間に得られる時に発生し、降圧モードと呼ぶことができるものである。
第３のモードは、交流入力電圧Ｖinよりも高い出力電圧Ｖ0 が交流出力端子６と共通端子７との間に得られる時に発生し、昇圧モードと呼ぶことができるものである。
なお、本実施形態では、後述から明らかなように、図２の示す第１の指令値Ｖｒｃと第２の指令値Ｖｒｉとの大小関係によって、第１、第２及び第３のモ−ドが決定されている。第１の指令値Ｖｒｃは、図１の交流入力端子４と共通端子５との間の交流入力電圧Ｖｉｎ又は第１及び第２のスイッチＱ1、Ｑ2の相互接続点８と共通端子５との間の第１の電圧Ｖconvと比例関係を有する。第２の指令値Ｖriは、図１の交流出力端子６と共通端子５又は７との間の交流出力電圧Ｖｏ又は第５及び第６のスイッチＱ5、Ｑ6の相互接続点１０と共通端子５又は７との間の第２の電圧Ｖinvと比例関係を有する。従って、第１の電圧Ｖconvと第２の電圧Ｖinvとがほぼ等しい時を第１のモ−ド、第２の電圧Ｖinvが第１の電圧Ｖconvよりも低い時を第２のモ−ド、第２の電圧Ｖinvが第１の電圧Ｖconvよりも高い時を第３のモ−ドと呼ぶこともできる。
いずれのモードにおいても、第１及び第２のスイッチＱ1 、Ｑ2 から成る入力段スイッチ回路と第５及び第６のスイッチＱ5 、Ｑ6から成る出力段スイッチ回路のいずれか一方又は両方の高周波（例えば２０ｋＨｚ）のオン・オフが禁止される。このため入力段スイッチ回路及び／又は出力段スイッチ回路の損失低減効果が生じる。
本発明に従う制御回路2は、交流出力電圧Ｖｏの周波数及び位相が交流入力電圧Ｖｉｎのこれ等に一致する必要がないという点で前記特許文献１の制御回路と相違している。
【００１７】
【非変換モード】
交流入力電圧Ｖinと同一又はほぼ同一の交流出力電圧Ｖ0を得る時に生じる非変換モード即ち第１のモードの場合には、第１〜第６のスイッチＱ1〜Ｑ6 に図３（Ｂ）〜（Ｇ）の第１〜第６の制御信号ＶQ1〜ＶQ6が供給される。即ち、第１及び第５のスイッチＱ1 、Ｑ5 は電源３の５０Ｈｚの正弦波電圧と同一の周波数の５０Ｈｚ方形波パルスによって１８０度間隔で断続的にオンになり、第２及び第６のスイッチＱ2 、Ｑ6 は第１及び第５のスイッチＱ1 、Ｑ5 と反対に動作する。また、力率改善及び入力電流の波形改善及び直流電圧調整動作のために第３及び第４のスイッチＱ3 、Ｑ4 は図３（Ａ）の交流入力電圧Ｖinの第１の周波数の２倍よりも高い第２の周波数（例えば２０ｋＨｚ）でオン・オフ制御される。換言すれば、交流入力電圧Ｖｉｎの第１の周期の１／２よりも短い第２の周期で、第３及び第４のスイッチＱ3、Ｑ4がオン・オフ制御される。
図３に示すように各スイッチＱ1 〜Ｑ6 を制御すると、交流入力電圧Ｖinが正の半波の期間（ｔ0 〜ｔ1 ）では、交流電源３、第１のインダクタＬ1 、第１のスイッチＱ1 、第５のスイッチＱ5 、第２のインダクタＬ2 、及び負荷１１の経路で正方向電流が流れる。また、交流入力電圧Ｖinが負の半波の期間（ｔ1 〜ｔ2 ）では、交流電源３、負荷１１、第２のインダクタＬ2 、第６のスイッチＱ6 、第２のスイッチＱ2 、及び第１のインダクタＬ1 の経路で負方向電流が流れる。この非変換モードの場合、第１、第２、第５及び第６のスイッチＱ1 、Ｑ2 、Ｑ5 、Ｑ6は高周波（例えば２０ｋＨｚ）でオン・オフされないので、単位時間当りのスイッチング回数が少なくなり、スイッチング損失による効率低下が少なくなる。
本発明に従う実施形態では、バイアス電圧発生器４６のバイアス電圧Ｖｓの最大及び最小バイアス電圧値＋Ｖｓ、−Ｖｓの絶対値が第１及び第２のリミッタ５０、５１の最大及び最小リミッタ値＋ＶL、−ＶLの絶対値よりも高く設定され、この結果として不感帯が生じている。従って交流出力電圧Ｖｏの許容変動範囲例えばＶｏ1〜Ｖｏ2の範囲において交流出力電圧の制御が実行されない。即ち、交流出力電圧Ｖｏが許容出力電圧範囲Ｖｏ1〜Ｖｏ2に収まっている時には、第１、第２、第５及び第６のスイッチＱ1、Ｑ2、Ｑ5、Ｑ6が高周波即ち第２の周波数でオン・オフ動作しない。このため、第１、第２、第５及び第６のスイッチＱ1、Ｑ2、Ｑ5、Ｑ6の高周波スイッチングの回数が従来装置に比べて少なくなる。
第３及び第４のスイッチＱ3、Ｑ4のオン・オフによる力率改善及び波形改善及び直流電圧調整動作は次のように行われる。交流入力電圧Ｖｉｎの正の半波の期間であって、且つ第３のスイッチＱ3がオンの期間には、電源３、第１のインダクタＬ1、第１のスイッチＱ1、及び第３のスイッチＱ3の経路に電流が流れる。第３のスイッチＱ３のオン・オフ時間の調整即ち制御によって、交流入力電流を操作即ち調整することが可能になり、力率改善及び波形改善即ち高調波成分の除去及びコンデンサＣの端子電圧Ｖｃの調整が可能になる。交流入力電圧Ｖｉｎの負の半波期間であり、且つ第４のスイッチＱ4がオンの期間には、電源３、第４のスイッチＱ4、第２のスイッチＱ2、及び第１のインダクタＬ1の経路に電流が流れる。第４のスイッチＱ４のオン・オフ時間の調整即ち制御によって、交流入力電流を操作即ち調整することが可能になり、力率改善及び波形改善即ち高調波成分の除去及びコンデンサＣの端子電圧Ｖｃの調整が可能になる。この結果、交流入力電流が近似正弦波になる。また、コンデンサＣの端子電圧Ｖｃを所望値即ち交流入力電圧Ｖｉｎの最大値の2倍以上の値にすることができる。
【００１８】
【降圧モード】
電源電圧即ち交流入力電圧Ｖinよりも低い交流出力電圧Ｖ0が得られる時に生じる降圧モード即ち第２のモードの場合には、第１〜第６の主スイッチＱ1 〜Ｑ6 に図４（Ｂ）〜（Ｇ）に示す第１〜第６の制御信号ＶQ1〜ＶQ6が供給される。即ち、第１及び第２のスイッチＱ1 、Ｑ2 は図４（Ａ）の交流入力電圧Ｖinと同一の低周波（例えば５０Ｈｚ）即ち第１の周波数、換言すれば比較的長い第１の周期でオン・オフし、第３〜第６のスイッチＱ3 〜Ｑ6 は高周波（例えば２０ｋＨｚ）即ち第２の周波数、換言すれば第１の周期よりも短い第２の周期のＰＷＭ（パルス幅変調）パルスでオン・オフする。図４の交流入力電圧Ｖinの正の半波の期間ｔ0 〜ｔ1 であり且つ第１及び第５のスイッチＱ1、Ｑ5 がオンの期間には、交流電源３、第１のインダクタＬ1 、第１のスイッチＱ1 、第５のスイッチＱ5 、第２のインダクタＬ2 及び負荷１１の経路で正方向電流が流れる。この時の第５及び第６のスイッチＱ５，Ｑ６の相互接続点１０と共通端子５又は７との間の電圧Ｖｉｎｖは、入力交流電圧Ｖｉｎにほぼ等しくなる。また、入力交流電圧Ｖinの正の半波の期間ｔ0 〜ｔ1 であり且つ第１及び第６のスイッチＱ1 、Ｑ6 がオンの期間には、交流電源３、第１のインダクタＬ1 、第１のスイッチＱ1 、コンデンサＣ、第６のスイッチＱ6 、第２のインダクタＬ2 及び負荷１１の経路で正方向電流が流れる。この時の第５及び第６のスイッチＱ５、Ｑ６の相互接続点１０と共通端子５又は７との間の電圧Ｖｉｎｖは入力交流電圧ＶｉｎからコンデンサＣの端子電圧Ｖｃを減算した値にほぼ等しくなる。
【００１９】
降圧モードにおける交流入力電圧Ｖinの負の半波の期間ｔ1 〜ｔ2 であり且つ第２及び第６のスイッチＱ２，Ｑ6 がオンの期間には、交流電源３、負荷１１、第２のインダクタＬ2 、第６のスイッチＱ6 、第２のスイッチＱ2 及び第１のインダクタＬ1 の経路で負方向の電流が流れる。この時の第５及び第６のスイッチＱ５、Ｑ６の相互接続点１０と共通端子５又は７との間の電圧Ｖｉｎｖの値は交流入力電圧Ｖｉｎにほぼ等しくなる。また、交流入力電圧Ｖinの負の半波の期間ｔ1 〜ｔ2 であり且つ第２及び第５のスイッチＱ２，Ｑ5 のオンの期間には、交流電源３、負荷１１、第２のインダクタＬ2 、第５のスイッチＱ5 、コンデンサＣ、第２のスイッチＱ2 及び第１のインダクタＬ1 の経路で負方向電流が流れる。この時の第５及び第６のスイッチＱ５、Ｑ６の相互接続点１０と共通端子５又は７との間の電圧Ｖｉｎｖの値はＶｉｎ−Ｖｃにほぼ等しくなる。
上述から明らかなように、降圧モード時には、第５及び第６のスイッチＱ5 、Ｑ6 の高周波でのオン・オフ動作によって、第５及び第６のスイッチＱ５，Ｑ６の相互接続点１０と共通端子５又は７との間の電圧Ｖｉｎｖが交流入力電圧Ｖｉｎとほぼ同一になる期間と、第５及び第６のスイッチＱ５，Ｑ６の相互接続点１０と共通端子５又は７との間の電圧Ｖｉｎｖが交流入力電圧ＶｉｎからコンデンサＣの端子電圧Ｖｃを差し引いた値になる期間とが交互に生じる。この結果、交流入力電圧Ｖinよりも低い出力電圧Ｖ0 が得られる。
【００２０】
降圧モード時の第３及び第４のスイッチＱ３，Ｑ４のオン・オフによっても、非変換モード時と同様に、力率改善及び電流の波形改善即ち高周波成分の除去及び直流電圧調整の動作が生じる。
第３及び第４のスイッチＱ３，Ｑ４のオン・オフによって次に示すようにコンデンサＣの端子電圧Ｖｃの制御も達成される。降圧モードにおいてコンデンサＣは第１、第２、第５及び第６のスイッチＱ1、 Ｑ2 、Ｑ5 、Ｑ6 を通る回路で充電される。このため、もしコンデンサＣの電圧Ｖc を制御しないと、この電圧Ｖc は徐々に高くなる。そこで、第３及び第４のスイッチＱ3 、Ｑ4 を高い周波数（例えば２０ｋＨｚ）でオン・オフしてコンデンサＣの電荷を放出し、この電圧Ｖc を制御する。コンデンサＣの放電回路は次のようにして形成される。まず、交流入力電圧Ｖinが正の半波の期間ｔ0 〜ｔ1 であり且つ第４のスイッチＱ4 のオンの期間には、コンデンサＣ、第１のスイッチＱ1 、第１のインダクタＬ1 、電源３及び第４のスイッチＱ4 から成る閉回路でコンデンサＣの放電電流が流れる。この時、第１のインダクタＬ1 にエネルギーが蓄積される。次に、入力交流電圧Ｖinが正の半波の期間ｔ0 〜ｔ1 であり且つ第３のスイッチＱ3 のオン期間には、第１のインダクタＬ1 、電源３、第３のスイッチＱ3 、第１のスイッチＱ1 から成る閉回路で第１のインダクタＬ1 のエネルギーの放出が行われ、第１のインダクタＬ1 のエネルギーは電源３に帰還される。第３及び第４のスイッチＱ3 、Ｑ4 が図４（Ｄ）（Ｆ）に示すように交流入力電圧Ｖinよりも十分に高い周波数でＰＷＭパルスで断続され、このＰＷＭパルスの幅の制御によってコンデンサＣの放電期間が制御され、コンデンサＣの電圧Ｖc はほぼ一定値に保たれる。なお、交流入力電圧Ｖinが負の期間ｔ1 〜ｔ2 であり且つ第３のスイッチＱ3 がオンの期間には、コンデンサＣ、第３のスイッチＱ3 ，電源３、第１のインダクタＬ1 及び第２のスイッチＱ2 から成る閉回路でコンデンサＣの電荷が放出される。また、交流入力電圧Ｖinが負の期間ｔ1 〜ｔ2 であり且つ第４のスイッチＱ4 のオン期間には、第１のインダクタＬ1 、第２のスイッチＱ2 、第４のスイッチＱ4 及び電源３から成る閉回路で第１のインダクタＬ1 のエネルギーが放出される。
【００２１】
【昇圧モード】
交流入力電圧Ｖinよりも高い交流出力電圧Ｖ0 が得られる時に生じる昇圧モード即ち第３のモードの場合には、図５（Ｂ）〜（Ｇ）に示す制御信号ＶQ1〜ＶQ6で第１〜第６のスイッチＱ1 〜Ｑ6 がオン・オフ制御される。即ち、第１〜第４のスイッチＱ1 〜Ｑ4 は高周波即ち第２の周波数でオン・オフされ、第５及び第６のスイッチＱ5 、Ｑ6 は電源周波数（５０Ｈｚ）即ち第１の周波数でオン・オフされる。図５の入力交流電圧Ｖinが正の半波の期間ｔ0 〜ｔ1 であり且つ第１及び第５のスイッチＱ1 、Ｑ５のオン期間には、電源３、第１のインダクタＬ1 、第１のスイッチＱ1 、第５のスイッチＱ5 、第２のインダクタＬ2 、負荷１１から成る経路で第１の方向の電流が流れる。この時の第５及び第６のスイッチＱ５，Ｑ６の相互接続点１０と共通端子５又は７との間の電圧Ｖｉｎｖは、交流入力電圧Ｖｉｎとほぼ同一になる。また、交流出力電圧Ｖｏは交流入力電圧Ｖｉｎに第1のインダクタＬ１の電圧を加算した値になる。昇圧モードにおいて、交流入力電圧Ｖinが正の半波の期間ｔ0 〜ｔ1 であり且つ第２及び第５のスイッチＱ2 、Ｑ５のオン期間には、電源３、第１のインダクタＬ1 、第２のスイッチＱ2 、コンデンサＣ、第５のスイッチＱ5 、第２のインダクタＬ2 及び負荷１１から成る経路で第１の方向の電流が流れる。この時には、交流入力電圧ＶinにコンデンサＣの端子電圧Ｖc が加算された値の交流出力電圧Ｖ0が得られる。
【００２２】
昇圧モードにおいて、入力交流電圧Ｖinが負の半波の期間ｔ1 〜ｔ2 であり且つ第２及び第６のスイッチＱ2 、Ｑ６がオンの期間には、電源３、負荷１１、第２のインダクタＬ2 、第６のスイッチＱ6 、第２のスイッチＱ2 及び第１のインダクタＬ1 から成る経路で第２の方向の電流が流れる。この時は入力交流電圧Ｖinに第１のインダクタＬ1 の電圧が加算されて交流出力電圧Ｖ0 となる。また、入力交流電圧Ｖinが負の半波の期間ｔ1 〜ｔ2 であり且つ第１及び第６のスイッチＱ1 、Ｑ６がオンの期間には、電源３、負荷１１、第２のインダクタＬ2 、第６のスイッチＱ6 、コンデンサＣ、第１のスイッチＱ1 及び第１のインダクタＬ1 から成る経路で第２の方向の電流が流れる。この時、入力交流電圧ＶｉｎにコンデンサＣの端子電圧Ｖｃを加算した値の交流出力電圧Ｖｏが得られる。
【００２３】
この昇圧モ−ドにおいても、第３及び第４のスイッチＱ3、Ｑ４のオン・オフによって非変換モード時と同様に力率の改善及び波形改善が行われる。
第３及び第４のスイッチＱ３，Ｑ４のオン・オフによって次に示すようなコンデンサＣの端子電圧Ｖｃ制御も達成される。昇圧モードにおいてコンデンサＣの放電が生じ、この電圧が低下する。そこで、第３及び第４のスイッチＱ3 、Ｑ4 を第５及び第６のスイッチＱ5 、Ｑ6 よりも高い周波数（例えば２０ｋＨｚ）で断続することによってコンデンサＣの端子電圧Ｖc をほぼ一定に制御する。この詳しい動作を次に述べる。入力交流電圧Ｖinが正の半波の期間ｔ0 〜ｔ1 であり且つ第４のスイッチＱ4 のオン期間には、電源３、第１のインダクタＬ1 、第１のスイッチＱ1 、コンデンサＣ、第４のスイッチＱ4 から成る閉回路でコンデンサＣを充電する。この時、第１のインダクタＬ1 の蓄積エネルギーの放出があるので、コンデンサＣは、電源３の電圧Ｖinと第１のインダクタＬ1 の電圧との和で充電される。即ち、交流出力電圧Ｖ0 よりも高い電圧でコンデンサＣが充電される。入力交流電圧Ｖinが正の半波の期間ｔ0 〜ｔ1 であり且つ第３のスイッチＱ3 のオン期間には、電源３、第１のインダクタＬ1 、第１のスイッチＱ1 、第３のスイッチＱ3 の経路に電流が流れ、第１のインダクタＬ1 にエネルギーが蓄積される。
入力交流電圧Ｖinが負の半波の期間ｔ1 〜ｔ2 であり且つ第３のスイッチＱ3 がオンの期間には、電源３、第３のスイッチＱ3 、コンデンサＣ、第２のスイッチＱ2 及び第１のインダクタＬ1 から成る経路に電流が流れ、電源３の電圧Ｖinと第１のインダクタＬ1 の電圧の和でコンデンサＣが充電される。
入力交流電圧Ｖinが負の半波の期間ｔ1 〜ｔ2 であり且つ第４のスイッチＱ4 のオンの期間には、電源３、第４のスイッチＱ４ 、第２のスイッチＱ2 及び第１のインダクタＬ1 から成る経路に電流が流れ、第１のインダクタＬ1 にエネルギーが蓄積される。
【００２４】
上述から明らかなように、第１及び第２のスイッチＱ１，Ｑ２は主として昇圧のために使用されている。第３及び第４のスイッチＱ３，Ｑ４は、主として力率改善及び波形改善及び直流電圧調整のために使用されている。第５及び第６のスイッチＱ５，Ｑ６は主として降圧のために使用されている。
なお、各モードにおいて、次の回路が形成されると考えることもできる。ＡＣ−ＤＣ変換のために、交流入力電圧Ｖｉｎの正の半波期間には、電源３、第1のインダクタＬ1、第1のスイッチＱ1、コンデンサＣ、及び第４のスイッチＱ4から成る経路でコンデンサＣが充電され、交流入力電圧Ｖｉｎの負の半波期間には、電源３、第3のスイッチＱ3、コンデンサＣ、第2のスイッチＱ2、及び第１のインダクタＬ1から成る経路でコンデンサＣが充電される。ＤＣ−ＡＣ変換のために、交流出力電圧Ｖｏの正の半波を得る期間には、コンデンサＣ、第５のスイッチＱ5、第2のインダクタＬ2、負荷11、及び第4のスイッチＱ4から成る経路が形成され、交流出力電圧Ｖｏの負の半波を得る期間には、コンデンサＣ、第3のスイッチＱ3、負荷１１、第2のインダクタＬ2、及び第6のスイッチＱ6から成る経路が形成される。
【００２５】
次に、制御回路２の詳細を図２によって説明する。制御回路２は、入力電圧検出回路４１、直流電圧検出回路４２、出力電圧検出回路４３、第１の指令値発生手段４４、第２の指令値発生手段４５、バイアス電圧発生器４６、第１、第２及び第３の演算回路４７、４８、４９、第１及び第２のリミッタ５０、５１、比較波発生手段又はキャリア波発生手段としての三角波発生器５２、第１、第２及び第３のコンパレータ５３、５４、５５、第１、第２及び第３のＮＯＴ回路５６、５７、５８を有する。前記特許文献１の従来の制御回路と比較すると、第1の指令値発生手段４４と第2の指令値発生手段４５とバイアス電圧発生器４６とが変形され、この他は従来と同一に形成されている。
【００２６】
入力電圧検出回路４１は、ライン１８、１９によって交流入力端子４と共通端子５とに接続されており、電源３から供給された交流入力電圧Ｖinを検出し、基準正弦波を発生する。直流電圧検出回路４２はライン２１、２２によってコンデンサＣの両端に接続され、コンデンサＣの端子電圧Ｖc を示す検出信号を出力する。出力電圧検出回路４３はライン２０、１９によって交流出力端子６と共通端子７に接続され、交流出力電圧Ｖ0 を示す検出信号を出力する。各検出回路４１、４２、４３は、交流入力電圧Ｖin、コンデンサＣの端子電圧Ｖc 、交流出力電圧Ｖ0 の実際の値よりも低い電圧を出力するが、理解を容易にするためにここでは実際の電圧と同一の値が出力されるものとする。
【００２７】
第１の指令値発生手段４４は、入力段電圧指令値発生手段又はコンバータ電圧指令値発生手段とも呼ぶことができるものであり、直流基準電圧源５９と、２つの減算器６０、６３と、２つの比例積分（ＰＩ）回路６１、６４と、乗算器６２とから成る。基準電圧源５９は、本発明に従って交流入力電圧Ｖｉｎの最大値の2倍以上即ち（√２）Ｖｉｎ×２以上を示す基準電圧を発生する。減算器６０は基準電圧源５９の基準電圧と直流電圧検出回路４２の検出出力の差を示す誤差信号を出力する。この誤差信号は比例積分回路６１を介して乗算器６２に入力し、入力電圧検出回路４１から得られた交流信号、例えば５０Ｈｚの基準正弦波（例えば実効値１００Ｖの正弦波）に乗算される。乗算器６２の出力はコンデンサＣの端子電圧Ｖc を一定に保つための入力電流指令値である。減算器６３は乗算器６２の出力（入力電流指令値）と電流検出器２３に接続されたライン２４の検出値（検出電流値）との差を示す信号を出力する。減算器６３の出力は比例積分回路６４を介して出力される。比例積分回路６４の出力は第１の指令値Ｖrcとなる。第１の指令値Ｖｒｃは、第１及び第２のスイッチＱ１，Ｑ２の相互接続点８と第３及び第４のスイッチＱ３、Ｑ４の相互接続点９との間の基本波の電圧Ｖｃｏｎｖを所望値にするための指令値である。ここで、基本波とは交流入力電圧Ｖｉｎと同一の周波数の信号である。なお、この第１の指令値Ｖrcは交流入力電圧Ｖinに同期した正弦波又は正弦波に近似した波形であり、コンデンサＣの端子電圧Ｖｃを所定値に制御するための情報と入力の力率を改善するための情報とを含む。この第１の指令値Ｖｒｃは、理想的には交流入力電圧Ｖｉｎの基本波と同一周波数の正弦波であるが、交流入力電圧Ｖｉｎの歪み（高調波成分）、乗算器６２、減算器６３、及び比例積分回路６４等の処理に伴う歪み（高周波成分）を含むことがある。
【００２８】
第２の指令値発生手段４５は、出力段電圧指令値発生手段又はインバータ電圧指令値発生手段とも呼ぶことができるものであって、基準出力電圧指令値発生器６６と、減算器６７と、比例積分微分（ＰＩＤ）回路６８とから成る。
この具体例では、交流入力電圧Ｖｉｎが一定の状態において交流出力電圧Ｖｏを変えることができるように第２の指令値発生手段４５が構成されている。このために、基準出力電圧指令値発生器６６は可変構成であって、第１、第２及び第３のモードに応じて異なる値の基準出力電圧指令値を発生させることができる。基準出力電圧指令値発生器６６は、非変換モード時には入出力電圧が等しいこと即ちＶｏ＝Ｖinであることを示す第１の基準出力電圧指令値Ｖｏ１を発生し、降圧モード時には、交流出力電圧Ｖｏが交流入力電圧Ｖinよりもａボルト低いこと即ちＶｏ＝Ｖin−ａを示す第２の基準出力電圧指令値Ｖｏ２を発生し、昇圧モード時には、交流出力電圧Ｖｏが交流入力電圧Ｖinよりもｂボルト高いこと即ちＶｏ＝Ｖin＋ｂを示す第３の基準出力電圧指令値Ｖｏ３を発生する。基準出力電圧指令値発生器６６は入力電圧検出回路４１に接続されておらず、交流入力電圧Ｖｉｎに非同期の正弦波又は正弦波に近似した波形を有する出力を発生する。また、基準出力電圧指令値発生器６６は、基準出力電圧指令値の周波数を変えることができる。
また、負荷１１に電源３のみから電力を供給せずに商用交流電源等の別の一定周波数の電源からも電力を供給することができる場合において、別の一定周波数の電源の交流電圧に同期した基準電圧指令値を発生するように基準電圧指令値発生手段６６を構成することができる。
なお、非変換モードと降圧モードと昇圧モードとの全てが要求されず、３つのモ−ドの内の任意の２つ又は１つのモードのみが要求される場合には、３つのモードから選択された２つ又は１つのモードのための２つの基準出力電圧指令値を出力するように基準出力電圧指令値発生器６６を構成する。
減算器６７は基準電圧指令値発生器６６の出力と出力電圧検出回路４３の出力との差を示す信号を出力する。この減算器６７の出力は比例積分微分（ＰＩＤ）回路６８を介して出力され、第２の指令値Ｖriとなる。第２の指令値Ｖｒｉは第３及び第４のスイッチＱ３，Ｑ４の相互接続点９と第５及び第６のスイッチＱ５，Ｑ６の相互接続点１０との間の基本波の電圧Ｖｉｎｖを所望値にするための指令値であり、所望周波数を有する正弦波又は正弦波に近似した波形から成る。
第２の指令値発生手段４５から発生する第２の指令値Ｖｒｉは、交流入力電圧Ｖinが一定の場合には、非変換モード時に第１の指令値Ｖｒｃに等しい値、降圧モード時に第１の指令値Ｖｒｃよりも低い値、昇圧モード時に第１の指令値Ｖｒｃよりも高い値になる。
交流出力電圧Ｖｏを常に一定に保つ時には、基準電圧指令値発生器６６の出力が一定に保たれる。即ち、交流入力電圧Ｖｉｎが例えば１００Ｖの場合と例えば２００Ｖの場合とのいずれであっても、一定の交流出力電圧Ｖｏ（例えば１００Ｖ）を得る時には、基準電圧指令値発生器６６の出力が一定に保たれる。このように基準電圧指令値発生器６６の出力が一定あっても、交流入力電圧Ｖｉｎが変化すると、入力電圧検出回路４１の出力が変化し、第１の指令値発生手段４４から得られる第１の指令値Ｖｒｃが変化し、交流出力電圧Ｖｏを一定に保つ制御が生じる。
なお、出力電圧指令値発生器６６の出力を変えるか否かは、使用者によって選択される。
交流出力電圧Ｖｏまたは交流入力電圧Ｖｉｎの変化に基づく第１〜第６のスイッチＱ１〜Ｑ６の制御モードの切り換えは後述する演算手段によって自動的に行われる。
【００２９】
本実施形態の制御回路２は、降圧モード、昇圧モ−ド、及び非変換モ−ドを選択的に設定するためのバイアス電圧発生器46と第１、第２及び第3の演算回路47、48、49とを有する。
【００３０】
バイアス電圧発生器４６は、増幅器６９とリミッタ７０とから成る。増幅器６９は入力電圧検出回路４１から得られる図６（Ａ）の第1の周波数（５０Ｈｚ）の基準正弦波Ｖf を所望の最大バイアス電圧値＋Ｖｓ、−Ｖｓよりも十分に高い振幅を有するようにに増幅するものである。リミッタ７０は、本発明に従って三角波発生器５２の出力三角波の最大値に等しいか又はほぼ等しい図２の第１及び第２のリミッタ５０、５１の最大リミッタ値＋ＶLよりも所定値Ｖａ(例えば２Ｖ)高い最大バイアス電圧値＋Ｖｓと三角波の最小値に等しい又はほぼ等しい第１及び第２のリミッタ５０、５１の最小リミッタ値−ＶLよりも所定値Ｖｂ（例えばＶａと同一の２Ｖ）だけ低い最小バイアス電圧値−Ｖｓとの間に増幅器６９の出力を制限し、図６（Ｂ）に示す＋Ｖs 即ち高レベルと−Ｖs 即ち低レベルとを交互に有する方形波状バイアス電圧Ｖs を交流入力電圧Ｖｉｎと同一の周波数、同一周期で発生する。
図６（Ｂ）に示すバイアス電圧発生器４６から発生するバイアス電圧Ｖｓの-Ｖｓから＋Ｖｓ及びこの逆の転換区間は、完全に垂直にならずに微小の傾きを有しているが、三角波電圧Ｖｔの第２の周期よりも短いので、この傾きを無視できる。従って、図６（Ｂ）のバイアス電圧Ｖｓを、方形波電圧又は近似方形波電圧と呼ぶことができ、バイアス電圧発生器４６を方形波発生器と呼ぶこともできる。なお、後述する図７〜図９では、図示を省略化するためバイアス電圧Ｖｓが理想的な方形波で示されている。
【００３１】
第１の演算回路４７は、コンバータ電圧指令値発生手段即ち第１の指令値発生手段４４、インバータ電圧指令値発生手段即ち第２の指令値発生手段４５、及びバイアス電圧波発生器４６に接続されており、Ｖrc＋Ｖs −Ｖriの演算を実行する。即ち、第１の演算回路４７は加算器と減算器とを含み、コンバータ電圧指令値即ち第１の指令値Ｖrcに方形波バイアス電圧Ｖs を加算した値からインバータ電圧指令値即ち第２の指令値Ｖriを減算する。なお、加算と減算の順序を逆にしてＶrc−Ｖri＋Ｖs とすることもできる。
【００３２】
第２の演算回路４８はコンバータ電圧指令値発生手段即ち第１の指令値発生手段４４とインバータ電圧指令値発生手段即ち第２の指令値発生手段４５とバイアス電圧発生器４６とに接続されており、Ｖri＋Ｖs −Ｖrcの演算を実行する。即ち、第２の演算回路４８は加算器と減算器とを含み、インバータ電圧指令値即ち第２の指令値Ｖriに方形波バイアス電圧Ｖs を加算した値からコンバータ電圧指令値即ち第１の指令値Ｖrcを減算する。なお、加算と減算の順序を逆にしてＶri−Ｖrc＋Ｖs とすることもできる。
【００３３】
第１のリミッタ５０は、第１の演算回路４７の出力を三角波発生器５２から第２の周波数、第２の周期で出力される三角波電圧Ｖｔの最大値と同一又はこの近傍の値を有する最大リミッタ値＋ＶLと三角波電圧Ｖｔの最小値と同一又はこの近傍の値を有する最小リミッタ値−ＶLとの間に制限して第１のスイッチ制御指令値Ｖr1を出力する。この具体例では最大リミッタ値＋ＶLが＋Ｖs−Ｖａ、最小リミッタ値−ＶLが−Ｖs+(Ｖａ)である。なお、第１のスイッチ制御指令値Ｖr１は入力段スイツチＱ1、Ｑ2に基づいて発生させるべき電圧を指令する第1の値と呼ぶこともできる。
第１の値Ｖｒ１の最大値及び最小値は、第１及び第２のモード時に図７（Ａ）及び図８（Ａ）に示すように最大リミッタ値＋ＶL及び最小リミッタ値−ＶLと同じ値となり、第３のモードの時に図９（Ａ）に示すように最大リミッタ値＋ＶL最小リミッタ値−ＶLとの間の値となる。
【００３４】
第２のリミッタ５１は第２の演算回路４８の出力を第１のリミッタ５０と同一又は実質的に同一の最大リミッタ値＋ＶLと最小リミッタ値−ＶLとの間に制限して第２のスイッチ制御指令値Ｖr3を出力する。なお、この第２のスイッチ制御指令値Ｖr3を、出力段スイッチＱ5、Ｑ6に基づいて発生させるべき電圧を指令する第２の値と呼ぶこともできる。
第２の値としてのＶｒ３の最大値及び最小値は、第１及び第３のモードの時に図７（Ｃ）及び図９（Ｃ）に示すように最大リミッタ値＋ＶLと最小リミッタ値−ＶLと同一になり、第２のモ−ド時に図８（Ｃ）に示すように最大リミッタ値＋ＶLと最小リミッタ値−ＶLとの間の値となる。
【００３５】
第３の演算回路４９はインバータ電圧指令値発生手段４５と第２のリミッタ５１とに接続され、Ｖr3−Ｖriの演算を実行する。即ち、第３の演算回路４９は減算器であって、第２のスイッチ制御指令値Ｖr3からインバータ電圧指令値Ｖriを減算して指令値Ｖr2を発生する。この指令値Ｖr2は、請求項で第３の値と呼ばれているものであって、コンデンサＣの電圧の指令値、又は力率改善指令値と呼ぶこともできる。図１０の等価回路に示すように、コンデンサＣの電圧Ｖｃの１／２の電位を基準にして、第１及び第２のスイッチＱ１，Ｑ２の相互接続点８の基本波の電圧をＶ１，第３及び第４のスイッチＱ３，Ｑ４の相互接続点９の基本波の電圧をＶ２、第５及び第６のスイッチＱ５，Ｑ６の相互接続点１０の基本波の電圧をＶ３とした時に、このＶ１，Ｖ２，Ｖ３とスイッチ制御指令値Ｖｒ１，Ｖｒ２，Ｖｒ３との関係は、
Ｖ１＝（Ｖｃ／２）Ｖｒ１，
Ｖ２＝（Ｖｃ／２）Ｖｒ２，
Ｖ３＝（Ｖｃ／２）Ｖｒ３，
Ｖｉｎｖ＝Ｖ３−Ｖ２，
Ｖｃｏｎｖ＝Ｖ１−Ｖ２となる。
Ｖｒ２は、第１、第２及び第３のモードのいずれにおいても図７（Ｂ）、図８（Ｂ）及び図９（Ｂ）に示すように＋ＶLと−ＶLとの間の値になる。
【００３６】
第１、第２及び第３の演算回路４７，４８，４９と第１及び第２のリミッタ５０，５１とから成る演算手段から得られる出力Ｖｒ１，Ｖｒ２，Ｖｒ３に基づいて、第１〜第６のスイッチＱ１〜Ｑ６の第１〜第６の制御信号ＶQ1〜ＶQ6を形成する制御信号形成手段として、三角波発生器５２と第１、第２及び第３のコンパレータ５３，５４，５５と第１、第２及び第３のＮＯＴ回路５６、５７、５８とが設けられている。
比較波発生器又はキャリア波発生器としての三角波発生器５２は電源３の電圧Ｖinの第１の周波数（５０Ｈｚ）の２倍よりも高い第２の周波数（例えば２０ｋＨｚ）の三角波電圧Ｖtを図７〜図９に示すように発生する。三角波電圧Ｖｔの最大値は第１及び第２のリミッタ５０，５１の最大リミッタ値＋ＶLと同一又はこれよりも少し低い値に設定される。三角波電圧Ｖｔの最小値は、第１及び第２のリミッタ５０，５１の最小リミッタ値−ＶLと同一又はこれよりも少し高く設定される。図２では１つの三角波発生器５２が第１、第２及び第３のコンパレータ５３、５４、５５に接続されているが、第１、第２及び第３のコンパレータ５３、５４、５５のための専用の３つの三角波発生器を設けることもできる。また、三角波発生器５２を周知の鋸波発生回路にすることができる。
【００３７】
第１のコンパレータ５３は第１のリミッタ５０と三角波発生器５２とに接続され、図７（Ａ）、図８（Ａ）及び図９（Ａ）に示すように第１の値Ｖr1と三角波電圧Ｖt とを比較して図３（Ｂ）、図４（Ｂ）及び図５（Ｂ）に示す第１のスイッチＱ1 のオン・オフ制御信号ＶQ1をライン１２に出力する。
【００３８】
第２のコンパレータ５４は第３の演算回路４９と三角波発生器５２とに接続され、図７（Ｂ）、図８（Ｂ）及び図９（Ｂ）に示すように第２の値Ｖr2と三角波電圧Ｖt とを比較して図３（Ｄ）、図４（Ｄ）及び図５（Ｄ）に示す第３のスイッチＱ3 のオン・オフ制御信号ＶQ3をライン１４に出力する。
【００３９】
第３のコンパレータ５５は第２のリミッタ５１と三角波発生器５２とに接続され、図７（Ｃ）、図８（Ｃ）及び図９（Ｃ）に示すように第２の値Ｖr3と三角波電圧Ｖt とを比較して図３（Ｆ）、図４（Ｆ）及び図５（Ｆ）に示す第５のスイッチＱ5 のオン・オフ制御信号ＶQ5をライン１６に出力する。
【００４０】
第１の逆相信号形成手段としてのＮＯＴ回路５６は第１のコンパレータ５３に接続され、第１のスイッチＱ1 のオン・オフ制御信号ＶQ1の逆相信号から成る図３（Ｃ）、図４（Ｃ）及び図５（Ｃ）に示す第２のスイッチＱ2 のオン・オフ制御信号ＶQ2をライン１３に出力する。
【００４１】
第２の逆相信号形成手段としてのＮＯＴ回路５７は、第２のコンパレータ５４に接続され、第３のスイッチＱ3 のオン・オフ制御信号ＶQ3の逆相信号から成る図３（Ｅ）、図４（Ｅ）及び図５（Ｅ）に示す第４のスイッチＱ4 のオン・オフ制御信号ＶQ4をライン１５に出力する。
【００４２】
第３の逆相信号形成手段としてのＮＯＴ回路は、第３のコンパレータ５５に接続され、第５のスイッチＱ5 のオン・オフ制御信号ＶQ5の逆相信号から成る図３（Ｇ）、図４（Ｇ）及び図５（Ｇ）に示す第６のスイッチＱ6 のオン・オフ制御信号ＶQ6を出力する。
なお、第１、第２及び第３のコンパレータ５３、５４、５５に第１、第２及び第３のＮＯＴ回路５６、５７、５８をそれぞれ内蔵させることができる。
【００４３】
【モード切換制御】
基準出力電圧指令値発生器６６の出力が常に一定の場合には、電源３から供給される交流入力電圧Ｖｉｎの変化によって、非変換モ−ド（第１のモ−ド）、降圧モ−ド（第２のモ−ド）、及び昇圧モ−ド(第３のモ−ド)の自動切換えが実行される。即ち、第１及び第２の指令値Ｖｒｃ、Ｖｒｉの大小関係によって自動的にモ−ドが決定される。但し、非変換モ−ドは、本発明に従う不感帯を有して設定される。即ち、第１及び第２の指令値Ｖｒｃ、Ｖｒｉが同一値の時のみでなく、両者の差が所定許容範囲内の時にも非変換モ−ドとなる。また、交流入力電圧Ｖｉｎの周波数又は位相が変化しても、基準出力電圧指令値発生手段６６の出力の周波数及び位相が変動しない時には、交流交流出力電圧Ｖｏの周波数及び位相も変動しない。
なお、この実施形態では、使用者が基準出力電圧指令値発生器６６の出力を切換えることによって出力電圧Ｖｏの切換え及びモード切換を行うこともできる。
【００４４】
【周波数及び位相制御】
本発明に従う電力変換装置では、交流出力電圧Ｖｏの周波数及び位相が交流入力電圧Ｖｉｎに一致しない。交流出力電圧Ｖｏの周波数及び位相を任意に決定するためには、コンデンサＣの電圧Ｖｃを交流入力電圧Ｖｉｎの最大値（（√２）×Ｖｉｎ）の2倍（（√２）×Ｖｉｎ×２）以上にする。 上記条件が要求されることを次に説明する。例えば、交流入力電圧Ｖｉｎが１４４Ｖ（実効値）の時に交流入力電圧Ｖｉｎと１８０度の位相差を有する−１００Ｖ(実効値)の交流出力電圧Ｖｏを得るためには、Ｖconvとして１４４Ｖ程度発生させることが必要になる。この時、入力電流制御系は、Ｖ2として１４４Ｖを発生させるように動作する。前述のように、Ｖinv＝Ｖ3−Ｖ2の関係があるので、交流出力電圧ＶｏとＶinvとがほぼ等しいとすると、Ｖinv＝−１００Ｖの時には、Ｖ3が次の値になる。
Ｖ3＝Ｖinv−Ｖ2＝−１００Ｖ−１４４Ｖ＝−２４４Ｖ
出力電圧制御系がＶ3として−２４４Ｖ（実効値）を発生させるためには、コンデンサＣの電圧Ｖｃを（√２）×１４４Ｖ×２＝４０７Ｖ以上にすることが必要になる。
図１１は交流入力電圧Ｖｉｎと逆位相の交流出力電圧Ｖｏを降圧モ−ドで得る時の図２の制御回路２の各部の状態を示す。
図１２は図１１の逆相の交流出力電圧Ｖｏを得る時の図２の第１、第２及び第３の比較器５３、５４、５５の入力を示す。
図１３は図１１の逆相の交流出力電圧Ｖｏを得る時の交流入力電圧Ｖｉｎと第１〜第６のスイッチＱ1〜Ｑ6の制御信号を概略的に示す。
【００４５】
図１４、図１５及び図１６は、最大及び最小バイアス電圧値＋Ｖｓ、−Ｖｓの絶対値を第１及び第２のリミッタ５０、５１の最大及び最小リミッタ値＋ＶL、−ＶLの絶対値よりもＶａだけ高めることによって生じる不感帯の効果を説明するものである。
【００４６】
図１４は従来の最大、最小バイアス電圧値＋Ｖｓ、−Ｖｓの絶対値と最大及び最小リミッタ値＋ＶL、-ＶLとを一致させた場合の動作を示す。
＋Ｖｓ＝＋ＶL及び−Ｖｓ＝−ＶLの設定状態において、図１４（Ａ）に示すように、第１及び第２の指令値Ｖｒｃ、Ｖｒ1との差△Ｖｒが零よりも大きい時には、第１の演算回路４７の出力Ｖｒ1´は、△Ｖｒ＋Ｖｓ´＝△Ｖｒ＋ＶLとなり、第１のリミッタ５０の出力Ｖｒ1は図１４（Ｃ）に示すように最大及び最小リミッタ値＋ＶLと−ＶLとになる。なお、Ｖｓ´は図１４（Ｆ）に示すようにＶLと同一値を有する。
第２の演算回路４８の出力Ｖｒ3´はＶｒｉ−Ｖｒｃ＋Ｖｓ´となり、この絶対値は最大及び最小リミッタ値＋ＶL、−ＶLの絶対値よりも小さい。このため、出力Ｖｒ3´は第２のリミッタ５１で制限されず、第２のリミッタ５１の出力Ｖｒ3は図１４（Ｅ）に示すように入力Ｖｒ3´と同一値になる。図１４（Ｅ）に示すように、第２のリミッタ５１の出力Ｖｒ3の絶対値が最大及び最小リミッタ値よりも小さいと、図８（Ｃ）に示すようにＶｒ3が三角波電圧Ｖｔに交差し、第５及び第６のスイッチＱ5、Ｑ6の高周波オン・オフ動作が生じる。即ち、第１及び第２の指令値Ｖｒｃ、Ｖｒｉの僅かな相違によっても第５及び第６のスイッチＱ5、Ｑ6の第２の周波数でのオン・オフ動作が生じる。
この様に第１及び第２の指令値Ｖｒｃ、Ｖｒｉの僅かな相違によっても第５及び第６のスイッチＱ5、Ｑ6の第２の周波数でのオン・オフ動作が生じると、交流出力電圧Ｖｏの定電圧性は高くなる。しかし、負荷によっては、交流出力電圧Ｖｏの所定範囲の動作を許すものがある。交流出力電圧Ｖｏが許容範囲にあるにも拘らず、第５及び第６のスイッチＱ5、Ｑ６又は第１及び第２のスイッチＱ１、Ｑ２が高周波即ち第２の周波数でオン・オフ動作すると、スイッチング損失のために効率が低下する。
【００４７】
図１５は図２の本発明の実施形態に従う動作を示す。図１５（Ａ）は図１４（Ａ）と同様に第１及び第２の指令値Ｖｒｃ、Ｖｒｉが△Ｖｒだけ異なる状態を示す。図１５（Ｆ）に示す様に、最大及び最小バイアス電圧＋Ｖｓ、−Ｖｓの絶対値は最大及び最小リミッタ値＋ＶL、−ＶLの絶対値よりもＶａだけ高い。このため、図１５（Ｂ）に示す第１の演算回路４７の出力Ｖｒ1´は図１４（Ｂ）のそれよりも大きくなる。しかし、図１５(Ｃ)に示す第１のリミッタ５０で制限されて値Ｖｒ1は図１４（Ｃ）のそれと同一である。
第２の演算回路４８の出力Ｖｒ3´は、図１５（Ｆ）のバイアス電圧Ｖｓが図１４（Ｆ）のバイアス電圧Ｖｓ´よりもＶａだけ高くなった分だけ図１４（Ｄ）の値よりも上昇し、この絶対値は最大及び最小リミッタ値＋ＶL、−ＶLの絶対値よりも大きくなる。図１５（Ｄ）の値Ｖｒ3´は第２のリミッタ５１で制限され、図１５（Ｅ）に示す値Ｖｒ3になる。この値Ｖｒ3は最大及び最小リミッタ値＋ＶL、−ＶLの絶対値に等しいので、図７（Ｃ）と同様に三角波電圧Ｖｔを横切らない。このため、図１５の場合には、図７と同様に第１、第２、第5及び第6のスイッチＱ1、Ｑ2、Ｑ5、Ｑ6の高周波即ち第２の周波数のオン・オフ動作が生じない。従って、これ等のスイッチＱ1、Ｑ2、Ｑ5、Ｑ6のスイッチング損失が少なくなり、効率が向上する。
【００４８】
第１及び第２の指令値Ｖｒｃ、ＶｒｉがＶｒｉ＞Ｖｒｃであり、かつＶｒｉ−Ｖｒｃ＜Ｖａの時には、不感帯Ｖａの働きによって昇圧モ−ドが設定されず、第５及び第６のスイッチＱ5、Ｑ6と第１及び第２のスイッチＱ1、Ｑ2との高周波即ち第２の周波数でのオン・オフ動作が禁止され、図７と同様な非変換モ−ドとなり、第１、第２、第５及び第６のスイッチＱ1、Ｑ2、Ｑ5、Ｑ6のスイッチング損失が低減する。
【００４９】
図１６は第１の指令値Ｖｒｃに高調波が含まれている時の図２の各部の状態を図１５と同様に示す。図１６（Ａ）の第１の指令値Ｖｒｃの実効値と第２の指令値Ｖｒｉの実効値は同一であるが、波形が異なる。このために、両者の差△Ｖｒは高調波となる。この様に差△Ｖｒが高調波の場合であっても、不感帯Ｖａの範囲であれば、第１及び第２のリミッタ５０、５１の出力Ｖｒ1、Ｖｒ3は図１６（Ｃ）（Ｅ）に示す様に最大及び最小のリミット値＋ＶL、−ＶLとなり、第１、第２、第５及び第６のスイッチＱ1、Ｑ2、Ｑ5、Ｑ6の高周波即ち第２の周波数でのオン・オフ動作が禁止される。
一方、従来のＶｓ´＝ＶLの時には、図１４と同様に第５及び第６のスイッチＱ5、Ｑ6の高周波オン・オフ動作が生じ、スイッチング損失が大きくなる。
【００５０】
本実施形態は次の効果を有する。
（１） 交流入力電圧Ｖｉｎとは無関係に、任意の周波数及び任意の位相を有する交流出力電圧Ｖｏを発生させることができる。これにより、交流入力電圧Ｖｉｎの不安定な周波数の安定化、又は交流電動機の速度制御のための周波数制御が可能になる。
（２） 最大バイアス電圧値+Ｖｓと最大リミッタ値−ＶLとの間及び最小バイアス電圧値−Ｖｓと最小リミッタ値−ＶLとの間が不感帯として機能し、第１及び第２の指令値Ｖｒｃ、Ｖｒｉの相互間の差△Ｖｒが、上記不感帯の範囲に収まっている時には、第１及び第２のスイッチＱ1、Ｑ２と第５及び第６のスイッチＱ5、Ｑ6との高周波即ち第２の周波数でのオン・オフが禁止される。このため、高周波スイッチングの回数が少なくなり、スイッチング損失による効率低下が少なくなる。なお、不感帯の範囲では、電力変換装置の出力電圧の制御が不能になるが、この制御不能な範囲を出力電圧の変化の許容範囲内にすることによって、所望の電力変換を阻害しない。
（３） 第１及び第２の指令値Ｖｒｃ、Ｖｒｉが実効値が同一であっても一方に高調波成分が含まれていると、両者の差△Ｖｒが零とならず,従来方式では第１及び第２のスイッチＱ1、Ｑ２と第５及び第６のスイッチＱ5、Ｑ6との高周波スイッチ動作が生じたが、本実施形態では、差△Ｖｒが不感帯の範囲内であれば、高周波即ち第２の周波数でのスイッチング動作が生じない。従って、不要な高周波スイッチングを抑制して効率を高めることができる。
（４） バイアス電圧Ｖｓの最大及び最小バイアス電圧値の絶対値のレベルを高めるという簡単な構成によって所望の不感帯を得ることができ、回路構成の複雑化を抑えることができる。
（５） 非変換モードには第１、第２、第５及び第６のスイッチＱ１，Ｑ２，Ｑ５，Ｑ６、また降圧モードには第１及び第２のスイッチＱ1 、Ｑ2 、また、昇圧モードにおいては第５及び第６のスイッチＱ5 、Ｑ6 をそれぞれ交流入力電圧Ｖｉｎと同一の低周波（例えば５０Ｈｚ）でオン・オフ制御するので、単位時間当りのスイッチング回数及びスイッチング損失が少なくなり、電圧変換装置の効率を高めることができる。
（６） 第１、第２及び第３のモードのいずれにおいても、第３及び第4のスイッチＱ3、Ｑ4が高周波でオン．オフ制御されるので、力率改善及び交流入力電流の波形改善即ち高調波成分の低減を図ることができる。
（７） 基準出力電圧指令値発生器６６の出力を変えることによって第１、第２及び第３のモードの切換えが実行され、所望の交流出力電圧Ｖｏが得られる。従って、モード切換え回路の構成が簡単になり、電力変換装置のコストの低減、及び小型化が達成される。
（８） 基準出力電圧指令値発生器６６の出力を一定に保つことによって、入力交流電圧Ｖｉｎの変化に拘らず一定の交流出力電圧Ｖｏを得ることができる。また、入力交流電圧Ｖｉｎの変化に応じて第１〜第６のスイッチＱ１〜Ｑ６を第１、第２及び第３のモードから選択された最適なモードで制御することができる。
【００５１】
【第２の実施形態】
次に、図１７を参照して第２の実施形態の電力変換装置を説明する。但し、図１７において図２と実質的に同一の部分には、同一の符号を付してその説明を省略する。また、第２の実施形態においても必要に応じて図１〜図１６を参照する。
第２の実施形態の電力変換装置は、図１の制御回路２を図１７に示す制御回路２ａに変形し、この他は図１と同一に構成したものである。図１７の制御回路２ａは、図２の制御回路２の第１、第２及び第３の演算回路４７，４８，４９を変形した第１、第２及び第３の演算回路４７ａ，４８ａ，４９ａを設け、この他は図２と同一に形成したものである。
図１７の第１の演算回路４７ａは、第１及び第２の指令値発生手段４４，４５に接続され、次式の演算を行い、差信号△Ｖを出力する。
△Ｖ＝Ｖｒｉ−Ｖｒｃ
第２の演算回路４８ａは第１の演算回路４７ａとバイアス電圧発生器４６とに接続され、次の演算を行う。
もし△Ｖ＞０なら
Ｖｒ１＝Ｖｓ−△Ｖ
Ｖｒ３＝Ｖｓ
もし△Ｖ＝０なら
Ｖｒ１＝Ｖｓ
Ｖｒ３＝Ｖｓ
もし△Ｖ＜０なら
Ｖｒ１＝Ｖｓ
Ｖｒ３＝Ｖｓ＋△Ｖ
なお、上記の値Ｖｒ1、Ｖｒ3は図２の第１及び第２のリミッタ５０、５１と同様なもので制限されている。
第３の演算回路４９ａは第１の指令値発生手段４４と第２の演算回路４８ａとに接続され、次の演算を行う。
Ｖｒ２＝Ｖｒ１−Ｖｒｃ
図１７の第１、第２及び第３のモードで第２及び第３の演算回路４８ａ，４９ａから得られるＶｒ１，Ｖｒ２，Ｖｒ３は、図２で同一符号で示すものと同一である。従って、第２の実施形態によっても、第１の実施形態と同一の効果を得ることができる。
【００５２】
【第３の実施形態】
次に、図１８を参照して第３の実施形態の電力変換装置の制御回路２ｂを説明する。但し、図１８において図２と実質的に同一の部分には、同一の符号を付してその説明を省略する。図１８の制御回路２ｂは、図２の制御回路２の第１、第２及び第３の演算回路４７，４８，４９を変形した第１及び第２の演算回路４７ｂ，４８ｂと選択回路４９ｂとを設け、更に、２つの加算器７１、７３と１つの減算器７２と、第３のリミッタ７４を設け、この他は図２と同一に形成したものである。
図１８の第１の演算回路４７ｂは、第１及び第２の指令値発生手段４４，４５に接続され、Ｖｒｃ−Ｖｒｉの減算を行い、差信号△Ｖ１を出力する。
第２の演算回路４８ｂは、第１及び第２の指令値発生手段４４，４５に接続され、Ｖｒｉ−Ｖｒｃの減算を行い、差信号△Ｖ２を出力する。
選択回路４９ｂは、第１及び第２の指令値発生手段４４，４５と第１の演算回路４７ｂとに接続され、第１の演算回路４７ｂの出力△Ｖ１に基づいて次の演算を行う。
もし△Ｖ１＝０ならＶｒｃを選択する。
もし△Ｖ１＞０ならＶｒｃを選択する。
もし△Ｖ１＜０ならＶｒｉを選択する。
加算器７１は、第１の演算回路４７ｂとバイアス電圧発生器４６とに接続され、これらの出力を加算する。従って，図１８の第１の演算回路４７ｂと加算器７１との組み合せは図２の第１の演算回路４７と等価である。
減算器７２は、選択回路４９ｂとバイアス電圧発生器４６とに接続され、方形波電圧Ｖｓから選択回路４９ｂの出力を減算し、図２の第３の演算回路４９の出力と実質的に同じ信号を出力する。従って、図１８の選択回路４９ｂと減算器７２との組み合せは図２の第３の演算回路４９と等価である。
加算器７３は、第２の演算回路４８ｂとバイアス電圧発生器４６とに接続され、これらの出力を加算する。従って，図１８の第２の演算回路４８ｂと加算器７２との組み合せは図２の第２の演算回路４８と等価であり、Ｖｒｉ―Ｖｒｃ＋Ｖｓを出力する。
第３のリミッタ７４は減算器７２と第２のコンパレータ５４との間に接続され、減算器７２の出力を最大リミッタ値＋ＶLと最小リミッタ値−ＶLとの間に制限する。
第１、第２及び第３のモードにおいて、図１８の第１、第２及び第３のリミッタ５０，５１，７４から得られるＶｒ１，Ｖｒ２，Ｖｒ３は、図２で同一符号で示すものと同一である。従って、第３の実施形態によっても、第１の実施形態と同一の効果を得ることができる。
【００５３】
【第４の実施形態】
次に、図１９を参照して第４の実施形態の電力変換装置の制御回路２ｃを説明する。但し、図１９において図２及び図１８と実質的に同一の部分には、同一の符号を付してその説明を省略する。
図１９の制御回路２ｃは、図１８の制御回路２ｂの第２の演算回路４８ｂを省き、図１８の加算器７３を減算器７３´に変形し、この他は図１８と同一に形成したものである。
図１９の減算器７３´は、第１の演算回路４７ｂとバイアス電圧発生器４６とに接続され、バイアス電圧Ｖｓから第１の演算回路４７ｂの出力を減算し、Ｖｓ―（Ｖｒｃ―Ｖｒｉ）＝Ｖｓ―Ｖｒｃ＋Ｖｒｉを出力する。従って，図１９の減算器７３´から図１８の加算器７３と同じ出力を得ることができる。
第１、第２及び第３のモードにおいて、図１９の第１、第２及び第３のリミッタ５０，５１，７４から得られるＶｒ１，Ｖｒ２，Ｖｒ３は、図２及び図１８で同一符号で示すものと同一である。従って、第４の実施形態によっても、第１及び第３の実施形態と同一の効果を得ることができる。
【００５４】
【第５の実施形態】
図２０に示す第５の実施形態の制御回路２ｄは、図２の制御回路２の第１、第２及び第３のＮＯＴ回路５６，５７，５８の代りに、第４、第５及び第６のコンパレータ５６’、５７’、５８’を設け、この他は図２と同一に形成したものである。第４、第５及び第６のコンパレータ５６'、５７’、５８’の負入力端子は、第１のリミッタ５０と、第３の演算回路４９と、第２のリミッタ５１とにそれぞれ接続され、Ｖｒ１，Ｖｒ２，Ｖｒ３の供給を受ける。第４、第５及び第６のコンパレータ５６'、５７’、５８’の正入力端子は三角波発生器５２に接続されている。第４、第５及び第６のコンパレータ５６'、５７’、５８’は、第１、第２及び第３のコンパレータ５３，５４，５５から出力される第１、第３及び第５の制御信号ＶQ1，ＶQ3，ＶQ5に対して逆位相の第２、第４及び第６の制御信号ＶQ2，ＶQ4，ＶQ6を形成してライン１３，１５，１７に送出する。この図２０の制御回路２ｄによっても図２の制御回路２と同一の効果を得ることができる。
なお、図１７，図１８及び図１９の第１、第２及び第３のＮＯＴ回路５６，５７，５８を図２０の第４、第５及び第６のコンパレータ５６’、５７’５８’と同様なものに置き換えることができる。
【００５５】
【変形例】
本発明は上述の実施例に限定されるものでなく、例えば次の変形が可能なものである。
（１） 制御回路２、２ａ、２ｂを、第１のモード即ち非変換モードと第２のモード即ち降圧モードとの１つ又は２つのみ、又は第１のモード即ち非変換モードと第３のモード即ち昇圧モードとの２つのみ、又は第２のモード即ち降圧モードと第３のモード即ち昇圧モードとの２つのみで動作させることができる。
（２） 制御回路２、２ａ、２ｂの多くの部分をディジタル回路で構成することことができる。
（３） 第１及び第２のスイッチＱ1 、Ｑ2 のオン期間の相互間、第３及び第４のスイッチＱ3 、Ｑ4 のオン期間の相互間、第５及び第６のスイッチＱ5 、Ｑ6 のオン期間の相互間に周知のデッドタイム（休止期間）を設けて各スイッチのストレージによって対のスイッチが同時にオンになることを防止し、対の直流ライン間の短絡を防止してもよい。
（４） 第１、第２及び第３のインダクタＬ１，Ｌ２，Ｌ３の全て、又はＬ１とＬ３のみ、又はＬ２とＬ３のみを設けることができる。
（５） 図２において第３の演算回路４９に第２の指令値Ｖｒｉと第２のリミッタ５１の出力Ｖｒ3を入力させる代りに、点線で示すように、第１の指令値Ｖｒｃと第１のリミッタ５０の出力Ｖｒ１とを入力させ、Ｖｒ2＝Ｖｒ1−Ｖｒｃを演算し、コンパレ−タ５４に送ることができる。
（６） 変換回路１に対して同一回路構成のものを並列的に接続して多相の電圧変換装置を構成することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の電圧変換装置を示す回路図である。
【図２】図１の制御回路を示す回路図である。
【図３】図１の電圧変換装置を非変換モードで動作させた時の交流入力電圧と第１〜第６のスイッチの制御信号とを概略的に示す波形図である。
【図４】図１の電圧変換装置を降圧モードで動作させた時の交流入力電圧と第１〜第６のスイッチの制御信号とを概略的に示す波形図である。
【図５】図１の電圧変換装置を昇圧モードで動作させた時の交流入力電圧と第１〜第６のスイッチの制御信号とを概略的に示す波形図である。
【図６】図２のバイアス電圧発生器の入力及び出力を示す波形図である。
【図７】非変換モード時の図２の第１、第２及び第３のコンパレータの入力を示す波形図である。
【図８】降圧モード時の図２の第１、第２及び第３のコンパレータの入力を示す波形図である。
【図９】昇圧モード時の図２の第１、第２及び第３のコンパレータの入力を示す波形図である。
【図１０】図１の電力変換回路を等価的に示す図である。
【図１１】逆相の交流出力電圧を得る時の図２の各部の状態を示す波形図である。
【図１２】逆相の交流出力電圧を得る時の図２の第１〜第３の比較器の入力を示す波形図である。
【図１３】逆相の交流出力電圧を得る時の交流入力電圧と第１〜第６のスイッチの制御信号とを概略的に示す波形図である。
【図１４】 図２においてＶｓをこれよりも低いＶｓ´＝ＶLにした時の各部の状態を示す波形図である。
【図１５】 図２においてＶｓ＞ＶLとした時の状態を図１３と同様に示す波形図である。
【図１６】第１の指令値Ｖｒｃが高調波成分を含む時の図２の各部の状態を図１４と同様に示す波形図である。
【図１７】第２の実施形態の制御回路を示す回路図である。
【図１８】第３の実施形態の制御回路を示す回路図である。
【図１９】第４の実施形態の制御回路を示す回路図である。
【図２０】第５の実施形態の制御回路を示す回路図である。
【符号の説明】
１ 変換回路
２，２ａ、２ｂ、２ｃ、２ｄ 制御回路
３ 電源
４４ 第１の指令値発生手段
４５ 第２の指令値発生手段
４６ バイアス電圧発生器
４７、４８、４９ 第１、第２及び第３の演算回路
５０、５１ 第１及び第２のリミッタ
５２ 三角波発生器
５３、５４、５５ 第１、第２及び第３のコンパレータ
５６、５７、５８ 第１、第２及び第３のＮＯＴ回路
Ｑ1 〜Ｑ6 第１〜第６のスイッチ
Ｃ コンデンサ
Ｌ1 、Ｌ2 第１及び第２のインダクタ[0001]
BACKGROUND OF THE INVENTION
[Patent Literature] JP 2000-262071 A
The present invention relates to a switching single-phase or multi-phase power conversion device capable of AC-DC-AC conversion, that is, AC-DC-AC conversion.
[0002]
[Prior art]
[Patent Document 1]
JP 2000-262071 A
It is known that an AC-DC-AC convertible power conversion device is configured by a combination of a half-bridge AC-DC converter and a half-bridge DC-AC inverter. Also, in order to improve the efficiency of the AC-DC-AC conversion device, all of the switches of the half-bridge type AC-DC converter and the switches of the half-bridge type DC-AC inverter are not controlled on / off at a high repetition frequency. In this case, only a part of the switches included in the AC-DC-AC converter is turned on / off at a high repetition frequency, and the other switches are turned on / off at the period of the AC power supply voltage to operate as a rectifier. This is disclosed in Patent Document 1 related to the applicant.
In the method disclosed in Patent Document 1, the frequency of the AC output voltage is the same as the frequency of the AC input voltage, and the AC output voltage is synchronized with the AC input voltage. For this reason, the voltage of the DC link capacitor connected between the converter circuit and the inverter circuit is controlled to be slightly higher than the maximum value of the AC input voltage.
[0003]
[Problems to be solved by the invention]
By the way, there is a case where it is desired to convert an AC input voltage having an unstable frequency into an AC output voltage having a stable frequency. In addition, it may be desired to adjust the frequency of the AC output voltage for speed control of the AC motor. However, this type of technique is not disclosed in the above-mentioned Patent Document 1.
[0004]
Then, the objective of this invention is providing the power converter device which can obtain the alternating current output voltage which has a frequency or phase different from alternating current input voltage.
[0005]
[Means for Solving the Problems]
The present invention for solving the above problems and achieving the above object will be described with reference to the reference numerals of the drawings showing the embodiments. However, each claim of the present application and reference numerals in this application are for helping understanding of the present invention, and do not limit the present invention.
The present invention has a function of converting the sine wave AC input voltage (Vin) supplied from the AC power supply (3) into an AC output voltage (V0) of a different level, and the AC output voltage (V0) is loaded (11). Power conversion device to supply to
An AC input terminal (4) for connecting one end of the AC power source (3);
An AC output terminal (6) for connecting one end of the load (11);
A common terminal (5) for connecting the other end of the AC power source (3) and the other end of the load (11);
A first series circuit in which controllable first and second switches (Q1, Q2) are connected in series;
A second series circuit having a controllable third and fourth switch (Q3, Q4) connected in series and connected in parallel to the first series circuit;
A third series circuit in which controllable fifth and sixth switches (Q5, Q6) are connected in series and connected in parallel to the first and second series circuits;
A capacitor (C) or a storage battery connected in parallel to the first, second and third series circuits and having a withstand voltage equal to or greater than twice the maximum value of the AC input voltage (Vin);
Inductance means and
Control means (2) for controlling the first, second, third, fourth, fifth and sixth switches (Q1, Q2, Q3, Q4, Q5, Q6);
Consisting of
The interconnection point (8) of the first and second switches (Q1, Q2) is connected to the AC input terminal (4),
The interconnection point (9) of the third and fourth switches (Q3, Q4) is connected to the common terminal (5),
An interconnection point (10) of the fifth and sixth switches (Q5, Q6) is connected to the AC output terminal (6),
The inductance means includes a first inductor (L1) connected between the AC input terminal (4) and an interconnection point (8) of the first and second switches (Q1, Q2) and the first inductor. The second inductor (L2) connected between the interconnection point (10) of the fifth and sixth switches (Q5, Q6) and the AC output terminal (6) and the third and fourth switches ( Q3, comprising at least two arbitrarily selected from three inductors consisting of a third inductor (L3) connected between the interconnection point (9) of Q4) and the common terminal (5),
The control means (2) has a frequency different from the frequency of the AC input voltage (Vin) between the AC input terminal (4) and the common terminal (5) or a phase different from the AC input voltage (Vin). The AC output voltage (Vo) having the following can be obtained between the AC output terminal (6) and the common terminal (5), and the voltage of the capacitor (C) or the storage battery is set to the AC input voltage (Vin). ) Is a signal for controlling the first to sixth switches (Q1 to Q6) so that it can be more than twice the maximum value. And a first voltage (Vin or Vconv) between the AC input terminal (4) or an interconnection point (8) of the first and second switches (Q1, Q2) and the common terminal (5). ) And the AC output terminal (6) or the interconnection point (10) of the fifth and sixth switches (Q5, Q6) and the second voltage (Vo or Vinv) between the common terminal (5). In the first mode in which the first and second switches (Q1, Q2) and the fifth and sixth switches (Q5, Q6) are cycled of the AC input voltage (Vin). ON / OFF control in the same first cycle and ON / OFF control of the third and fourth switches (Q3, Q4) in a second cycle shorter than the first cycle Function and , In the second mode in which the second voltage (Vo or Vinv) is lower than the first voltage (Vin or Vconv), the first and second switches (Q1, Q2) are set to the first The third and fourth switches (Q3, Q4) and the fifth and sixth switches (Q5, Q6) are turned on / off in the second cycle. 2 and the third mode in which the second voltage (Vo or Vinv) is higher than the first voltage (Vin or Vconv), the first and second switches (Q1, Q2). And the third and fourth switches (Q3, Q4) are turned on / off in the second cycle, and the fifth and sixth switches (Q5, Q6) are turned on in the first cycle. -Of the three functions consisting of the third function to control off The first voltage (Vconv) between the common terminal (5) and the interconnection point (8) of the first and second switches (Q1, Q2) is at least two. First command value generating means (44) for generating a first command value Vrc for obtaining a desired value in synchronization with the AC input voltage (Vin), and the fifth and sixth switches (Q5, Q6) ), The second command value Vri for setting the second voltage (Vinv) between the interconnection point (10) and the common terminal (5) to a desired value is the frequency of the AC input voltage (Vin) and Second command value generating means (45) generated without being constrained by the phase ,
The desired value of the first voltage (Vconv) is determined to be a value that allows the voltage (Vc) of the capacitor (C) or the storage battery to be twice or more the maximum value of the AC input voltage (Vin). Has been Related to a power converter characterized by Is a thing .
[0006]
Claims 2 As shown, the control means (2) Furthermore, A bias voltage generator (46) for generating a bias voltage Vs having a square wave voltage or an approximate square wave voltage in which the maximum bias voltage value + Vs and the minimum bias voltage value -Vs are alternately arranged in the first period. )When,
The first command value generating means (44), the second command value generating means (45), and the
Connected to the bias voltage generator (46),
Vrc-Vri + Vs is the maximum limiter value + V L And the minimum limiter value -V L A first value (Vr1) consisting of a limited value between
A second value (Vr3) indicating Vri−Vrc + Vs;
Vr3-Vri or Vs-Vrc or Vs-Vri is the maximum limiter value + V L And the minimum limiter value -V L A third value (Vr2) consisting of a limited value between
Calculating means (47, 48, 49) for outputting
Connected to the computing means (47, 48, 49) and the first, second, third, fourth, fifth and sixth switches (Q1, Q2, Q3, Q4, Q5, Q6); Based on the first, second and third values (Vr1, Vr3, Vr2) obtained from the computing means (47, 48, 49), the first, second, third, fourth, fifth and First, second, third, fourth, fifth and sixth control signals (V) for on / off control of the sixth switch (Q1, Q2, Q3, Q4, Q5, Q6) Q1 , V Q2 , V Q3 , V Q4 , V Q5 , V Q6 And control signal forming means (52, 53, 54, 55, 56, 57, 58 or 52, 53, 54, 55, 56 ', 57', 58 ').
Claims 3 As shown in FIG. 4, the maximum bias voltage value + Vs is the maximum limiter value + V. L And the absolute value of the minimum bias voltage value -Vs is set to the minimum limiter value -V. L Is set higher by a predetermined value than the absolute value of the maximum limiter value + V L Corresponds to a conversion level from a region in which the first, second, fifth and sixth switches are turned on / off in the second cycle to a region in which the first switch is turned off in the first cycle, and the minimum limiter value -V L Corresponds to a conversion level from a region where the first, second, fifth and sixth switches are controlled to be turned on / off in the second cycle to a region where the first cycle is turned on. desirable.
Claims 4 As shown in FIG.
A comparison wave generator (52) for generating a comparison wave (Vt) comprising a sawtooth voltage or a triangular wave voltage in the second period;
The calculation means (47, 48, 49), the comparison wave generator (52) and the first switch (Q1) are connected, and the first value (Vr1) and the comparison wave (Vt) are obtained. In comparison, when the first value (Vr1) is higher than the comparison wave (Vt), the first voltage level is obtained, and when the first value (Vr1) is lower than the comparison wave (Vt), the second value is obtained. The first control signal (V Q1 ) And this first control signal (V Q1 ) To the first switch (Q1),
The first control signal (V) is connected to the first comparator (53) and the second switch (Q2). Q1 ) And a second control signal (V Q2 ) And this second control signal (V Q2 ) To the second switch (Q2),
The arithmetic means (47, 48, 49), the comparison wave generator (52), and the third switch (Q3) are connected, and the third value (Vr2) and the comparison wave (Vt) are obtained. In comparison, when the third value (Vr2) is higher than the comparison wave (Vt), the first voltage level is obtained, and when the third value (Vr2) is lower than the comparison wave (Vt), the second value is obtained. The third control signal (V Q3 ) And this third control signal (V Q3 ) To the third switch (Q3),
The third control signal (V) is connected to the second comparator (54) and the fourth switch (Q4). Q3 ) And the fourth control signal (V Q4 ) And this fourth control signal (V Q4 ) To the fourth switch (Q4),
The calculation means (47, 48, 49), the comparison wave generator (52) and the fifth switch (Q5) are connected, and the second value (Vr3) and the comparison wave (Vt) are obtained. In comparison, when the second value (Vr3) is higher than the comparative wave (Vt), the first voltage level is obtained, and when the second value (Vr3) is lower than the comparative wave (Vt), the second voltage (Vr3) is second. The fifth control signal (V Q5 ) And this fifth control signal (V Q5 ) To the fifth switch (Q5), and a third comparator (55);
The fifth control signal (V) is connected to the third comparator (55) and the sixth switch (Q6). Q5 ) And a sixth control signal (V Q6 ) And this sixth control signal (V Q6 ) To the sixth switch (Q6), and a third NOT circuit (58).
Claims 5 As shown in FIG.
A comparison wave generator (52) for generating a comparison wave (Vt) comprising a sawtooth voltage or a triangular wave voltage in the second period;
The calculation means (47, 48, 49), the comparison wave generator (52) and the first switch (Q1) are connected, and the first value (Vr1) and the comparison wave (Vt) are obtained. In comparison, when the first value (Vr1) is higher than the comparison wave (Vt), the first voltage level is obtained, and when the first value (Vr1) is lower than the comparison wave (Vt), the second value is obtained. The first control signal (V Q1 ) And this first control signal (V Q1 ) To the first switch (Q1), and a first comparator (53)
The calculation means (47, 48, 49), the comparison wave generator (52), and the second switch (Q2) are connected, and the first value (Vr1) and the comparison wave (Vt) are obtained. In comparison, when the first value (Vr1) is lower than the comparison wave (Vt), the first voltage level is obtained, and when the first value (Vr1) is higher than the comparison wave (Vt), the second value is obtained. The second control signal (V Q2 ) And this second control signal (V Q2 ) To the second switch (Q2),
The calculation means (47, 48, 49), the comparison wave generator (52), and the third switch (Q3) are connected, and the third value (Vr2) and the comparison wave (Vt) are obtained. In comparison, when the third value (Vr2) is higher than the comparison wave (Vt), the first voltage level is obtained, and when the third value (Vr2) is lower than the comparison wave (Vt), the second value is obtained. The third control signal (V Q3 ) And this third control signal (V Q3 ) To the third switch (Q3),
The calculation means (47, 48, 49), the comparison wave generator (52), and the fourth switch (Q4) are connected, and the third value (Vr2) and the comparison wave (Vt) are obtained. In comparison, when the third value (Vr2) is lower than the comparison wave (Vt), the first voltage level is obtained, and when the third value (Vr2) is higher than the comparison wave (Vt), the second value is obtained. The fourth control signal (V Q4 ) And this fourth control signal (V Q4 ) To the fourth switch (Q4),
The calculation means (47, 48, 49), the comparison wave generator (52) and the fifth switch (Q5) are connected, and the second value (Vr3) and the comparison wave (Vt) are obtained. In comparison, when the second value (Vr3) is higher than the comparative wave (Vt), the first voltage level is obtained, and when the second value (Vr3) is lower than the comparative wave (Vt), the second voltage (Vr3) is second. The fifth control signal (V Q5 ) And this fifth control signal (V Q5 ) To the fifth switch (Q5), and a fifth comparator (55);
The calculation means (47, 48, 49), the comparison wave generator (52) and the sixth switch (Q6) are connected, and the second value (Vr3) and the comparison wave (Vt) are obtained. In comparison, when the second value (Vr3) is lower than the comparative wave (Vt), the first voltage level is obtained, and when the second value (Vr3) is higher than the comparative wave (Vt), the second voltage (Vr3) is second. The sixth control signal (V Q6 ) And this sixth control signal (V Q6 ) To the sixth switch (Q6), and a sixth comparator (58 ');
It is desirable to consist of.
Claims 6 As shown in FIG.
The first command value generating means (44), the second command value generating means (45), and the bias voltage generator (46) are connected to each other to calculate Vrc−Vri + Vs and calculate the first value ( A first arithmetic circuit (47) for outputting Vr1);
The second command value generating means (44), the second command value generating means (45), and the bias voltage generator (46) are connected to each other, and Vri−Vrc + Vs is calculated to calculate the second value. A second arithmetic circuit (48) for outputting (Vr3);
A third arithmetic circuit (connected to the second command value generating means (45) and the second arithmetic circuit (48), which calculates Vr3-Vri and outputs the third value (Vr2). 49),
A maximum limiter value + V connected to the first arithmetic circuit (47) and having the output of the first arithmetic circuit (47) set lower than the maximum bias voltage value + Vs by a predetermined value. L And the minimum limiter value −V having an absolute value lower than the absolute value of the minimum bias voltage value −Vs by a predetermined value. L A first limiter (50) limiting between
Connected to the second arithmetic circuit (48), the output of the second arithmetic circuit (48) is set to a maximum limiter value + V set lower than the maximum bias voltage value + Vs by a predetermined value. L And the minimum limiter value −V having an absolute value lower than the absolute value of the minimum bias voltage value −Vs by a predetermined value. L It is desirable to have the 2nd limiter (51) restrict | limited between.
Claims 7 As shown in FIG.
Connected to the first command value generating means (44) and the second command value generating means (45), the first command value Vrc is subtracted from the second command value Vri, and ΔV = A first arithmetic circuit (47a) for calculating Vri−Vrc;
Connected to the first arithmetic circuit (47a) and the bias voltage generator (46);
If ΔV> 0,
As the first value, Vr1 = Vs−ΔV is the maximum limiter value + V. L And the minimum limiter value −V L A limited value between and
As the second value, Vr3 = Vs is the maximum limiter value + V. L And the minimum limiter value −V L Output a limited value between and
If ΔV = 0,
As the first value, Vr1 = Vs is the maximum limiter value + V. L And the minimum limiter value −V L A limited value between and
As the second value, Vr3 = Vs is the maximum limiter value + V. L And the minimum limiter value −V L Output a limited value between and
If △ V <0,
As the first value, Vr1 = Vs is the maximum limiter value + V. L And the minimum limiter value −V L A limited value between and
As the third value, Vr3 = Vs + ΔV is the maximum limiter value + V. L And the minimum limiter value −V L A second arithmetic circuit (48a) for outputting a limited value between
A third arithmetic circuit (49a) connected to the first command value generating means (44) and the second arithmetic circuit (48a) and calculating Vr2 = Vr1-Vrc;
It is desirable to consist of.
Claims 8 As shown in FIG.
A first arithmetic circuit (47b) connected to the first command value generating means (44) and the second command value generating means (45) and calculating ΔV1 = Vrc−Vri;
A second arithmetic circuit (48b) connected to the first command value generating means (44) and the second command value generating means (45) and calculating Vri-Vrc;
It is connected to the first command value generating means (44) and the second command value generating means (45), and when the ΔV1 obtained from the first arithmetic circuit (47b) is 0 and the ΔV1 is A selection circuit (49b) that outputs Vrc when larger than 0 and outputs Vri when ΔV1 is smaller than 0;
A first adder (71) connected to the first arithmetic circuit (47b) and the bias voltage generator (46) and outputting a first value (Vr1) composed of Vs + (Vrc−Vri); ,
A second adder (73) connected to the second arithmetic circuit (48b) and the bias voltage generator (46) and outputting a second value (Vr3) consisting of Vs + (Vri−Vrc); ,
A subtractor (72) connected to the selection circuit (49b) and the bias voltage generator (46) and outputting a third value (Vr2) consisting of Vs-Vrc or Vs-Vri;
Connected to the first adder (71), the output of the first adder (71) is
Maximum limiter value + V set lower than the maximum bias voltage value + Vs by a predetermined value L And the minimum limiter value −V having an absolute value lower than the absolute value of the minimum bias voltage value −Vs by a predetermined value. L A first limiter (50) limiting between
Connected to the second adder (73), the output of the second adder (73) is
Maximum limiter value + V set lower than the maximum bias voltage value + Vs by a predetermined value L And the minimum limiter value −V having an absolute value lower than the absolute value of the minimum bias voltage value −Vs by a predetermined value. L A second limiter (51) limiting between
The maximum limiter value + V connected to the subtracter (72) and the output of the subtracter (72) is set lower than the maximum bias voltage value + Vs by a predetermined value. L And the minimum limiter value −V having an absolute value lower than the absolute value of the minimum bias voltage value −Vs by a predetermined value. L A third limiter (74) limiting between
It is desirable to have
Claims 9 As shown in FIG.
An arithmetic circuit (47b) connected to the first command value generating means (44) and the second command value generating means (45) and calculating ΔV1 = Vrc−Vri;
The first command value generating means (44), the second command value generating means (45) and the arithmetic circuit (47b) are connected, and the ΔV1 obtained from the arithmetic circuit (47b) is 0. And a selection circuit (49b) that outputs Vrc when ΔV1 is larger than 0, and outputs Vri when ΔV1 is smaller than 0,
An adder (71) connected to the arithmetic circuit (47b) and the bias voltage generator (46) and outputting a first value (Vr1) consisting of Vs + (Vrc−Vri);
A first subtractor (73 ′) connected to the arithmetic circuit (47b) and the bias voltage generator (46) and outputting a second value (Vr3) consisting of Vs− (Vrc−Vri);
A second subtractor (72) connected to the selection circuit (49b) and the bias voltage generator (46) and outputting a third value (Vr2) comprising Vs-Vrc or Vs-Vri;
The maximum limiter value + V connected to the adder (71) and the output of the adder (71) is set lower than the maximum bias voltage value + Vs by a predetermined value. L And the minimum limiter value −V having an absolute value lower than the absolute value of the minimum bias voltage value −Vs by a predetermined value. L A first limiter (50) limiting between
A maximum limiter value + V connected to the first subtractor (73 ′) and having the output of the first subtracter (73 ′) set lower than the maximum bias voltage value + Vs by a predetermined value. L And the minimum limiter value −V having an absolute value lower than the absolute value of the minimum bias voltage value −Vs by a predetermined value. L A second limiter (51) limiting between
A maximum limiter value + V connected to the second subtracter (72) and having the output of the second subtracter (72) set lower than the maximum bias voltage value + Vs by a predetermined value. L And the minimum limiter value −V having an absolute value lower than the absolute value of the minimum bias voltage value −Vs by a predetermined value. L A third limiter (74) limiting between
It is desirable to have
Claims 10 As shown, the first command value generating means
An input voltage detection circuit (41) for detecting an AC input voltage (Vin) between the AC input terminal (4) and the common terminal (5) and outputting an AC input voltage detection signal;
A DC voltage detection circuit (42) for detecting a DC voltage of the capacitor (C) or the storage battery and outputting a DC voltage detection signal;
A current detector (23) for detecting a current flowing through the AC input terminal (4) and outputting a current detection signal having a voltage value proportional to the current;
A reference DC voltage source (59) for generating a reference DC voltage indicating a value of at least twice the AC input voltage (Vin);
A first subtractor (60) connected to the reference DC voltage source (59) and the DC voltage detection circuit (42) and outputting a signal indicating a difference between the reference DC voltage and the DC voltage detection signal; ,
A multiplier (62) connected to the input voltage detection circuit (41) and the first subtractor (60), for multiplying the AC input voltage detection signal by the output of the first subtractor (60); ,
A second terminal connected to the multiplier (62) and the current detector (23) and subtracting the current detection signal from the output of the multiplier (62) to output the first command value (Vrc). And a subtracter (63).
Claims 11 As shown, the second command value generating means (45)
A reference output voltage command value generator (66) for generating a reference output voltage command value indicating a target value of the alternating output voltage (Vo) without being constrained by the frequency and phase of the AC input voltage (Vin);
An output voltage detection circuit (43) for detecting an AC output voltage (V0) between the AC output terminal (6) and the common terminal (5) and outputting an output voltage detection signal;
Connected to the reference output voltage command value generator (66) and the output voltage detection circuit (43), a signal corresponding to the difference between the reference output voltage command value and the output voltage detection signal is sent to the second command. It is desirable to comprise the 3rd subtracter (67) output as a value (Vri).
Claims 12 As described above, it is desirable that the reference output voltage command value generator (66) is capable of selectively generating a plurality of reference output voltage command values having different voltage levels.
[0007]
【The invention's effect】
The invention of each claim has the following effects.
(1) Even when the frequency of the AC input voltage is unstable, the second AC output voltage having a constant or desired frequency can be easily obtained.
(2) An AC output voltage having a frequency or phase different from that of the AC input voltage can be easily obtained.
(3) Since it is not necessary to obtain an AC output voltage in synchronization with the AC input voltage, even if the AC input voltage cannot be obtained at startup, the DC voltage of the capacitor or storage battery is converted to an AC output voltage. The power converter can be activated.
[0008]
Embodiment
Next, embodiments of the present invention will be described with reference to the drawings.
[0009]
[First Embodiment]
FIG. 1 shows a switching-type AC-DC-AC apparatus, that is, a power conversion apparatus, which can take a plurality of voltage conversion forms according to the first embodiment of the present invention. This power conversion device can also be called a voltage adjustment device having a power factor improvement function and a frequency adjustment function, and is roughly composed of a conversion circuit 1 and a control circuit 2. The power converter of this embodiment is different from that of Patent Document 1 in that it has a frequency adjustment function.
[0010]
The conversion circuit 1 has an AC input terminal 4 connected to one end of a power supply 3 for supplying a sine wave AC voltage having a relatively low first frequency of 50 Hz, for example, a relatively long first period. , Input side common terminal 5 connected to the other end of the power source 3, first, second, third, fourth, fifth and sixth switches Q1, Q2, Q3, Q4, Q5, Q6, and A capacitor C which can be referred to as a DC link capacitor or a DC capacitor or a smoothing capacitor composed of electrolytic capacitors, an input stage reactor or inductor L1, an output stage filter reactor or inductor L2, and an input stage filter capacitor C1 , Output stage filter capacitor C2, AC output terminal 6, and output side common terminal 7. The input side common terminal 5 and the output side common terminal 7 are connected in common to each other and connected to the ground. The power source 3 may be an arbitrary AC power source such as a commercial AC power source or a private generator, and the frequency may be varied.
[0011]
The first to sixth switches Q1 to Q6 are insulated gate field effect transistors having sources connected to the bulk (substrate), and are first, second, third, fourth, fifth and sixth. FET switches S1, S2, S3, S4, S5, S6 and first, second, third, fourth, fifth and sixth diodes D1, D2, D3, D4, connected in reverse parallel thereto. D5 and D6. The diodes D1 to D6 can be made into individual parts without being incorporated in the switches Q1 to Q6. Further, the FET switches S1 to S6 can be semiconductor switches such as bipolar transistors and IGBTs (insulation / gate / bipolar transistors).
[0012]
A first series circuit comprising a series connection of first and second switches Q1, Q2, a second series circuit comprising a series connection of third and fourth switches Q3, Q4, and fifth and sixth A third series circuit comprising a series connection of switches Q5 and Q6 and a DC capacitor C are connected in parallel to each other.
The capacitor C has a withstand voltage that is twice or more the maximum value of the AC input voltage Vin between the AC input terminal 4 and the common terminal 5.
[0013]
The interconnection point 8 of the first and second switches Q1 and Q2 constituting the first series circuit is connected to the AC input terminal 4 via the first inductor L1. The interconnection point 9 of the third and fourth switches Q3 and Q4 constituting the second series circuit is connected to the common terminal 5. The interconnection point 10 of the fifth and sixth switches Q5 and Q6 constituting the third series circuit is connected to the AC output terminal 6 via the second inductor L2 of the output stage. One end of the load 11 is connected to the AC output terminal 6, and the other end of the load 11 is connected to the common terminal 7.
[0014]
The first filter capacitor C1 is connected between the AC input terminal 4 and the common terminal 5 in order to remove high frequency components of the input current. The second filter capacitor C2 is connected between the AC output terminal 6 and the common terminal 7 in order to remove the high frequency component of the output voltage.
The first inductor L1 on the input side obtains an AC output voltage V0 higher than the AC input voltage Vin of the power source 3 at the AC output terminal 6, and improves the power factor and current waveform at the AC input terminal 4. It is necessary for In FIG. 1, the first inductor L1 is connected between the AC input terminal 4 and the interconnection point 8 of the first and second switches Q1, Q2. However, if one or more inductors are connected to any location in the current path between the AC power supply 3 and the interconnection point 9 of the third and fourth switches Q3 and Q4, the first inductor L1 and The same effect can be obtained. For example, instead of the inductor L1, an inductor L3 indicated by a broken line can be connected between the interconnection point 9 of the third and fourth switches Q3 and Q4 and the common terminal 5.
Further, the inductance means according to the present invention can be composed of two or all selected from the first, second and third inductors L1, L2, and L3.
Either one or both of the first inductor L1 and the second inductor L2 has an inductance value that can make the terminal voltage Vc of the capacitor C more than twice the maximum value of the AC input voltage Vin.
[0015]
In order to control the first to sixth switches Q1 to Q6 by the control circuit 2, lines 12, 13, and 14 are provided between the control circuit 2 and the gates (control terminals) of the first to sixth switches Q1 to Q6. , 15, 16, and 17 are connected. As is well known, the switches Q1 to Q6 are controlled by supplying a control signal between the gate and the source. However, in FIG. 1, details of the drive circuits for the switches Q1 to Q6 are omitted for the sake of simplicity.
In order to form the control signals of the switches Q1 to Q6 by the control circuit 2, the AC input terminal 4 and the common terminal 5 are line 18 and 19, the AC output terminal 6 is line 20 and both ends of the smoothing capacitor C are line. Current detectors 23 for detecting the current flowing through the AC input terminal 4 are connected to the control circuit 2 by lines 24, 22 and 22, respectively.
[0016]
Before the details of the control circuit 2 in FIG. 1 are described with reference to FIG. 2, the main operation of the conversion circuit 1 in FIG. 1 will be described. The conversion circuit 1 operates in one mode selected from the first, second, and third modes as in the above-mentioned Patent Document 1.
The first mode occurs when an AC output voltage V0 that is substantially the same as the voltage of the power source 3, that is, the AC input voltage Vin (for example, effective value 100V or 144V) is obtained between the AC output terminal 6 and the common terminal 7, This can be called a voltage non-conversion mode.
The second mode occurs when an AC output voltage V0 lower than the AC input voltage Vin is obtained between the AC output terminal 6 and the common terminal 7, and can be called a step-down mode.
The third mode occurs when an output voltage V0 higher than the AC input voltage Vin is obtained between the AC output terminal 6 and the common terminal 7, and can be called a boost mode.
In the present embodiment, as will be apparent from the following description, the first, second, and third modes are determined depending on the magnitude relationship between the first command value Vrc and the second command value Vri shown in FIG. It has been decided. The first command value Vrc is the AC input voltage Vin between the AC input terminal 4 and the common terminal 5 in FIG. 1 or between the interconnection point 8 of the first and second switches Q1, Q2 and the common terminal 5. Is proportional to the first voltage Vconv. The second command value Vri is the AC output voltage Vo between the AC output terminal 6 and the common terminal 5 or 7 in FIG. 1 or the interconnection point 10 of the fifth and sixth switches Q5 and Q6 and the common terminal 5 or 7 is proportional to the second voltage Vinv. Accordingly, the first mode is when the first voltage Vconv and the second voltage Vinv are substantially equal, the second mode when the second voltage Vinv is lower than the first voltage Vconv, and the second mode. The time when the second voltage Vinv is higher than the first voltage Vconv can also be referred to as a third mode.
In either mode, the high frequency (for example, 20 kHz) of one or both of the input stage switch circuit composed of the first and second switches Q1 and Q2 and the output stage switch circuit composed of the fifth and sixth switches Q5 and Q6. ) Is prohibited. For this reason, the loss reduction effect of an input stage switch circuit and / or an output stage switch circuit arises.
The control circuit 2 according to the present invention is different from the control circuit of Patent Document 1 in that the frequency and phase of the AC output voltage Vo do not need to match those of the AC input voltage Vin.
[0017]
[Non-conversion mode]
In the non-conversion mode, that is, the first mode, which occurs when the AC output voltage V0 that is the same as or substantially the same as the AC input voltage Vin is obtained, the first to sixth switches Q1 to Q6 are connected to FIGS. ) First to sixth control signals V Q1 ~ V Q6 Is supplied. That is, the first and fifth switches Q1 and Q5 are intermittently turned on at intervals of 180 degrees by 50 Hz square wave pulses having the same frequency as the 50 Hz sine wave voltage of the power supply 3, and the second and sixth switches Q2 are turned on. , Q6 operate opposite to the first and fifth switches Q1, Q5. Further, the third and fourth switches Q3 and Q4 are used to improve the power factor, improve the waveform of the input current, and adjust the DC voltage. The third and fourth switches Q3 and Q4 are more than twice the first frequency of the AC input voltage Vin shown in FIG. On / off control is performed at a high second frequency (for example, 20 kHz). In other words, the third and fourth switches Q3 and Q4 are on / off controlled in a second cycle shorter than ½ of the first cycle of the AC input voltage Vin.
As shown in FIG. 3, when the switches Q1 to Q6 are controlled, the AC power supply 3, the first inductor L1, the first switch Q1, the first switch Q1, the first switch Q1 and the first switch Q1 during the positive half-wave period (t0 to t1). A forward current flows through the path of the switch Q5, the second inductor L2, and the load 11. Further, during the period (t1 to t2) in which the AC input voltage Vin is negative, the AC power supply 3, the load 11, the second inductor L2, the sixth switch Q6, the second switch Q2, and the first inductor. A negative current flows through the path of L1. In this non-conversion mode, the first, second, fifth and sixth switches Q1, Q2, Q5 and Q6 are not turned on / off at a high frequency (for example, 20 kHz), so that the number of times of switching per unit time is reduced. Reduction in efficiency due to switching loss is reduced.
In the embodiment according to the present invention, the absolute values of the maximum and minimum bias voltage values + Vs and −Vs of the bias voltage Vs of the bias voltage generator 46 are the maximum and minimum limit values + V of the first and second limiters 50 and 51. L , -V L Is set higher than the absolute value of, and this results in a dead zone. Therefore, the control of the AC output voltage is not executed within the allowable fluctuation range of the AC output voltage Vo, for example, the range of Vo1 to Vo2. That is, when the AC output voltage Vo is within the allowable output voltage range Vo1 to Vo2, the first, second, fifth and sixth switches Q1, Q2, Q5, Q6 are turned on at a high frequency, that is, the second frequency. Does not operate off. For this reason, the number of high-frequency switching operations of the first, second, fifth and sixth switches Q1, Q2, Q5 and Q6 is smaller than that of the conventional device.
The power factor improvement, waveform improvement and DC voltage adjustment operation by turning on and off the third and fourth switches Q3 and Q4 are performed as follows. During the positive half-wave period of the AC input voltage Vin and when the third switch Q3 is on, the power source 3, the first inductor L1, the first switch Q1, and the third switch Q3 Current flows through the path. By adjusting or controlling the on / off time of the third switch Q3, it becomes possible to manipulate or adjust the AC input current, improve the power factor and improve the waveform, that is, remove harmonic components, and adjust the terminal voltage Vc of the capacitor C. Adjustment is possible. During the negative half-wave period of the AC input voltage Vin and when the fourth switch Q4 is on, the power source 3, the fourth switch Q4, the second switch Q2, and the first inductor L1 are routed. Current flows. By adjusting or controlling the on / off time of the fourth switch Q4, it becomes possible to manipulate or adjust the AC input current, improve the power factor and improve the waveform, that is, remove harmonic components, and adjust the terminal voltage Vc of the capacitor C. Adjustment is possible. As a result, the AC input current becomes an approximate sine wave. Further, the terminal voltage Vc of the capacitor C can be set to a desired value, that is, a value more than twice the maximum value of the AC input voltage Vin.
[0018]
[Step-down mode]
In the case of the step-down mode that occurs when the AC output voltage V0 lower than the power supply voltage, that is, the AC input voltage Vin is obtained, that is, in the second mode, the first to sixth main switches Q1 to Q6 are connected to FIGS. G) first to sixth control signals V Q1 ~ V Q6 Is supplied. That is, the first and second switches Q1 and Q2 are turned on at the same low frequency (for example, 50 Hz) as the AC input voltage Vin in FIG. 4A, that is, the first frequency, in other words, at a relatively long first period. The third to sixth switches Q3 to Q6 are turned off and turned on at a high frequency (for example, 20 kHz), that is, a second frequency, in other words, a PWM (pulse width modulation) pulse having a second period shorter than the first period.・ Turn it off. During the positive half-wave period t0 to t1 of the AC input voltage Vin in FIG. 4 and the first and fifth switches Q1 and Q5 are on, the AC power supply 3, the first inductor L1, and the first A forward current flows through the path of the switch Q1, the fifth switch Q5, the second inductor L2, and the load 11. At this time, the voltage Vinv between the interconnection point 10 of the fifth and sixth switches Q5 and Q6 and the common terminal 5 or 7 becomes substantially equal to the input AC voltage Vin. Further, during the positive half-wave period t0 to t1 of the input AC voltage Vin and the first and sixth switches Q1 and Q6 are on, the AC power supply 3, the first inductor L1, and the first switch A positive current flows through the path of Q1, capacitor C, sixth switch Q6, second inductor L2, and load 11. At this time, the voltage Vinv between the interconnection point 10 of the fifth and sixth switches Q5 and Q6 and the common terminal 5 or 7 is substantially equal to the value obtained by subtracting the terminal voltage Vc of the capacitor C from the input AC voltage Vin. .
[0019]
During the negative half-wave period t1 to t2 of the AC input voltage Vin in the step-down mode and the second and sixth switches Q2 and Q6 are on, the AC power source 3, the load 11, the second inductor L2, A negative current flows through the path of the sixth switch Q6, the second switch Q2, and the first inductor L1. At this time, the value of the voltage Vinv between the interconnection point 10 of the fifth and sixth switches Q5 and Q6 and the common terminal 5 or 7 is substantially equal to the AC input voltage Vin. Further, during the negative half-wave period t1 to t2 of the AC input voltage Vin and the ON periods of the second and fifth switches Q2 and Q5, the AC power source 3, the load 11, the second inductor L2, the second A negative current flows through the path of the switch Q5, the capacitor C, the second switch Q2, and the first inductor L1. At this time, the voltage Vinv between the interconnection point 10 of the fifth and sixth switches Q5 and Q6 and the common terminal 5 or 7 is substantially equal to Vin−Vc.
As is apparent from the above, in the step-down mode, the fifth and sixth switches Q5 and Q6 are turned on and off at high frequencies, and the interconnection point 10 and the common terminal 5 of the fifth and sixth switches Q5 and Q6. Or the voltage Vinv between the common terminal 5 or 7 and the interconnection point 10 of the fifth and sixth switches Q5 and Q6 and the period during which the voltage Vinv between them and the AC input voltage Vin is substantially the same. Periods in which the terminal voltage Vc of the capacitor C is subtracted from the input voltage Vin alternately occur. As a result, an output voltage V0 lower than the AC input voltage Vin is obtained.
[0020]
Even when the third and fourth switches Q3 and Q4 in the step-down mode are turned on / off, operations of power factor improvement and current waveform improvement, that is, removal of high-frequency components and DC voltage adjustment, occur as in the non-conversion mode. .
Control of the terminal voltage Vc of the capacitor C is also achieved by turning on and off the third and fourth switches Q3 and Q4 as follows. In the step-down mode, the capacitor C is charged by a circuit passing through the first, second, fifth and sixth switches Q1, Q2, Q5 and Q6. For this reason, if the voltage Vc of the capacitor C is not controlled, the voltage Vc gradually increases. Therefore, the third and fourth switches Q3 and Q4 are turned on / off at a high frequency (for example, 20 kHz) to discharge the capacitor C, and this voltage Vc is controlled. The discharge circuit of the capacitor C is formed as follows. First, when the AC input voltage Vin is a positive half-wave period t0 to t1 and the fourth switch Q4 is on, the capacitor C, the first switch Q1, the first inductor L1, the power source 3, and the second switch Q4 are turned on. The discharge current of the capacitor C flows in a closed circuit comprising four switches Q4. At this time, energy is stored in the first inductor L1. Next, when the input AC voltage Vin is a positive half-wave period t0 to t1 and the third switch Q3 is on, the first inductor L1, the power supply 3, the third switch Q3, and the first switch The energy of the first inductor L1 is released in a closed circuit composed of Q1, and the energy of the first inductor L1 is fed back to the power source 3. As shown in FIGS. 4D and 4F, the third and fourth switches Q3 and Q4 are intermittently interrupted by a PWM pulse at a frequency sufficiently higher than the AC input voltage Vin. And the voltage Vc of the capacitor C is maintained at a substantially constant value. Incidentally, during the period when the AC input voltage Vin is negative t1 to t2 and the third switch Q3 is on, the capacitor C, the third switch Q3, the power source 3, the first inductor L1, and the second switch The charge of the capacitor C is released by the closed circuit composed of Q2. Further, when the AC input voltage Vin is in the negative period t1 to t2 and the fourth switch Q4 is on, the closed circuit comprising the first inductor L1, the second switch Q2, the fourth switch Q4 and the power source 3 is closed. The circuit releases the energy of the first inductor L1.
[0021]
[Boosting mode]
In the case of the step-up mode that occurs when the AC output voltage V0 higher than the AC input voltage Vin is obtained, that is, in the third mode, the control signal V shown in FIGS. Q1 ~ V Q6 Thus, the first to sixth switches Q1 to Q6 are on / off controlled. That is, the first to fourth switches Q1 to Q4 are turned on / off at a high frequency, that is, the second frequency, and the fifth and sixth switches Q5, Q6 are turned on / off at the power supply frequency (50 Hz), that is, the first frequency. Is done. When the input AC voltage Vin in FIG. 5 is a positive half-wave period t0 to t1, and the first and fifth switches Q1 and Q5 are on, the power supply 3, the first inductor L1, and the first switch Q1 are shown. A current in the first direction flows through a path including the fifth switch Q5, the second inductor L2, and the load 11. At this time, the voltage Vinv between the interconnection point 10 of the fifth and sixth switches Q5 and Q6 and the common terminal 5 or 7 is substantially the same as the AC input voltage Vin. The AC output voltage Vo is a value obtained by adding the voltage of the first inductor L1 to the AC input voltage Vin. In the step-up mode, the AC input voltage Vin is in the positive half-wave period t0 to t1, and during the ON period of the second and fifth switches Q2 and Q5, the power source 3, the first inductor L1, and the second switch A current in the first direction flows through a path formed by Q2, the capacitor C, the fifth switch Q5, the second inductor L2, and the load 11. At this time, an AC output voltage V0 having a value obtained by adding the terminal voltage Vc of the capacitor C to the AC input voltage Vin is obtained.
[0022]
In the step-up mode, when the input AC voltage Vin is a negative half-wave period t1 to t2 and the second and sixth switches Q2 and Q6 are on, the power source 3, the load 11, the second inductor L2, A current in the second direction flows through a path formed by the sixth switch Q6, the second switch Q2, and the first inductor L1. At this time, the voltage of the first inductor L1 is added to the input AC voltage Vin to obtain the AC output voltage V0. Further, during the period t1 to t2 in which the input AC voltage Vin is a negative half-wave and the first and sixth switches Q1 and Q6 are on, the power source 3, the load 11, the second inductor L2, the sixth A current in the second direction flows through a path comprising the switch Q6, the capacitor C, the first switch Q1 and the first inductor L1. At this time, an AC output voltage Vo having a value obtained by adding the terminal voltage Vc of the capacitor C to the input AC voltage Vin is obtained.
[0023]
Also in this step-up mode, the power factor and waveform are improved by turning on and off the third and fourth switches Q3 and Q4 as in the non-conversion mode.
Control of the terminal voltage Vc of the capacitor C as described below is also achieved by turning on and off the third and fourth switches Q3 and Q4. In the boost mode, the capacitor C is discharged, and this voltage decreases. Therefore, the terminal voltage Vc of the capacitor C is controlled to be substantially constant by intermittently switching the third and fourth switches Q3 and Q4 at a higher frequency (for example, 20 kHz) than the fifth and sixth switches Q5 and Q6. This detailed operation will be described next. When the input AC voltage Vin is a positive half-wave period t0 to t1 and the fourth switch Q4 is on, the power source 3, the first inductor L1, the first switch Q1, the capacitor C, and the fourth switch Capacitor C is charged by a closed circuit consisting of Q4. At this time, since the stored energy of the first inductor L1 is released, the capacitor C is charged by the sum of the voltage Vin of the power source 3 and the voltage of the first inductor L1. That is, the capacitor C is charged with a voltage higher than the AC output voltage V0. When the input AC voltage Vin is a positive half-wave period t0 to t1 and the third switch Q3 is on, the path of the power source 3, the first inductor L1, the first switch Q1, and the third switch Q3 Current flows, and energy is stored in the first inductor L1.
When the input AC voltage Vin is a negative half-wave period t1 to t2 and the third switch Q3 is on, the power source 3, the third switch Q3, the capacitor C, the second switch Q2, and the first switch Q3 are turned on. A current flows through the path formed by the inductor L1, and the capacitor C is charged by the sum of the voltage Vin of the power source 3 and the voltage of the first inductor L1.
From the power source 3, the fourth switch Q4, the second switch Q2, and the first inductor L1 during the period t1 to t2 in which the input AC voltage Vin is negative half-wave and the fourth switch Q4 is on. A current flows through the path, and energy is stored in the first inductor L1.
[0024]
As is apparent from the above, the first and second switches Q1, Q2 are mainly used for boosting. The third and fourth switches Q3 and Q4 are mainly used for power factor improvement, waveform improvement and DC voltage adjustment. The fifth and sixth switches Q5 and Q6 are mainly used for step-down.
In each mode, it can be considered that the following circuit is formed. For AC-DC conversion, during the positive half-wave period of the AC input voltage Vin, a capacitor is connected through a path composed of the power source 3, the first inductor L1, the first switch Q1, the capacitor C, and the fourth switch Q4. C is charged, and during the negative half-wave period of the AC input voltage Vin, the capacitor C is charged through a path consisting of the power source 3, the third switch Q3, the capacitor C, the second switch Q2, and the first inductor L1. Is done. A path comprising a capacitor C, a fifth switch Q5, a second inductor L2, a load 11, and a fourth switch Q4 during a period for obtaining a positive half-wave of the AC output voltage Vo for DC-AC conversion. And a path composed of the capacitor C, the third switch Q3, the load 11, the second inductor L2, and the sixth switch Q6 is formed during a period in which the negative half wave of the AC output voltage Vo is obtained. .
[0025]
Next, details of the control circuit 2 will be described with reference to FIG. The control circuit 2 includes an input voltage detection circuit 41, a DC voltage detection circuit 42, an output voltage detection circuit 43, a first command value generation means 44, a second command value generation means 45, a bias voltage generator 46, a first, Second and third arithmetic circuits 47, 48, 49, first and second limiters 50, 51, triangular wave generator 52 as comparison wave generating means or carrier wave generating means, first, second and third Comparators 53, 54, and 55, and first, second, and third NOT circuits 56, 57, and 58 are included. Compared with the conventional control circuit of Patent Document 1, the first command value generating means 44, the second command value generating means 45, and the bias voltage generator 46 are modified, and the others are formed in the same manner as the conventional one. ing.
[0026]
The input voltage detection circuit 41 is connected to the AC input terminal 4 and the common terminal 5 by lines 18 and 19, detects the AC input voltage Vin supplied from the power supply 3, and generates a reference sine wave. The DC voltage detection circuit 42 is connected to both ends of the capacitor C by lines 21 and 22 and outputs a detection signal indicating the terminal voltage Vc of the capacitor C. The output voltage detection circuit 43 is connected to the AC output terminal 6 and the common terminal 7 by lines 20 and 19 and outputs a detection signal indicating the AC output voltage V0. Each of the detection circuits 41, 42, and 43 outputs a voltage lower than the actual value of the AC input voltage Vin, the terminal voltage Vc of the capacitor C, and the AC output voltage V0. It is assumed that the same value as the voltage is output.
[0027]
The first command value generating means 44 can also be called an input stage voltage command value generating means or a converter voltage command value generating means, and includes a DC reference voltage source 59, two subtractors 60, 63, 2 Two proportional integration (PI) circuits 61 and 64 and a multiplier 62 are included. The reference voltage source 59 generates a reference voltage indicating at least twice the maximum value of the AC input voltage Vin, that is, (√2) Vin × 2 or more according to the present invention. The subtractor 60 outputs an error signal indicating the difference between the reference voltage of the reference voltage source 59 and the detection output of the DC voltage detection circuit 42. This error signal is input to the multiplier 62 through the proportional integration circuit 61, and is multiplied by an AC signal obtained from the input voltage detection circuit 41, for example, a 50 Hz reference sine wave (for example, a sine wave having an effective value of 100V). The output of the multiplier 62 is an input current command value for keeping the terminal voltage Vc of the capacitor C constant. The subtractor 63 outputs a signal indicating the difference between the output of the multiplier 62 (input current command value) and the detected value (detected current value) of the line 24 connected to the current detector 23. The output of the subtracter 63 is output via the proportional integration circuit 64. The output of the proportional integration circuit 64 becomes the first command value Vrc. The first command value Vrc is a desired fundamental voltage Vconv between the interconnection point 8 of the first and second switches Q1 and Q2 and the interconnection point 9 of the third and fourth switches Q3 and Q4. It is a command value to make a value. Here, the fundamental wave is a signal having the same frequency as the AC input voltage Vin. The first command value Vrc is a sine wave synchronized with the AC input voltage Vin or a waveform approximated to a sine wave, and information for controlling the terminal voltage Vc of the capacitor C to a predetermined value and the input power factor. And information for improvement. The first command value Vrc is ideally a sine wave having the same frequency as the fundamental wave of the AC input voltage Vin, but the distortion (harmonic component) of the AC input voltage Vin, the multiplier 62, the subtractor 63, And distortion (high-frequency component) associated with the processing of the proportional integration circuit 64 or the like.
[0028]
The second command value generating means 45 can also be called an output stage voltage command value generating means or an inverter voltage command value generating means, and includes a reference output voltage command value generator 66, a subtractor 67, An integral differentiation (PID) circuit 68 is included.
In this specific example, the second command value generating means 45 is configured so that the AC output voltage Vo can be changed while the AC input voltage Vin is constant. Therefore, the reference output voltage command value generator 66 has a variable configuration and can generate different reference output voltage command values according to the first, second, and third modes. The reference output voltage command value generator 66 generates a first reference output voltage command value Vo1 indicating that the input / output voltages are equal in the non-conversion mode, that is, Vo = Vin, and in the step-down mode, the AC output voltage Vo. Generates a second reference output voltage command value Vo2 indicating that Vo = Vin−a, which is a volt lower than the AC input voltage Vin, and in the boost mode, the AC output voltage Vo is higher than the AC input voltage Vin by b volts. That is, the third reference output voltage command value Vo3 indicating Vo = Vin + b is generated. The reference output voltage command value generator 66 is not connected to the input voltage detection circuit 41, and generates an output having a sine wave that is asynchronous with the AC input voltage Vin or a waveform that approximates a sine wave. Further, the reference output voltage command value generator 66 can change the frequency of the reference output voltage command value.
In addition, when power can be supplied from another constant frequency power source such as a commercial AC power supply without supplying power from only the power source 3 to the load 11, the load 11 is synchronized with the AC voltage of another constant frequency power source. The reference voltage command value generating means 66 can be configured to generate a reference voltage command value.
If all of the non-conversion mode, the step-down mode, and the step-up mode are not required and only two or one of the three modes are required, the mode is selected from the three modes. The reference output voltage command value generator 66 is configured to output two reference output voltage command values for two or one mode.
The subtractor 67 outputs a signal indicating the difference between the output of the reference voltage command value generator 66 and the output of the output voltage detection circuit 43. The output of the subtractor 67 is output via a proportional integral derivative (PID) circuit 68 and becomes a second command value Vri. The second command value Vri is a desired value of the fundamental voltage Vinv between the interconnection point 9 of the third and fourth switches Q3 and Q4 and the interconnection point 10 of the fifth and sixth switches Q5 and Q6. Is a sine wave having a desired frequency or a waveform approximated to a sine wave.
The second command value Vri generated from the second command value generating means 45 is equal to the first command value Vrc in the non-conversion mode and the first command value in the step-down mode when the AC input voltage Vin is constant. The value is lower than the command value Vrc, and is higher than the first command value Vrc in the boost mode.
When the AC output voltage Vo is always kept constant, the output of the reference voltage command value generator 66 is kept constant. That is, when the AC input voltage Vin is, for example, 100V or 200V, for example, when the constant AC output voltage Vo (for example, 100V) is obtained, the output of the reference voltage command value generator 66 is constant. Kept. As described above, even if the output of the reference voltage command value generator 66 is constant, when the AC input voltage Vin changes, the output of the input voltage detection circuit 41 changes, and the first command value generating means 44 obtains the first command value. Command value Vrc changes, and control is performed to keep the AC output voltage Vo constant.
Whether to change the output of the output voltage command value generator 66 is selected by the user.
Switching of the control modes of the first to sixth switches Q1 to Q6 based on the change of the AC output voltage Vo or the AC input voltage Vin is automatically performed by a calculation means described later.
[0029]
The control circuit 2 of the present embodiment includes a bias voltage generator 46 for selectively setting a step-down mode, a step-up mode, and a non-conversion mode, and first, second and third arithmetic circuits 47, 48, 49.
[0030]
The bias voltage generator 46 includes an amplifier 69 and a limiter 70. The amplifier 69 causes the reference sine wave Vf of the first frequency (50 Hz) of FIG. 6A obtained from the input voltage detection circuit 41 to have an amplitude sufficiently higher than the desired maximum bias voltage values + Vs and −Vs. It amplifies. The limiter 70 is equal to or approximately equal to the maximum value of the output triangular wave of the triangular wave generator 52 according to the present invention. The maximum limiter value + V of the first and second limiters 50 and 51 of FIG. L The minimum bias value −V of the first and second limiters 50 and 51 that is equal to or approximately equal to the maximum bias voltage value + Vs higher than the predetermined value Va (for example, 2V) than the minimum value of the triangular wave. L The output of the amplifier 69 is limited to a minimum bias voltage value −Vs that is lower by a predetermined value Vb (for example, 2V, which is the same as Va), and + Vs, that is, high level and −Vs, that is, low level shown in FIG. Are generated at the same frequency and in the same cycle as the AC input voltage Vin.
The bias voltage Vs generated from the bias voltage generator 46 shown in FIG. 6B, −Vs to + Vs, and the reverse conversion section thereof are not completely vertical, but have a slight inclination. Since this is shorter than the second period of Vt, this inclination can be ignored. Therefore, the bias voltage Vs in FIG. 6B can be called a square wave voltage or an approximate square wave voltage, and the bias voltage generator 46 can also be called a square wave generator. Note that in FIGS. 7 to 9 described later, the bias voltage Vs is shown as an ideal square wave to omit the illustration.
[0031]
The first arithmetic circuit 47 is connected to the converter voltage command value generating means, that is, the first command value generating means 44, the inverter voltage command value generating means, that is, the second command value generating means 45, and the bias voltage wave generator 46. The calculation of Vrc + Vs−Vri is executed. That is, the first arithmetic circuit 47 includes an adder and a subtracter, and the inverter voltage command value, that is, the second command value, is obtained from the converter voltage command value, that is, the value obtained by adding the square wave bias voltage Vs to the first command value Vrc. Subtract Vri. The order of addition and subtraction can be reversed to Vrc-Vri + Vs.
[0032]
The second arithmetic circuit 48 is connected to the converter voltage command value generating means, that is, the first command value generating means 44, the inverter voltage command value generating means, that is, the second command value generating means 45, and the bias voltage generator 46. , Vri + Vs−Vrc is executed. That is, the second arithmetic circuit 48 includes an adder and a subtracter, and the converter voltage command value, i.e., the first command value, is obtained from the inverter voltage command value, i.e., the value obtained by adding the square wave bias voltage Vs to the second command value Vri. Subtract Vrc. The order of addition and subtraction can be reversed to Vri-Vrc + Vs.
[0033]
The first limiter 50 outputs the output of the first arithmetic circuit 47 from the triangular wave generator 52 at the second frequency and the maximum value having the same value as or near the maximum value of the triangular wave voltage Vt output at the second period. Limiter value + V L Limiter value −V having the same value as or near the minimum value of the triangular wave voltage Vt L And the first switch control command value Vr1 is output. In this example, the maximum limiter value + V L Is + Vs-Va, minimum limiter value -V L Is -Vs + (Va). The first switch control command value Vr1 can also be called a first value for commanding a voltage to be generated based on the input stage switches Q1 and Q2.
The maximum value and the minimum value of the first value Vr1 are the maximum limiter value + V as shown in FIGS. 7A and 8A in the first and second modes. L And the minimum limiter value -V L And the maximum limiter value + V as shown in FIG. 9A in the third mode. L Minimum limiter value -V L It becomes a value between.
[0034]
The second limiter 51 outputs the output of the second arithmetic circuit 48 to the maximum limiter value + V that is the same as or substantially the same as that of the first limiter 50. L And the minimum limiter value -V L And the second switch control command value Vr3 is output. The second switch control command value Vr3 can also be called a second value for commanding a voltage to be generated based on the output stage switches Q5 and Q6.
The maximum value and the minimum value of Vr3 as the second value are the maximum limiter value + V as shown in FIGS. 7C and 9C in the first and third modes. L And the minimum limiter value -V L In the second mode, as shown in FIG. 8C, the maximum limiter value + V L And the minimum limiter value -V L It becomes a value between.
[0035]
The third arithmetic circuit 49 is connected to the inverter voltage command value generating means 45 and the second limiter 51, and executes the calculation of Vr3-Vri. That is, the third arithmetic circuit 49 is a subtracter, and generates a command value Vr2 by subtracting the inverter voltage command value Vri from the second switch control command value Vr3. This command value Vr2 is called a third value in the claims, and can also be called a command value for the voltage of the capacitor C or a power factor improvement command value. As shown in the equivalent circuit of FIG. 10, the fundamental voltage at the interconnection point 8 of the first and second switches Q1 and Q2 is expressed as V1, No. 1 with respect to the potential of 1/2 of the voltage Vc of the capacitor C. When the fundamental wave voltage at the interconnection point 9 of the third and fourth switches Q3 and Q4 is V2, and the fundamental wave voltage at the interconnection point 10 of the fifth and sixth switches Q5 and Q6 is V3, this V1 , V2, V3 and the switch control command values Vr1, Vr2, Vr3,
V1 = (Vc / 2) Vr1,
V2 = (Vc / 2) Vr2,
V3 = (Vc / 2) Vr3
Vinv = V3-V2,
Vconv = V1-V2.
Vr2 is + V as shown in FIGS. 7B, 8B, and 9B in any of the first, second, and third modes. L And -V L A value between and.
[0036]
Based on outputs Vr1, Vr2 and Vr3 obtained from the arithmetic means comprising the first, second and third arithmetic circuits 47, 48 and 49 and the first and second limiters 50 and 51, the first to sixth First to sixth control signals V of the switches Q1 to Q6 Q1 ~ V Q6 As a control signal forming means for forming a triangular wave generator 52, a first wave generator 52, first, second and third comparators 53, 54 and 55 and first, second and third NOT circuits 56, 57 and 58 are provided. ing.
A triangular wave generator 52 as a comparison wave generator or a carrier wave generator generates a triangular wave voltage Vt having a second frequency (for example, 20 kHz) higher than twice the first frequency (50 Hz) of the voltage Vin of the power source 3 as shown in FIG. ~ Generated as shown in FIG. The maximum value of the triangular wave voltage Vt is the maximum limiter value + V of the first and second limiters 50 and 51. L Is set to the same value or slightly lower than this. The minimum value of the triangular wave voltage Vt is the minimum limiter value −V of the first and second limiters 50 and 51. L Is set to be the same as or slightly higher than this. In FIG. 2, one triangular wave generator 52 is connected to the first, second and third comparators 53, 54 and 55, but for the first, second and third comparators 53, 54 and 55. Three dedicated triangular wave generators can also be provided. Further, the triangular wave generator 52 can be a known sawtooth wave generation circuit.
[0037]
The first comparator 53 is connected to the first limiter 50 and the triangular wave generator 52. As shown in FIGS. 7A, 8A, and 9A, the first value Vr1 and the triangular wave voltage are applied. Vt and the on / off control signal V of the first switch Q1 shown in FIGS. 3 (B), 4 (B) and 5 (B). Q1 Is output to line 12.
[0038]
The second comparator 54 is connected to the third arithmetic circuit 49 and the triangular wave generator 52. As shown in FIGS. 7B, 8B and 9B, the second value Vr2 and the triangular wave are connected. Compared with the voltage Vt, the on / off control signal V of the third switch Q3 shown in FIGS. 3 (D), 4 (D) and 5 (D). Q3 Is output to line 14.
[0039]
The third comparator 55 is connected to the second limiter 51 and the triangular wave generator 52. As shown in FIGS. 7C, 8C, and 9C, the second value Vr3 and the triangular wave voltage are applied. Vt is compared with the on / off control signal V of the fifth switch Q5 shown in FIGS. 3 (F), 4 (F) and 5 (F). Q5 Is output to line 16.
[0040]
A NOT circuit 56 as a first negative phase signal forming means is connected to the first comparator 53, and an on / off control signal V of the first switch Q1. Q1 On-off control signal V of the second switch Q2 shown in FIGS. Q2 Is output to line 13.
[0041]
The NOT circuit 57 as the second reverse phase signal forming means is connected to the second comparator 54, and the on / off control signal V of the third switch Q3. Q3 ON / OFF control signal V of the fourth switch Q4 shown in FIG. 3 (E), FIG. 4 (E) and FIG. Q4 Is output to the line 15.
[0042]
The NOT circuit as the third reverse phase signal forming means is connected to the third comparator 55, and the on / off control signal V of the fifth switch Q5. Q5 On-off control signal V of the sixth switch Q6 shown in FIGS. Q6 Is output.
Note that the first, second, and third NOT circuits 56, 57, and 58 can be incorporated in the first, second, and third comparators 53, 54, and 55, respectively.
[0043]
[Mode switching control]
When the output of the reference output voltage command value generator 66 is always constant, a non-conversion mode (first mode) and a step-down mode are caused by a change in the AC input voltage Vin supplied from the power source 3. (Second mode) and boost mode (third mode) are automatically switched. That is, the mode is automatically determined according to the magnitude relationship between the first and second command values Vrc and Vri. However, the non-conversion mode is set with a dead zone according to the present invention. That is, the non-conversion mode is set not only when the first and second command values Vrc and Vri are the same value, but also when the difference between the two is within a predetermined allowable range. Further, even if the frequency or phase of the AC input voltage Vin changes, the frequency and phase of the AC AC output voltage Vo do not change when the frequency and phase of the output of the reference output voltage command value generating means 66 do not change.
In this embodiment, the user can switch the output voltage Vo and switch the mode by switching the output of the reference output voltage command value generator 66.
[0044]
[Frequency and phase control]
In the power converter according to the present invention, the frequency and phase of the AC output voltage Vo do not match the AC input voltage Vin. In order to arbitrarily determine the frequency and phase of the AC output voltage Vo, the voltage Vc of the capacitor C is twice the maximum value ((√2) × Vin) of the AC input voltage Vin ((√2) × Vin × 2). ) Or more. Next, it will be described that the above condition is required. For example, in order to obtain an AC output voltage Vo of −100 V (effective value) having a phase difference of 180 degrees from the AC input voltage Vin when the AC input voltage Vin is 144 V (effective value), about 144 V is generated as Vconv. Is required. At this time, the input current control system operates to generate 144V as V2. As described above, since there is a relationship of Vinv = V3−V2, assuming that the AC output voltage Vo and Vinv are substantially equal, when Vinv = −100V, V3 becomes the following value.
V3 = Vinv-V2 = -100V-144V = -244V
In order for the output voltage control system to generate −244V (effective value) as V3, it is necessary to set the voltage Vc of the capacitor C to (√2) × 144V × 2 = 407V or more.
FIG. 11 shows the state of each part of the control circuit 2 of FIG. 2 when the AC output voltage Vo having the opposite phase to the AC input voltage Vin is obtained in the step-down mode.
FIG. 12 shows the inputs of the first, second and third comparators 53, 54 and 55 of FIG. 2 when obtaining the negative phase AC output voltage Vo of FIG.
FIG. 13 schematically shows the AC input voltage Vin and the control signals for the first to sixth switches Q1 to Q6 when the AC output voltage Vo having the reverse phase shown in FIG. 11 is obtained.
[0045]
FIGS. 14, 15 and 16 show the absolute values of the maximum and minimum bias voltage values + Vs and −Vs as the maximum and minimum limit values + V of the first and second limiters 50 and 51, respectively. L , -V L This explains the effect of the dead zone generated by increasing the absolute value of Va by Va.
[0046]
FIG. 14 shows the conventional maximum and minimum bias voltage values + Vs and −Vs absolute values and maximum and minimum limiter values + V. L , -V L The operation when the and are matched.
+ Vs = + V L And -Vs = -V L 14A, when the difference ΔVr between the first and second command values Vrc and Vr1 is larger than zero, as shown in FIG. 14A, the output Vr1 ′ of the first arithmetic circuit 47 is ΔVr + Vs ′ = ΔVr + V L The output Vr1 of the first limiter 50 becomes the maximum and minimum limiter values + V as shown in FIG. L And -V L It becomes. Note that Vs ′ is V as shown in FIG. L Have the same value.
The output Vr3 ′ of the second arithmetic circuit 48 becomes Vri−Vrc + Vs ′, and the absolute value is the maximum and minimum limiter value + V. L , -V L Is smaller than the absolute value of. Therefore, the output Vr3 ′ is not limited by the second limiter 51, and the output Vr3 of the second limiter 51 has the same value as the input Vr3 ′ as shown in FIG. As shown in FIG. 14E, when the absolute value of the output Vr3 of the second limiter 51 is smaller than the maximum and minimum limiter values, Vr3 crosses the triangular wave voltage Vt as shown in FIG. High-frequency on / off operations of the fifth and sixth switches Q5 and Q6 occur. That is, even if the first and second command values Vrc and Vri are slightly different, the fifth and sixth switches Q5 and Q6 are turned on / off at the second frequency.
As described above, when the fifth and sixth switches Q5 and Q6 are turned on / off at the second frequency even if the first and second command values Vrc and Vri are slightly different, the AC output voltage Vo is reduced. The constant voltage property is increased. However, some loads allow operation within a predetermined range of the AC output voltage Vo. Switching is performed when the fifth and sixth switches Q5 and Q6 or the first and second switches Q1 and Q2 are turned on and off at a high frequency, that is, the second frequency, even though the AC output voltage Vo is within an allowable range. Efficiency is reduced due to loss.
[0047]
FIG. 15 illustrates operations according to the embodiment of the present invention of FIG. FIG. 15A shows a state in which the first and second command values Vrc and Vri differ by ΔVr as in FIG. 14A. As shown in FIG. 15F, the absolute values of the maximum and minimum bias voltages + Vs and −Vs are the maximum and minimum limiter values + V. L , -V L It is higher by Va than the absolute value of. Therefore, the output Vr1 ′ of the first arithmetic circuit 47 shown in FIG. 15B is larger than that of FIG. 14B. However, limited by the first limiter 50 shown in FIG. 15C, the value Vr1 is the same as that in FIG. 14C.
The output Vr3 ′ of the second arithmetic circuit 48 is higher than the value of FIG. 14D by the amount that the bias voltage Vs of FIG. 15F is higher than the bias voltage Vs ′ of FIG. This absolute value increases to the maximum and minimum limiter values + V L , -V L Larger than the absolute value of. The value Vr3 ′ in FIG. 15D is limited by the second limiter 51 and becomes the value Vr3 shown in FIG. This value Vr3 is the maximum and minimum limiter value + V L , -V L Therefore, the triangular wave voltage Vt is not crossed as in FIG. 7C. For this reason, in the case of FIG. 15, the high frequency of the first, second, fifth and sixth switches Q1, Q2, Q5, Q6, that is, the on / off operation of the second frequency does not occur as in FIG. . Therefore, the switching loss of these switches Q1, Q2, Q5, Q6 is reduced, and the efficiency is improved.
[0048]
When the first and second command values Vrc and Vri are Vri> Vrc and Vri−Vrc <Va, the boost mode is not set by the function of the dead zone Va, and the fifth and sixth switches Q5, Q5, On / off operation at a high frequency, that is, a second frequency, between Q6 and the first and second switches Q1, Q2 is prohibited, and a non-conversion mode similar to that in FIG. 7 is established, and the first, second, fifth And the switching loss of the sixth switches Q1, Q2, Q5, Q6 is reduced.
[0049]
FIG. 16 shows the state of each part of FIG. 2 when the first command value Vrc contains harmonics, as in FIG. The effective value of the first command value Vrc and the effective value of the second command value Vri in FIG. 16A are the same, but the waveforms are different. For this reason, the difference ΔVr between them becomes a harmonic. Thus, even if the difference ΔVr is a harmonic, the outputs Vr1 and Vr3 of the first and second limiters 50 and 51 are shown in FIGS. 16C and 16E if they are within the dead zone Va. Maximum and minimum limit + V L , -V L Thus, the on / off operation of the first, second, fifth and sixth switches Q1, Q2, Q5 and Q6 at the high frequency, that is, the second frequency is prohibited.
On the other hand, conventional Vs ′ = V L In this case, the high frequency on / off operation of the fifth and sixth switches Q5 and Q6 occurs as in FIG. 14, and the switching loss increases.
[0050]
This embodiment has the following effects.
(1) The AC output voltage Vo having an arbitrary frequency and an arbitrary phase can be generated regardless of the AC input voltage Vin. This makes it possible to stabilize the unstable frequency of the AC input voltage Vin or to control the frequency for controlling the speed of the AC motor.
(2) Maximum bias voltage value + Vs and maximum limiter value -V L And minimum bias voltage value -Vs and minimum limiter value -V L When the difference ΔVr between the first and second command values Vrc, Vri is within the dead zone, the first and second switches Q1, Q2 and On / off of the fifth and sixth switches Q5 and Q6 at a high frequency, that is, the second frequency is prohibited. For this reason, the number of high-frequency switching is reduced, and the efficiency reduction due to the switching loss is reduced. In the dead zone, the output voltage of the power conversion device cannot be controlled. By making this uncontrollable range within the allowable range of change in the output voltage, desired power conversion is not hindered.
(3) Even if the effective values of the first and second command values Vrc and Vri are the same, if a harmonic component is included in one of them, the difference ΔVr between them does not become zero. The high-frequency switch operation of the first and second switches Q1, Q2 and the fifth and sixth switches Q5, Q6 has occurred. In this embodiment, if the difference ΔVr is within the dead band, No switching operation at the frequency of 2 occurs. Therefore, unnecessary high frequency switching can be suppressed and efficiency can be improved.
(4) A desired dead zone can be obtained by a simple configuration in which the absolute levels of the maximum and minimum bias voltage values of the bias voltage Vs are increased, and the complexity of the circuit configuration can be suppressed.
(5) The first, second, fifth and sixth switches Q1, Q2, Q5 and Q6 are used in the non-conversion mode, and the first and second switches Q1 and Q2 are used in the step-down mode. Since the fifth and sixth switches Q5 and Q6 are on / off controlled at the same low frequency (for example, 50 Hz) as the AC input voltage Vin, the number of switching per unit time and the switching loss are reduced, and the voltage conversion device Can increase the efficiency.
(6) In any of the first, second and third modes, the third and fourth switches Q3 and Q4 are turned on at a high frequency. Since OFF control is performed, it is possible to improve the power factor and improve the waveform of the AC input current, that is, reduce the harmonic component.
(7) The first, second and third modes are switched by changing the output of the reference output voltage command value generator 66, and the desired AC output voltage Vo is obtained. Therefore, the configuration of the mode switching circuit is simplified, and the power converter can be reduced in cost and size.
(8) By keeping the output of the reference output voltage command value generator 66 constant, a constant AC output voltage Vo can be obtained regardless of changes in the input AC voltage Vin. Further, the first to sixth switches Q1 to Q6 can be controlled in an optimum mode selected from the first, second and third modes in accordance with the change in the input AC voltage Vin.
[0051]
[Second Embodiment]
Next, the power converter device of 2nd Embodiment is demonstrated with reference to FIG. However, in FIG. 17, parts that are substantially the same as those in FIG. Also in the second embodiment, FIGS. 1 to 16 are referred to as necessary.
The power conversion device of the second embodiment is configured by modifying the control circuit 2 of FIG. 1 into a control circuit 2a shown in FIG. The control circuit 2a in FIG. 17 includes first, second, and third arithmetic circuits 47a, 48a, and 49a obtained by modifying the first, second, and third arithmetic circuits 47, 48, and 49 of the control circuit 2 in FIG. The others are the same as in FIG.
The first arithmetic circuit 47a of FIG. 17 is connected to the first and second command value generating means 44, 45, performs the following expression, and outputs a difference signal ΔV.
ΔV = Vri−Vrc
The second arithmetic circuit 48a is connected to the first arithmetic circuit 47a and the bias voltage generator 46, and performs the following calculation.
If △ V> 0
Vr1 = Vs−ΔV
Vr3 = Vs
If △ V = 0
Vr1 = Vs
Vr3 = Vs
If △ V <0
Vr1 = Vs
Vr3 = Vs + ΔV
The values Vr1 and Vr3 are limited by the same values as those of the first and second limiters 50 and 51 in FIG.
The third arithmetic circuit 49a is connected to the first command value generating means 44 and the second arithmetic circuit 48a and performs the following calculation.
Vr2 = Vr1-Vrc
Vr1, Vr2, and Vr3 obtained from the second and third arithmetic circuits 48a and 49a in the first, second, and third modes in FIG. 17 are the same as those indicated by the same reference numerals in FIG. Therefore, the same effect as the first embodiment can be obtained also by the second embodiment.
[0052]
[Third Embodiment]
Next, the control circuit 2b of the power conversion device according to the third embodiment will be described with reference to FIG. However, in FIG. 18, parts that are substantially the same as those in FIG. The control circuit 2b in FIG. 18 includes first and second arithmetic circuits 47b and 48b, which are modifications of the first, second and third arithmetic circuits 47, 48 and 49 of the control circuit 2 in FIG. Further, two adders 71 and 73, one subtracter 72, and a third limiter 74 are provided, and the others are formed in the same manner as in FIG.
The first arithmetic circuit 47b in FIG. 18 is connected to the first and second command value generating means 44 and 45, subtracts Vrc−Vri, and outputs a difference signal ΔV1.
The second arithmetic circuit 48b is connected to the first and second command value generating means 44 and 45, subtracts Vri−Vrc, and outputs a difference signal ΔV2.
The selection circuit 49b is connected to the first and second command value generating means 44, 45 and the first arithmetic circuit 47b, and performs the following calculation based on the output ΔV1 of the first arithmetic circuit 47b.
If ΔV1 = 0, Vrc is selected.
If ΔV1> 0, Vrc is selected.
If ΔV1 <0, select Vri.
The adder 71 is connected to the first arithmetic circuit 47b and the bias voltage generator 46, and adds these outputs. Therefore, the combination of the first arithmetic circuit 47b and the adder 71 in FIG. 18 is equivalent to the first arithmetic circuit 47 in FIG.
The subtractor 72 is connected to the selection circuit 49b and the bias voltage generator 46, subtracts the output of the selection circuit 49b from the square wave voltage Vs, and is substantially the same signal as the output of the third arithmetic circuit 49 in FIG. Is output. Therefore, the combination of the selection circuit 49b and the subtractor 72 in FIG. 18 is equivalent to the third arithmetic circuit 49 in FIG.
The adder 73 is connected to the second arithmetic circuit 48b and the bias voltage generator 46, and adds these outputs. Therefore, the combination of the second arithmetic circuit 48b and the adder 72 in FIG. 18 is equivalent to the second arithmetic circuit 48 in FIG. 2, and outputs Vri−Vrc + Vs.
The third limiter 74 is connected between the subtracter 72 and the second comparator 54, and the output of the subtracter 72 is set to the maximum limiter value + V. L And the minimum limiter value -V L Limit between.
In the first, second, and third modes, Vr1, Vr2, and Vr3 obtained from the first, second, and third limiters 50, 51, and 74 in FIG. 18 are the same as those indicated by the same reference numerals in FIG. It is. Therefore, the same effect as that of the first embodiment can be obtained also by the third embodiment.
[0053]
[Fourth Embodiment]
Next, the control circuit 2c of the power conversion device according to the fourth embodiment will be described with reference to FIG. However, in FIG. 19, parts that are substantially the same as those in FIG. 2 and FIG.
The control circuit 2c of FIG. 19 omits the second arithmetic circuit 48b of the control circuit 2b of FIG. 18, changes the adder 73 of FIG. 18 to a subtractor 73 ′, and otherwise forms the same as FIG. It is.
The subtractor 73 ′ of FIG. 19 is connected to the first arithmetic circuit 47b and the bias voltage generator 46, and subtracts the output of the first arithmetic circuit 47b from the bias voltage Vs, so that Vs− (Vrc−Vri) = Vs−Vrc + Vri is output. Accordingly, the same output as that of the adder 73 of FIG. 18 can be obtained from the subtractor 73 ′ of FIG.
In the first, second, and third modes, Vr1, Vr2, and Vr3 obtained from the first, second, and third limiters 50, 51, and 74 in FIG. 19 are denoted by the same reference numerals in FIGS. Is the same. Therefore, the same effects as those of the first and third embodiments can also be obtained by the fourth embodiment.
[0054]
[Fifth Embodiment]
A control circuit 2d according to the fifth embodiment shown in FIG. 20 has fourth, fifth, and sixth instead of the first, second, and third NOT circuits 56, 57, and 58 of the control circuit 2 of FIG. The other comparators 56 ', 57' and 58 'are formed in the same manner as in FIG. The negative input terminals of the fourth, fifth, and sixth comparators 56 ′, 57 ′, and 58 ′ are connected to the first limiter 50, the third arithmetic circuit 49, and the second limiter 51, respectively. Vr1, Vr2, and Vr3 are supplied. The positive input terminals of the fourth, fifth and sixth comparators 56 ′, 57 ′ and 58 ′ are connected to the triangular wave generator 52. The fourth, fifth, and sixth comparators 56 ′, 57 ′, and 58 ′ are the first, third, and fifth control signals output from the first, second, and third comparators 53, 54, and 55, respectively. V Q1 , V Q3 , V Q5 Second, fourth and sixth control signals V having opposite phases to Q2 , V Q4 , V Q6 And are sent to lines 13, 15, and 17. The same effect as that of the control circuit 2 of FIG. 2 can be obtained by the control circuit 2d of FIG.
The first, second, and third NOT circuits 56, 57, and 58 of FIGS. 17, 18, and 19 are the same as the fourth, fifth, and sixth comparators 56 ′ and 57′58 ′ of FIG. Can be replaced.
[0055]
[Modification]
The present invention is not limited to the above-described embodiments, and for example, the following modifications are possible.
(1) The control circuits 2, 2 a, and 2 b are connected to only one or two of the first mode, that is, the non-conversion mode and the second mode, that is, the step-down mode, or the first mode, that is, the non-conversion mode, and the third mode It is possible to operate in only two modes, ie, the boost mode, or only in the second mode, ie, the step-down mode and the third mode, ie, the boost mode.
(2) Many parts of the control circuits 2, 2a and 2b can be constituted by digital circuits.
(3) Between the ON periods of the first and second switches Q1, Q2, between the ON periods of the third and fourth switches Q3, Q4, and the ON periods of the fifth and sixth switches Q5, Q6 A known dead time (resting period) may be provided between the pair of switches to prevent the pair of switches from being simultaneously turned on by the storage of each switch, and a short circuit between the pair of DC lines may be prevented.
(4) All of the first, second, and third inductors L1, L2, and L3, or only L1 and L3, or only L2 and L3 can be provided.
(5) Instead of inputting the second command value Vri and the output Vr3 of the second limiter 51 to the third arithmetic circuit 49 in FIG. 2, the first command value Vrc and the first By inputting the output Vr1 of the limiter 50, Vr2 = Vr1−Vrc can be calculated and sent to the comparator 54.
(6) A multi-phase voltage conversion device can be configured by connecting in parallel the same circuit configuration to the conversion circuit 1.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a voltage conversion apparatus according to a first embodiment of the present invention.
FIG. 2 is a circuit diagram showing the control circuit of FIG. 1;
3 is a waveform diagram schematically showing an AC input voltage and control signals for first to sixth switches when the voltage conversion device of FIG. 1 is operated in a non-conversion mode. FIG.
4 is a waveform diagram schematically showing an AC input voltage and control signals for first to sixth switches when the voltage converter of FIG. 1 is operated in a step-down mode. FIG.
5 is a waveform diagram schematically showing an AC input voltage and control signals for first to sixth switches when the voltage converter of FIG. 1 is operated in a boost mode. FIG.
6 is a waveform diagram showing inputs and outputs of the bias voltage generator of FIG. 2; FIG.
7 is a waveform diagram showing inputs of the first, second, and third comparators of FIG. 2 in the non-conversion mode.
8 is a waveform diagram showing inputs of the first, second, and third comparators of FIG. 2 in the step-down mode.
FIG. 9 is a waveform diagram showing inputs of the first, second and third comparators of FIG. 2 in the boost mode.
10 is a diagram equivalently showing the power conversion circuit of FIG. 1. FIG.
11 is a waveform diagram showing the state of each part of FIG. 2 when obtaining an AC output voltage having a reverse phase. FIG.
12 is a waveform diagram showing the inputs of the first to third comparators of FIG. 2 when obtaining a negative phase AC output voltage. FIG.
FIG. 13 is a waveform diagram schematically showing an AC input voltage and a control signal for the first to sixth switches when an AC output voltage having a reverse phase is obtained.
FIG. 14 shows that Vs is lower than Vs ′ = V in FIG. L It is a wave form diagram which shows the state of each part when it is set to.
FIG. 15 shows Vs> V in FIG. L It is a wave form diagram which shows the state at the same time as FIG.
16 is a waveform diagram showing the state of each part of FIG. 2 when the first command value Vrc includes a harmonic component, as in FIG.
FIG. 17 is a circuit diagram showing a control circuit of a second embodiment.
FIG. 18 is a circuit diagram showing a control circuit of a third embodiment.
FIG. 19 is a circuit diagram showing a control circuit of a fourth embodiment.
FIG. 20 is a circuit diagram showing a control circuit of a fifth embodiment.
[Explanation of symbols]
1 Conversion circuit
2, 2a, 2b, 2c, 2d control circuit
3 Power supply
44 First command value generating means
45 Second command value generating means
46 Bias voltage generator
47, 48, 49 First, second and third arithmetic circuits
50, 51 first and second limiters
52 Triangular wave generator
53, 54, 55 First, second and third comparators
56, 57, 58 First, second and third NOT circuits
Q1 to Q6 1st to 6th switches
C capacitor
L1, L2 first and second inductors

Claims (12)

交流電源（3）から供給された正弦波交流入力電圧（Ｖｉｎ）を異なるレベルの交流出力電圧（Ｖ０）に変換する機能を有し、前記交流出力電圧（Ｖ０）を負荷（11）に供給する電力変換装置であって、
前記交流電源（3）の一端を接続するための交流入力端子（４）と、
前記負荷（11）の一端を接続するための交流出力端子（６）と、
前記交流電源（3）の他端及び前記負荷（11）の他端を接続するための共通端子（５）と、
制御可能な第1及び第2のスイッチ（Ｑ１，Ｑ２）が直列に接続された第1の直列回路と、
制御可能な第3及び第4のスイッチ（Ｑ３，Ｑ４）が直列に接続された回路であり且つ前記第1の直列回路に対して並列に接続された第2の直列回路と、
制御可能な第5及び第6のスイッチ（Ｑ５，Ｑ６）が直列に接続された回路であり且つ前記第1及び第2の直列回路に対して並列に接続された第3の直列回路と、
前記第1、第2及び第3の直列回路に対して並列に接続され且つ前記交流入力電圧（Ｖｉｎ）の最大値の２倍以上の耐圧を有しているコンデンサ（Ｃ）又は蓄電池と、
インダクタンス手段と
前記第1、第2、第3、第４、第５及び第６のスイッチ（Ｑ１，Ｑ２、Ｑ３，Ｑ４，Ｑ５，Ｑ６）を制御するための制御手段（２）と
から成り、
前記第1及び第2のスイッチ（Ｑ１，Ｑ２）の相互接続点（８）が前記交流入力端子（４）に接続され、
前記第3及び第4のスイッチ（Ｑ３，Ｑ４）の相互接続点（９）が前記共通端子（５）に接続され、
前記第5及び第6のスイッチ（Ｑ５，Ｑ６）の相互接続点（１０）が前記交流出力端子（６）に接続され、
前記インダクタンス手段は、前記交流入力端子（４）と前記第１及び第２のスイッチ（Ｑ１，Ｑ２）の相互接続点（８）との間に接続された第１のインダクタ（Ｌ１）と前記第５及び第６のスイッチ（Ｑ５，Ｑ６）の相互接続点（１０）と前記交流出力端子（６）との間に接続された第２のインダクタ（Ｌ２）と前記第３及び第４のスイッチ（Ｑ３、Ｑ４）の相互接続点（９）と前記共通端子（５）との間に接続された第３のインダクタ（Ｌ３）とからなる３つのインダクタから任意に選択された少なくとも２つから成り、
前記制御手段(２)は、前記交流入力端子（４）と前記共通端子（５）との間の交流入力電圧（Ｖｉｎ）の周波数と異なる周波数又は前記交流入力電圧（Ｖｉｎ）に対して異なる位相を有する交流出力電圧（Ｖｏ）を前記交流出力端子（６）と前記共通端子（５）との間に得ることができると共に、前記コンデンサ（Ｃ）又は前記蓄電池の電圧を前記交流入力電圧（Ｖｉｎ）の最大値の２倍以上にすることができるように前記第１〜第６のスイッチ（Ｑ1〜Ｑ6）を制御する信号を形成するものであり、且つ前記交流入力端子（４）又は前記第１及び第２のスイッチ（Ｑ１，Ｑ２）の相互接続点（８）と前記共通端子（５）との間の第１の電圧（Ｖｉｎ又はＶｃｏｎｖ）と前記交流出力端子（６）又は前記第５及び第６のスイッチ（Ｑ５，Ｑ６）の相互接続点（１０）と前記共通端子（５）との間の第２の電圧（Ｖｏ又はＶｉｎｖ）とをほぼ等しくする第１のモードの時に、前記第１及び第２のスイッチ（Ｑ１，Ｑ２）と前記第５及び第６のスイッチ（Ｑ５，Ｑ６）とを前記交流入力電圧（Ｖｉｎ）の周期と同一の第１の周期でオン・オフ制御し、且つ前記第３及び第４のスイッチ（Ｑ３，Ｑ４）を前記第１の周期よりも短い第２の周期でオン・オフ制御する第１の機能と、前記第２の電圧（Ｖｏ又はＶｉｎｖ）を前記第１の電圧（Ｖｉｎ又はＶｃｏｎｖ）よりも低くする第２のモードの時に、前記第１及び第２のスイッチ（Ｑ１，Ｑ２）を前記第１の周期でオン・オフ制御し、且つ前記第３及び第４のスイッチ（Ｑ３，Ｑ４）と前記第５及び第６のスイッチ（Ｑ５，Ｑ６）とを前記第２の周期でオン・オフ制御する第２の機能と、前記第２の電圧（Ｖｏ又はＶｉｎｖ）を前記第１の電圧（Ｖｉｎ又はＶｃｏｎｖ）よりも高くする第３のモードの時に、前記第１及び第２のスイッチ（Ｑ１，Ｑ２）と前記第３及び第４のスイッチ（Ｑ３，Ｑ４）とを前記第２の周期でオン・オフ制御し、且つ前記第５及び第６のスイッチ（Ｑ５，Ｑ６）を前記第１の周期でオン・オフ制御する第３の機能とからなる３つの機能の内の少なくとも２つを有するものであり、且つ前記第１及び第２のスイッチ（Ｑ１，Ｑ２）の相互接続点（８）と前記共通端子（５）との間の第１の電圧（Ｖｃｏｎｖ）を所望値にするための第１の指令値Ｖｒｃを前記交流入力電圧（Ｖｉｎ）に同期して発生する第１の指令値発生手段（44）と、前記第５及び第６のスイッチ（Ｑ５，Ｑ６）の相互接続点（１０）と前記共通端子（５）との間の第２の電圧（Ｖｉｎｖ）を所望値にするための第２の指令値Ｖｒｉを前記交流入力電圧（Ｖｉｎ）の周波数及び位相に拘束されないで発生する第２の指令値発生手段（45）とを備え、
前記第１の電圧（Ｖｃｏｎｖ）の所望値は、前記コンデンサ（Ｃ）又は蓄電池の電圧（Ｖｃ）を前記交流入力電圧（Ｖｉｎ）の最大値の２倍以上の値にすることができる値に決定されていることを特徴とする電力変換装置。The sine wave AC input voltage (Vin) supplied from the AC power supply (3) has a function of converting the AC output voltage (V0) to a different level and supplies the AC output voltage (V0) to the load (11). A power converter,
An AC input terminal (4) for connecting one end of the AC power source (3);
An AC output terminal (6) for connecting one end of the load (11);
A common terminal (5) for connecting the other end of the AC power source (3) and the other end of the load (11);
A first series circuit in which controllable first and second switches (Q1, Q2) are connected in series;
A second series circuit having a controllable third and fourth switch (Q3, Q4) connected in series and connected in parallel to the first series circuit;
A third series circuit in which controllable fifth and sixth switches (Q5, Q6) are connected in series and connected in parallel to the first and second series circuits;
A capacitor (C) or a storage battery connected in parallel to the first, second and third series circuits and having a withstand voltage equal to or greater than twice the maximum value of the AC input voltage (Vin);
Inductance means and control means (2) for controlling the first, second, third, fourth, fifth and sixth switches (Q1, Q2, Q3, Q4, Q5, Q6),
The interconnection point (8) of the first and second switches (Q1, Q2) is connected to the AC input terminal (4),
The interconnection point (9) of the third and fourth switches (Q3, Q4) is connected to the common terminal (5),
An interconnection point (10) of the fifth and sixth switches (Q5, Q6) is connected to the AC output terminal (6),
The inductance means includes a first inductor (L1) connected between the AC input terminal (4) and an interconnection point (8) of the first and second switches (Q1, Q2) and the first inductor. The second inductor (L2) connected between the interconnection point (10) of the fifth and sixth switches (Q5, Q6) and the AC output terminal (6) and the third and fourth switches ( Q3, comprising at least two arbitrarily selected from three inductors consisting of a third inductor (L3) connected between the interconnection point (9) of Q4) and the common terminal (5),
The control means (2) has a frequency different from the frequency of the AC input voltage (Vin) between the AC input terminal (4) and the common terminal (5) or a phase different from the AC input voltage (Vin). The AC output voltage (Vo) having the following can be obtained between the AC output terminal (6) and the common terminal (5), and the voltage of the capacitor (C) or the storage battery is set to the AC input voltage (Vin). ) To form a signal for controlling the first to sixth switches (Q1 to Q6) so as to be twice or more of the maximum value of the AC input terminal (4) or the first The first voltage (Vin or Vconv) between the interconnection point (8) of the first and second switches (Q1, Q2) and the common terminal (5) and the AC output terminal (6) or the fifth And the sixth switch (Q5, Q6) In the first mode in which the second voltage (Vo or Vinv) between the interconnection point (10) and the common terminal (5) is substantially equal, the first and second switches (Q1, Q2) ) And the fifth and sixth switches (Q5, Q6) are turned on / off in the same first cycle as the cycle of the AC input voltage (Vin), and the third and fourth switches ( Q3, Q4) is turned on / off in a second cycle shorter than the first cycle, and the second voltage (Vo or Vinv) is changed to the first voltage (Vin or Vconv). When the second mode is lower, the first and second switches (Q1, Q2) are on / off controlled in the first period, and the third and fourth switches (Q3, Q4) are controlled. ) And the fifth and sixth switches (Q5, Q6) In the second function of performing on / off control in a cycle and in the third mode in which the second voltage (Vo or Vinv) is higher than the first voltage (Vin or Vconv), the first and second The second switch (Q1, Q2) and the third and fourth switches (Q3, Q4) are turned on / off in the second cycle, and the fifth and sixth switches (Q5, Q6) Having at least two of the three functions including the third function for controlling ON / OFF in the first cycle, and the first and second switches (Q1, Q2) are mutually connected. A first command value Vrc for setting the first voltage (Vconv) between the connection point (8) and the common terminal (5) to a desired value is generated in synchronization with the AC input voltage (Vin). A first command value generating means (44); and the fifth and sixth switches. The second command value Vri for setting the second voltage (Vinv) between the interconnection point (10) of the switches (Q5, Q6) and the common terminal (5) to the desired value is the AC input voltage. Second command value generating means (45) that is generated without being restricted by the frequency and phase of (Vin) ,
The desired value of the first voltage (Vconv) is determined to be a value that allows the voltage (Vc) of the capacitor (C) or the storage battery to be twice or more the maximum value of the AC input voltage (Vin). The power converter characterized by the above-mentioned . 前記制御手段(２)は、更に、
前記第１の周期を有して最大バイアス電圧値＋Vsと最小バイアス電圧値−Ｖｓとが交互に配置された方形波電圧又は近似方形波電圧から成るバイアス電圧Ｖｓを発生するバイアス電圧発生器（46）と、
前記第１の指令値発生手段（44）と前記第２の指令値発生手段（45）と前記
バイアス電圧発生器（46）とに接続され、
Ｖｒｃ−Ｖｒｉ＋Ｖｓを最大リミッタ値＋VLと最小リミッタ値−ＶLとの間に制限した値から成る第１の値（Ｖｒ１）と、
Ｖｒｉ−Ｖｒｃ＋Ｖｓを示す第２の値（Ｖｒ３）と、
Ｖｒ３−Ｖｒｉ又はＶｓ−Ｖｒｃ又はＶｓ−Ｖｒｉを最大リミッタ値＋VLと最小リミッタ値−ＶLとの間に制限した値から成る第３の値（Ｖｒ２）と
を出力する演算手段（４７，４８，４９）と、
前記演算手段（47、48、49）と前記第１、第２、第３、第４、第５及び第６のスイッチ（Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６）とに接続され、前記演算手段（４７，４８，４９）から得られた前記第１、第２及び第３の値（Ｖｒ１，Ｖｒ３，Ｖｒ２）に基づいて前記第１、第２、第３、第４、第５及び第６のスイッチ（Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６）をオン・オフ制御するための第１、第２、第３、第４、第５及び第６の制御信号（ＶQ1，ＶQ2，ＶQ3，ＶQ4，ＶQ5，ＶQ6）を形成する制御信号形成手段（５２，５３，５４，５５，５６，５７，５８又は５２，５３，５４，５５、５６'、５７’、５８’）と
を備えていることを特徴とする請求項１記載の電力変換装置。 The control means (2) further includes:
A bias voltage generator (46) for generating a bias voltage Vs having a square wave voltage or an approximate square wave voltage in which the maximum bias voltage value + Vs and the minimum bias voltage value -Vs are alternately arranged in the first period. )When,
Connected to the first command value generating means (44), the second command value generating means (45), and the bias voltage generator (46);
A first value (Vr1) composed of a value obtained by limiting Vrc−Vri + Vs between the maximum limiter value + V L and the minimum limiter value −V L ;
A second value (Vr3) indicating Vri−Vrc + Vs;
Vr3-Vri or Vs-Vrc or third value consisting limit value between the Vs-Vri a maximum limit value + V L and the minimum limit value -V L (Vr2) and arithmetic means for outputting (47, 48 49)
Connected to the computing means (47, 48, 49) and the first, second, third, fourth, fifth and sixth switches (Q1, Q2, Q3, Q4, Q5, Q6); Based on the first, second and third values (Vr1, Vr3, Vr2) obtained from the computing means (47, 48, 49), the first, second, third, fourth, fifth and First, second, third, fourth, fifth and sixth control signals (V Q1 , V for controlling on / off of the sixth switch (Q1, Q2, Q3, Q4, Q5, Q6)) Control signal forming means (52, 53, 54, 55, 56, 57, 58 or 52, 53, 54, 55, 56 ', 57', forming Q2 , VQ3 , VQ4 , VQ5 , VQ6 ) 58 ') and
That it comprises a power converter according to claim 1, wherein. 前記最大バイアス電圧値＋Vsは前記最大リミッタ値＋VLよりも所定値だけ高く設定され、前記最小バイアス電圧値−Ｖｓの絶対値は前記最小リミッタ値−ＶLの絶対値よりも所定値だけ高く設定され、前記最大リミッタ値＋VLは前記第１、第２、第５及び第６のスイッチを前記第２の周期でオン・オフする領域から前記第１の周期でオフ制御する領域への転換レベルに相当し、前記最小リミッタ値−ＶLは前記第１、第２、第５及び第６のスイッチを前記第２の周期でオン・オフ制御する領域から前記第１の周期でオン制御する領域への転換レベルに相当していることを特徴とする請求項２記載の電力変換装置。The maximum bias voltage value + Vs is set higher than the maximum limiter value + V L by a predetermined value, and the absolute value of the minimum bias voltage value −Vs is set higher than the absolute value of the minimum limiter value −V L by a predetermined value. The maximum limiter value + V L is a conversion level from a region where the first, second, fifth and sixth switches are turned on / off in the second cycle to a region where the first switch is turned off in the first cycle. The minimum limiter value −V L is a region in which the first, second, fifth and sixth switches are controlled to be turned on / off in the first cycle from the region in which the first, second, fifth and sixth switches are controlled to be turned on / off in the second cycle. The power conversion device according to claim 2 , wherein the power conversion device corresponds to a conversion level. 前記制御信号形成手段は、
鋸波電圧又は三角波電圧から成る比較波（Ｖｔ）を前記第２の周期で発生する比較波発生器（52）と、
前記演算手段（47,48,49）と前記比較波発生器（52）と前記第１のスイッチ（Ｑ1）とに接続され、前記第１の値（Ｖｒ１）と前記比較波（Ｖｔ）とを比較して前記第1の値（Ｖｒ１）が前記比較波（Ｖｔ）よりも高い時には第1の電圧レベルとなり、前記第1の値（Ｖｒ１）が前記比較波（Ｖｔ）よりも低い時には第2の電圧レベルとなる第１の制御信号（ＶQ1）を形成し、この第１の制御信号（ＶQ1）を前記第１のスイッチ（Ｑ1）に供給するための第1のコンパレータ（53）と、
前記第1のコンパレータ（53）と前記第２のスイッチ（Ｑ2）とに接続され、前記第１の制御信号（ＶQ1）と逆位相の第2の制御信号（ＶQ2）を形成し、この第２の制御信号（ＶQ2）を前記第２のスイッチ（Ｑ2）に供給する第１のＮＯＴ回路（56）と、
前記演算手段（47,48,49）と前記比較波発生器（52）と前記第3のスイッチ（Ｑ3）とに接続され、前記第3の値（Ｖｒ２）と前記比較波（Ｖｔ）とを比較して前記第3の値（Ｖｒ２）が前記比較波（Ｖｔ）よりも高い時には第1の電圧レベルとなり、前記第3の値（Ｖｒ２）が前記比較波（Ｖｔ）よりも低い時には第2の電圧レベルとなる第３の制御信号（ＶQ3）を形成し、この第３の制御信号（ＶQ3）を前記第３のスイッチ（Ｑ3）に供給するための第２のコンパレータ（54）と、
前記第2のコンパレータ（54）と前記第4のスイッチ（Ｑ4）とに接続され、前記第３の制御信号（ＶQ3）と逆位相の第4の制御信号（ＶQ4）を形成し、この第４の制御信号（ＶQ4）を前記第４のスイッチ（Ｑ4）に供給する第２のＮＯＴ回路（57）と、
前記演算手段（47,48,49）と前記比較波発生器（52）と前記第５のスイッチ（Ｑ5）とに接続され、前記第２の値（Ｖｒ３）と前記比較波（Ｖｔ）とを比較して前記第２の値（Ｖｒ３）が前記比較波（Ｖｔ）よりも高い時には第1の電圧レベルとなり、前記第２の値（Ｖｒ３）が前記比較波（Ｖｔ）よりも低い時には第2の電圧レベルとなる第５の制御信号（ＶQ5）を形成し、この第５の制御信号（ＶQ5）を前記第５のスイッチ（Ｑ5）に供給するための第３のコンパレータ（55）と、
前記第３のコンパレータ（55）と前記第６のスイッチ（Ｑ6）とに接続され、前記第５の制御信号（ＶQ5）と逆位相の第６の制御信号（ＶQ6）を形成し、この第６の制御信号（ＶQ6）を前記第６のスイッチ（Ｑ6）に供給する第３のＮＯＴ回路（5８）と
から成る請求項２又は３記載の電力変換装置。The control signal forming means includes
A comparison wave generator (52) for generating a comparison wave (Vt) comprising a sawtooth voltage or a triangular wave voltage in the second period;
The calculation means (47, 48, 49), the comparison wave generator (52) and the first switch (Q1) are connected, and the first value (Vr1) and the comparison wave (Vt) are obtained. In comparison, when the first value (Vr1) is higher than the comparison wave (Vt), the first voltage level is obtained, and when the first value (Vr1) is lower than the comparison wave (Vt), the second value is obtained. A first comparator (53) for forming a first control signal (V Q1 ) having a voltage level of 1 and supplying the first control signal (V Q1 ) to the first switch (Q1); ,
Connected to said first comparator (53) and said second switch (Q2), to form the first control signal (V Q1) and the anti-phase second control signal (V Q2), this A first NOT circuit (56) for supplying a second control signal (V Q2 ) to the second switch (Q2);
The arithmetic means (47, 48, 49), the comparison wave generator (52), and the third switch (Q3) are connected, and the third value (Vr2) and the comparison wave (Vt) are obtained. In comparison, when the third value (Vr2) is higher than the comparison wave (Vt), the first voltage level is obtained, and when the third value (Vr2) is lower than the comparison wave (Vt), the second value is obtained. And a second comparator (54) for forming a third control signal (V Q3 ) at the voltage level of the second and supplying the third control signal (V Q3 ) to the third switch (Q3). ,
Connected to the second comparator (54) and the fourth switch ( Q4 ) to form a fourth control signal (V Q4 ) having an opposite phase to the third control signal (V Q3 ), A second NOT circuit (57) for supplying a fourth control signal (V Q4 ) to the fourth switch (Q4);
The calculation means (47, 48, 49), the comparison wave generator (52) and the fifth switch (Q5) are connected, and the second value (Vr3) and the comparison wave (Vt) are obtained. In comparison, when the second value (Vr3) is higher than the comparative wave (Vt), the first voltage level is obtained, and when the second value (Vr3) is lower than the comparative wave (Vt), the second voltage (Vr3) is second. A third comparator (55) for forming a fifth control signal (V Q5 ) having a voltage level of 5 and supplying the fifth control signal (V Q5 ) to the fifth switch (Q5); ,
Connected to the third comparator (55) and the sixth switch ( Q6 ) to form a sixth control signal (V Q6 ) having the opposite phase to the fifth control signal (V Q5 ), The power converter according to claim 2 or 3, comprising a third NOT circuit (58) for supplying a sixth control signal (V Q6 ) to the sixth switch (Q6). 前記制御信号形成手段は、
鋸波電圧又は三角波電圧から成る比較波（Ｖｔ）を前記第２の周期で発生する比較波発生器（52）と、
前記演算手段（47,48,49）と前記比較波発生器（52）と前記第１のスイッチ（Ｑ1）とに接続され、前記第１の値（Ｖｒ１）と前記比較波（Ｖｔ）とを比較して前記第1の値（Ｖｒ１）が前記比較波（Ｖｔ）よりも高い時には第1の電圧レベルとなり、前記第1の値（Ｖｒ１）が前記比較波（Ｖｔ）よりも低い時には第2の電圧レベルとなる第１の制御信号（ＶQ1）を形成し、この第１の制御信号（ＶQ1）を前記第１のスイッチ（Ｑ1）に供給するための第1のコンパレータ（53）と
前記演算手段（47,48,49）と前記比較波発生器（52）と前記第２のスイッチ（Ｑ２）とに接続され、前記第１の値（Ｖｒ１）と前記比較波（Ｖｔ）とを比較して前記第1の値（Ｖｒ１）が前記比較波（Ｖｔ）よりも低い時には第1の電圧レベルとなり、前記第1の値（Ｖｒ１）が前記比較波（Ｖｔ）よりも高い時には第2の電圧レベルとなる第２の制御信号（ＶQ2）を形成し、この第２の制御信号（ＶQ2）を前記第２のスイッチ（Ｑ2）に供給する第２のコンパレータ（56´）と、
前記演算手段（47,48,49）と前記比較波発生器（52）と前記第3のスイッチ（Ｑ3）とに接続され、前記第３の値（Ｖｒ２）と前記比較波（Ｖｔ）とを比較して前記第３の値（Ｖｒ２）が前記比較波（Ｖｔ）よりも高い時には第1の電圧レベルとなり、前記第３の値（Ｖｒ２）が前記比較波（Ｖｔ）よりも低い時には第2の電圧レベルとなる第３の制御信号（ＶQ3）を形成し、この第３の制御信号（ＶQ3）を前記第３のスイッチ（Ｑ3）に供給するための第３のコンパレータ（54）と、
前記演算手段（47,48,49）と前記比較波発生器（52）と前記第４のスイッチ（Ｑ４）とに接続され、前記第３の値（Ｖｒ２）と前記比較波（Ｖｔ）とを比較して前記第３の値（Ｖｒ２）が前記比較波（Ｖｔ）よりも低い時には第1の電圧レベルとなり、前記第３の値（Ｖｒ２）が前記比較波（Ｖｔ）よりも高い時には第2の電圧レベルとなる第４の制御信号（ＶQ4）を形成し、この第４の制御信号（ＶQ4）を前記第４のスイッチ（Ｑ4）に供給する第４のコンパレータ（57´）と、
前記演算手段（47,48,49）と前記比較波発生器（52）と前記第５のスイッチ（Ｑ5）とに接続され、前記第２の値（Ｖｒ３）と前記比較波（Ｖｔ）とを比較して前記第２の値（Ｖｒ３）が前記比較波（Ｖｔ）よりも高い時には第1の電圧レベルとなり、前記第２の値（Ｖｒ３）が前記比較波（Ｖｔ）よりも低い時には第2の電圧レベルとなる第５の制御信号（ＶQ5）を形成し、この第５の制御信号（ＶQ5）を前記第５のスイッチ（Ｑ5）に供給するための第５のコンパレータ（55）と、
前記演算手段（47,48,49）と前記比較波発生器（52）と前記第６のスイッチ（Ｑ６）とに接続され、前記第２の値（Ｖｒ３）と前記比較波（Ｖｔ）とを比較して前記第２の値（Ｖｒ３）が前記比較波（Ｖｔ）よりも低い時には第1の電圧レベルとなり、前記第２の値（Ｖｒ３）が前記比較波（Ｖｔ）よりも高い時には第2の電圧レベルとなる第６の制御信号（ＶQ6）を形成し、この第６の制御信号（ＶQ6）を前記第６のスイッチ（Ｑ6）に供給する第６のコンパレ−タ（5８´）と、
から成る請求項２又は３記載の電力変換装置。The control signal forming means includes
A comparison wave generator (52) for generating a comparison wave (Vt) comprising a sawtooth voltage or a triangular wave voltage in the second period;
The calculation means (47, 48, 49), the comparison wave generator (52) and the first switch (Q1) are connected, and the first value (Vr1) and the comparison wave (Vt) are obtained. In comparison, when the first value (Vr1) is higher than the comparison wave (Vt), the first voltage level is obtained, and when the first value (Vr1) is lower than the comparison wave (Vt), the second value is obtained. A first comparator (53) for forming a first control signal (V Q1 ) having a voltage level of 1 and supplying the first control signal (V Q1 ) to the first switch (Q1); The calculation means (47, 48, 49), the comparison wave generator (52), and the second switch (Q2) are connected, and the first value (Vr1) and the comparison wave (Vt) are obtained. In comparison, when the first value (Vr1) is lower than the comparison wave (Vt), the first voltage level is reached, and the first value (Vr1) is the previous value. When higher than the comparison wave (Vt), a second control signal (V Q2 ) having a second voltage level is formed, and this second control signal (V Q2 ) is supplied to the second switch (Q2). A second comparator (56 ') to supply;
The calculation means (47, 48, 49), the comparison wave generator (52), and the third switch (Q3) are connected, and the third value (Vr2) and the comparison wave (Vt) are obtained. In comparison, when the third value (Vr2) is higher than the comparison wave (Vt), the first voltage level is obtained, and when the third value (Vr2) is lower than the comparison wave (Vt), the second value is obtained. And a third comparator (54) for forming a third control signal (V Q3 ) at the voltage level of the second and supplying the third control signal (V Q3 ) to the third switch (Q3). ,
The calculation means (47, 48, 49), the comparison wave generator (52), and the fourth switch (Q4) are connected, and the third value (Vr2) and the comparison wave (Vt) are obtained. In comparison, when the third value (Vr2) is lower than the comparison wave (Vt), the first voltage level is obtained, and when the third value (Vr2) is higher than the comparison wave (Vt), the second value is obtained. A fourth comparator (57 ′) that forms a fourth control signal (V Q4 ) having a voltage level of ## EQU2 ## and supplies the fourth control signal (V Q4 ) to the fourth switch (Q4);
The calculation means (47, 48, 49), the comparison wave generator (52) and the fifth switch (Q5) are connected, and the second value (Vr3) and the comparison wave (Vt) are obtained. In comparison, when the second value (Vr3) is higher than the comparative wave (Vt), the first voltage level is obtained, and when the second value (Vr3) is lower than the comparative wave (Vt), the second voltage (Vr3) is second. A fifth control signal (V Q5 ) having a voltage level of 5, and a fifth comparator (55) for supplying the fifth control signal (V Q5 ) to the fifth switch (Q 5); ,
The calculation means (47, 48, 49), the comparison wave generator (52) and the sixth switch (Q6) are connected, and the second value (Vr3) and the comparison wave (Vt) are obtained. In comparison, when the second value (Vr3) is lower than the comparative wave (Vt), the first voltage level is obtained, and when the second value (Vr3) is higher than the comparative wave (Vt), the second voltage (Vr3) is second. A sixth control signal (V Q6 ) having a voltage level of 6, and a sixth comparator (58 ′) for supplying the sixth control signal (V Q6 ) to the sixth switch (Q 6). When,
The power conversion device according to claim 2 or 3, comprising: 前記演算手段は、
前記第１の指令値発生手段（４４）と前記第２の指令値発生手段（４５）と前記バイアス電圧発生器（４６）とに接続され、Ｖｒｃ−Ｖｒｉ＋Ｖｓを演算して前記第１の値（Ｖｒ１）を出力する第１の演算回路（４７）と、
前記第１の指令値発生手段（４４）と前記第２の指令値発生手段（４５）と前記バイアス電圧発生器（４６）とに接続され、Ｖｒｉ−Ｖｒｃ＋Ｖｓを演算して、前記第２の値（Ｖｒ３）を出力する第２の演算回路（４８）と、
前記第２の指令値発生手段（４５）と前記第２の演算回路（４８）とに接続され、Ｖｒ３−Ｖｒｉを演算して前記第３の値（Ｖｒ２）を出力する第３の演算回路（４９）と、
前記第１の演算回路（４７）に接続され，前記第１の演算回路（４７）の出力を、前記最大バイアス電圧値＋Ｖｓよりも所定値だけ低く設定された最大リミッタ値＋VLと前記最小バイアス電圧値−Ｖｓの絶対値よりも所定値だけ低い絶対値を有している前記最小リミッタ値−ＶLとの間に制限する第１のリミッタ（５０）と、
前記第２の演算回路（４８）に接続され，前記第２の演算回路（４８）の出力を、前記最大バイアス電圧値＋Ｖｓよりも所定値だけ低く設定された最大リミッタ値＋VLと前記最小バイアス電圧値−Ｖｓの絶対値よりも所定値だけ低い絶対値を有している前記最小リミッタ値−ＶLとの間に制限する第２のリミッタ（５１）と
を有していることを特徴とする請求項２又は３又は４又は５記載の電力変換装置。The computing means is
The first command value generating means (44), the second command value generating means (45), and the bias voltage generator (46) are connected to each other to calculate Vrc−Vri + Vs and calculate the first value ( A first arithmetic circuit (47) for outputting Vr1);
The second command value generating means (44), the second command value generating means (45), and the bias voltage generator (46) are connected to each other, and Vri−Vrc + Vs is calculated to calculate the second value. A second arithmetic circuit (48) for outputting (Vr3);
A third arithmetic circuit (connected to the second command value generating means (45) and the second arithmetic circuit (48), which calculates Vr3-Vri and outputs the third value (Vr2). 49),
Connected to the first arithmetic circuit (47), the output of the first arithmetic circuit (47) is set to a maximum limiter value + V L which is set lower than the maximum bias voltage value + Vs by a predetermined value and the minimum bias. A first limiter (50) for limiting between the minimum limit value -V L having an absolute value lower than the absolute value of the voltage value -Vs by a predetermined value;
Connected to the second arithmetic circuit (48), the output of the second arithmetic circuit (48) is set to a maximum limiter value + V L which is set lower than the maximum bias voltage value + Vs by a predetermined value and the minimum bias. And a second limiter (51) for limiting between the minimum limit value -V L having an absolute value lower than the absolute value of the voltage value -Vs by a predetermined value. The power converter according to claim 2, 3, 4, or 5 . 前記演算手段は、
前記第１の指令値発生手段（４４）と前記第２の指令値発生手段（４５）とに接続され、前記第２の指令値Ｖｒｉから前記第１の指令値Ｖｒｃを減算して△Ｖ＝Ｖｒｉ−Ｖｒｃを演算する第１の演算回路（４７ａ）と、
前記第１の演算回路（４７ａ）と前記バイアス電圧発生器（４６）とに接続され、
もし、△Ｖ＞０の時は、
前記第１の値としてＶｒ１＝Ｖｓ−△Ｖが前記最大リミッタ値＋VLと前記最小リミッタ値−ＶLとの間に制限された値、及び
前記第２の値としてＶｒ３＝Ｖｓが前記最大リミッタ値＋VLと前記最小リミッタ値−ＶLとの間に制限された値を出力し、
もし、△Ｖ＝０の時は、
前記第１の値としてＶｒ１＝Ｖｓが前記最大リミッタ値＋VLと前記最小リミッタ値−ＶLとの間に制限された値、及び
前記第２の値としてＶｒ３＝Ｖｓが前記最大リミッタ値＋VLと前記最小リミッタ値−ＶLとの間に制限された値を出力し、
もし、△Ｖ＜０の時は、
前記第１の値としてＶｒ１＝Ｖｓが前記最大リミッタ値＋VLと前記最小リミッタ値−ＶLとの間に制限された値、及び
前記第２の値としてＶｒ３＝Ｖｓ＋△Ｖが前記最大リミッタ値＋VLと前記最小リミッタ値−ＶLとの間に制限された値を出力する第２の演算回路（４８ａ）と、
前記第１の指令値発生手段（４４）と前記第２の演算回路（４８ａ）とに接続され、Ｖｒ２＝Ｖｒ１−Ｖｒｃを演算する第３の演算回路（４９ａ）と
から成ることを特徴とする請求項２又は３又は４又は５記載の電力変換装置。The computing means is
Connected to the first command value generating means (44) and the second command value generating means (45), the first command value Vrc is subtracted from the second command value Vri, and ΔV = A first arithmetic circuit (47a) for calculating Vri−Vrc;
Connected to the first arithmetic circuit (47a) and the bias voltage generator (46);
If ΔV> 0,
The first value Vr1 = Vs−ΔV is a value limited between the maximum limiter value + V L and the minimum limiter value −V L , and the second value Vr3 = Vs is the maximum limiter. Output a limited value between the value + V L and the minimum limiter value −V L ,
If ΔV = 0,
As the first value, Vr1 = Vs is a value limited between the maximum limiter value + V L and the minimum limiter value −V L , and as the second value, Vr3 = Vs is the maximum limiter value + V L. And a value limited between the minimum limiter value −V L, and
If △ V <0,
The first value Vr1 = Vs is a value limited between the maximum limiter value + V L and the minimum limiter value −V L , and the second value is Vr3 = Vs + ΔV is the maximum limiter value. A second arithmetic circuit (48a) for outputting a value limited between + V L and the minimum limiter value −V L ;
It is connected to the first command value generating means (44) and the second arithmetic circuit (48a), and comprises a third arithmetic circuit (49a) for calculating Vr2 = Vr1-Vrc. The power converter according to claim 2 or 3 or 4 or 5 . 前記演算手段は、
前記第１の指令値発生手段（４４）と前記第２の指令値発生手段（４５）とに接続され、ΔＶ１＝Ｖｒｃ−Ｖｒｉを演算する第１の演算回路（４７ｂ）と、
前記第１の指令値発生手段（４４）と前記第２の指令値発生手段（４５）とに接続され、Ｖｒｉ−Ｖｒｃを演算する第２の演算回路（４８ｂ）と、
前記第１の指令値発生手段（４４）と前記第２の指令値発生手段（４５）とに接続され、第１の演算回路（４７ｂ）から得られた前記ΔＶ１が0の時及び前記ΔＶ１が0より大きい時にＶｒｃを出力し、前記ΔＶ１が0より小さい時にＶｒｉを出力する選択回路（４９ｂ）と、
前記第１の演算回路（４７ｂ）と前記バイアス電圧発生器（４６）とに接続され、Ｖｓ＋（Ｖｒｃ−Ｖｒｉ）から成る第１の値（Ｖｒ１）を出力する第１の加算器（７１）と、
前記第２の演算回路（４８ｂ）と前記バイアス電圧発生器（４６）とに接続され、Ｖｓ＋（Ｖｒｉ−Ｖｒｃ）から成る第２の値（Ｖｒ３）を出力する第２の加算器（７３）と、
前記選択回路（４９ｂ）と前記バイアス電圧発生器（４６）とに接続され、Ｖｓ−Ｖｒｃ又はＶｓ−Ｖｒｉから成る第３の値（Ｖｒ２）を出力する減算器（７２）と、
前記第１の加算器（７１）に接続され，前記第１の加算器（７１）の出力を、
前記最大バイアス電圧値＋Ｖｓよりも所定値だけ低く設定された最大リミッタ値＋VLと前記最小バイアス電圧値−Ｖｓの絶対値よりも所定値だけ低い絶対値を有する前記最小リミッタ値−ＶLとの間に制限する第１のリミッタ（５０）と、
前記第２の加算器（７３）に接続され，前記第２の加算器（７３）の出力を、
前記最大バイアス電圧値＋Ｖｓよりも所定値だけ低く設定された最大リミッタ値＋VLと前記最小バイアス電圧値−Ｖｓの絶対値よりも所定値だけ低い絶対値を有する前記最小リミッタ値−ＶLとの間に制限する第２のリミッタ（５１）と、
前記減算器（７２）に接続され，前記減算器（７２）の出力を、前記最大バイアス電圧値＋Ｖｓよりも所定値だけ低く設定された最大リミッタ値＋VLと前記最小バイアス電圧値−Ｖｓの絶対値よりも所定値だけ低い絶対値を有する前記最小リミッタ値−ＶLとの間に制限する第３のリミッタ（７４）と
を有していることを特徴とする請求項２又は３又は４又は５記載の電力変換装置。The computing means is
A first arithmetic circuit (47b) connected to the first command value generating means (44) and the second command value generating means (45) and calculating ΔV1 = Vrc−Vri;
A second arithmetic circuit (48b) connected to the first command value generating means (44) and the second command value generating means (45) and calculating Vri-Vrc;
It is connected to the first command value generating means (44) and the second command value generating means (45), and when the ΔV1 obtained from the first arithmetic circuit (47b) is 0 and the ΔV1 is A selection circuit (49b) that outputs Vrc when larger than 0 and outputs Vri when ΔV1 is smaller than 0;
A first adder (71) connected to the first arithmetic circuit (47b) and the bias voltage generator (46) and outputting a first value (Vr1) composed of Vs + (Vrc−Vri); ,
A second adder (73) connected to the second arithmetic circuit (48b) and the bias voltage generator (46) and outputting a second value (Vr3) consisting of Vs + (Vri−Vrc); ,
A subtractor (72) connected to the selection circuit (49b) and the bias voltage generator (46) and outputting a third value (Vr2) consisting of Vs-Vrc or Vs-Vri;
Connected to the first adder (71), the output of the first adder (71) is
The maximum limit value + V L set lower than the maximum bias voltage value + Vs by a predetermined value and the minimum limit value −V L having an absolute value lower than the absolute value of the minimum bias voltage value −Vs by a predetermined value. A first limiter (50) limiting in between,
Connected to the second adder (73), the output of the second adder (73) is
The maximum limit value + V L set lower than the maximum bias voltage value + Vs by a predetermined value and the minimum limit value −V L having an absolute value lower than the absolute value of the minimum bias voltage value −Vs by a predetermined value. A second limiter (51) limiting in between,
The absolute value of the maximum limiter value + V L and the minimum bias voltage value −Vs, which are connected to the subtractor (72) and the output of the subtracter (72) is set lower than the maximum bias voltage value + Vs by a predetermined value. third limiter (74) and that claims 2 or 3 or 4 or wherein having a that limits between the minimum limit value -V L having an absolute value lower by a predetermined value than the value 5. The power conversion device according to 5 . 前記演算手段は、
前記第１の指令値発生手段（４４）と前記第２の指令値発生手段（４５）とに接続され、ΔＶ１＝Ｖｒｃ−Ｖｒｉを演算する演算回路（４７ｂ）と、
前記第１の指令値発生手段（４４）と前記第２の指令値発生手段（４５）と前記演算回路（４７ｂ）とに接続され、前記演算回路（４７ｂ）から得られた前記ΔＶ１が0の時及び前記ΔＶ１が0より大きい時にＶｒｃを出力し、前記ΔＶ１が0より小さい時にＶｒｉを出力する選択回路（４９ｂ）と、
前記演算回路（４７ｂ）と前記バイアス電圧発生器（４６）とに接続され、Ｖｓ＋（Ｖｒｃ−Ｖｒｉ）から成る第１の値（Ｖｒ１）を出力する加算器（７１）と、
前記演算回路（４７ｂ）と前記バイアス電圧発生器（４６）とに接続され、Ｖｓ−（Ｖｒｃ−Ｖｒｉ）から成る第２の値（Ｖｒ３）を出力する第１の減算器（７３´）と、
前記選択回路（４９ｂ）と前記バイアス電圧発生器（４６）とに接続され、Ｖｓ−Ｖｒｃ又はＶｓ−Ｖｒｉから成る第３の値（Ｖｒ２）を出力する第２の減算器（７２）と、
前記加算器（７１）に接続され，前記加算器（７１）の出力を、前記最大バイアス電圧値＋Ｖｓよりも所定値だけ低く設定された最大リミッタ値＋VLと前記最小バイアス電圧値−Ｖｓの絶対値よりも所定値だけ低い絶対値を有する前記最小リミッタ値−ＶLとの間に制限する第１のリミッタ（５０）と、
前記第１の減算器（７３´）に接続され，前記第１の減算器（７３’）の出力を、前記最大バイアス電圧値＋Ｖｓよりも所定値だけ低く設定された最大リミッタ値＋VLと前記最小バイアス電圧値−Ｖｓの絶対値よりも所定値だけ低い絶対値を有する前記最小リミッタ値−ＶLとの間に制限する第２のリミッタ（５１）と、
前記第２の減算器（７２）に接続され，前記第２の減算器（７２）の出力を、前記最大バイアス電圧値＋Ｖｓよりも所定値だけ低く設定された最大リミッタ値＋VLと前記最小バイアス電圧値−Ｖｓの絶対値よりも所定値だけ低い絶対値を有する前記最小リミッタ値−ＶLとの間に制限する第３のリミッタ（７４）と
を有していることを特徴とする請求項２又は３又は４又は５記載の電力変換装置。The computing means is
An arithmetic circuit (47b) connected to the first command value generating means (44) and the second command value generating means (45) and calculating ΔV1 = Vrc−Vri;
The first command value generating means (44), the second command value generating means (45) and the arithmetic circuit (47b) are connected, and the ΔV1 obtained from the arithmetic circuit (47b) is 0. And a selection circuit (49b) that outputs Vrc when ΔV1 is larger than 0, and outputs Vri when ΔV1 is smaller than 0,
An adder (71) connected to the arithmetic circuit (47b) and the bias voltage generator (46) and outputting a first value (Vr1) consisting of Vs + (Vrc−Vri);
A first subtractor (73 ′) connected to the arithmetic circuit (47b) and the bias voltage generator (46) and outputting a second value (Vr3) consisting of Vs− (Vrc−Vri);
A second subtractor (72) connected to the selection circuit (49b) and the bias voltage generator (46) and outputting a third value (Vr2) comprising Vs-Vrc or Vs-Vri;
The absolute value of the maximum limiter value + V L and the minimum bias voltage value −Vs, which are connected to the adder (71), and the output of the adder (71) is set lower than the maximum bias voltage value + Vs by a predetermined value. A first limiter (50) limiting between the minimum limiter value −V L having an absolute value lower than the value by a predetermined value;
The output of the first subtractor (73 ′) is connected to the first subtractor (73 ′), and the maximum limiter value + V L set lower than the maximum bias voltage value + Vs by a predetermined value and the output A second limiter (51) for limiting between the minimum limit value -V L having an absolute value lower than the absolute value of the minimum bias voltage value -Vs by a predetermined value;
A maximum limiter value + V L connected to the second subtracter (72) and the output of the second subtracter (72) set to be lower than the maximum bias voltage value + Vs by a predetermined value and the minimum bias 3. A third limiter (74) for limiting between the minimum limit value -V L having an absolute value lower than the absolute value of the voltage value -Vs by a predetermined value. The power converter according to 2 or 3 or 4 or 5 . 前記第１の指令値発生手段は、
前記交流入力端子（４）と前記共通端子（５）との間の交流入力電圧（Ｖｉｎ）を検出し、交流入力電圧検出信号を出力する入力電圧検出回路（４１）と、
前記コンデンサ（Ｃ）又は蓄電池の直流電圧を検出して直流電圧検出信号を出力する直流電圧検出回路（４２）と、
前記交流入力端子（４）を流れる電流を検出し、前記電流に比例した電圧値を有する電流検出信号を出力する電流検出器（２３）と、
前記交流入力電圧（Ｖｉｎ）の２倍以上の値を示す基準直流電圧を発生する基準直流電圧源（５９）と、
前記基準直流電圧源（５９）と前記直流電圧検出回路（４２）とに接続され、前記基準直流電圧と前記直流電圧検出信号との差を示す信号を出力する第１の減算器（６０）と、
前記入力電圧検出回路（４１）と前記第１の減算器（６０）とに接続され、前記交流入力電圧検出信号に前記第１の減算器（６０）の出力を乗算する乗算器（６２）と、
前記乗算器（６２）と前記電流検出器（２３）とに接続され、前記乗算器（６２）の出力から前記電流検出信号を減算して前記第１の指令値（Ｖｒｃ）を出力する第２の減算器（６３）と、
から成ることを特徴とする請求項２乃至９のいずれかに記載の電力変換装置。The first command value generating means includes
An input voltage detection circuit (41) for detecting an AC input voltage (Vin) between the AC input terminal (4) and the common terminal (5) and outputting an AC input voltage detection signal;
A DC voltage detection circuit (42) for detecting a DC voltage of the capacitor (C) or the storage battery and outputting a DC voltage detection signal;
A current detector (23) for detecting a current flowing through the AC input terminal (4) and outputting a current detection signal having a voltage value proportional to the current;
A reference DC voltage source (59) for generating a reference DC voltage indicating a value of at least twice the AC input voltage (Vin);
A first subtractor (60) connected to the reference DC voltage source (59) and the DC voltage detection circuit (42) and outputting a signal indicating a difference between the reference DC voltage and the DC voltage detection signal; ,
A multiplier (62) connected to the input voltage detection circuit (41) and the first subtractor (60), for multiplying the AC input voltage detection signal by the output of the first subtractor (60); ,
A second terminal connected to the multiplier (62) and the current detector (23) and subtracting the current detection signal from the output of the multiplier (62) to output the first command value (Vrc). Subtractor (63) of
The power conversion device according to claim 2, comprising: 前記第２の指令値発生手段（４５）は、
前記交流入力電圧（Ｖｉｎ）の周波数及び位相に拘束されないで前記交流出力電圧（Ｖｏ）の目標値を示す基準出力電圧指令値を発生する基準出力電圧指令値発生器（６６）と、
前記交流出力端子（６）と前記共通端子（５）との間の交流出力電圧（Ｖ０）を検出し、出力電圧検出信号を出力する出力電圧検出回路（４３）と、
前記基準出力電圧指令値発生器（６６）と前記出力電圧検出回路（４３）とに接続され、前記基準出力電圧指令値と前記出力電圧検出信号との差に相当する信号を前記第２の指令値（Ｖｒｉ）として出力する第３の減算器（６７）と
から成ることを特徴とする請求項２乃至９のいずれかに記載の電力変換装置。The second command value generating means (45)
A reference output voltage command value generator (66) for generating a reference output voltage command value indicating a target value of the AC output voltage (Vo) without being constrained by the frequency and phase of the AC input voltage (Vin);
An output voltage detection circuit (43) for detecting an AC output voltage (V0) between the AC output terminal (6) and the common terminal (5) and outputting an output voltage detection signal;
Connected to the reference output voltage command value generator (66) and the output voltage detection circuit (43), a signal corresponding to the difference between the reference output voltage command value and the output voltage detection signal is sent to the second command. The power converter according to any one of claims 2 to 9 , comprising a third subtracter (67) that outputs the value (Vri). 前記基準出力電圧指令値発生器（６６）は、レベルの異なる複数の基準出力電圧指令値を選択的に発生することができるものであることを特徴とする請求項1１記載の電力変換装置。12. The power converter according to claim 11, wherein the reference output voltage command value generator (66) is capable of selectively generating a plurality of reference output voltage command values having different levels.
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* Cited by examiner, † Cited by third party
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