JP2009283974A - 半導体装置 - Google Patents
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Abstract
【解決手段】シリコン基板上に設けられた酸化シリコン膜と、単結晶シリコン基板の一部よりなりTFTの活性層となる島状シリコン層を熱酸化して得られ、酸化シリコン膜に貼り合わせ界面にて貼り合わせて設けられた酸化シリコン膜と、活性層を熱酸化して設けられた他の面の酸化シリコン膜とにより取り囲まれた活性層と、活性層上に設けられたゲート電極と、を有する半導体装置を提供する。
【選択図】図5
Description
ジスタ(以下、TFTと呼ぶ)の作製方法を提供するものであり、TFTで構成された半
導体回路を含む半導体装置の作製方法に関する。
般を指し、液晶表示装置に代表される電気光学装置、TFTを集積化した半導体回路、ま
たその様な電気光学装置や半導体回路を部品として含む電子機器をもその範疇に含むもの
とする。
on Insulator)構造が注目されている。この技術は従来バルク単結晶シリコンで形成され
ていたFETの活性領域(チャネル形成領域)を、単結晶シリコン薄膜とする技術である
。
に単結晶シリコン薄膜が形成される。この様なSOI基板の作製方法は様々な方法が知ら
れているが、最近では貼り合わせSOI基板が注目されている。貼り合わせSOI基板と
は、その名の通り2枚のシリコン基板を貼り合わせることでSOI構造を実現するもので
ある。この技術は将来的にはガラス基板などの上にも単結晶シリコン薄膜を形成できる可
能性がある。
登録商標)と呼ばれる技術である。Smart-Cut法は1996年にフランスのSOITEC社で開
発された技術であり、水素脆化を利用した貼り合わせSOI基板の作製方法である。Smar
t-Cut法の詳細な技術に関しては、「工業調査会,電子材料8月号,pp.83〜87,1997」に詳
しい。
る。この技術は多孔質シリコン層の選択性エッチングを利用したSOI基板の作製方法で
ある。ELTRAN法の詳細な技術に関しては、「T.Yonehara,K.Sakaguchi and T.Hamag
uchi:Appl.Phys.Lett.43[3],253(1983)」に詳しい。
である。しかしながら、両方法ともに2枚の基板を貼り合わせる工程において高温の熱処
理を行うため、形成された単結晶シリコン薄膜には強い応力が発生し、残存してしまうと
いった問題がある。
リアのトラップ準位として働いたり、TFT特性の経時変化を招く要因ともなりうる。こ
の問題点は、Smart-Cut法やELTRAN法を用いる上で非常に重要な問題点であり、根
本的な解決が要求されている。
TRAN法で形成された単結晶シリコン薄膜から応力に起因する準位や欠陥を除去するた
めの方法を提供することを課題とする。
を用いた半導体回路や電気光学装置の動作性能の向上や信頼性の向上を課題とする。さら
に、その様な半導体回路や電気光学装置を搭載した電子機器の動作性能の向上や信頼性の
向上を課題とする。
ン基板に対して主表面側から水素を添加し、水素添加層を形成する第1工程と、前記第1
単結晶シリコン基板と支持体となる第2基板とを前記酸化シリコン膜を介して貼り合わせ
る第2工程と、第1熱処理により前記第1単結晶シリコン基板を分断する第3工程と、前
記第3工程によって前記第2基板の上に残存した単結晶シリコン薄膜に対して第2熱処理
を行う第4工程と、前記単結晶シリコン薄膜の主表面を平坦化する第5工程と、前記単結
晶シリコン薄膜をパターニングして島状シリコン層を形成する第6工程と、前記島状シリ
コン層に対して熱酸化処理を行う第7工程と、を有することを特徴とする。
対して主表面側から水素を添加し、水素添加層を形成する第1工程と、前記第1単結晶シ
リコン基板と支持体となる第2基板とを前記酸化シリコン膜を介して貼り合わせる第2工
程と、第1熱処理により前記第1単結晶シリコン基板を分断する第3工程と、前記第3工
程によって前記第2基板の上に残存した単結晶シリコン薄膜の主表面を平坦化する第4工
程と、前記単結晶シリコン薄膜をパターニングして島状シリコン層を形成する第5工程と
、前記島状シリコン層に対して熱酸化処理を行う第6工程と、を有することを特徴とする
。
コン層を形成する第1工程と、前記多孔質シリコン層上に単結晶シリコン薄膜をエピタキ
シャル成長させる第2工程と、前記単結晶シリコン薄膜上に酸化シリコン膜を形成する第
3工程と、前記第1単結晶シリコン基板と支持体となる第2基板とを前記酸化シリコン膜
を介して貼り合わせる第4工程と、前記第1単結晶シリコン基板及び前記第2基板に対し
て第1熱処理を行う第5工程と、前記第1単結晶シリコン基板を前記多孔質シリコン層が
露呈するまで研磨する第6工程と、前記多孔質シリコン層を除去し、前記単結晶シリコン
薄膜を露呈させる第7工程と、前記単結晶シリコン薄膜をパターニングして島状シリコン
層を形成する第8工程と、前記島状シリコン層に対して熱酸化処理を行う第9工程と、を
有することを特徴とする。
コン層を形成する第1工程と、前記多孔質シリコン層上に単結晶シリコン薄膜をエピタキ
シャル成長させる第2工程と、前記単結晶シリコン薄膜上に酸化シリコン膜を形成する第
3工程と、前記第1単結晶シリコン基板と支持体となる第2基板とを前記酸化シリコン膜
を介して貼り合わせる第4工程と、前記第1単結晶シリコン基板を前記多孔質シリコン層
が露呈するまで研磨する第5工程と、前記多孔質シリコン層を除去し、前記単結晶シリコ
ン薄膜を露呈させる第6工程と、前記単結晶シリコン薄膜をパターニングして島状シリコ
ン層を形成する第7工程と、前記島状シリコン層に対して熱酸化処理を行う第8工程と、
を有することを特徴とする。
る。1100℃付近を超えるとSi-O-Si結合の応力緩和が起こり貼り合わせ界面が安定化
する。
ることが好ましい。ハロゲン元素を含む酸化性雰囲気としては酸素と塩化水素(HCl)
の混合ガスや酸素と三フッ化窒素(NF3)の混合ガスなどを用いると良い。
ロジェニック酸化(水素燃焼酸化)、酸素分圧酸化などを用いることも可能である。
AN法を用いて形成した単結晶シリコン薄膜でなる島状シリコン層に対して高い温度での
熱処理工程を施すことにある。こうすることによって単結晶シリコン層中の応力が緩和さ
れ、TFTの活性層中から応力歪みに起因するトラップ準位や欠陥を除去することができ
る。
及び信頼性を向上させることが可能となり、TFTで半導体回路を構成する全ての半導体
装置の動作性能及び信頼性を向上させることができる。
を形成するにあたって、形成されたシリコン層内部の結晶性をほぼ完全な単結晶に回復す
ることができる。即ち、TFTの活性層としてトラップ準位や欠陥の殆どない単結晶シリ
コン薄膜を用いることが可能となる。
が可能となる。また、それに伴い複数のTFTで回路を構成した半導体回路、電気光学装
置、さらには半導体回路や電気光学装置を搭載した電子機器の動作性能及び信頼性の向上
を実現することができる。
する。
1を用意する。次いで熱酸化処理を行い、その主表面(素子形成面)に酸化シリコン膜1
02を形成する。膜厚は実施者が適宜決定すれば良いが、0.05〜0.5μmとすれば良い。こ
の酸化シリコン膜102は後にSOI基板の埋め込み酸化膜として機能する。(図1(A
))
加する。この場合、水素イオンの形でイオンインプランテーション法を用いて水素添加を
行えば良い。勿論、水素の添加工程を他の手段で行うことも可能である。こうして水素添
加層103が形成される。本実施例では水素イオンを1×1016〜1×1017atoms/cm2
のドーズ量で添加する。(図1(B))
め、精密な制御が必要である。本実施例では単結晶シリコン基板101の主表面と水素添
加層103との間に50nm厚の単結晶シリコン層が残る様に水素添加プロファイルの深さ
方向の制御を行っている。
。第2基板としては、表面に薄い酸化シリコン膜を設けた基板が代表的に用いられる。基
板はシリコン基板、石英基板、セラミックス基板、結晶化ガラス基板など、耐熱性の高い
基板が用いられる。本実施例では薄い酸化シリコン膜104を設けたシリコン基板105
を用いる。(図1(C))
た水分の反応により水素結合で接着される。
処理により水素添加層103では微小空乏の体積変化が起こり、水素添加層103に沿っ
て破断面が発生する。これにより第1単結晶シリコン基板101は分断され、第2基板の
上には酸化シリコン膜102と単結晶シリコン薄膜106が残される。(図2(A))
を行う。この工程では貼り合わせ界面において、Si-O-Si結合の応力緩和が起こり、貼り
合わせ界面が安定化する。即ち、単結晶シリコン薄膜106を第2基板104上に完全に
接着させるための工程となる。本実施例ではこの工程を1100℃2時間で行う。
なお、図2(B)において埋め込み酸化膜107中の点線は、貼り合わせ界面を示してお
り、界面が強固に接着されたことを意味している。
のあらゆる手段を用いることができるが、CMP(ケミカルメカニカルポリッシング)と
呼ばれる研磨技術を用いれば良い。
リコン層108を形成する。(図2(C))
続く熱酸化工程である。
状シリコン層108の内部に存在していたトラップ準位や欠陥が消滅し、結晶性の回復し
た島状シリコン層109が形成される。なお、110で示されるのは熱酸化処理によって
形成された酸化シリコン膜である。この酸化シリコン膜110はTFTのゲート絶縁膜と
して活用しても良い。
囲気で行うと良い。本実施例では三フッ化窒素(NF3)を含む酸素雰囲気で、800℃
2時間の熱酸化処理を行う。
その点について説明する。
応力がかかり、その結果、薄膜内部には応力に起因するトラップ準位や欠陥が発生する。
このトラップ準位や欠陥はパターニングして活性層となった後でも残存してしまう。この
様なトラップ準位は言うまでもなくキャリア(電子又は正孔)の移動を妨げる原因となり
、TFT特性を著しく低下させてしまう。
ン層内部のトラップ準位や欠陥が消滅するのでTFT特性の大幅な向上及び信頼性の向上
を実現することができる。
様であるので説明は省略する。
基板上に残存した単結晶シリコン薄膜をCMP等の手段により研磨して平坦化したら、パ
ターニング工程を行って島状シリコン層を形成する。
界面の安定化と島状シリコン層内のトラップ準位や欠陥の低減とを同一の熱処理(温度範
囲は1050〜1150℃)で一度に行ってしまうことが本実施例の特徴となる。
準位や欠陥の低減のための熱酸化工程とを分けて行っていたが、本実施例によれば両工程
を兼ねることで工程数を削減することができる。
プ準位や欠陥を低減する例を示したが、本願発明は他の貼り合わせSOI技術で形成され
た単結晶シリコン薄膜に対しても有効である。
リコン薄膜に対して本願発明を適用した場合の例について図3、図4を用いて説明する。
シリコン層302を形成する。陽極酸化工程はフッ酸とエタノールの混合溶液中で行えば
良い。ELTRAN法自体が公知であるので詳細な説明はここでは省略する。
シリコン薄膜303を形成する。(図3(A))
00nm厚の酸化シリコン膜304を形成する。この酸化シリコン膜304は後にSOI基
板の埋め込み酸化膜として機能する。また、この熱酸化工程により単結晶シリコン薄膜3
05の膜厚は50nmとなる。(図3(B))
と、前述の単結晶シリコン基板301とを貼り合わせる。(図3(C)
)
リコン同士でなる貼り合わせ界面の安定化を行う。本実施例ではこの熱処理工程を110
0℃2時間で行う。なお、実施例1でも説明した様に、点線で示しているのは完全に接着
された貼り合わせ界面である。(図3(D))
孔質シリコン層302が露呈したところで研磨を終了する。こうして図4(A)の状態を
得る。
チャントはフッ酸水溶液と過酸化水素水溶液との混合溶液が良い。49%HFと30%H
2O2を1:5で混合した溶液は、単結晶シリコン層と多孔質シリコン層との間で10万倍
以上の選択比を持つことが報告されている。
み酸化膜308(厳密には酸化シリコン膜304及び306との積層膜)が設けられ、そ
の上に単結晶シリコン薄膜305が形成された状態を得る。
形成する。勿論、この島状シリコン層は基本的にTFTの活性層として利用することにな
る。(図4(C))
法の技術をそのまま利用することができる。
本実施例では酸素雰囲気中に塩化水素ガスを混合した状態で、950℃30分の熱酸化処
理を行う。勿論、塩化水素以外に三フッ化窒素等、他のハロゲン系ガスを混合しても良い
。また、ドライ酸素、ウェット酸素等、公知の熱酸化雰囲気であっても構わない。(図4
(D))
を妨げる要因のない単結晶シリコン層からなる島状シリコン層310を形成することがで
きる。また、この時形成される酸化シリコン膜311はそのままTFTのゲート絶縁膜と
して用いることもできる。
製することでTFTの動作性能及び信頼性を大幅に向上することができる。そして、それ
に伴いTFTを用いた半導体回路、電気光学装置、さらには電子機器の動作性能及び信頼
性をも向上することができる。
様であるので説明は省略する。
次に、図3(D)の熱処理工程を行わずにそのまま図4(A)に示した研磨工程に進む。
そして、図4(C)のパターニング工程まで終了させる。
界面の安定化と島状シリコン層内のトラップ準位や欠陥の低減とを同一の熱処理(温度範
囲は1050〜1150℃)で一度に行ってしまうことが本実施例の特徴となる。
や欠陥の低減のための熱酸化工程とを分けて行っていたが、本実施例によれば両工程を兼
ねることで工程数を削減することができる。
TFTを作製する場合について図5を用いて説明する。
する。なお、本実施例では島状シリコン層501中のトラップ準位や欠陥を除去するため
の熱酸化工程と同時にゲート絶縁膜(酸化シリコン膜)502を形成する。そしてゲート
絶縁膜502上にn型ポリシリコン膜でなるゲート電極503を形成する。(図5(A)
)
添加する。本実施例ではn型TFTを作製する例とし、不純物としてリンを添加する。勿
論、p型TFTを形成するならばボロンを添加すれば良い。この工程により不純物領域5
04を形成する。(図5(B))
ロン)を添加してTFTのしきい値電圧を制御することも有効である。
この不純物はゲート電極上からスルードープによって添加しても良いし、ゲート電極形成
前に予め添加しておいても良い。
イドスペーサー)505を形成する。サイドウォール505は公知の異方性エッチング技
術を用いることで形成できる。
4よりも濃度の高い不純物領域を形成する。この二度に渡る不純物添加工程を経て、ソー
ス領域506、ドレイン領域507、LDD領域508、チャネル形成領域509が画定
する。(図5(C))
よるシリコン層の損傷の回復とを行う。この熱アニール工程はファーネスアニール、レー
ザーアニール、ランプアニールのいずれかの手段を単独又は併用して行えば良い。
てコバルトシリサイド層510を形成する。コバルト以外にもチタン、タングステン等の
金属膜を用いることもできる。この工程は公知のサリサイド技術であるので詳細な説明は
省略する。
しては、他にも酸化シリコン膜、窒化シリコン膜又は酸化窒化シリコン膜を用いても良い
し、これらの絶縁膜を積層しても良い。
でなるソース配線512及びドレイン配線513を形成する。最後に素子全体に対して水
素雰囲気中で350℃2時間のファーネスアニールを行い、水素化を完了する。
例であって本願発明を適用しうるTFT構造はこれに限定されない。従って、公知のあら
ゆるトップゲート構造のTFTに対して適用可能である。
示せず)を公知の手段で形成すればアクティブマトリクス型表示装置の画素スイッチング
素子を形成することも容易である。
光学装置の作製方法としても非常に有効な技術である。
て様々な半導体回路を構築することができる。即ち、本願発明はTFTでもって形成され
た半導体回路を含むあらゆる半導体装置に対して適用できると言える。
した液晶表示装置の例を図6に示す。画素TFT(画素スイッチング素子)の作製方法や
セル組工程は公知の手段を用いれば良いので詳細な説明は省略する。
ライバー回路、14はゲイトドライバー回路、15は対向基板、16はFPC(フレキシ
ブルプリントサーキット)、17は信号処理回路である。
Cで代用していた様な処理を行う回路を形成することができる。勿論、ガラス基板上にI
Cチップを設けて、ICチップ上で信号処理を行うことも可能である。
型の表示装置であればEL(エレクトロルミネッセンス)表示装置やEC(エレクトロク
ロミックス)表示装置に本願発明を適用することも可能であることは言うまでもない。
ずれの構成を採用しても構わない。
ている全ての半導体回路に適用できる。例えば、ワンチップ上に集積化されたRISCプ
ロセッサ、ASICプロセッサ等のマイクロプロセッサに適用しても良いし、D/Aコン
バータ等の信号処理回路から携帯機器(携帯電話、PHS、モバイルコンピュータ)用の
高周波回路に適用しても良い。
CPUコア21、RAM22、クロックコントローラ23、キャッシュメモリー24、キ
ャッシュコントローラ25、シリアルインターフェース26、I/Oポート27等から構
成される。
ッサはその用途によって多種多様な回路設計が行われる。
IC(Integrated Circuit)28である。IC28は半導体チップ29上に形成された集
積化回路をセラミック等で保護した機能回路である。
造を有するNチャネル型TFT30、Pチャネル型TFT31である。
なお、基本的な回路はCMOS回路を最小単位として構成することで消費電力を抑えるこ
とができる。
して機能する。代表的な電子機器としてはパーソナルコンピュータ、携帯型情報端末機器
、その他あらゆる家電製品が挙げられる。また、車両(自動車や電車等)の制御用コンピ
ュータなども挙げられる。
その様な電子機器としては、ビデオカメラ、スチルカメラ、プロジェクター、プロジェク
ションTV、ヘッドマウントディスプレイ、カーナビゲーション、パーソナルコンピュー
タ、携帯情報端末(モバイルコンピュータ、携帯電話等)など
、表示装置2004、操作スイッチ2005、アンテナ2006で構成される。本願発明
を音声出力部2002、音声入力部2003、表示装置2004やその他の信号制御回路
に適用することができる。
3、操作スイッチ2104、バッテリー2105、受像部2106で構成される。本願発
明を表示装置2102、音声入力部2103やその他の信号制
メラ部2202、受像部2203、操作スイッチ2204、表示装置2205で構成され
る。本願発明は表示装置2205やその他の信号制御回路に適用できる。
ンド部2303で構成される。本発明は表示装置2302やその他の信号制御回路に適用
することができる。
03、偏光ビームスプリッタ2404、リフレクター2405、2406、スクリーン2
407で構成される。本発明は表示装置2403やその他の信号制御回路に適用すること
ができる。
2503、光学系2504、スクリーン2505で構成される。本発明は表示装置250
3やその他の信号制御回路に適用することができる。
が可能である。
Claims (16)
- シリコン基板上に設けられた酸化シリコン膜と、
単結晶シリコン基板の一部よりなりTFTの活性層となる島状シリコン層を熱酸化して得られ、前記酸化シリコン膜に貼り合わせ界面にて貼り合わせて設けられた酸化シリコン膜と、前記活性層を熱酸化して設けられた他の面の酸化シリコン膜とにより取り囲まれた前記活性層と、
前記活性層上に設けられたゲート電極と、
を有することを特徴とする半導体装置。 - シリコン基板上に設けられた酸化シリコン膜と、
前記酸化シリコン膜上に設けられ、単結晶シリコン基板の一部よりなるTFTの活性層と、
前記活性層上のゲート電極と、
を有し、
前記活性層の一断面において、前記活性層の周囲が前記単結晶シリコン基板の材料を熱酸化して得られた酸化シリコン膜で囲まれていることを特徴とする半導体装置。 - シリコン基板上に設けられた酸化シリコン膜と、
前記酸化シリコン膜上に設けられ、単結晶シリコン基板の一部よりなるTFTの島状シリコンと、
前記島状シリコンに設けられ、ゲート電極下にあるチャネル形成領域と、
を有し、
前記チャネル形成領域の一断面において、前記チャネル形成領域の周囲が前記単結晶シリコン基板の材料を熱酸化して得られた酸化シリコン膜で囲まれていることを特徴とする半導体装置。 - シリコン基板上に設けられた酸化シリコン膜と、
前記酸化シリコン膜上に設けられ、単結晶シリコン基板の一部よりなるTFTの島状シリコンと、
前記島状シリコンに設けられ、ゲート電極下にあるチャネル形成領域と、
前記ゲート電極の側面に設けられたサイドウォールと、
を有し、
前記チャネル形成領域の一断面において、前記チャネル形成領域の周囲が前記単結晶シリコン基板の材料を熱酸化して得られた酸化シリコン膜で囲まれていることを特徴とする半導体装置。 - シリコン基板上に設けられた酸化シリコン膜と、
前記酸化シリコン膜上に設けられ、単結晶シリコン基板の一部よりなるTFTの島状シリコンと、
前記島状シリコンに設けられ、ゲート電極下にあるチャネル形成領域と、
前記チャネル形成領域に接して設けられたLDD領域と、
を有し、
前記チャネル形成領域の一断面において、前記チャネル形成領域の周囲が前記単結晶シリコン基板の材料を熱酸化して得られた酸化シリコン膜で囲まれていることを特徴とする半導体装置。 - 請求項1または2において、前記ゲート電極の側面に設けられたサイドウォールを有することを特徴とする半導体装置。
- 請求項1または2において、前記活性層にLDD領域を有することを特徴とする半導体装置。
- 請求項1において、前記貼り合わせ界面は、前記活性層よりも前記シリコン基板に近いことを特徴とする半導体装置。
- 請求項1において、前記酸化シリコン膜に貼り合わせ界面にて貼り合わせて設けられた酸化シリコン膜の厚さは、0.05〜0.5μmであることを特徴とする半導体装置。
- 請求項2において、前記単結晶シリコン基板の材料を熱酸化して得られた酸化シリコン膜のうち、前記活性層の下面に接した酸化シリコン膜の厚さは、0.05〜0.5μmであることを特徴とする半導体装置。
- 請求項3乃至5のいずれか一において、前記単結晶シリコン基板の材料を熱酸化して得られた酸化シリコン膜のうち、前記チャネル形成領域の下面に接した酸化シリコン膜の厚さは、0.05〜0.5μmであることを特徴とする半導体装置。
- 請求項1乃至11のいずれか一において、前記ゲート電極を覆って窒化シリコンよりなる層間絶縁膜を有することを特徴とする半導体装置。
- 請求項1または2において、前記活性層は実質的に欠陥のないことを特徴とする半導体装置。
- 請求項3乃至5のいずれか一において、前記チャネル形成領域は実質的に欠陥のないことを特徴とする半導体装置。
- 請求項2において、前記単結晶シリコン基板の材料を熱酸化して得られた酸化シリコン膜のうち、前記活性層の下の部分の酸化シリコン膜は、前記シリコン基板上に設けられた酸化シリコン膜より厚いことを特徴とする半導体装置。
- 請求項3乃至5のいずれか一において、前記単結晶シリコン基板の材料を熱酸化して得られた酸化シリコン膜のうち、前記チャネル形成領域の下の部分の酸化シリコン膜は、前記シリコン基板上に設けられた酸化シリコン膜より厚いことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009169722A Division JP2009246385A (ja) | 2009-07-21 | 2009-07-21 | 半導体装置及びマイクロプロセッサ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009283974A true JP2009283974A (ja) | 2009-12-03 |
JP4481359B2 JP4481359B2 (ja) | 2010-06-16 |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
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---|---|
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JPH04206766A (ja) * | 1990-11-30 | 1992-07-28 | Hitachi Ltd | 半導体装置の製造方法 |
JPH05226620A (ja) * | 1992-02-18 | 1993-09-03 | Fujitsu Ltd | 半導体基板及びその製造方法 |
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JPH0945882A (ja) * | 1995-07-28 | 1997-02-14 | Toshiba Corp | 半導体基板及びその製造方法 |
JPH10125927A (ja) * | 1996-10-15 | 1998-05-15 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
JP2000012864A (ja) * | 1998-06-22 | 2000-01-14 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
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---|---|
JP4481359B2 (ja) | 2010-06-16 |
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