JP2009283864A

JP2009283864A - 半導体装置およびその製造方法

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Publication number: JP2009283864A
Application number: JP2008137062A
Authority: JP
Inventors: Kazuro Tomita; 和朗冨田
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2008-05-26
Filing date: 2008-05-26
Publication date: 2009-12-03
Anticipated expiration: 2028-05-26
Also published as: JP5272221B2

Abstract

【課題】配線抵抗およびビア抵抗のばらつきを配線層全体として抑制できる半導体装置およびその製造方法を提供する。
【解決手段】ビア深さＢＤＥの深い第１のビアホールＶＨ内の導電層（配線層ＩＬ２）と配線層ＩＬ１との接触部の抵抗は、ビア深さＢＤＥの浅い第２のビアホールＶＨ内の導電層（配線層ＩＬ２）と配線層ＩＬ１との接触部の抵抗よりも小さくなっている。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関するものである。

ＬＳＩ（Large Scale Integrated circuit）の微細化、高速化に伴ない、ＬＳＩの配線材料として従来用いられてきたアルミニウムに代わり、電気抵抗の低いＣｕ（銅）が用いられている。ＬＳＩの配線材料としてＣｕを用いることにより、電気抵抗を低く抑えながら配線を微細化することができ、また、ＬＳＩの動作速度を向上することができる。しかしながら、Ｃｕは絶縁膜中に拡散しやすい性質を有している。Ｃｕが絶縁膜中に拡散すれば配線の信頼性が低くなってしまう。またＣｕはプラズマイオンとの反応速度が非常に遅いという性質を有している。このため、エッチングにより配線を形成しようとすると十分な生産性が得られない。そこで、これらの問題を解決することができるＣｕ配線の形成方法として、近年、ダマシン法が採用されている。

このようなダマシン法を採用した技術は、たとえば特開２００６−２４９０５号公報に開示されている。

また近年、素子の微細化が進み、配線寸法およびビア寸法も縮小化されてきている。素子の高速化のため、多層配線においても、低抵抗で低容量な膜がますます要求されてきている。また、その抵抗や容量のばらつき抑制もますます重要になってきている。
特開２００６−２４９０５号公報

しかし実際のウエハプロセスでは、同一ウエハ内においても、各工程のプロセスがばらつくことにより、たとえばウエハ面内の中心部とエッジ部とで層間膜厚、バリアメタル膜厚、配線寸法、ビア径などにばらつきが生じる。その結果、配線抵抗およびビア抵抗がばらつくという問題がある。さらに、配線抵抗およびビア抵抗がばらつくことにより回路のタイミングにマージンがなくなる、または歩留まり劣化、さらには信頼性劣化という問題があった。

本発明は、上記の課題を鑑みてなされたものであり、その目的は、配線抵抗およびビア抵抗のばらつきを配線層全体として抑制できる半導体装置およびその製造方法を提供することである。

本実施の形態の半導体装置は、下層導電層と、層間絶縁膜と、第１および第２のビア内導電層とを備えている。層間絶縁膜は、それぞれが下層導電層に達する第１および第２のビアホールを有している。第１および第２のビア内導電層のそれぞれは第１および第２のビアホールの内部を埋め込んでいる。第１のビアホールは第２のビアホールよりも大きなアスペクト比を有している。第１のビア内導電層と下層導電層との接触部の抵抗が、第２のビア内導電層と下層導電層との接触部の抵抗よりも小さい。

本実施の形態の半導体装置によれば、アスペクト比の大きい第１のビアホール内の第１のビア内導電層と下層導電層との接触部の抵抗が、アスペクト比の小さい第２のビアホール内の第２のビア内導電層と下層導電層との接触部の抵抗よりも小さくなっている。これにより配線層全体としてのばらつきを抑制することができる。よって、回路のタイミングにおけるマージンが大きくなり、歩留まり劣化や信頼性劣化を抑制することができる。

以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
図１は、本発明の実施の形態１における半導体装置の構成を概略的に示す断面図である。図１を参照して、たとえばシリコンよりなる半導体基板ＳＵＢの表面には、たとえばＭＯＳ（Metal Oxide Semiconductor）トランジスタなどの半導体素子（図示せず）が形成されている。これらの半導体素子の表面を覆うように、たとえば４００ｎｍの厚みのＵＳＧ（Un-doped Silicon Glass）膜よりなるコンタクト層間絶縁膜ＣＩが形成されている。

このコンタクト層間絶縁膜ＣＩには、図示されていないがコンタクトホールが形成されている。このコンタクトホールは、上側の配線層ＩＬ１と下側の導電領域（たとえばＭＯＳトランジスタのソース／ドレイン領域など）とを電気的に接続するためのものである。このコンタクトホール内において、たとえばＴｉＮ（窒化チタン）とＴｉ（チタン）との積層膜がコンタクトホールの壁面に沿って形成されており、たとえばＷ（タングステン）よりなるプラグ層がコンタクトホール内を埋め込まれている。

コンタクト層間絶縁膜ＣＩ上には、層間絶縁膜ＩＩ１が形成されている。この層間絶縁膜ＩＩ１は、たとえば１００ｎｍの厚みのＳｉＯＣ膜（誘電率ｋ：２．８以下）よりなっている。この層間絶縁膜ＩＩ１の表面は平坦化されている。この層間絶縁膜ＩＩ１には、コンタクト層間絶縁膜ＣＩに達する配線溝ＩＴ１が形成されている。この配線溝ＩＴ１内には配線層ＩＬ１が形成されている。この配線層ＩＬ１は、たとえば１５ｎｍの厚みのＴａ（タンタル）よりなるバリアメタル層ＢＭ１と、たとえばＣｕよりなる導電層ＣＬ１により形成されている。バリアメタル層ＢＭ１は配線溝ＩＴ１の壁面に沿って形成されており、導電層ＣＬ１は配線溝ＩＴ１内を埋め込むように形成されている。

層間絶縁膜ＩＩ１上には配線層ＩＬ１を覆うように、たとえば４０ｎｍの厚みのＳｉＣ膜（誘電率ｋ：４．８以下）よりなるライナー絶縁膜ＬＦが形成されている。このライナー絶縁膜ＬＦ上には、たとえば２００ｎｍの厚みのＳｉＯＣ膜（誘電率ｋ：２．８以下）よりなる層間絶縁膜ＩＩ２が形成されている。この層間絶縁膜ＩＩ２の表面は平坦化されている。

層間絶縁膜ＩＩ２の表面には配線溝ＩＴ２が形成されている。この配線溝ＩＴ２の底部から配線層ＩＬ１に達するように層間絶縁膜ＩＩ２およびライナー絶縁膜ＬＦにはビアホールＶＨが形成されている。

このビアホールＶＨおよび配線溝ＩＴ２には、配線層ＩＬ２が形成されている。この配線層ＩＬ２は、バリアメタル層ＢＭ２と、たとえばＣｕよりなる導電層ＣＬ２により形成されている。バリアメタル層ＢＭ２は、第１のバリアメタル層ＢＭ２ａと第２のバリアメタル層ＢＭ２ｂとを有している。第１のバリアメタル層ＢＭ２ａは、たとえば５ｎｍの厚みのＴａ層と５ｎｍの厚みのＴａＮ層との２層構造よりなっている。第２のバリアメタル層ＢＭ２ｂは、たとえば５ｎｍの厚みのＴａ層よりなっている。

ビアホールＶＨの直下における配線層ＩＬ１の表面には、凹部（掘り込み部）ＣＯが形成されている。この凹部ＣＯにおいて第２のバリアメタル層ＢＭ２ｂは配線層ＩＬ１と接している。

本実施の形態においては、層間絶縁膜ＩＩ２の厚みにばらつきが生じることにより、ウエハ面内においてビア深さＢＤＥの深い第１のビアホールＶＨと、ビア深さＢＤＥの浅い第２のビアホールＶＨとが形成されている。ここで、ビア深さＢＤＥの深い第１のビアホールＶＨと、浅い第２のビアホールＶＨとの各々は同じ径ＢＤＩを有している。このため、ビア深さＢＤＥの深い第１のビアホールＶＨは、ビア深さＢＤＥの浅い第２のビアホールＶＨよりも大きなアスペクト比（深さ／径）を有している。

ビア深さＢＤＥの深い第１のビアホールＶＨの直下における凹部ＣＯの掘り込み量ＣＤＥは、ビア深さＢＤＥの浅い第２のビアホールＶＨの直下における凹部ＣＯの掘り込み量ＣＤＥよりも大きくなっている。ここで掘り込み量とは、配線層ＩＬ１の上面から凹部ＣＯの最下端部までの距離を意味している。

また第２のバリアメタル層ＢＭ２ｂの配線層ＩＬ１に接する部分の厚みは、ビア深さＢＤＥの浅い第２のビアホールＶＨにおけるよりも、ビア深さＢＤＥの深い第１のビアホールＶＨの直下において薄くなっている。

このように、ビア深さＢＤＥの深い第１のビアホールＶＨの直下における凹部ＣＯの掘り込み量が大きいため配線層ＩＬ１と配線層ＩＬ２との接触面積が大きくなって抵抗が低くなっている。またビア深さＢＤＥの深い第１のビアホールＶＨの底部における第２のバリアメタル層ＢＭ２ｂの厚みが薄いことによって抵抗が低くなっている。このため、ビア深さＢＤＥの深い第１のビアホールＶＨ内のビア内導電層（配線層ＩＬ２）と配線層ＩＬ１との接触部の抵抗は、ビア深さＢＤＥの浅い第２のビアホールＶＨ内のビア内導電層（配線層ＩＬ２）と配線層ＩＬ１との接触部の抵抗よりも小さくなっている。

なお本実施の形態においては、配線溝ＩＴ２の幅ＩＷ同士は実質的に同じ寸法であり、また配線溝ＩＴ２の深さＴＤ同士もビアホールＶＨの径ＢＤＩ同士も実質的に同じ寸法である。

次に、本実施の形態の半導体装置の製造方法について説明する。
図２〜図１０は、本発明の実施の形態１における半導体装置の製造方法を工程順に示す概略断面図である。図２を参照して、たとえばシリコンよりなる半導体基板ＳＵＢ上に、たとえばＳＴＩ（Shallow Trench Isolation）よりなるトレンチ分離構造（図示せず）が形成される。このトレンチ分離構造により電気的に分離された半導体基板ＳＵＢの表面に、たとえばＭＯＳトランジスタよりなる半導体素子（図示せず）が形成される。

次に、半導体基板ＳＵＢの表面を覆うようにコンタクト層間絶縁膜ＣＩが形成される。このコンタクト層間絶縁膜ＣＩは、たとえばＵＳＧ膜を５００ｎｍの厚みで堆積した後に１００ｎｍの厚み分をＣＭＰ（Chemical Mechanical Polishing）法により研磨除去することにより形成される。

このコンタクト層間絶縁膜ＣＩに、通常の写真製版技術およびドライエッチング技術を用いて、たとえば７０ｎｍの径のコンタクトホール（図示せず）が形成される。このコンタクトホールの壁面に沿うようにコンタクト層間絶縁膜ＣＩ上に、バリアメタル層（図示せず）が形成される。このバリアメタル層はたとえば２０ｎｍの厚みのＴｉＮと２０ｎｍの厚みのＴｉとの積層構造により形成される。次にコンタクトホール内を埋め込むようにバリアメタル層上に、たとえば２００ｎｍの厚みでＷ層が形成される。

この後、コンタクト層間絶縁膜の表面が露出するまでＷ層とバリアメタル層とにＣＭＰ法が施される。これにより、コンタクトホール内にＷ層よりなるＷプラグ層とバリアメタル層とが残存される。

コンタクト層間絶縁膜ＣＩ上に、たとえば１５０ｎｍの厚みのＳｉＯＣ膜よりなる層間絶縁膜ＩＩ１が形成される。この層間絶縁膜ＩＩ１上にフォトレジストＰＲ１が塗布され、通常の写真製版技術によりパターニングされる。パターニングされたフォトレジストＰＲ１をマスクとして層間絶縁膜ＩＩ１に異方性のエッチングが施される。これにより、層間絶縁膜ＩＩ１にコンタクト層間絶縁膜ＣＩに達する配線溝ＩＴ１が形成される。この後、フォトレジストＰＲ１は、たとえばアッシングなどにより除去される。

図３を参照して、この配線溝ＩＴ１の壁面に沿うように層間絶縁膜ＩＩ１上に、バリアメタル層ＢＭ１が形成される。このバリアメタル層ＢＭ１は、たとえば１５ｎｍの厚みのＴａにより形成される。層間絶縁膜ＩＩ１およびバリアメタル層ＢＭ１上に、たとえばスパッタ法でＣｕシード層が５０ｎｍの厚みで形成される。この後、メッキ法により配線溝ＩＴ１を埋め込むようにバリアメタル層ＢＭ１上にＣｕ層ＣＬ１が形成される。

この後、層間絶縁膜ＩＩ１の表面が露出するまでＣｕ層ＣＬ１とバリアメタル層ＢＭ１とにＣＭＰ法が施される。これにより、配線溝ＩＴ１内にＣｕ層よりなる導電層ＣＬ１とバリアメタル層ＢＭ１とが残存されて、導電層ＣＬ１とバリアメタル層ＢＭ１とからなる配線層ＩＬ１が形成される。

図４を参照して、配線層ＩＬ１を覆うように層間絶縁膜ＩＩ１上に、たとえば４０ｎｍの厚みのＳｉＣ膜よりなるライナー絶縁膜ＬＦがＣＶＤ（Chemical Vapor Deposition）法により形成される。このライナー絶縁膜ＬＦ上に、たとえば２５０ｎｍの厚みのＳｉＯＣよりなる層間絶縁膜ＩＩ２がＣＶＤ法により形成される。

この層間絶縁膜ＩＩ２上に、通常の写真製版技術によりレジストパターンＰＲ２が形成される。このレジストパターンＰＲ２をマスクとして層間絶縁膜ＩＩ２にドライエッチングが施される。これにより層間絶縁膜ＩＩ２にビアホールＶＨが形成され、ビアホールの底部においてライナー絶縁膜ＬＦが露出する。

この際、層間絶縁膜ＩＩ２の厚みにばらつきが生じている場合には、ビアホールＶＨの深さにもばらつきが生じ、深さの深い第１のビアホールＶＨと深さの浅い第２のビアホールＶＨとが形成される。

この後、レジストパターンＰＲ２が、たとえばアッシングなどにより除去される。
図５を参照して、第１および第２のビアホールＶＨの各々の内部を埋め込むようにレジストプラグＰＲ３が形成される。

図６を参照して、通常の写真製版技術を用いて層間絶縁膜ＩＩ２上にレジストパターンＰＲ４が形成される。このレジストパターンＰＲ４をマスクとして層間絶縁膜ＩＩ２にドライエッチングが施される。これにより、層間絶縁膜ＩＩ２に第１および第２のビアホールＶＨのそれぞれに通じる配線溝ＩＴ２が形成される。この後、レジストパターンＰＲ３、ＰＲ４が、たとえばアッシングなどにより除去される。

図７を参照して、第１および第２のビアホールＶＨの各々から露出したライナー絶縁膜ＬＦがドライエッチングにより除去される。これにより第１および第２のビアホールＶＨのそれぞれの底部において配線層ＩＬ１の一部表面が露出する。

図８を参照して、露出した配線層の表面を覆うように、かつビアホールＶＨおよび配線溝ＩＴの壁面に沿うように第１のバリアメタル層ＢＭ２ａが形成される。この第１のバリアメタル層ＢＭ２ａは、たとえば５ｎｍの厚みのＴａ膜と５ｎｍの厚みのＴａＮ膜との積層構造により形成される。

図９を参照して、パンチスルー処理によりリスパッタプロセスが行なわれる。これにより、ビアホールＶＨ底部の第１のバリアメタル層ＢＭ２ａが除去されて配線層ＩＬ１の表面が露出するとともに、露出した配線層ＩＬ１の表面が掘り込まれて凹部ＣＯが形成される。

このリスパッタプロセスは、図１１に示すスパッタ装置を用いて行なわれる。このスパッタ装置のチャンバーＣＭＢでは、Ｔａ、ＴａＮの成膜とリスパッタプロセスとが行なわれる。リスパッタプロセスの制御パラメータには、基板ＡＣバイアス（AC Bias）と、コイルのＤＣパワー（DC Coil）と、ターゲットのＤＣパワー（Target DC）と、コイルに印加する高周波パワー（RF Coil）との４種類がある。これらのパラメータを制御すれば、ビアホールＶＨの底部におけるエッチング量の調整が可能である。また、これらのパラメータは、ビアホールＶＨの径、アスペクト比（深さ／径）などに依存性がある。

本実施の形態におけるスパッタ条件は、たとえばターゲットのＤＣパワーが５００Ｗ、基板ＡＣバイアスが３００Ｗ、コイルに印加する高周波パワーが１２００Ｗ、コイルのＤＣパワーが０Ｗである。

上記の条件でリスパッタをすることにより、深さの深い第１のビアホールＶＨの直下における凹部ＣＯの掘り込み量が大きくなり、深さの浅い第２のビアホールＶＨの直下における凹部ＣＯの掘り込み量が小さくなる。

図１０を参照して、凹部ＣＯにおいて露出した配線層ＩＬ１の表面を覆うように、かつビアホールＶＨおよび配線溝ＩＴ２の壁面に沿うように第２のバリアメタル層ＢＭ２ｂがたとえばスパッタ法により形成される。このバリアメタル層ＢＭ２ｂは、たとえば５ｎｍの厚みのフラッシュＴａ膜により形成される。

このスパッタ法はステップカバレッジがコンフォーマルでない成膜手法である。このため、ビア深さＢＤＥの深い第１のビアホールＶＨの底部におけるバリアメタル層ＢＭ２ｂの厚みは、ビア深さＢＤＥの浅い第２のビアホールＶＨの底部におけるバリアメタル層ＢＭ２ｂの厚みよりも薄くなる。

図１を参照して、バリアメタル層ＢＭ２上に、たとえばスパッタ法でＣｕシード層が５０ｎｍの厚みで形成される。この後、メッキ法により配線溝ＩＴ２を埋め込むようにバリアメタル層ＢＭ２上にＣｕ層ＣＬ２が形成される。

この後、層間絶縁膜ＩＩ２の表面が露出するまでＣｕ層ＣＬ２とバリアメタル層ＢＭ２とにＣＭＰ法が施される。これにより、配線溝ＩＴ２内にＣｕ層よりなる導電層ＣＬ２とバリアメタル層ＢＭ２とが残存されて、配線溝ＩＴ２内に、導電層ＣＬ２とバリアメタル層ＢＭ２とからなる配線層ＩＬ２が形成される。このようにして図１に示す本実施の形態の半導体装置が製造される。

次に、本実施の形態の作用効果について説明する。
たとえば層間絶縁膜ＩＩ２の厚みのばらつきにより、一部のビアホールＶＨの深さＢＤＥが設計値の１２０ｎｍから１８０ｎｍに厚くなる場合がある。この場合、ビアホールＶＨのボトムの径ＢＤＩが６０ｎｍであるとすると、ビアホールＶＨのアスペクト比が２．０から３．０に高くなることになる。アスペクト比の高い（ビア深さの深い）ビアホールＶＨの導電層では、アスペクト比の低い（ビア深さの浅い）ビアホールＶＨ内の導電層よりも抵抗が大きくなるため、アスペクト比の異なるビアホールが存在すると、抵抗にばらつきが生じることになる。

これに対して本実施の形態によれば、図１に示すように、ビア深さＢＤＥの深い第１のビアホールＶＨの直下における凹部ＣＯの掘り込み量ＣＤＥが、ビア深さＢＤＥの浅い第２のビアホールＶＨの直下における凹部ＣＯの掘り込み量ＣＤＥよりも大きくなっている。これにより、ビア深さＢＤＥの深い第１のビアホールＶＨ内のビア内導電層（配線層ＩＬ２）と配線層ＩＬ１との接触部の抵抗は、接触面積の増大により、ビア深さＢＤＥの浅い第２のビアホールＶＨ内のビア内導電層（配線層ＩＬ２）と配線層ＩＬ１との接触部の抵抗よりも小さくなっている。

またビア深さＢＤＥの深い第１のビアホールＶＨの底部におけるバリアメタル層ＢＭ２ｂの厚みは、ビア深さＢＤＥの浅い第２のビアホールＶＨの底部におけるバリアメタル層ＢＭ２ｂの厚みよりも薄い。このことからも、ビア深さＢＤＥの深い第１のビアホールＶＨ内のビア内導電層（配線層ＩＬ２）と配線層ＩＬ１との接触部の抵抗は、ビア深さＢＤＥの浅い第２のビアホールＶＨ内のビア内導電層（配線層ＩＬ２）と配線層ＩＬ１との接触部の抵抗よりも小さくなっている。

以上により、第１のビアホールＶＨにおいては、第２のビアホールＶＨと比較して、ビアホールＶＨ内の導電層の抵抗は高くなるものの、配線層ＩＬ２と配線層ＩＬ１との接触部の抵抗を小さくすることができる。このため、第１のビアホールＶＨで接続される配線層全体で見たときの抵抗値を、第２のビアホールＶＨで接続される配線層全体で見たときの抵抗値に近付けることができる。これにより配線層全体としてのばらつきを抑制することができる。よって、回路のタイミングにおけるマージンが大きくなり、歩留まり劣化や信頼性劣化を抑制することができる。

また図９に示すリスパッタプロセスにおいて、上述した条件を用いることにより、自己整合的に、ビア深さＢＤＥの深いビアホールＶＨの掘り込み量ＣＤＥを、ビア深さＢＤＥの浅いビアホールＶＨの掘り込み量ＣＤＥよりも大きくすることができる。このため、プロセスのばらつき低減を図ることができる。

（実施の形態２）
図１２は、本発明の実施の形態２における半導体装置の構成を概略的に示す断面図である。図１２を参照して、本実施の形態の構成は、実施の形態１の構成と比較して、層間絶縁膜ＩＩ２の厚みと、配線溝の深さとにおいて異なっている。

本実施の形態においては、層間絶縁膜ＩＩ２の厚みにばらつきは生じていないか、もしくは極めて小さい。しかし、配線溝ＩＴ２の深さＴＤにばらつきが生じている。これにより、深さＴＤが深い配線溝ＩＴ２と浅い配線溝ＩＴ２とが存在している。深さＴＤが浅い配線溝ＩＴ２に接続される第１のビアホールＶＨの深さＢＤＥは、深さＴＤが深い配線溝ＩＴ２に接続される第２のビアホールＶＨの深さＢＤＥよりも深くなっている。

ビア深さＢＤＥの深い第１のビアホールＶＨの直下における配線層ＩＬ１の凹部ＣＯの掘り込み量ＣＤＥは、ビア深さＢＤＥの浅い第２のビアホールＶＨの直下における配線層ＩＬ１の凹部ＣＯの掘り込み量ＣＤＥよりも大きくなっている。また第２のバリアメタル層ＢＭ２ｂの配線層ＩＬ１に接する部分の厚みは、ビア深さＢＤＥの浅い第２のビアホールＶＨの底部におけるよりも、ビア深さＢＤＥの深い第１のビアホールＶＨの低部において薄くなっている。

以上により、ビア深さＢＤＥの深い第１のビアホールＶＨ内のビア内導電層（配線層ＩＬ２）と配線層ＩＬ１との接触部の抵抗は、ビア深さＢＤＥの浅い第２のビアホールＶＨ内のビア内導電層（配線層ＩＬ２）と配線層ＩＬ１との接触部の抵抗よりも小さくなっている。

なおこれ以外の本実施の形態の構成およびその製造方法は、上述した実施の形態１の構成および製造方法とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。

次に、本実施の形態の作用効果について説明する。
たとえば配線溝ＩＴ２の深さＴＤのばらつきにより、配線溝ＩＴ２の深さＴＤが設計値の１２０ｎｍから９０ｎｍに浅くなり、それに伴ない一部のビアホールＶＨの深さＢＤＥが設計値の１２０ｎｍから１５０ｎｍに厚くなる場合がある。この場合、ビアホールＶＨのボトムの径ＢＤＩが６０ｎｍであるとすると、ビアホールＶＨのアスペクト比が２．０から２．５に高くなることになる。この場合、アスペクト比の高い（ビア深さの深い）ビアホールＶＨ内の導電層では、アスペクト比の低い（ビア深さの浅い）ビアホールＶＨ内の導電層よりも抵抗が大きくなり、抵抗にばらつきが生じる。

これに対して本実施の形態では、ビア深さＢＤＥの深い第１のビアホールＶＨ内の導電層と配線層ＩＬ１との接触部の抵抗は、ビア深さＢＤＥの浅い第２のビアホールＶＨ内の導電層と配線層ＩＬ１との接触部の抵抗よりも小さくなっている。このため、実施の形態１と同様、配線層全体で見たときの抵抗値のばらつきを抑制することができ、回路のタイミングにおけるマージンが大きくなり、歩留まり劣化や信頼性劣化を抑制することができる。

（実施の形態３）
図１３は、本発明の実施の形態３における半導体装置の構成を概略的に示す断面図である。図１３を参照して、本実施の形態の構成は、実施の形態１の構成と比較して、層間絶縁膜ＩＩ２の厚みと、ビアホールの径とにおいて異なっている。

本実施の形態においては、層間絶縁膜ＩＩ２の厚みにばらつきは生じていないか、もしくは極めて小さい。また複数の配線溝ＩＴ２の各々の深さ同士は実質的に同じであり、複数のビアホールＶＨの各々の深さ同士も実質的に同じである。しかし、ビアホールＶＨの径ＢＤＩにばらつきが生じている。これにより、径ＢＤＩの小さい第１のビアホールＶＨと径ＢＤＩの大きい第２のビアホールＶＨとが存在している。

径ＢＤＩの小さい第１のビアホールＶＨの直下における配線層ＩＬ１の凹部ＣＯの掘り込み量ＣＤＥは、径ＢＤＩの大きい第２のビアホールＶＨの直下における配線層ＩＬ１の凹部ＣＯの掘り込み量ＣＤＥよりも大きくなっている。また第２のバリアメタル層ＢＭ２ｂの配線層ＩＬ１に接する部分の厚みは、径ＢＤＩの大きい第２のビアホールＶＨの底部におけるよりも、径ＢＤＩの小さい第１のビアホールＶＨの底部において薄くなっている。

以上により、径ＢＤＩの小さい第１のビアホールＶＨ内の導電層（配線層ＩＬ２）と配線層ＩＬ１との接触部の抵抗は、径ＢＤＩの大きい第２のビアホールＶＨ内の導電層（配線層ＩＬ２）と配線層ＩＬ１との接触部の抵抗よりも小さくなっている。

次に、本実施の形態の作用効果について説明する。
たとえばビアホールＶＨの径ＢＤＩのばらつきにより、ビアホールＶＨの径ＢＤＩが設計値の６０ｎｍから４５ｎｍに小さくなる場合がある。この場合、ビアホールＶＨの深さＢＤＥが１２０ｎｍであるとすると、ビアホールＶＨのアスペクト比が２．０から２．６７に高くなることになる。この場合、アスペクト比の高い（径の小さい）ビアホールＶＨの導電層では、アスペクト比の低い（径の大きい）ビアホールＶＨ内の導電層よりも抵抗が大きくなり、抵抗にばらつきが生じる。

これに対して本実施の形態では、径ＢＤＩの小さい第１のビアホールＶＨ内の導電層と配線層ＩＬ１との接触部の抵抗は、径ＢＤＩの大きい第２のビアホールＶＨ内の導電層と配線層ＩＬ１との接触部の抵抗よりも小さくなっている。このため、実施の形態１と同様、配線層全体で見たときの抵抗値のばらつきを抑制することができ、回路のタイミングにおけるマージンが大きくなる。

また上記とは逆に、たとえばビアホールＶＨの径ＢＤＩのばらつきにより、ビアホールＶＨの径ＢＤＩが設計値の６０ｎｍから８０ｎｍに大きくなる場合がある。この場合、ビアホールＶＨの深さＢＤＥが１２０ｎｍであるとすると、ビアホールＶＨのアスペクト比が２．０から１．５に低くなることになる。この場合、アスペクト比の低い（径の大きい）ビアホールＶＨの導電層では、アスペクト比の高い（径の小さい）ビアホールＶＨ内の導電層よりも抵抗が小さくなり、抵抗にばらつきが生じる。

しかし、本実施の形態では、径ＢＤＩの大きいビアホールＶＨ内の導電層と配線層ＩＬ１との接触部の抵抗は、径ＢＤＩの小さいビアホールＶＨ内の導電層と配線層ＩＬ１との接触部の抵抗よりも大きくなっている。このため、実施の形態１と同様、配線層全体で見たときの抵抗値のばらつきを抑制することができ、回路のタイミングにおけるマージンが大きくなり、歩留まり劣化や信頼性劣化を抑制することができる。

これにより、たとえばＳＲＡＭ（Static Random Access Memory）セルをはじめとするスタンダードセルなどで、たとえばフォトリソグラフィーのマージンが十分得られず開口不良などの問題が懸念される特定ビアで、そのビア径を大きくすることで歩留まり劣化を抑えることができる。また積層化した場合、その下地段差でフォトリソグラフィーのマージンが十分得られず開口不良などの問題が懸念される特定ビアでも、同様の効果が得られる。

（実施の形態４）
図１４は、本発明の実施の形態４における半導体装置の構成を概略的に示す平面図（Ａ）および断面図（Ｂ）である。図１４（Ａ）、（Ｂ）を参照して、本実施の形態の構成は、実施の形態１の構成と比較して、層間絶縁膜ＩＩ２の厚みと、配線溝ＩＴ２の幅ＩＷ（配線層の線幅）とにおいて異なっている。

本実施の形態においては層間絶縁膜ＩＩ２の厚みにばらつきは生じていないか、もしくは極めて小さい。しかし、幅ＩＷの異なる配線溝ＩＴ２（線幅の異なる配線層）が存在している。つまり、幅ＩＷの小さい配線溝ＩＴ２と幅ＩＷの大きい配線溝ＩＴ２とが存在している。

幅ＩＷの小さい配線溝ＩＴ２に接続される第１のビアホールＶＨの直下における配線層ＩＬ１の凹部ＣＯの掘り込み量ＣＤＥは、幅ＩＷの大きい配線溝ＩＴ２に接続される第２のビアホールＶＨの直下における配線層ＩＬ１の凹部ＣＯの掘り込み量ＣＤＥよりも大きくなっている。また第２のバリアメタル層ＢＭ２ｂの配線層ＩＬ１に接する部分の厚みは、ビア深さＢＤＥの浅い第２のビアホールＶＨの底部におけるよりも、ビア深さＢＤＥの深い第１のビアホールＶＨの底部において薄くなっている。

以上により、幅ＩＷの小さい配線溝ＩＴ２に接続される第１のビアホールＶＨ内のビア内導電層（配線層ＩＬ２）と配線層ＩＬ１との接触部の抵抗は、幅ＩＷの大きい配線溝ＩＴ２に接続される第２のビアホールＶＨ内のビア内導電層（配線層ＩＬ２）と配線層ＩＬ１との接触部の抵抗よりも小さくなっている。

次に、本実施の形態の作用効果について説明する。
たとえば図１４の左側に示された構成において、ビアホールＶＨの径ＢＤＩが６０ｎｍ、ビアホールの深さＢＤＥが１２０ｎｍ、配線溝ＩＴ２の深さＴＤが１２０ｎｍで、かつＤＭ（デザインマニュアル）記載の最小寸法で配線層ＩＬ２の線幅ＩＷ（配線溝ＩＴ２の幅）がレイアウトされている場合がある。この場合、ビアホールＶＨの径ＢＤＩに対する配線層ＩＬ２の線幅ＩＷが小さいため、ビアホールＶＨのアスペクト比が実効的に高く見える。つまり、ビアホールＶＨのアスペクト比は、本来であれば１２０ｎｍ／６０ｎｍ＝２．０であるが、配線溝ＩＴ２の深さＴＤ分だけビアホールの深さが深くなったとみなされて、（１２０ｎｍ＋１２０ｎｍ）／６０ｎｍ＝４．０と高く見える。この場合、実効的にアスペクト比の高いビアホールＶＨの導電層では、アスペクト比の低いビアホールＶＨ内の導電層よりも抵抗が大きくなり、抵抗にばらつきが生じる。

これに対して本実施の形態では、幅ＩＷの小さい配線溝ＩＴ２に接続される第１のビアホールＶＨ内の導電層と配線層ＩＬ１との接触部の抵抗は、幅ＩＷの大きい配線溝ＩＴ２に接続される第２のビアホールＶＨ内の導電層と配線層ＩＬ１との接触部の抵抗よりも小さくなっている。このため、実施の形態１と同様、配線層全体で見たときの抵抗値のばらつきを抑制することができ、回路のタイミングにおけるマージンが大きくなり、歩留まり劣化や信頼性劣化を抑制することができる。

（実施の形態５）
本実施の形態においては、ＭＩＭキャパシタの下部電極と上部電極との各々に配線層を接続する場合の構成について説明する。

図１５は、本発明の実施の形態５における半導体装置の構成を概略的に示す断面図である。図１５を参照して、半導体基板ＳＵＢの表面上に、コンタクト層間絶縁膜ＣＩが形成されている。このコンタクト層間絶縁膜ＣＩ上に、層間絶縁膜ＩＩ１が形成されている。

層間絶縁膜ＩＩ１には溝が形成されており、溝内にＭＩＭ（Metal Insulator Metal）キャパシタの下部電極ＳＮが形成されている。この下部電極ＳＮは、溝の側壁に沿って形成されたバリアメタル層ＢＭ３と、溝内を埋め込む導電層ＣＬ３とを有している。バリアメタル層ＢＭ３はたとえばＴａよりなっており、導電層ＣＬ３はたとえばＣｕよりなっている。

この下部電極ＳＮ上にキャパシタ誘電体膜ＣＤを介して、ＭＩＭキャパシタの上部電極ＣＰが形成されている。キャパシタ誘電体膜ＣＤはたとえばＳｉＮ（窒化シリコン）よりなっており、上部電極ＣＰはたとえばＴｉＮよりなっている。なお上部電極ＣＰの側壁は、側壁絶縁膜ＳＷにより覆われている。

このＭＩＭキャパシタ上を覆うように、絶縁膜ＩＮと層間絶縁膜ＩＩ２とが形成されている。

層間絶縁膜ＩＩ２の表面には複数の配線溝ＩＴ２が形成されている。これら複数の配線溝ＩＴ２には、ＭＩＭキャパシタの下部電極ＳＮに電気的に接続される配線層ＩＬ２を引き回すための配線溝ＩＴ２と、上部電極ＣＰに電気的に接続される配線層ＩＬ２を引き回すための配線溝ＩＴ２とが含まれている。

配線層ＩＬ２を下部電極ＳＮに電気的に接続するための第１のビアホールＶＨの深さＢＤＥは、配線層ＩＬ２を上部電極ＣＰに電気的に接続するための第２のビアホールＶＨの深さＢＤＥよりも深くなっている。下部電極ＳＮに達する第１のビアホールＶＨの直下における下部電極ＳＮの凹部ＣＯの掘り込み量ＣＤＥは、上部電極ＣＰに達する第２のビアホールＶＨの直下における上部電極ＣＰの凹部ＣＯの掘り込み量ＣＤＥよりも大きくなっている。

また第２のバリアメタル層ＢＭ２ｂの配線層ＩＬ１に接する部分の厚みは、ビア深さＢＤＥの浅い第２のビアホールＶＨの底部におけるよりも、ビア深さＢＤＥの深い第１のビアホールＶＨの底部において薄くなっている。

以上により、下部電極ＳＮに達する第１のビアホールＶＨ内の導電層（配線層ＩＬ２）と下部電極ＳＮとの接触部の抵抗は、上部電極ＣＰに達する第２のビアホールＶＨ内の導電層（配線層ＩＬ２）と上部電極ＣＰとの接触部の抵抗よりも小さくなっている。

なお本実施の形態においては、下部電極ＳＮに電気的に接続される配線層ＩＬ２が形成される配線溝ＩＴ２の幅ＩＷおよび深さＴＤの各々は、上部電極ＣＰに電気的に接続される配線層ＩＬ２が形成される配線溝ＩＴ２の幅ＩＷおよび深さＴＤと実質的に同じ寸法である。また下部電極ＳＮに達する第１のビアホールＶＨ内の導電層（配線層ＩＬ２）の径と上部電極ＣＰに達する第２のビアホールＶＨ内の導電層（配線層ＩＬ２）の径とは実質的に同じ寸法である。

次に、本実施の形態の作用効果について説明する。
ＭＩＭキャパシタを形成する場合、上部電極ＣＰに達するビアホールＶＨの深さＢＤＥに比べ、下部電極ＳＮに達するビアホールＶＨの深さＢＤＥは深くなる。このため、双方のビアホールＶＨの径が同じ場合には、下部電極ＳＮに達するビアホールＶＨのアスペクト比は、上部電極ＣＰに達するビアホールＶＨのアスペクト比よりも大きくなる。

たとえばビアホールＶＨの径ＢＤＩが６０ｎｍのとき、上部電極ＣＰに達するビアホールＶＨの深さＢＤＥが１２０ｎｍ、下部電極ＳＮに達するビアホールＶＨの深さＢＤＥが２７０ｎｍの場合、上部電極ＣＰに達するビアホールＶＨのアスペクト比は２．０であるのに対して、下部電極ＳＮに達するビアホールＶＨのアスペクト比は４．５と高くなる。

これに対して本実施の形態では、下部電極ＳＮに達する第１のビアホールＶＨ内のビア内導電層と下部電極ＳＮとの接触部の抵抗が、上部電極ＣＰに達する第２のビアホールＶＨ内のビア内導電層と上部電極ＣＰとの接触部の抵抗よりも小さくなっている。このため、実施の形態１と同様、配線層全体で見たときの抵抗値のばらつきを抑制することができ、回路のタイミングにおけるマージンが大きくなり、歩留まり劣化や信頼性劣化を抑制することができる。

（実施の形態６）
本実施の形態においては、ＭＯＳトランジスタのソース／ドレイン領域とゲート電極層との各々に配線層を接続する場合の構成について説明する。

図１６は、本発明の実施の形態６における半導体装置の構成を概略的に示す断面図である。図１６を参照して、半導体基板ＳＵＢの表面に、ＭＯＳトランジスタＴＲが形成されている。このＭＯＳトランジスタＴＲは、１対のソース／ドレイン領域ＳＤと、ゲート絶縁膜ＧＩと、ゲート電極層ＧＥとを主に有している。

１対のソース／ドレイン領域ＳＤの各々は、半導体基板ＳＵＢの表面に互いに距離をおいて形成されている。ゲート電極層ＧＥは、１対のソース／ドレイン領域ＳＤに挟まれる半導体基板ＳＵＢの領域上にゲート絶縁膜ＧＩを介して形成されている。

このＭＯＳトランジスタＴＲを覆うように、半導体基板ＳＵＢの表面上に絶縁膜ＩＮと層間絶縁膜ＩＩとが順に積層して形成されている。

層間絶縁膜ＩＩの表面には複数の配線溝ＩＴ２が形成されている。これら複数の配線溝ＩＴ２には、ＭＯＳトランジスタＴＲのソース／ドレイン領域ＳＤに電気的に接続される配線層ＩＬ２を引き回すための配線溝ＩＴ２と、ゲート電極層ＧＥに電気的に接続される配線層ＩＬ２を引き回すための配線溝ＩＴ２とが含まれている。

配線層ＩＬ２をソース／ドレイン領域ＳＤに電気的に接続するための第１のビアホールＶＨの深さＢＤＥは、配線層ＩＬ２をゲート電極層ＧＥに電気的に接続するための第２のビアホールＶＨの深さＢＤＥよりも深くなっている。ソース／ドレイン領域ＳＤに達する第１のビアホールＶＨの直下におけるソース／ドレイン領域ＳＤの凹部ＣＯの掘り込み量ＣＤＥは、ゲート電極層ＧＥに達する第２のビアホールＶＨの直下におけるゲート電極層ＧＥの凹部ＣＯの掘り込み量ＣＤＥよりも大きくなっている。

以上により、ソース／ドレイン領域ＳＤに達する第１のビアホールＶＨ内の導電層（配線層ＩＬ２）とソース／ドレイン領域ＳＤとの接触部の抵抗は、ゲート電極層ＧＥに達する第２のビアホールＶＨ内の導電層（配線層ＩＬ２）とゲート電極層ＧＥとの接触部の抵抗よりも小さくなっている。

なお本実施の形態においては、ソース／ドレイン領域ＳＤに電気的に接続される配線層ＩＬ２が形成される配線溝ＩＴ２の幅ＩＷおよび深さＴＤの各々は、ゲート電極層ＧＥに電気的に接続される配線層ＩＬ２が形成される配線溝ＩＴ２の幅ＩＷおよび深さＴＤと実質的に同じ寸法である。またソース／ドレイン領域ＳＤに達する第１のビアホールＶＨ内の導電層（配線層ＩＬ２）の径とゲート電極層ＧＥに達する第２のビアホールＶＨ内の導電層（配線層ＩＬ２）の径とは実質的に同じ寸法である。

次に、本実施の形態の作用効果について説明する。
ＭＯＳトランジスタＴＲを形成する場合、ゲート電極層ＧＥに達するビアホールＶＨの深さＢＤＥに比べ、ソース／ドレイン領域ＳＤに達するビアホールＶＨの深さＢＤＥは深くなる。このため、双方のビアホールＶＨの径が同じ場合には、ソース／ドレイン領域ＳＤに達するビアホールＶＨのアスペクト比は、ゲート電極層ＧＥに達するビアホールＶＨのアスペクト比よりも大きくなる。

たとえばビアホールＶＨの径ＢＤＩが６０ｎｍのとき、ゲート電極層ＧＥに達するビアホールＶＨの深さＢＤＥが１２０ｎｍ、ソース／ドレイン領域ＳＤに達するビアホールＶＨの深さＢＤＥが２４０ｎｍの場合、ゲート電極層ＧＥに達するビアホールＶＨのアスペクト比は２．０であるのに対して、ソース／ドレイン領域ＳＤに達するビアホールＶＨのアスペクト比は４．０と高くなる。

これに対して本実施の形態では、ソース／ドレイン領域ＳＤに達する第１のビアホールＶＨ内のビア内導電層とソース／ドレイン領域ＳＤとの接触部の抵抗が、ゲート電極層ＧＥに達する第２のビアホールＶＨ内のビア内導電層とゲート電極層ＧＥとの接触部の抵抗よりも小さくなっている。このため、実施の形態１と同様、配線層全体で見たときの抵抗値のばらつきを抑制することができ、回路のタイミングにおけるマージンが大きくなり、歩留まり劣化や信頼性劣化を抑制することができる。

この場合、活性領域部は、持ち上げソース／ドレイン構造でも同様のことがいえる。
また上記においてはＭＯＳトランジスタを例に挙げて説明したが、本発明は広くＭＩＳ（Metal Insulator Semiconductor）トランジスタ全般に適用することができる。

（実施の形態７）
本実施の形態においては、ＳＯＩ基板の支持基板と半導体層との各々に配線層を接続する場合の構成について説明する。

図１７は、本発明の実施の形態７における半導体装置の構成を概略的に示す断面図である。図１７を参照して、ＳＯＩ基板は、支持基板ＳＳと、埋め込み絶縁膜ＢＩと、半導体層（ＳＯＩ層）ＴＦとを有している。支持基板ＳＳの表面にはボトム注入層ＢＴが形成されている。この支持基板ＳＳの表面上に、埋め込み絶縁膜ＢＩを介して、メサ分離された半導体層（ＳＯＩ層）ＴＦが形成されている。なお半導体層ＴＦの側壁を覆うように側壁絶縁膜ＳＷが形成されている。

このＳＯＩ基板上に層間絶縁膜ＩＩが形成されている。
層間絶縁膜ＩＩの表面には複数の配線溝ＩＴ２が形成されている。これら複数の配線溝ＩＴ２には、ボトム注入層ＢＴに電気的に接続される配線層ＩＬ２を引き回すための配線溝ＩＴ２と、半導体層ＴＦに電気的に接続される配線層ＩＬ２を引き回すための配線溝ＩＴ２とが含まれている。

配線層ＩＬ２をボトム注入層ＢＴに電気的に接続するための第１のビアホールＶＨの深さＢＤＥは、配線層ＩＬ２を半導体層ＴＦに電気的に接続するための第２のビアホールＶＨの深さＢＤＥよりも深くなっている。ボトム注入層ＢＴに達する第１のビアホールＶＨの直下におけるボトム注入層ＢＴの凹部ＣＯの掘り込み量ＣＤＥは、半導体層ＴＦに達する第２のビアホールＶＨの直下における半導体層ＴＦの凹部ＣＯの掘り込み量ＣＤＥよりも大きくなっている。

以上により、ボトム注入層ＢＴに達する第１のビアホールＶＨ内の導電層（配線層ＩＬ２）とボトム注入層ＢＴとの接触部の抵抗は、半導体層ＴＦに達する第２のビアホールＶＨ内の導電層（配線層ＩＬ２）と半導体層ＴＦとの接触部の抵抗よりも小さくなっている。

なお本実施の形態においては、ボトム注入層ＢＴに電気的に接続される配線層ＩＬ２が形成される配線溝ＩＴ２の幅ＩＷおよび深さＴＤの各々は、半導体層ＴＦに電気的に接続される配線層ＩＬ２が形成される配線溝ＩＴ２の幅ＩＷおよび深さＴＤと実質的に同じ寸法である。またボトム注入層ＢＴに達する第１のビアホールＶＨ内の導電層（配線層ＩＬ２）の径と半導体層ＴＦに達する第２のビアホールＶＨ内の導電層（配線層ＩＬ２）の径とは実質的に同じ寸法である。

次に、本実施の形態の作用効果について説明する。
ＳＯＩ基板を用いる場合、半導体層ＴＦに達するビアホールＶＨの深さＢＤＥに比べ、ボトム注入層ＢＴに達するビアホールＶＨの深さＢＤＥは深くなる。このため、双方のビアホールＶＨの径が同じ場合には、ボトム注入層ＢＴに達するビアホールＶＨのアスペクト比は、半導体層ＴＦに達するビアホールＶＨのアスペクト比よりも大きくなる。

たとえばビアホールＶＨの径ＢＤＩが６０ｎｍのとき、半導体層ＴＦに達するビアホールＶＨの深さＢＤＥが１８０ｎｍ、ボトム注入層ＢＴに達するビアホールＶＨの深さＢＤＥが３３０ｎｍの場合、半導体層ＴＦに達するビアホールＶＨのアスペクト比は３．０であるのに対して、ボトム注入層ＢＴに達するビアホールＶＨのアスペクト比は５．５と高くなる。

これに対して本実施の形態では、ボトム注入層ＢＴに達する第１のビアホールＶＨ内の導電層とボトム注入層ＢＴとの接触部の抵抗が、半導体層ＴＦに達する第２のビアホールＶＨ内の導電層と半導体層ＴＦとの接触部の抵抗よりも小さくなっている。このため、実施の形態１と同様、配線層全体で見たときの抵抗値のばらつきを抑制することができ、回路のタイミングにおけるマージンが大きくなり、歩留まり劣化や信頼性劣化を抑制することができる。

上述した実施の形態１〜７においては、層間絶縁膜ＩＩ、ＩＩ１、ＩＩ２の各々がＳｉＯＣ膜の場合について述べたが、これに限定されるものではない。層間絶縁膜ＩＩ、ＩＩ１、ＩＩ２の各々は、ＵＬＫ（Ultra Low-k SiOC）膜（誘電率ｋ：２．５以下）、ＥＬＫ（Extremely Low-k SiOC）膜（誘電率ｋ：２．２以下）、スピン塗布された多孔質ＭＳＱ（Methyl Silses Quioxane）膜（誘電率ｋ：２．２以下）、それらの積層膜、またはＦＳＧ（Fluorinated Silicate Glass）膜やＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜との積層膜であっても本発明を同様に適用することができる。

また、ライナー絶縁膜ＬＦがｐ−ＳｉＣ膜の場合について説明したが、ライナー絶縁膜ＬＦはｐ−ＳｉＣＯ膜やｐ−ＳｉＣＮ膜やその積層膜であってもよい。またライナー絶縁膜ＬＦが省略されてもよい。

また実施の形態１〜７においては、バリアメタル層ＢＭ１、ＢＭ２ａ、ＢＭ２ｂの各々は、ＴａＮ、ＴｉＮ、Ｔａ、Ｔｉ、ＲｕおよびＭｎよりなる群から選ばれた１または２以上の材料、それらの材料の酸化物、またそれらの窒化物、それら材料の積層膜よりなっていてもよい。

以下、本発明の実施例について図に基づいて説明する。
（実施例１）
本発明者は、ビアホールＶＨ直下の凹部ＣＯの掘り込み量に関して検討を行なった。その検討内容および検討結果を以下に記す。

回路設計においては、抵抗のばらつきを１０％以下に抑えるように要求がある。たとえば、図１８および図１９に示すような配線層の線幅ＩＷが異なるパターンが混在している場合においても、（１）配線層ＩＬ１と配線層ＩＬ２との接合界面の抵抗、（２）ビアホールＶＨ内の導電層の抵抗、（３）配線溝ＩＴ２内の配線層ＩＬ２の抵抗との合計を、想定の抵抗（たとえば３Ω）の±１０％（２．７〜３．３Ω）内に抑えることが好ましい。

なお図１８の構成は配線層の最小の線幅ＩＷが７０ｎｍの構成を示しており、図１９は配線層の最大の線幅ＩＷが１μｍの構成を示している。

そこで、配線層の線幅ＩＷを７０ｎｍから１μｍまで変化させたときに、上記（１）〜（３）の抵抗の合計値を想定の抵抗（たとえば３Ω）の±１０％（２．７〜３．３Ω）に抑えることができる凹部ＣＯの掘り込み量について調べた。その結果を図２０および図２１に示す。

図２０に示すように、線幅ＩＷが７０ｎｍのときの掘り込み量を５０ｎｍ程度とし、線幅ＩＷが１μｍのときの掘り込み量を４０ｎｍ程度とし、線幅ＩＷが７０ｎｍから１μｍまで徐々に掘り込み量を減少させることにより、図２１に示すように、トータルの抵抗値を２．７〜３．３Ωに抑えられることがわかった。

このことから、最小線幅ＩＷ（７０ｎｍ）の掘り込み量を、最大線幅ＩＷ（１μｍ）の掘り込み量の１．２倍以上とすることが好ましいことがわかった。

（実施例２）
また本発明者は、ビアホールＶＨのアスペクト比に関して検討を行なった。その検討内容および検討結果を以下に記す。

図１１に示すスパッタ装置を用いて、種々のアスペクト比において基板ＡＣバイアスまたはターゲットのＤＣパワーを変化させたときの凹部ＣＯの掘り込み量の変化を調べた。その結果を図２２に示す。

図２２の結果から、アスペクト比が高いと掘り込み量が大きくなることがわかる。特にアスペクト比が２．５以上の場合には、凹部ＣＯの掘り込み量が３０ｎｍ以上となることがわかる。またアスペクト比が２．０以下の場合には、凹部ＣＯの掘り込み量が３０ｎｍ未満となり、エレクトロマイグレーション寿命の劣化が見られた。

このことから、ビアホールＶＨのアスペクト比を２．５以上とすることが好ましいことがわかった。

（実施例３）
また本発明者は、ビアホールＶＨの半径と凹部ＣＯの掘り込み量との関係に関して検討を行なった。その検討内容および検討結果を以下に記す。

ビアホールＶＨの径が７０ｎｍの世代で許される、配線層ＩＬ１と配線層ＩＬ２との接合界面における抵抗値の許容量は１．０Ω未満である。そこで、配線層ＩＬ１と配線層ＩＬ２との接合界面における抵抗値が１．０Ω未満となる、凹部ＣＯの掘り込み量について調べた。その結果を図２３に示す。

図２３の結果から、配線層ＩＬ１と配線層ＩＬ２との接合界面における抵抗値を１．０Ω未満にするためには、凹部ＣＯの掘り込み量を３０ｎｍより大きくする必要があることがわかった。ここで、ビアホールＶＨの径は７０ｎｍである。このため、凹部ＣＯの掘り込み量がビアホールＶＨの半径以上であれば、配線層ＩＬ１と配線層ＩＬ２との接合界面における抵抗値が１．０Ω未満となることがわかった。

なお凹部ＣＯの掘り込み量は、図２４に示すように図１１に示すスパッタ装置を用いたリスパッタの時間により制御することができる。リスパッタの時間を１０．５秒より長くすれば、凹部ＣＯの掘り込み量を３０ｎｍより大きくすることができる。

上記の実施例１〜３の結果から、実施の形態１〜７における第１のビアホールＶＨ直下における凹部ＣＯの掘り込み量が、第２のビアホールＶＨ直下における凹部ＣＯの掘り込み量の１．２倍以上であることが好ましい。また実施の形態１〜７における第１のビアホールＶＨ直下における凹部ＣＯの掘り込み量は、第１のビアホールＶＨの半径よりも大きいことが好ましい。また実施の形態１〜７における第１および第２のビアホールＶＨの各々のアスペクト比は２．５以上であることが好ましい。

今回開示された実施の形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明の実施の形態１における半導体装置の構成を概略的に示す断面図である。本発明の実施の形態１における半導体装置の製造方法の第１工程を示す概略断面図である。本発明の実施の形態１における半導体装置の製造方法の第２工程を示す概略断面図である。本発明の実施の形態１における半導体装置の製造方法の第３工程を示す概略断面図である。本発明の実施の形態１における半導体装置の製造方法の第４工程を示す概略断面図である。本発明の実施の形態１における半導体装置の製造方法の第５工程を示す概略断面図である。本発明の実施の形態１における半導体装置の製造方法の第６工程を示す概略断面図である。本発明の実施の形態１における半導体装置の製造方法の第７工程を示す概略断面図である。本発明の実施の形態１における半導体装置の製造方法の第８工程を示す概略断面図である。本発明の実施の形態１における半導体装置の製造方法の第９工程を示す概略断面図である。リスパッタプロセスに用いられるスパッタ装置の構成を示す模式図である。本発明の実施の形態２における半導体装置の構成を概略的に示す断面図である。本発明の実施の形態３における半導体装置の構成を概略的に示す断面図である。本発明の実施の形態４における半導体装置の構成を概略的に示す平面図（Ａ）および断面図（Ｂ）である。本発明の実施の形態５における半導体装置の構成を概略的に示す断面図である。本発明の実施の形態６における半導体装置の構成を概略的に示す断面図である。本発明の実施の形態７における半導体装置の構成を概略的に示す断面図である。配線層の最小の線幅ＩＷが７０ｎｍの構成を示す平面図（Ａ）および断面図（Ｂ）である。配線層の最大の線幅ＩＷが１μｍの構成を示す平面図（Ａ）および断面図（Ｂ）である。配線層の線幅と凹部の掘り込み量との関係を示す図である。配線層の線幅と各部の抵抗との関係を示す図である。ビアホールのアスペクト比を変えたときのリスパッタにおけるスパッタ条件と凹部の掘り込み量との関係を示す図である。凹部の掘り込み量と配線層間の接合界面の抵抗との関係を示す図である。リスパッタ時間と凹部の掘り込み量との関係を示す図である。

符号の説明

ＢＩ埋め込み絶縁膜、ＢＭ１，ＢＭ２，ＢＭ２ａ，ＢＭ２ｂ，ＢＭ３バリアメタル層、ＢＴボトム注入層、ＣＤキャパシタ誘電体膜、ＣＩコンタクト層間絶縁膜、ＣＬ１，ＣＬ２，ＣＬ３導電層、ＣＯ凹部、ＣＰ上部電極、ＧＥゲート電極層、ＧＩゲート絶縁膜、ＩＩ，ＩＩ１，ＩＩ２層間絶縁膜、ＩＬ１，ＩＬ２配線層、ＩＮ絶縁膜、ＩＴ，ＩＴ１，ＩＴ２配線溝、ＬＦライナー絶縁膜、ＰＲ１，ＰＲ２，ＰＲ３，ＰＲ４フォトレジスト、ＳＤドレイン領域、ＳＮ下部電極、ＳＳ支持基板、ＳＵＢ半導体基板、ＳＷ側壁絶縁膜、ＴＦ半導体層、ＴＲＭＯＳトランジスタ、ＶＨビアホール。

Claims

下層導電層と、
それぞれが前記下層導電層に達する第１および第２のビアホールを有する層間絶縁膜と、
それぞれが前記第１および第２のビアホールの内部を埋め込む第１および第２のビア内導電層とを備え、
前記第１のビアホールは前記第２のビアホールよりも大きなアスペクト比を有し、
前記第１のビア内導電層と前記下層導電層との接触部の抵抗が、前記第２のビア内導電層と前記下層導電層との接触部の抵抗よりも小さい、半導体装置。
下層導電層と、
それぞれが前記下層導電層上に形成された第１および第２の配線層と、
前記下層導電層と前記第１および第２の配線層との間に形成され、かつ前記下層導電層と前記第１の配線層とを電気的に接続するための第１のビアホールおよび前記下層導電層と前記第２の配線層とを電気的に接続するための第２のビアホールを有する層間絶縁膜と、
前記第１および第２のビアホールのそれぞれの内部を埋め込む第１および第２のビア内導電層とを備え、
前記第１の配線層は第２の配線層よりも細い線幅を有し、
前記第１のビア内導電層と前記下層導電層との接触部の抵抗が、前記第２のビア内導電層と前記下層導電層との接触部の抵抗よりも小さい、半導体装置。
前記第１のビアホールの直下および前記第２のビアホールの直下の各々における前記下層導電層の表面には凹部が形成されており、前記第１のビアホールの直下における前記凹部の掘り込み量が、前記第２のビアホール直下における前記凹部の掘り込み量よりも大きい、請求項１または２に記載の半導体装置。
前記第１のビアホール直下における前記凹部の掘り込み量が、前記第２のビアホール直下における前記凹部の掘り込み量の１．２倍以上である、請求項３に記載の半導体装置。
前記第１のビアホール直下における前記凹部の掘り込み量は、前記第１のビアホールの半径よりも大きい、請求項３または４に記載の半導体装置。
前記第１および第２のビア内導電層のそれぞれは第１および第２のバリアメタル層を含み、
前記第１のビアホールの底部における前記第１のバリアメタル層の膜厚は、前記第２のビアホールの底部における前記第２のバリアメタル層の膜厚よりも薄い、請求項１〜５のいずれかに記載の半導体装置。
前記第１および第２のビアホールの各々のアスペクト比は２．５以上である、請求項１〜６のいずれかに記載の半導体装置。
下層導電層上を覆うように層間絶縁膜を形成する工程と、
前記層間絶縁膜に前記下層導電層に達する第１および第２のビアホールを形成する工程と、
前記第１および第２のビアホールの壁面および前記第１および第２のビアホールの各々から露出した前記下層導電層の表面を覆うように第１のバリアメタル層を形成する工程と、
前記第１および第２のビアホールの各々の底部において前記第１のバリアメタル層を除去して前記下層導電層を露出させるとともに、露出した前記下層導電層を掘り込んで前記下層導電層の表面に凹部を形成する工程と、
前記凹部において露出した前記下層導電層の表面に第２のバリアメタル層を形成する工程とを備え、
前記第１のビアホールは前記第２のビアホールよりも大きいアスペクト比を有し、
前記第１のビアホール直下における前記凹部の掘り込み量が、前記第２のビアホール直下における前記凹部の掘り込み量よりも大きい、半導体装置の製造方法。