JP2009281812A - 半導体試験装置及び方法 - Google Patents

Abstract

【課題】ＤＵＴとの接続上の制約を緩和することにより、ユーザの使い勝手を向上することができるとともにリソースを有効利用することができる半導体試験装置及び方法を提供する。
【解決手段】半導体試験装置１は、複数のＤＵＴ２０ａ，２０ｂに対し複数対複数又は一対複数の関係で接続されて直流試験を行う複数のＰＭＵ（ＤＣパラメトリック測定装置）１２ａ，１２ｂと、ＤＵＴ２０ａ，２０ｂの各ピンと半導体試験装置１のテスタピンＰ１〜Ｐ８との接続関係を示すデバイス定義ファイルＦに基づいて、ＰＭＵ１２ａ，１２ｂによって得られた測定結果を用いた所定の演算を行う演算装置１３と、演算装置１３の演算結果に基づいてＤＵＴ２０ａ，２０ｂの良否判定を行って結果を表示する合否判定表示装置１４とを備える。
【選択図】図１

Description

本発明は、半導体デバイスの試験を行う半導体試験装置及び方法に関する。

半導体試験装置を用いた半導体デバイス（以下、ＤＵＴ（Device Under Test）という）の試験は、直流試験と交流試験とに大別される。直流試験とは、例えば、ＤＵＴの特定のピンに試験信号を印加したときにＤＵＴから出力される信号（電圧、電流）のレベルが予め定められた規格内であるか否かを判定する試験であり、交流試験とは、例えば、試験信号をＤＵＴに印加したときに、期待通りのタイミングでＤＵＴから信号が得られるか否かを判定する試験である。半導体試験装置は、上記の直流試験を実現するために、ＤＣパラメトリック測定装置（ＰＭＵ）を備える。

図７，図８は、直流試験が可能な従来の半導体試験装置の一部構成を示すブロック図であって、図７はテスタピン毎にＰＭＵを備えるパーピン方式の半導体試験装置の構成を示すブロック図であり、図８は１つのＰＭＵが複数のテスタピンで共有されるシェア方式の半導体試験装置の構成を示すブロック図である。図８に示すシェア方式の半導体試験装置は、主にＤＵＴの同時測定数が多い場合に用いられる。

図７に示す通り、パーピン方式の半導体試験装置１００は、ピンエレクトロニクス１１０、ＰＭＵ部１２０、及び接続部１３０を備える。ピンエレクトロニクス１１０は、信号印加・判定部１１１と信号切り替え部１１２とを備えており、ＤＵＴ３００に対するインターフェイスとして機能する。信号印加・判定部１１１は、ドライバ及びコンパレータをテスタピン毎に備えており、交流試験を行う場合に用いられる。信号切り替え部１１２は、半導体リレー等のリレーを複数備えており、ＤＵＴ３００に信号印加・判定部１１１を接続して交流試験を行うか、又はＤＵＴ３００にＰＭＵ部１２０を接続して直流試験を行うかを切り替える。

ＰＭＵ部１２０は、ＤＵＴ３００の直流試験を行うためのＰＭＵをテスタピン毎に備える。図７に示す例では、４つのＰＭＵ１２１〜１２４がＰＭＵ部１２０に設けられている。これらＰＭＵ１２１〜１２４は、ＤＵＴ３００に対して直流の電圧又は電流を印加する機能、ＤＵＴ３００から出力される直流の電圧又は電流を測定する機能、及びＤＵＴ３００の良否判定を行う機能を備える。接続部１３０は、半導体試験装置１００のテスタピンとＤＵＴ３００のピンとを接続するものであり、例えばパフォーマンスボード、ＤＵＴボード等の治具を備える。また、接続部１３０は、ＤＵＴ３００が半導体ウェハに形成された状態のものである場合にはプローブカード等の治具を備える。

以上の構成の半導体試験装置１００でＤＵＴ３００の直流試験を行う場合には、まず信号切り替え部１１２によって信号印加・判定部１１１をＤＵＴ３００から電気的に切り離すとともにＰＭＵ部１２０をＤＵＴ３００に接続する。そして、ＰＭＵ部１２０に設けられたＰＭＵ１２１〜１２４の各々からＤＵＴ３００の各ピンに対して直流の電圧又は電流を印加し、これによりＤＵＴ３００の各ピンから出力される直流の電圧又は電流をＰＭＵ１２１〜１２４の各々で測定してＤＵＴ３００の良否判定を行う。

図８に示す通り、シェア方式の半導体試験装置２００は、ピンエレクトロニクス２１０、ＰＭＵ部２２０、及び接続部２３０を備える。ピンエレクトロニクス２１０は、ドライバ及びコンパレータをテスタピン毎に備える信号印加・判定部２１１と、ＤＵＴ３１０，３２０の少なくとも一方に信号印加・判定部２１１を接続して交流試験を行うか、又はＤＵＴ３１０，３２０の少なくとも一方にＰＭＵ部２２０を接続して直流試験を行うかを切り替える信号切り替え部２１２とを備える。

ＰＭＵ部２２０は、ＤＵＴ３１０，３２０の直流試験を行うためのＰＭＵを複数のテスタピン毎に備える。図８に示す例では、２つのＰＭＵ２２１，２２２がＰＭＵ部２２０に設けられている。これらＰＭＵ２２１，２２２は、図７に示すＰＭＵ１２１〜１２４と同様の機能を備える。接続部２３０は、半導体試験装置２００のテスタピンとＤＵＴ３１０，３２０のピンとを接続するものであり、図７に示す接続部１３０と同様に、例えばパフォーマンスボード、ＤＵＴボード、プローブカード等の治具を備える

以上の構成の半導体試験装置２００でＤＵＴ３１０，３２０の直流試験を行う場合には、まず信号切り替え部２１２によって信号印加・判定部２１１をＤＵＴ３１０，３２０から電気的に切り離すとともにＰＭＵ部２２０をＤＵＴ３１０，３２０に接続する。ここで、ＰＭＵ２２１，２２２は複数のテスタピンに共有されているため、ＰＭＵ２２１をＤＵＴ３１０の１つのピンに接続するとともに、ＰＭＵ２２２をＤＵＴ３２０の１つのピンに接続する。

そして、ＰＭＵ２２１，２２２の各々からＤＵＴ３１０，３２０の１つのピンに対して直流の電圧又は電流を印加し、これによりＤＵＴ３１０，３２０の１つのピンから出力される直流の電圧又は電流をＰＭＵ２２１，２２２の各々で測定してＤＵＴ３１０，３２０の良否判定を行う。次いで、ＰＭＵ２２１，２２２が接続されるＤＵＴ３１０，３２０のピンを信号切り替え部２１２によって切り替えて同様の測定を行う。以下同様に、ＰＭＵ２２１，２２２が接続されるＤＵＴ３１０，３２０のピンを順次切り替える度に同様の測定を行って、ＤＵＴ３１０，３２０の試験を行う。

図８に示すシェア方式の半導体試験装置２００を用いた直流試験では、基本的に以上説明したピン毎の測定が順に行われるが、試験項目によってはＤＵＴ３１０，３２０のピン間を短絡して良否判定が可能なものもある。かかる試験項目について試験を行う場合には、ＰＭＵ２２１がＤＵＴ３１０の複数のピンに接続されるとともに、ＰＭＵ２２２がＤＵＴ３２０の複数のピンに接続された状態で試験が行われることもある。

尚、以下の特許文献１には、ＤＵＴ毎にパターンメモリを備えるパーピン方式のＩＣテスタ及びＤＵＴの複数ピン毎にパターンメモリを備えるシェアード方式のＩＣテスタの一例が開示されている。
特開２００３−１８５７０８号公報

ところで、図７に示すパーピン方式の半導体試験装置１００は、ＤＵＴ３００に対する直流試験を高速に行うことができる利点があるものの、テスタピンの数だけＰＭＵが必要になるため、コスト高、大型化、消費電力の増大、発熱量の増大等の欠点がある。これに対し、図８に示すシェア方式の半導体試験装置２００は、半導体試験装置１００に比べてＰＭＵの数が少なくて良いため、安価、小型化、低消費電力等の利点を有する。しかしながら、前述した通り、１つのＤＵＴの複数のピンに対する同時測定ができないため、試験時間が長くなるという欠点がある。

また、シェア方式の半導体試験装置２００では、１つのＤＵＴに対して複数のＰＭＵが接続される場合、又は１つのＰＭＵに対して複数のＤＵＴが接続される場合の何れの場合であっても直流試験を問題無く行うことができる。しかしながら、複数のＤＵＴが複数のＰＭＵに対して接続される接続関係になる場合には、試験を行うことができないという接続上の制約がある。

このため、ユーザは半導体試験装置２００内に設けられたＰＭＵとの接続関係を意識しつつＤＵＴのピンと半導体試験装置２００のテスタピンとの接続を行う必要があり、ユーザの使い勝手が悪いという問題がある。また、ＤＵＴのピン数及びＤＵＴの同時測定個数とＰＭＵによって共有されるテスタピン数及びＰＭＵの数との関係によっては、試験に用いられないテスタピンが現れるため、半導体試験装置のリソース（資源）が有効利用されないという問題も生ずる。

本発明は上記事情に鑑みてなされたものであり、ＤＵＴとの接続上の制約を緩和することにより、ユーザの使い勝手を向上することができるとともにリソースを有効利用することができる半導体試験装置及び方法を提供することを目的とする。

上記課題を解決するために、本発明の半導体試験装置は、半導体デバイス（２０ａ、２０ｂ）に直流の電圧又は電流を印加して前記半導体デバイスに流れる電流又は前記半導体デバイスに現れる電圧を測定する直流試験が可能な半導体試験装置（１〜３）において、前記半導体デバイスに対して前記直流試験を行う複数の直流試験装置（１２ａ、１２ｂ）と、複数の前記半導体デバイスと複数の前記直流試験部との接続関係を、複数対複数の関係にするか、一対複数の関係にするか、又は一対一の関係にするかを切り替え可能な切替部と、複数対複数の関係にするか又は一対複数の関係にするかを切り替える切替部（１１ｂ）と、前記半導体デバイスと前記複数の直流試験装置との接続関係を示す接続情報（Ｆ）に基づいて、前記複数の直流試験装置によって得られた測定結果を用いた所定の演算を行う演算装置（１３）と、前記演算装置の演算結果に基づいて前記半導体デバイスの良否判定を行う判定装置（１４）とを備えることを特徴としている。
この発明によると、複数の半導体デバイスと複数の直流試験装置とが切替部の切り替えにより複数対複数又は一対複数の関係で接続されて直流試験が行われ、直流試験装置の各々によって得られた測定結果に対して半導体デバイスと直流試験装置との接続関係を示す接続情報に基づいた所定の演算が行われ、この演算結果に基づいて半導体デバイスの良否判定が行われる。
また、本発明の半導体試験装置は、前記複数の直流試験装置で行われる前記直流試験を同期させる同期信号を前記複数の直流試験装置にそれぞれ出力する同期信号発生装置（３２）を備えることを特徴としている。
更に、本発明の半導体試験装置は、前記接続情報に応じて予め定められた切り替え手順に従って、前記切替部の切り替え制御を行う切替制御装置（４１）を備えることを特徴としている。
本発明の第１の態様による半導体試験方法は、半導体デバイス（２０ａ、２０ｂ）に直流の電圧又は電流を印加して前記半導体デバイスに流れる電流又は前記半導体デバイスに現れる電圧を測定する半導体試験方法において、前記直流試験を行う複数の直流試験装置を、複数対一の関係で前記複数の半導体デバイスのうちの１つに接続して前記直流試験を実行する実行ステップと、前記複数の直流試験装置と前記半導体デバイスとの接続関係に基づいて、前記複数の直流試験装置によって得られた測定結果を用いた所定の演算を行う演算ステップと、前記演算ステップの演算結果に基づいて前記半導体デバイスの良否判定を行う判定ステップとを含むことを特徴としている。
本発明の第２の態様による半導体試験方法は、半導体デバイス（２０ａ、２０ｂ）に直流の電圧又は電流を印加して前記半導体デバイスに流れる電流又は前記半導体デバイスに現れる電圧を測定する半導体試験方法において、前記直流試験を行う複数の直流試験装置を、複数対複数の関係で前記複数の半導体デバイスに接続して前記直流試験を実行する第１ステップと、前記第１ステップで不良が検出された場合に、前記複数の直流試験装置を複数対一の関係で前記複数の半導体デバイスのうちの１つに接続して前記直流試験を実行する第２ステップとを含むことを特徴としている。
また、本発明の第２の態様による半導体試験方法は、前記第２ステップが、前記複数の直流試験装置を、前記第１ステップで不良が検出された直流試験装置に接続されていた半導体デバイスのうちの１つに接続するステップであることを特徴としている。

本発明によれば、複数の半導体デバイスと複数の直流試験装置とを切替部の切り替えにより複数対複数又は一対複数の関係で接続して直流試験を行い、直流試験装置の各々によって得られた測定結果に対して半導体デバイスと直流試験装置との接続関係を示す接続情報に基づいた所定の演算を行い、この演算結果に基づいて半導体デバイスの良否判定を行っているため、ＤＵＴとの接続上の制約を緩和することができ、ユーザの使い勝手を向上することができるとともにリソースを有効利用することができるという効果がある。

以下、図面を参照して本発明の実施形態による半導体試験装置及び方法について詳細に説明する。

〔第１実施形態〕
図１は、本発明の第１実施形態による半導体試験装置の要部構成を示すブロック図である。図１に示す通り、本実施形態の半導体試験装置１は、ピンエレクトロニクス１１、ＰＭＵ部１２、演算装置１３、合否判定表示装置１４（判定装置）、及び接続部１５を備えており、ＤＵＴ２０ａ，２０ｂの交流試験又は直流試験を行う。尚、図１においては、図示を簡単にするために、ＤＵＴ２０ａ，２０ｂについては第１〜第４ピンの４つのピンのみを図示し、半導体試験装置１については８つのテスタピンＰ１〜Ｐ８のみを図示している。

ピンエレクトロニクス１１は、信号印加・判定部１１ａと信号切り替え部１１ｂ（切替部）とを備えており、ＤＵＴ２０ａ，２０ｂに対するインターフェイスとして機能する。信号印加・判定部１１ａは、ドライバ及びコンパレータをテスタピン毎に備えており、交流試験を行う場合に用いられる。図１に示す例では、テスタピンＰ１〜Ｐ８毎に設けられた８対のドライバ及びコンパレータを図示している。

信号切り替え部１１ｂは、半導体リレー等のリレーを複数備えており、ＤＵＴ２０ａ，２０ｂに信号印加・判定部１１ａを接続して交流試験を行うか、又はＤＵＴ２０ａ，２０ｂにＰＭＵ部１２を接続して直流試験を行うかを切り替える。図１に示す例においては、信号印加・判定部１１ａに設けられた８対のドライバ及びコンパレータとテスタピンＰ１〜Ｐ８との間を接続又は遮断するリレーＲ１１〜Ｒ１８、ＰＭＵ部１２に設けられたＰＭＵ１２ａとテスタピンＰ１〜Ｐ４との間を接続又は遮断するリレーＲ２１〜Ｒ２４、及びＰＭＵ部１２に設けられたＰＭＵ１２ｂとテスタピンＰ５〜Ｐ８との間を接続又は遮断するリレーＲ３１〜Ｒ３４を備える。これらのリレーの開閉制御は、半導体試験装置１の動作を制御する不図示のコントローラによって行われる。

ＰＭＵ部１２は、ＤＵＴ２０ａ，２０ｂの直流試験を行うためのＰＭＵ１２ａ，１２ｂ（直流試験装置）を備える。ここで、上記の通り、ＰＭＵ１２ａはリレーＲ２１〜Ｒ２４を介して複数のテスタピンＰ１〜Ｐ４で共有され、またＰＭＵ１２ｂはリレーＲ３１〜Ｒ３４を介して複数のテスタピンＰ５〜Ｐ８で共有される。このように、本実施形態の半導体試験装置１は、シェア方式の半導体試験装置である。

これらＰＭＵ１２ａ，１２ｂは、ＤＵＴ２０ａ，２０ｂに対して直流の電圧又は電流を印加する機能、ＤＵＴ２０ａ，２０ｂから出力される直流の電圧又は電流を測定する機能、及びＤＵＴ２０ａ，２０ｂの良否判定を行う機能を備える。また、これらＰＭＵ１２ａ，１２ｂは、不図示のコントローラによるリレーＲ２１〜Ｒ２４，Ｒ３１〜Ｒ３４の開閉制御により、ＤＵＴ２０ａ，２０ｂと複数対複数、又は一対複数の関係で接続される。つまり、ＰＭＵ１２ａのみがＤＵＴ２０ａ，２０ｂの双方に接続され、ＰＭＵ１２ｂのみがＤＵＴ２０ａ，２０ｂの双方に接続され、又はＰＭＵ１２ａ，１２ｂの双方が共にＤＵＴ２０ａ，２０ｂの双方に接続される。

尚、ＰＭＵ１２ａ，１２ｂは、実際にはフォース線及びセンス線の２経路を介してＤＵＴ２０ａ，２０ｂの各ピンにそれぞれ接続されるが、図１では図示を簡略化するため１本の線のみを図示している。また、図１ではＰＭＵ部１２がピンエレクトロニスク１１とは別に設けられた構成を図示しているが、ＰＭＵ部１２がピンエレクトロニスク１１内に設けられていても良い。

演算装置１３は、半導体試験装置１のテスタピンＰ１〜Ｐ８とＤＵＴ２０ａ，２０ｂのピンとの接続関係が示されたデバイス定義ファイルＦに基づいて、ＰＭＵ１２ａ，１２ｂによって得られた測定結果を用いた所定の演算を行う。即ち、ＰＭＵ１２ａ，１２ｂとＤＵＴ２０ａ，２０ｂとの接続関係に応じた演算を行う。例えば、演算装置１３は、ＰＭＵ１２ａによって得られた測定結果と、ＰＭＵ１２ｂによって得られた測定結果とを加算する演算を行う。合否判定表示装置１４は、例えばパーソナルコンピュータ等のコンピュータによって実現され、演算装置１３で行われた演算結果に基づいてＤＵＴ２０ａ，２０ｂの合否判定を行い、演算装置１３の演算結果及び合否判定結果を記憶するとともに表示する。

接続部１５は、半導体試験装置１のテスタピンＰ１〜Ｐ８とＤＵＴ２０ａ，２０ｂのピンとを接続するものであり、例えばパフォーマンスボード、ＤＵＴボード等の治具を備える。また、接続部１５は、ＤＵＴ２０ａ，２０ｂが半導体ウェハに形成された状態のものである場合にはプローブカード等の治具を備える。ここで、図１に示す例では、接続部１５によってテスタピンＰ１〜Ｐ３がＤＵＴ２０ａの第１〜第３ピンにそれぞれ接続されるが、テスタピンＰ４はＤＵＴ２０ｂの第１ピンに接続される。また、接続部１５によってテスタピンＰ６〜Ｐ８がＤＵＴ２０ｂの第２〜第４ピンにそれぞれ接続されるが、テスタピンＰ５はＤＵＴ２０ａの第４ピンに接続される。

テスタピンＰ１〜Ｐ８とＤＵＴ２０ａ，２０ｂとの接続関係を接続部１５によって上記の関係にするのは、ＰＭＵ１２ａ，１２ｂとＤＵＴ２０ａ，２０ｂとを複数対複数、又は一対複数の関係で接続するためである。尚、ＰＭＵ１２ａ，１２ｂとＤＵＴ２０ａ，２０ｂとを複数対複数、又は一対複数の関係で接続できるのであれば、テスタピンＰ１〜Ｐ８とＤＵＴ２０ａ，２０ｂとの接続関係は図１に示すものに限られない。例えば、テスタピンＰ１，Ｐ２，Ｐ５，Ｐ６とＤＵＴ２０ａとが接続され、テスタピンＰ３，Ｐ４，Ｐ７，Ｐ８とＤＵＴ２０ｂとが接続された接続関係にすることもできる。

次に、以上説明した構成の本発明の第１実施形態による半導体試験装置１の動作について説明する。本実施形態の半導体試験装置１で行われる直流試験は、ＤＵＴのピン毎に測定を行う個別試験と、ＤＵＴのピン間を短絡して測定を行う短絡試験とがある。以下、個別試験を行う場合の動作と、短絡試験を行う場合の動作について順に説明する。

〈個別試験〉
まず、信号切り替え部１１ｂのリレーＲ１１〜Ｐ１８を開状態にして信号印加・判定部１１ａをＤＵＴ２０ａ，２０ｂから電気的に切り離す。次に、ＤＵＴ２０ａに接続されているリレーＲ２１〜Ｒ２３，Ｒ３１の何れか１つ、及びＤＵＴ２０ｂに接続されているリレーＲ２４，Ｒ３２〜Ｒ３４の何れか１つを閉状態にして、ＰＭＵ１２ａをＤＵＴ２０ａの１つのピンに接続するとともにＰＭＵ１２ｂをＤＵＴ２０ｂの１つのピンに接続する。

次いで、閉状態にされたリレーを介してＰＭＵ１２ａからＤＵＴ２０ａの１つのピンに対して直流の電圧又は電流を印加するとともに、ＰＭＵ１２ｂからＤＵＴ２０ｂの１つのピンに対して直流の電圧又は電流を印加する。これにより、ＤＵＴ２０ａの１つのピンから出力される直流の電圧又は電流をＰＭＵ１２ａで測定してＤＵＴ２０ａの良否判断を行うとともに、ＤＵＴ２０ｂの１つのピンから出力される直流の電圧又は電流をＰＭＵ１２ｂで測定してＤＵＴ２０ｂの良否判断を行う。これらの良否判断結果は、演算装置１３を介して合否判定表示装置１４に入力され、表示装置に表示されるとともに記憶される。

次いで、リレーＲ２１〜Ｒ２３，Ｒ３１の開閉状態、及びリレーＲ２４，Ｒ３２〜Ｒ３４の開閉状態の切り替えを行うことによって、ＰＭＵ１２ａ，１２ｂが接続されるＤＵＴ２０ａ，２０ｂのピンを切り替えて同様の測定を行う。以下同様に、ＰＭＵ１２ａ，１２ｂが接続されるＤＵＴ２０ａ，２０ｂのピンを順次切り替える度に同様の測定を行って、ＤＵＴ２０ａ，２０ｂの試験を行う。

〈短絡試験〉
図２，図３は、短絡試験時におけるＰＭＵとＤＵＴとの接続関係例を示すブロック図である。まず、個別試験時と同様に、信号切り替え部１１ｂのリレーＲ１１〜Ｐ１８を開状態にして信号印加・判定部１１ａをＤＵＴ２０ａ，２０ｂから電気的に切り離す。次に、図２に示す通り、信号切り替え部１１ｂのリレーＲ２１〜Ｒ２３，Ｒ３１を閉状態にし、残りのリレーＲ２４，Ｒ３２〜Ｒ３４を開状態にしてＰＭＵ１２ａをＤＵＴ２０ａの第１〜第３ピンに接続するとともに、ＰＭＵ１２ｂをＤＵＴ２０ａの第４ピンに接続する。これにより、ＤＵＴ２０ａの第１〜第３ピンが短絡された状態でＰＭＵ１２ａに接続され、ＤＵＴ２０ａの第４ピンがＰＭＵ１２ｂに接続された状態になる。

次いで、閉状態にされたリレーＲ２１〜Ｒ２３を介してＰＭＵ１２ａからＤＵＴ２０ａの短絡された第１〜第３ピンに対して直流の電圧又は電流を印加するとともに、閉状態にされたリレーＲ３１を介してＰＭＵ１２ｂからＤＵＴ２０ａの第４ピンに対して直流の電圧又は電流を印加する。これにより、ＤＵＴ２０ａの短絡された第１〜第３ピンから出力される直流の電圧又は電流をＰＭＵ１２ａで測定するとともに、ＤＵＴ２０ａの第４ピンから出力される直流の電圧又は電流をＰＭＵ１２ｂで測定する（実行ステップ）。

ＰＭＵ１２ａ，１２ｂの測定結果は演算装置１３にそれぞれ出力されてデバイス定義ファイルＦの内容に基づいた所定の演算が行われる（演算ステップ）。例えば、ＤＵＴ２０ａに対する試験が、電圧を印加してＤＵＴ２０ａに流れる電流を測定する「電圧印加電流測定試験」である場合には、ＰＭＵ１２ａ，１２ｂの測定結果が加算される。これにより、ＤＵＴ２０ａに流れる電流の総和が求められる。演算装置１３の演算結果は合否判定表示装置１４に出力されて一時的に記憶される。

次に、図３に示す通り、信号切り替え部１１ｂのリレーＲ２４，Ｒ３２〜Ｒ３４を閉状態にし、残りのリレーＲ２１〜Ｒ２３，Ｒ３１を開状態にしてＰＭＵ１２ａをＤＵＴ２０ｂの第１ピンに接続するとともに、ＰＭＵ１２ｂをＤＵＴ２０ｂの第２〜第４ピンに接続する。これにより、ＤＵＴ２０ｂの第１ピンがＰＭＵ１２ａに接続され、ＤＵＴ２０ｂの第２〜第４ピンが短絡された状態でＰＭＵ１２ｂに接続された状態になる。

次いで、閉状態にされたリレーＲ２４を介してＰＭＵ１２ａからＤＵＴ２０ｂの第１ピンに対して直流の電圧又は電流を印加するとともに、閉状態にされたリレーＲ３２〜Ｒ３４を介してＰＭＵ１２ｂからＤＵＴ２０ｂの短絡された第２〜第４ピンに対して直流の電圧又は電流を印加する。これにより、ＤＵＴ２０ｂの第１ピンから出力される直流の電圧又は電流をＰＭＵ１２ａで測定するとともに、ＤＵＴ２０ｂの短絡された第２〜第４ピンから出力される直流の電圧又は電流をＰＭＵ１２ｂで測定する（実行ステップ）。

ＰＭＵ１２ａ，１２ｂの測定結果は演算装置１３にそれぞれ出力されてデバイス定義ファイルＦの内容に基づいた所定の演算が行われる（演算ステップ）。ここで、ＤＵＴ２０ａに対する試験が「電圧印加電流測定試験」である場合には、図２を用いて説明した場合と同様に、ＰＭＵ１２ａ，１２ｂの測定結果が加算されてＤＵＴ２０ｂに流れる電流の総和が求められる。演算装置１３の演算結果は合否判定表示装置１４に出力されて一時的に記憶される。最後に、以上の処理により得られた演算装置１３の演算結果に基づいてＤＵＴ２０ａ，２０ｂの合否判定が合否判定表示装置１４で行われ、その合否判定結果及び演算装置１３における演算結果が表示される（判定ステップ）。

以上説明した通り、本実施形態では、ＰＭＵ１２ａ，１２ｂが複数対一の関係でＤＵＴ２０ａ又はＤＵＴ２０ｂに接続された状態で直流試験が実行され、ＰＭＵ１２ａ，１２ｂの測定結果がデバイス定義ファイルＦに基づいて演算された上でＤＵＴ２０ａ，２０ｂの良否判定が行われるため、半導体試験装置１とＤＵＴ２０ａ，２０ｂとの接続上の制約を緩和することができ、ユーザの使い勝手を向上することができるとともにリソースを有効利用することができる。また、ＤＵＴ２０ａ，２０ｂの複数のピンを短絡した状態で試験することが可能なため、試験時間を短縮することもできる。

〔第２実施形態〕
図４は、本発明の第２実施形態による半導体試験装置の要部構成を示すブロック図である。図４に示す本実施形態の半導体試験装置２は、図１に示す半導体試験装置１が備える演算装置１３に代えて演算装置３１を設け、且つ同期信号発生装置３２を追加した構成である。演算装置３１は、デバイス定義ファイルＦに基づいてＰＭＵ１２ａ，１２ｂによって得られた測定結果を用いた所定の演算を行う点においては図１に示す演算装置１３と同様であるが、演算を終えた時点で演算を終えた旨を示す演算終了信号を出力する点が異なる。演算装置３１から出力される演算終了信号は、同期信号発生装置３２に入力される。

同期信号発生装置３２は、ＰＭＵ１２ａ，１２ｂに対して同期信号を出力し、ＰＭＵ１２ａにおける電圧又は電流の印加タイミング及び測定タイミングとＰＭＵ１２ｂにおける電圧又は電流の印加タイミング及び測定タイミングをそれぞれ同期させる。同期信号発生装置３２を用いてＰＭＵ１２ａ，１２ｂを同期させるのは、ＰＭＵ１２ａ，１２ｂが非同期であることに起因して生ずる測定誤差や誤測定を防止するためである。つまり、ＰＭＵ１２ａ，１２ｂが同期していないと、電圧又は電流が異なるタイミングでＤＵＴに印加され、且つＤＵＴから出力される電圧又は電流の測定タイミングが異なるため、測定値の相関が悪化して測定誤差や誤測定が生ずる可能性があるため、本実施形態ではかかる測定誤差や誤測定を防止すべく同期信号発生装置３２を用いてＰＭＵ１２ａ，１２ｂを同期させている。

同期信号発生装置３２は、ＤＵＴ１０ａ，１０ｂの試験を開始するタイミングで、ＰＭＵ１２ａ，１２ｂに対して同期信号を出力する。また、必要に応じて演算装置３１から演算終了信号が出力された時点で同期信号を出力する。演算装置３１からの演算終了信号に基づいて同期信号を出力することで、ＰＭＵ１２ａ，１２ｂを用いたＤＵＴ２０ａの測定とＰＭＵ１２ａ，１２ｂを用いたＤＵＴ２０ｂの測定とを連続して行うことができる。尚、本実施形態の半導体試験装置２では、図１に示す半導体試験装置１と同様の手順でＤＵＴ１０ａ，１０ｂの直流試験が行われるため、動作については説明を省略する。

〔第３実施形態〕
図５は、本発明の第３実施形態による半導体試験装置の要部構成を示すブロック図である。図５に示す本実施形態の半導体試験装置３は、図４に示す半導体試験装置２に測定シーケンス制御装置４１を追加した構成である。シーケンス制御装置４１はＤＵＴ２０ａ，２０ｂの直流試験を効率的に行うために設けられ、予め設定されたＤＵＴの測定手順に従ってＰＭＵ１２ａ，１２ｂを制御するとともにリレーＲ２１〜Ｒ２４及びリレーＲ３１〜Ｒ３４の開閉制御を行う。

つまり、ＤＵＴの同時測定数の数が増大した場合、或いは多数のＰＭＵを備える場合には、どの順番でＤＵＴを測定するかは極めて複雑になる。また、その測定順は半導体試験装置１のテスタピンＰ１〜Ｐ８とＤＵＴ２０ａ，２０ｂのピンとの接続関係によっても変わる。ＰＭＵを効率良く活用してＤＵＴの測定時間を短縮するためには、効率的なＤＵＴの測定手順を予め準備しておき、この測定手順に従ってＰＭＵ１２ａ，１２ｂ並びにリレーＲ２１〜Ｒ２４及びリレーＲ３１〜Ｒ３４を制御するのが望ましい。このため、本実施形態では、測定シーケンス制御装置４１を設けている。

ＤＵＴの測定手順はＤＵＴの数、ＰＭＵの数、及び半導体試験装置１のテスタピンＰ１〜Ｐ８とＤＵＴ２０ａ，２０ｂのピンとの接続関係に応じて予めユーザによって決定される。そして、この測定手順を示すデータは、ＤＵＴの試験を開始する前に不図示のコントローラから測定シーケンス制御装置４１に転送される。尚、本実施形態の半導体試験装置３は、ＰＭＵ１２ａ，１２ｂ並びにリレーＲ２１〜Ｒ２４及びリレーＲ３１〜Ｒ３４の制御が測定シーケンス制御装置４１によって行われる点を除いては、図４に示した半導体試験装置２と同様であるため、ＤＵＴ１０ａ，１０ｂの直流試験時の動作については説明を省略する。

〔第４実施形態〕
本実施形態の半導体試験装置は、図１に示す第１実施形態の半導体試験装置１と同様の構成であるが、第１実施形態とは異なる測定手順でＤＵＴ１０ａ，１０ｂの試験を行うものである。図６は、本発明の第４実施形態において、短絡試験時におけるＰＭＵとＤＵＴとの接続関係例を示すブロック図である。短絡試験時には、まず信号切り替え部１１ｂのリレーＲ１１〜Ｐ１８を開状態にして信号印加・判定部１１ａをＤＵＴ２０ａ，２０ｂから電気的に切り離す。

次に、図６に示す通り、信号切り替え部１１ｂのリレーＲ２１〜Ｒ２３，Ｒ３１〜Ｒ３４を閉状態にして、ＰＭＵ１２ａをＤＵＴ２０ａの第１〜第３ピン及びＤＵＴ２０ｂの第１ピンに接続するとともに、ＰＭＵ１２ｂをＤＵＴ２０ａの第４ピン及びＤＵＴ２０ｂの第２〜第４ピンに接続する。これにより、ＤＵＴ２０ａ，２０ｂとＰＭＵ１２ａ，１２ｂとが複数対複数の関係で接続された状態になる。

次いで、閉状態にされたリレーＲ２１〜Ｒ２４を介してＰＭＵ１２ａからＤＵＴ２０ａの短絡された第１〜第３ピン及びＤＵＴ２０ｂの第１ピンに対して直流の電圧又は電流を印加するとともに、閉状態にされたリレーＲ３１〜Ｒ３４を介してＰＭＵ１２ｂからＤＵＴ２０ａの第４ピン及びＤＵＴ２０ｂの短絡された第２〜第４ピンに対して直流の電圧又は電流を印加する。これにより、ＤＵＴ２０ａの短絡された第１〜第３ピン及びＤＵＴ２０ｂの第１ピンから出力される直流の電圧又は電流をＰＭＵ１２ａで測定するとともに、ＤＵＴ２０ａの第４ピン及びＤＵＴ２０ｂの短絡された第２〜第４ピンから出力される直流の電圧又は電流をＰＭＵ１２ｂで測定する（第１ステップ）。

ＰＭＵ１２ａ，１２ｂの測定結果は演算装置１３にそれぞれ出力されてデバイス定義ファイルＦの内容に基づいた所定の演算が行われる。演算装置１３の演算結果は合否判定表示装置１４に出力され、この演算結果に基づいてＤＵＴ２０ａ，２０ｂの合否判定が行われる。ここで、ＰＭＵ１２ａの測定結果から得られる合否判定及びＰＭＵ１２ｂの測定結果から得られる合否判定の双方が「良」である場合には、ＤＵＴ２０ａ，２０ｂの試験は終了する。

これに対し、上記の合否判定の少なくとも一方が「否」である場合には、「否」と判定されたＰＭＵに接続されているＤＵＴの試験を行う。例えば、ＰＭＵ１２ａの測定結果から得られる合否判定のみが「否」である場合には、図２に示す通り、信号切り替え部１１ｂのリレーＲ２１〜Ｒ２３，Ｒ３１を閉状態にし、残りのリレーＲ２４，Ｒ３２〜Ｒ３４を開状態にしてＰＭＵ１２ａをＤＵＴ２０ａの第１〜第３ピンに接続するとともに、ＰＭＵ１２ｂをＤＵＴ２０ａの第４ピンに接続する。そして、ＰＭＵ１２ａ，１２ｂとＤＵＴ２０ａとが複数対一の関係で接続された状態で直流試験を行う（第２ステップ）。

次に、図３に示す通り、信号切り替え部１１ｂのリレーＲ２４，Ｒ３２〜Ｒ３４を閉状態にし、残りのリレーＲ２１〜Ｒ２３，Ｒ３１を開状態にしてＰＭＵ１２ａをＤＵＴ２０ｂの第１ピンに接続するとともに、ＰＭＵ１２ｂをＤＵＴ２０ｂの第２〜第４ピンに接続する。そして、ＰＭＵ１２ａ，１２ｂとＤＵＴ２０ｂとが複数対一の関係で接続された状態で直流試験を行う（第２ステップ）。そして、図２に示す接続状態での試験結果と図３に示す接続状態での試験結果とを考慮して最終的な良否判定を行う

以上説明した通り、本実施形態では、ＰＭＵ１２ａ，１２ｂとＤＵＴ２０ａ，２０ｂとが複数対複数の関係で接続された状態で直流試験を実行し、ＰＭＵ１２ａ，１２ｂの測定結果から得られる合否判定の少なくとも一方が「否」である場合に、ＰＭＵ１２ａ，１２ｂが複数対一の関係でＤＵＴ２０ａ又はＤＵＴ２０ｂに接続された状態で直流試験を実行して最終的な良否判定を行っている。このためＤＵＴ２０ａ，２０ｂの直流試験に要する時間を飛躍的に短縮することができる。

尚、ここでは、２つのＤＵＴ２０ａ，２０ｂの試験を行う場合について説明したが、３つ以上のＤＵＴを試験する場合にも同様の手順で行うことができる。また、上記実施形態では、ＰＭＵ１２ａ，１２ｂの測定結果から得られる合否判定の少なくとも一方が「否」である場合に、ＰＭＵ１２ａ，１２ｂとＤＵＴ２０ａ又はＤＵＴ２０ｂとが複数対一の関係で接続された状態での試験を行っていた。しかしながら、上記の合否判定の結果に拘わらず、複数対一の関係で接続された状態での試験を行ってもよい。これにより、上記の実施形態に比べて試験時間が多少長くなると考えられるが、試験手順を単純化することができる。

以上、本発明の実施形態による半導体試験装置及び方法について説明したが、本発明は上述した実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態では、図示を簡単にするために、ＤＵＴ２０ａ，２０ｂについては第１〜第４ピンの４つのピンのみを図示し、半導体試験装置１については８つのテスタピンＰ１〜Ｐ８のみを図示していたが、ＤＵＴのピン数及びテスタピン数はこれらに限られる訳ではない。また、ＤＵＴの同時測定数及びＰＭＵの数も「２」に限られる訳ではない。

本発明の第１実施形態による半導体試験装置の要部構成を示すブロック図である。 短絡試験時におけるＰＭＵとＤＵＴとの接続関係例を示すブロック図である。 短絡試験時におけるＰＭＵとＤＵＴとの接続関係例を示すブロック図である。 本発明の第２実施形態による半導体試験装置の要部構成を示すブロック図である。 本発明の第３実施形態による半導体試験装置の要部構成を示すブロック図である。 本発明の第４実施形態において、短絡試験時におけるＰＭＵとＤＵＴとの接続関係例を示すブロック図である。 直流試験が可能な従来の半導体試験装置の一部構成を示すブロック図である。 直流試験が可能な従来の半導体試験装置の一部構成を示すブロック図である。

符号の説明

１〜３ 半導体試験装置
１１ｂ 信号切り替え部
１２ａ，１２ｂ ＰＭＵ
１３ 演算装置
１４ 合否判定表示装置
２０ａ，２０ｂ ＤＵＴ
３２ 同期信号発生装置
４１ 測定シーケンス制御装置
Ｆ デバイス定義ファイル

Claims (6)

1. 半導体デバイスに直流の電圧又は電流を印加して前記半導体デバイスに流れる電流又は前記半導体デバイスに現れる電圧を測定する直流試験が可能な半導体試験装置において、
   前記半導体デバイスに対して前記直流試験を行う複数の直流試験装置と、
   複数の前記半導体デバイスと複数の前記直流試験部との接続関係を、複数対複数の関係にするか、一対複数の関係にするか、又は一対一の関係にするかを切り替え可能な切替部と、
   前記半導体デバイスと前記複数の直流試験装置との接続関係を示す接続情報に基づいて、前記複数の直流試験装置によって得られた測定結果を用いた所定の演算を行う演算装置と、
   前記演算装置の演算結果に基づいて前記半導体デバイスの良否判定を行う判定装置と
   を備えることを特徴とする半導体試験装置。
2. 前記複数の直流試験装置で行われる前記直流試験を同期させる同期信号を前記複数の直流試験装置にそれぞれ出力する同期信号発生装置を備えることを特徴とする請求項１記載の半導体試験装置。
3. 前記接続情報に応じて予め定められた切り替え手順に従って、前記切替部の切り替え制御を行う切替制御装置を備えることを特徴とする請求項１又は請求項２記載の半導体試験装置。
4. 半導体デバイスに直流の電圧又は電流を印加して前記半導体デバイスに流れる電流又は前記半導体デバイスに現れる電圧を測定する半導体試験方法において、
   前記直流試験を行う複数の直流試験装置を、複数対一の関係で前記複数の半導体デバイスのうちの１つに接続して前記直流試験を実行する実行ステップと、
   前記複数の直流試験装置と前記半導体デバイスとの接続関係に基づいて、前記複数の直流試験装置によって得られた測定結果を用いた所定の演算を行う演算ステップと、
   前記演算ステップの演算結果に基づいて前記半導体デバイスの良否判定を行う判定ステップと
   を含むことを特徴とする半導体試験方法。
5. 半導体デバイスに直流の電圧又は電流を印加して前記半導体デバイスに流れる電流又は前記半導体デバイスに現れる電圧を測定する半導体試験方法において、
   前記直流試験を行う複数の直流試験装置を、複数対複数の関係で前記複数の半導体デバイスに接続して前記直流試験を実行する第１ステップと、
   前記第１ステップで不良が検出された場合に、前記複数の直流試験装置を複数対一の関係で前記複数の半導体デバイスのうちの１つに接続して前記直流試験を実行する第２ステップと
   を含むことを特徴とする半導体試験方法。
6. 前記第２ステップは、前記複数の直流試験装置を、前記第１ステップで不良が検出された直流試験装置に接続されていた半導体デバイスのうちの１つに接続するステップであることを特徴とする請求項５記載の半導体試験方法。

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