JP2009277949A - Semiconductor device and method of manufacturing the same - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device and a method of manufacturing the same by means of which a semiconductor backside and a die pad never peel off each other, deterioration in characteristics caused by a decrease in heat dissipation property and an increase in resistance due to peeling is prevented, and the semiconductor device which has high reliability is stably obtained in good yield. <P>SOLUTION: When a plurality of semiconductor elements are arrayed and mounted on the die pad 2, and sealed in one package with a resin to obtain multi-element constitution, a semiconductor element 41 is mounted on the die pad 2 with solder 61 of 2 to 15 μm in thickness and the remaining semiconductor elements 42 are mounted on the die pad 2 with a dice bonding material 62 made of an epoxy resin such as silver paste. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、例えば高耐圧用素子などのように高放熱性を必要とし、同一のリードフレーム上に複数個の半導体素子が実装されて樹脂封止された半導体装置とその製造方法に関するものである。   The present invention relates to a semiconductor device in which a plurality of semiconductor elements are mounted on the same lead frame and sealed with a resin, such as a high breakdown voltage element, and a manufacturing method thereof. .

近年、半導体装置の低コスト化及び小型化を図るために、互いに異なる機能を有する半導体素子又は互いに異なるプロセスにより形成された半導体素子を、複数個重ならないように並べて実装するマルチ素子パッケージが提案されている。   In recent years, in order to reduce the cost and size of a semiconductor device, a multi-element package has been proposed in which a plurality of semiconductor elements having different functions or semiconductor elements formed by different processes are mounted side by side so as not to overlap each other. ing.

従来のマルチ素子パッケージとしては、図６に示す半導体装置１１のように、リードフレーム５に設けられた複数のダイパット２上に、それぞれダイスボンド材６を用いて１つの半導体素子４を実装し、半導体素子４の電極とリードフレーム５のインナーリード３間や異なる半導体素子４同士の電極間を、金属細線７を用いたワイヤーボンドにより電気的に接続した構造のものがあった。   As a conventional multi-element package, one semiconductor element 4 is mounted on each of a plurality of die pads 2 provided on a lead frame 5 using a die bond material 6 as in the semiconductor device 11 shown in FIG. There is a structure in which the electrode of the semiconductor element 4 and the inner lead 3 of the lead frame 5 or the electrodes of the different semiconductor elements 4 are electrically connected by wire bonding using a thin metal wire 7.

ここで、複数のダイパット２上にそれぞれ１つずつ半導体素子４を実装する場合、同一のリードフレーム５に複数のダイパット２を設けなければならないため、ダイパット２間にデッドスペースが生じ、半導体装置１１が大型化してしまうという問題があった。また、この場合、ダイパット２を支持するためのリードが複数必要となるため、機能ピンとして利用可能なリード数が減少するという問題もあった。   Here, when one semiconductor element 4 is mounted on each of the plurality of die pads 2, a plurality of die pads 2 must be provided on the same lead frame 5, so that a dead space is generated between the die pads 2, and the semiconductor device 11. There has been a problem of increasing the size. Further, in this case, since a plurality of leads for supporting the die pad 2 are required, there is a problem that the number of leads that can be used as functional pins is reduced.

さらに、マルチ素子パッケージを小型化するために、図７に示す半導体装置１２のように、一つのダイパット２上に複数個の半導体素子４を実装する場合、ダイスボンド材６である半田の塗布量のばらつきなどに起因して半田が他の素子に付着するなどの不具合をもたらしてしまうことや、半田の塗布量が多くなってしまい半導体素子４が斜めに実装されてしまうこと、さらに、隣接する半導体素子４の表面にダイスボンド材６が這い上がって半導体素子４の表面が汚れてしまい、ワイヤーボンド工程において、金属細線７がうまく半導体素子４と接続されないことや、半導体素子４が電気的に短絡してしまうという問題があった。   Furthermore, in order to reduce the size of the multi-element package, when a plurality of semiconductor elements 4 are mounted on one die pad 2 as in the semiconductor device 12 shown in FIG. This may cause problems such as solder adhering to other elements due to variations in the size of the semiconductor element 4, the amount of solder applied increases, and the semiconductor element 4 may be mounted obliquely. The die bond material 6 crawls up on the surface of the semiconductor element 4 and the surface of the semiconductor element 4 becomes dirty, and in the wire bonding process, the fine metal wires 7 are not well connected to the semiconductor element 4 or the semiconductor element 4 is electrically There was a problem of short circuit.

図７に示す半導体装置１２において、特許文献１に記された先行技術によれば、ダイパット２に複数の半導体素子４が実装されるリードフレーム５を利用した半導体装置１２において、各実装領域の境界部にリードフレーム５を曲げ加工した溝を形成することによって、余分なダイボンド材６が溝に流れて留まることで、隣の実装領域に流れ込むことを防止することが可能である。
特開平９−２８３６８７号公報 In the semiconductor device 12 shown in FIG. 7, according to the prior art described in Patent Document 1, in the semiconductor device 12 using the lead frame 5 in which a plurality of semiconductor elements 4 are mounted on the die pad 2, the boundary between the mounting regions. By forming a groove formed by bending the lead frame 5 in the part, it is possible to prevent the excess die-bonding material 6 from flowing into the groove and flowing into the adjacent mounting region.
JP-A-9-283687

しかしながら、図６に示すような従来の半導体装置１１においては、リードフレーム５に設けられた複数のダイパット２上にそれぞれ１つの半導体素子４を実装し、半導体素子４の電極とリードフレーム５のインナーリード３間や半導体素子４どうしの電極間を、金属細線７を用いてワイヤーボンドにより電気的に接続しているが、このように複数のダイパット２上にそれぞれ１つずつ半導体素子４を実装する場合、半導体素子４の搭載精度は取れるが、リードフレーム５に複数のダイパット２を設けなければならないため、ダイパット２間にデッドスペースが生じ、半導体装置１１が大型化してしまうという問題点があった。   However, in the conventional semiconductor device 11 as shown in FIG. 6, one semiconductor element 4 is mounted on each of the plurality of die pads 2 provided on the lead frame 5, and the electrode of the semiconductor element 4 and the inner part of the lead frame 5 are mounted. The leads 3 and the electrodes of the semiconductor elements 4 are electrically connected to each other by wire bonding using the fine metal wires 7. In this way, one semiconductor element 4 is mounted on each of the plurality of die pads 2. In this case, the mounting accuracy of the semiconductor element 4 can be obtained, but since a plurality of die pads 2 must be provided on the lead frame 5, there is a problem that a dead space is generated between the die pads 2 and the semiconductor device 11 is enlarged. .

さらに、リードフレーム５において、その搬送時やダイスボンド時の応力によって、複数のダイパット２間で高さが変わってしまうことにより、半導体素子４間の高さも変わり、ワイヤーボンド時の認識が取りづらくなるという問題点もあった。   Further, in the lead frame 5, the height between the plurality of die pads 2 is changed due to the stress at the time of carrying or die bonding, so that the height between the semiconductor elements 4 is also changed and it is difficult to recognize at the time of wire bonding. There was also the problem of becoming.

また、図７に示すような従来の半導体装置１２においては、ダイパット２が一つであるため、図６に示す半導体装置１１のようにダイパット２間のデッドスペースがなく、小型化が可能であるが、一般的に平面的なダイパット２上に複数個の半導体素子４を並べて実装するには、実装用のダイスボンド材６が必要であり、ダイスボンド材６の塗布時に、ダイスボンド材６が広がってしまい、１つ目以降の半導体素子４の実装時に、ダイスボンド材６同士が干渉し、半導体素子４の実装位置が動いてしまい、半導体素子４間の間隔が定まらないことから、隣接する半導体素子４の表面にダイスボンド材６が這い上がって半導体素子４が電気的に短絡してしまうことや、ワイヤーボンド工程において金属細線７がうまく半導体素子４と接続されないという問題点があった。   In addition, in the conventional semiconductor device 12 as shown in FIG. 7, since there is one die pad 2, there is no dead space between the die pads 2 as in the semiconductor device 11 shown in FIG. However, in general, in order to mount a plurality of semiconductor elements 4 side by side on the planar die pad 2, a die bond material 6 for mounting is required. When the die bond material 6 is applied, the die bond material 6 is When the first and subsequent semiconductor elements 4 are mounted, the die bond materials 6 interfere with each other, the mounting position of the semiconductor elements 4 moves, and the interval between the semiconductor elements 4 is not fixed. The die bond material 6 crawls up on the surface of the semiconductor element 4 and the semiconductor element 4 is electrically short-circuited, or the fine metal wire 7 is not connected to the semiconductor element 4 well in the wire bonding process. There is a problem in that.

また、特許文献１に記される先行技術によれば、ダイパット２に２個の半導体素子４が実装されるリードフレーム５を利用した半導体装置において、各実装領域の境界部にリードフレーム５を曲げ加工した溝を形成することによって、余分なダイボンド材６が溝に流れてとどまることで、隣の実装領域に流れることを防止することが可能であるが、２個目の半導体素子４の実装時において、ダイスボンド材６の融点以上の温度がリードフレーム５に加わるため、１個目の半導体素子４を実装していたダイスボンド材６が溶融し、半導体素子４が移動してしまうために、半導体素子４の搭載精度が悪くなり、ワイヤーボンド時にワイヤーボンド装置のチップ位置認識の不具合を起こすという懸念があった。   Further, according to the prior art described in Patent Document 1, in a semiconductor device using a lead frame 5 in which two semiconductor elements 4 are mounted on a die pad 2, the lead frame 5 is bent at a boundary portion of each mounting region. By forming the processed groove, it is possible to prevent the excess die-bonding material 6 from flowing into the groove, thereby preventing it from flowing into the adjacent mounting region. However, when the second semiconductor element 4 is mounted, In this case, since a temperature equal to or higher than the melting point of the die bond material 6 is applied to the lead frame 5, the die bond material 6 on which the first semiconductor element 4 is mounted melts and the semiconductor element 4 moves. There is a concern that the mounting accuracy of the semiconductor element 4 is deteriorated and the chip position of the wire bonding apparatus is not recognized during wire bonding.

この現象は特に、半導体素子４の電極パットと、異なる半導体素子４の電極パットを金属細線７にて接合する際に顕著であり、これは、搭載精度の悪い半導体素子４を２つ同時に認識しなければならないためである。   This phenomenon is particularly noticeable when the electrode pads of the semiconductor element 4 and the electrode pads of different semiconductor elements 4 are joined by the thin metal wires 7, which simultaneously recognizes two semiconductor elements 4 with poor mounting accuracy. This is because it must be done.

以上のように、ダイスボンド材６として高熱伝導性もしくは高電子伝導性を必要とする半導体素子４においては、その素子裏面とダイパット２間が剥離する恐れがあり、もし放熱性の低下や剥離に伴う抵抗の増大があれば電気的特性が著しく劣化してしまい、半導体装置の信頼性が低下し、それに伴い製品歩留まりも低下するという問題が発生する。   As described above, in the semiconductor element 4 that requires high thermal conductivity or high electron conductivity as the die bond material 6, there is a possibility that the element back surface and the die pad 2 may be separated. If there is an increase in resistance, the electrical characteristics are remarkably deteriorated, resulting in a problem that the reliability of the semiconductor device is lowered and the product yield is lowered accordingly.

本発明は、上記従来の問題点を解決するもので、ダイスボンド材として高熱伝導性もしくは高電子伝導性を必要とする半導体素子においても、その素子裏面とダイパット間が剥離することがなく、放熱性の低下や剥離に伴う抵抗の増大による特性劣化を防止することができ、良好な歩留まりで高信頼性の半導体装置を安定して得ることができる半導体装置とその製造方法を提供する。   The present invention solves the above-mentioned conventional problems, and even in a semiconductor element that requires high thermal conductivity or high electron conductivity as a die bond material, there is no separation between the element back surface and the die pad. The present invention provides a semiconductor device and a method for manufacturing the same that can prevent deterioration in characteristics due to a decrease in resistance and an increase in resistance due to peeling, and can stably obtain a highly reliable semiconductor device with a good yield.

上記の課題を解決するために、本発明の請求項１に記載の半導体装置は、高放熱性が必要で、１つのダイパット上に裏面の電位を同一とする複数の半導体素子が実装されて樹脂封止された半導体装置であって、前記複数の半導体素子のうち１つは厚み１５μｍ以下の半田で前記ダイパットに実装され、残りは樹脂組成物を含有する半導体用接着剤で前記ダイパットに実装されていることを特徴とする。   In order to solve the above problems, the semiconductor device according to claim 1 of the present invention requires high heat dissipation, and a plurality of semiconductor elements having the same back surface potential are mounted on a single die pad. A sealed semiconductor device, wherein one of the plurality of semiconductor elements is mounted on the die pad with a solder having a thickness of 15 μm or less, and the rest is mounted on the die pad with a semiconductor adhesive containing a resin composition. It is characterized by.

また、本発明の請求項２に記載の半導体装置は、請求項１に記載の半導体装置であって、前記厚み１５μｍ以下の半田で前記ダイパットに実装されている半導体素子は、その動作時に裏面から前記ダイパッドへ電流を流す必要があるパワー半導体素子であることを特徴とする。   A semiconductor device according to a second aspect of the present invention is the semiconductor device according to the first aspect, wherein the semiconductor element mounted on the die pad with a solder having a thickness of 15 μm or less is exposed from the back surface during operation. It is a power semiconductor element that needs to pass a current to the die pad.

また、本発明の請求項３に記載の半導体装置は、請求項１または請求項２に記載の半導体装置であって、前記厚み１５μｍ以下の半田で前記ダイパットに実装されている半導体素子は、前記高放熱性を必要とするパワー半導体素子であることを特徴とする。   A semiconductor device according to claim 3 of the present invention is the semiconductor device according to claim 1 or 2, wherein the semiconductor element mounted on the die pad with the solder having a thickness of 15 μm or less is the semiconductor device. It is a power semiconductor element that requires high heat dissipation.

また、本発明の請求項４に記載の半導体装置は、請求項１から請求項３のいずれかに記載の半導体装置であって、前記厚み１５μｍ以下の半田は、融点が２７０〜３４０℃であることを特徴とする。   A semiconductor device according to a fourth aspect of the present invention is the semiconductor device according to any one of the first to third aspects, wherein the solder having a thickness of 15 μm or less has a melting point of 270 to 340 ° C. It is characterized by that.

また、本発明の請求項５に記載の半導体装置は、請求項４に記載の半導体装置であって、前記厚み１５μｍ以下の半田は、鉛と錫の共晶半田であることを特徴とする。
また、本発明の請求項６に記載の半導体装置は、請求項１から請求項５のいずれかに記載の半導体装置であって、前記厚み１５μｍ以下の半田で前記ダイパットに実装されている半導体素子の前記半田との境界に、３層もしくは４層あるいは５層からなる金属の蒸着層が形成されたことを特徴とする。 A semiconductor device according to a fifth aspect of the present invention is the semiconductor device according to the fourth aspect, wherein the solder having a thickness of 15 μm or less is a eutectic solder of lead and tin.
A semiconductor device according to a sixth aspect of the present invention is the semiconductor device according to any one of the first to fifth aspects, wherein the semiconductor element is mounted on the die pad with the solder having a thickness of 15 μm or less. A metal vapor deposition layer comprising three layers, four layers or five layers is formed at the boundary with the solder.

また、本発明の請求項７に記載の半導体装置は、請求項６に記載の半導体装置であって、前記金属の蒸着層のうち前記半田と接する層が金であることを特徴とする。
また、本発明の請求項８に記載の半導体装置は、請求項１から請求項７のいずれかに記載の半導体装置であって、前記厚み１５μｍ以下の半田で前記ダイパットに実装されている半導体素子の少なくとも１つの電極パットと、前記樹脂組成物を含有する半導体用接着剤で前記ダイパットに実装されている半導体素子の少なくとも１つの電極パットとが、金属細線によって結線されていることを特徴とする。 A semiconductor device according to a seventh aspect of the present invention is the semiconductor device according to the sixth aspect, characterized in that a layer in contact with the solder in the metal deposition layer is gold.
A semiconductor device according to an eighth aspect of the present invention is the semiconductor device according to any one of the first to seventh aspects, wherein the semiconductor element is mounted on the die pad with the solder having a thickness of 15 μm or less. At least one electrode pad and at least one electrode pad of a semiconductor element mounted on the die pad with a semiconductor adhesive containing the resin composition are connected by a thin metal wire. .

また、本発明の請求項９に記載の半導体装置の製造方法は、高放熱性が必要で、１つのダイパット上に裏面の電位を同一とする複数の半導体素子が実装されて樹脂封止された半導体装置の製造方法であって、前記複数の半導体素子のうち１つの半導体素子について、ウェハー時にその裏面に厚み１５μｍ以下の半田を蒸着し、前記蒸着した半田とともにダイシングして個片化した半導体素子を、前記蒸着した半田の融点以上に加熱した前記ダイパットに実装し、前記半田で前記ダイパットに実装した半導体素子以外の１つ以上の半導体素子を、樹脂組成物を含有する半導体用接着剤によって前記ダイパットに実装する工程を有することを特徴とする。   The method for manufacturing a semiconductor device according to claim 9 of the present invention requires high heat dissipation, and a plurality of semiconductor elements having the same back surface potential are mounted on one die pad and sealed with resin. A method of manufacturing a semiconductor device, wherein a semiconductor element having a thickness of 15 μm or less is vapor-deposited on the back surface of one semiconductor element among the plurality of semiconductor elements and is diced together with the deposited solder. Is mounted on the die pad heated above the melting point of the deposited solder, and one or more semiconductor elements other than the semiconductor element mounted on the die pad with the solder are bonded with the semiconductor adhesive containing the resin composition. It has the process of mounting in a die pad.

また、本発明の請求項１０に記載の半導体装置の製造方法は、請求項９に記載の半導体装置の製造方法であって、前記厚み１５μｍ以下の半田を蒸着を裏面に蒸着する半導体素子は、その動作時に裏面から前記ダイパッドへ電流を流す必要があるパワー半導体素子を用いることを特徴とする。   Moreover, the manufacturing method of the semiconductor device according to claim 10 of the present invention is the manufacturing method of the semiconductor device according to claim 9, wherein the semiconductor element for depositing the solder having a thickness of 15 μm or less on the back surface is formed by: A power semiconductor element that requires a current to flow from the back surface to the die pad during the operation is used.

また、本発明の請求項１１に記載の半導体装置の製造方法は、請求項９または請求項１０に記載の半導体装置の製造方法であって、前記厚み１５μｍ以下の半田を蒸着を裏面に蒸着する半導体素子は、前記高放熱性を必要とするパワー半導体素子を用いることを特徴とする。   A semiconductor device manufacturing method according to claim 11 of the present invention is the semiconductor device manufacturing method according to claim 9 or 10, wherein the solder having a thickness of 15 μm or less is deposited on the back surface. The semiconductor element uses a power semiconductor element that requires the high heat dissipation.

また、本発明の請求項１２に記載の半導体装置の製造方法は、請求項９から請求項１１のいずれかに記載の半導体装置の製造方法であって、前記厚み１５μｍ以下の半田は、融点が２７０〜３４０℃のものを用いることを特徴とする。   A method for manufacturing a semiconductor device according to claim 12 of the present invention is the method for manufacturing a semiconductor device according to any one of claims 9 to 11, wherein the solder having a thickness of 15 μm or less has a melting point. The thing of 270-340 degreeC is used, It is characterized by the above-mentioned.

また、本発明の請求項１３に記載の半導体装置の製造方法は、請求項１２に記載の半導体装置の製造方法であって、前記厚み１５μｍ以下の半田は、鉛と錫の共晶半田を用いることを特徴とする。   A semiconductor device manufacturing method according to a thirteenth aspect of the present invention is the semiconductor device manufacturing method according to the twelfth aspect, wherein the solder having a thickness of 15 μm or less uses a eutectic solder of lead and tin. It is characterized by that.

また、本発明の請求項１４に記載の半導体装置の製造方法は、請求項９から請求項１３のいずれかに記載の半導体装置の製造方法であって、前記ウェハーの裏面に厚み１５μｍ以下の半田を蒸着する工程の前工程で、３層もしくは４層あるいは５層からなる金属の蒸着層を形成することを特徴とする。   A method for manufacturing a semiconductor device according to a fourteenth aspect of the present invention is the method for manufacturing a semiconductor device according to any one of the ninth to thirteenth aspects, wherein a solder having a thickness of 15 μm or less is formed on the back surface of the wafer. The metal vapor deposition layer which consists of 3 layers, 4 layers, or 5 layers is formed in the pre-process of the process of vapor-depositing.

また、本発明の請求項１５に記載の半導体装置の製造方法は、請求項１４に記載の半導体装置の製造方法であって、前記金属の蒸着層のうち前記半田と接する層を金で形成することを特徴とする。   A method for manufacturing a semiconductor device according to claim 15 of the present invention is the method for manufacturing a semiconductor device according to claim 14, wherein a layer in contact with the solder is formed of gold among the vapor-deposited layers of the metal. It is characterized by that.

また、本発明の請求項１６に記載の半導体装置の製造方法は、請求項９から請求項１５のいずれかに記載の半導体装置の製造方法であって、前記半田で前記ダイパットに実装した半導体素子以外の１つ以上の半導体素子を、樹脂組成物を含有する半導体用接着剤によって前記ダイパットに実装する工程は、前記半田の融点より低い２６０℃以下で行うことを特徴とする。   A semiconductor device manufacturing method according to claim 16 of the present invention is the semiconductor device manufacturing method according to any one of claims 9 to 15, wherein the semiconductor element is mounted on the die pad with the solder. The step of mounting one or more semiconductor elements other than the above on the die pad with a semiconductor adhesive containing a resin composition is performed at 260 ° C. or lower which is lower than the melting point of the solder.

また、本発明の請求項１７に記載の半導体装置の製造方法は、請求項９から請求項１６のいずれかに記載の半導体装置の製造方法であって、前記半田で前記ダイパットに実装した半導体素子の少なくとも１つの電極パットと、前記樹脂組成物を含有する半導体用接着剤で前記ダイパットに実装した半導体素子の少なくとも１つの電極パットとを、金属細線によって結線する工程を有することを特徴とする。   A method for manufacturing a semiconductor device according to claim 17 of the present invention is the method for manufacturing a semiconductor device according to any one of claims 9 to 16, wherein the semiconductor element is mounted on the die pad with the solder. And connecting at least one electrode pad of a semiconductor element mounted on the die pad with a semiconductor adhesive containing the resin composition by a thin metal wire.

本発明によれば、半導体素子が同一のリードフレーム上に複数個実装される場合にも、ダイパットが複数いらないため、ダイパット間のデッドスペースがなく小型化が可能であり、かつダイスボンド材の流れ出しを抑制し、ダイスボンド材の這い上がりによって半導体素子が電気的に短絡することを防止し、さらに半導体素子の実装箇所を精度よく定めることができる。   According to the present invention, even when a plurality of semiconductor elements are mounted on the same lead frame, a plurality of die pads are not required, so that there is no dead space between the die pads and the size can be reduced, and the flow of the die bond material can be reduced. It is possible to prevent the semiconductor element from being electrically short-circuited by the rise of the die bond material, and to further accurately define the mounting location of the semiconductor element.

また、ワイヤーボンダーによる半導体素子およびその電極パット認識が取りやすく、認識エラーによる製造設備の停止をなくすことができる。
以上により、ダイスボンド材として高熱伝導性もしくは高電子伝導性を必要とする半導体素子においても、その素子裏面とダイパット間が剥離することがなく、放熱性の低下や剥離に伴う抵抗の増大による特性劣化を防止することができ、良好な歩留まりで高信頼性の半導体装置を安定して得ることができる。 In addition, it is easy to recognize the semiconductor element and its electrode pad by the wire bonder, and the stop of the manufacturing equipment due to the recognition error can be eliminated.
As described above, even in a semiconductor element that requires high thermal conductivity or high electron conductivity as a die bond material, there is no peeling between the element back surface and the die pad, and characteristics due to a decrease in heat dissipation and an increase in resistance due to peeling. Deterioration can be prevented, and a highly reliable semiconductor device can be stably obtained with a good yield.

以下、本発明の実施の形態を示す半導体装置とその製造方法について、図面を参照しながら具体的に説明する。
図１は本実施の形態の半導体装置１３の構造図であり、図１（ａ）は例えば高耐圧用の素子用に用いられる半導体装置１３の平面を示し、図１（ｂ）は図１（ａ）におけるａ−ａ’の断面を示す。 Hereinafter, a semiconductor device and a manufacturing method thereof according to an embodiment of the present invention will be specifically described with reference to the drawings.
FIG. 1 is a structural diagram of a semiconductor device 13 according to the present embodiment. FIG. 1A shows a plan view of the semiconductor device 13 used, for example, for a high breakdown voltage element, and FIG. The cross section of aa 'in a) is shown.

図１において、リードフレーム５は半導体素子搭載部としてのダイパット２と、前記ダイパット２の周囲にインナーリード３を有しており、ダイパット２へ電流を流す必要があるパワー半導体素子４１、そしてパワー半導体素子４１を制御する制御回路用の半導体素子４２が、ダイスボンド材６１、６２によって前記ダイパット２に実装されており、半導体素子４１、４２どうしは金属細線７１によって、また半導体素子４１、４２とインナーリード３は金属細線７２によって、半導体素子４１、４２とダイパット２は金属細線７３によって電気的に接続されている。   In FIG. 1, a lead frame 5 has a die pad 2 as a semiconductor element mounting portion, an inner lead 3 around the die pad 2, and a power semiconductor element 41 that needs to pass a current to the die pad 2, and a power semiconductor A semiconductor element 42 for a control circuit for controlling the element 41 is mounted on the die pad 2 by die bond materials 61 and 62. The semiconductor elements 41 and 42 are connected to each other by a metal thin wire 71, and the semiconductor elements 41 and 42 are connected to an inner side. The lead 3 is electrically connected by a fine metal wire 72, and the semiconductor elements 41, 42 and the die pad 2 are electrically connected by a fine metal wire 73.

上記において、ダイパット２は熱伝導性の良い銅アロイで形成されており、厚みが１．４ｍｍ程であり、放熱板をかねている。ダイパット２表面は、金属細線７３が接続できるよう例えば銀メッキが施されている。リードフレーム５は封止樹脂８によって樹脂封止されており、樹脂封止領域から突出したアウターリード９が所望の形状に加工されている。   In the above, the die pad 2 is made of a copper alloy having a good thermal conductivity, has a thickness of about 1.4 mm, and serves as a heat sink. The surface of the die pad 2 is subjected to, for example, silver plating so that the fine metal wires 73 can be connected. The lead frame 5 is resin-sealed with a sealing resin 8, and the outer leads 9 protruding from the resin-sealed region are processed into a desired shape.

このような半導体装置１３において、パワー半導体素子４１のダイスボンド材６１は、前記パワー半導体素子４１の動作時に半導体素子４１の裏面からダイパット２に電流を流す必要があり、ダイスボンド材６１と半導体素子４１裏面間やダイスボンド材６１とダイパット２間が剥離して抵抗が増えることがなく高放熱性と高信頼性を有する材料として、鉛と錫を共晶させた高融点半田（以下、ダイスボンド材６１と同一の符号６１で示す）が用いられる。   In such a semiconductor device 13, the die bond material 61 of the power semiconductor element 41 needs to pass a current from the back surface of the semiconductor element 41 to the die pad 2 during the operation of the power semiconductor element 41. As a material having high heat dissipation and high reliability without peeling off between the back surface 41 or between the die bond material 61 and the die pad 2 and increasing resistance, a high melting point solder (hereinafter referred to as die bond) in which lead and tin are eutectic. The same reference numeral 61 as the material 61 is used.

このとき、半導体素子４１の裏面には、半田６１と半導体素子４１裏面を接合するため、Ｔｉ、Ｎｉ、Ａｕの３層からなる金属の蒸着層が形成されている。この蒸着層のうち半田６１と接する層は酸化しにくい金（Ａｕ）で形成されており、半導体素子４１とダイパット２間にボイドが生じることを防止している。   At this time, a metal vapor deposition layer composed of three layers of Ti, Ni, and Au is formed on the back surface of the semiconductor element 41 in order to join the solder 61 and the back surface of the semiconductor element 41. Of the deposited layer, the layer in contact with the solder 61 is formed of gold (Au) which is difficult to oxidize, and prevents voids from being generated between the semiconductor element 41 and the die pad 2.

なお、本実施の形態では、半導体素子がパワー半導体素子４１と制御回路半導体素子４２であるが、これに限定することなく、少なくとも一つの半導体素子が、ダイスボンド材として高熱伝導性もしくは高電子伝導性を必要とするパワー半導体素子４１であればよい。また、本実施の形態では、ダイパット２に搭載される半導体素子は、半導体素子４１、４２の２つであるが、これに限定することなく、３つ以上であってもよい。   In this embodiment, the semiconductor elements are the power semiconductor element 41 and the control circuit semiconductor element 42. However, the present invention is not limited to this, and at least one semiconductor element has a high thermal conductivity or a high electron conductivity as a die bond material. Any power semiconductor element 41 that requires high performance may be used. In the present embodiment, the semiconductor elements mounted on the die pad 2 are the two semiconductor elements 41 and 42, but the number of semiconductor elements is not limited to this and may be three or more.

また、本実施の形態では、ダイパット２表面は、金属細線７３が接続できるように銀メッキが施されているが、これに限定することなく、金属細線７３が接続できる表面処理がされておればよい。ダイパット２表面全てが表面処理されてなくてもよく、金属細線７３の接続を所望する箇所のみでもよい。   In this embodiment, the surface of the die pad 2 is silver-plated so that the fine metal wires 73 can be connected. However, the present invention is not limited to this, so long as the surface treatment that can connect the fine metal wires 73 is performed. Good. The entire surface of the die pad 2 may not be subjected to surface treatment, and only the portion where the connection of the fine metal wire 73 is desired may be used.

また、本実施の形態では、高融点の半田６１として、鉛と錫の共晶半田を用いているが、これに限定することなく、融点が２７０〜３４０℃であり、十分な熱及び電子伝導性と半導体素子４１、４２の裏面やダイパット２表面と密着性を有する半田６１であればよい。   In the present embodiment, eutectic solder of lead and tin is used as the high melting point solder 61. However, the melting point is 270 to 340 ° C. and the heat and electron conduction is sufficient. The solder 61 may be used as long as it has adhesiveness and adhesion to the back surfaces of the semiconductor elements 41 and 42 and the surface of the die pad 2.

また、本実施の形態では、ダイパット２は、厚みが１．４ｍｍで熱伝導性の良い銅アロイで形成されているが、これに限定することなく、半導体素子４１として十分な放熱性を有することができる素材および形状であれば良い。   In the present embodiment, the die pad 2 is formed of a copper alloy having a thickness of 1.4 mm and good thermal conductivity. However, the present invention is not limited to this and has sufficient heat dissipation as the semiconductor element 41. Any material and shape can be used.

また、本実施の形態では、半導体素子４１、４２どうしが金属細線７１によって接続されているが、これに限定することなく、所望の電気的接合が半導体装置１３内で施されていれば良い。   Further, in the present embodiment, the semiconductor elements 41 and 42 are connected to each other by the thin metal wire 71, but the present invention is not limited to this, and it is sufficient that a desired electrical connection is provided in the semiconductor device 13.

また、本実施の形態では、半導体素子４１の裏面の金属蒸着層のうち半田６１と接する層は酸化しにくい金（Ａｕ）で形成されているが、これに限定することなく、銀（Ａｇ）などの金属で形成されていても良い。   In the present embodiment, the layer in contact with the solder 61 in the metal vapor deposition layer on the back surface of the semiconductor element 41 is formed of gold (Au) that is difficult to oxidize, but silver (Ag) is not limited thereto. It may be made of a metal such as

また、本実施の形態では、半導体素子４１裏面の金属蒸着層はＴｉ、Ｎｉ、Ａｕからなる３層であるが、これに限定することなく、１層以上の金属で形成されておればよい。
この半導体装置１３の第１の特徴は、複数の半導体素子を実装可能な１つのダイパット２と、前記ダイパット２に導電性ダイスボンド材で実装された半導体素子を複数有する半導体装置１３において、前記複数の半導体素子の裏面の電位が同一で、複数の半導体素子を並べてダイパット２上に実装したものを１つのパッケージに樹脂封止してマルチ化および小型化をはかった半導体装置であって、前記複数の半導体素子の１つが、ウェハー時にその裏面に２μｍ以上１５μｍ以下の半田６１を蒸着し、さらに蒸着された半田６１とともにダイシングすることで個片化された半導体素子４１を、蒸着された半田６１の融点以上に加熱したダイパット２に実装されることによって、厚み２μｍ以上１５μｍ以下の半田６１でダイパット２に実装されており、残りの複数の半導体素子（例えば、半導体素子４２を含む半導体素子群）は、銀ペーストなどのエポキシ樹脂やアクリル樹脂等の樹脂組成物を含有する半導体用接着剤からなるダイスボンド材６２でダイパット２に実装されていることである。 In the present embodiment, the metal vapor deposition layer on the back surface of the semiconductor element 41 is three layers made of Ti, Ni, and Au. However, the present invention is not limited to this, and it may be formed of one or more layers of metal.
The first feature of the semiconductor device 13 is that in the semiconductor device 13 having one die pad 2 capable of mounting a plurality of semiconductor elements, and a plurality of semiconductor elements mounted on the die pad 2 with a conductive die bond material, A semiconductor device in which a plurality of semiconductor elements arranged side by side and mounted on the die pad 2 are sealed in a single package to achieve multi-sizing and miniaturization. One of the semiconductor elements is formed by vapor-depositing a solder 61 having a size of 2 μm or more and 15 μm or less on the back surface of a wafer, and dicing together with the solder 61 thus deposited. By being mounted on the die pad 2 heated to the melting point or higher, it is mounted on the die pad 2 with the solder 61 having a thickness of 2 μm to 15 μm. The remaining plurality of semiconductor elements (for example, a semiconductor element group including the semiconductor elements 42) are made of a die bond material 62 made of a semiconductor adhesive containing a resin composition such as an epoxy resin such as silver paste or an acrylic resin. It is mounted on the die pad 2.

また、本実施の形態では、ダイパット２に樹脂組成物を含有する半導体用接着剤からなるダイスボンド材６２によって実装される半導体素子としては、半導体素子４１の１つであるが、これに限定することなく、２つ以上であってもよい。   In the present embodiment, the semiconductor element mounted by the die bond material 62 made of the semiconductor adhesive containing the resin composition in the die pad 2 is one of the semiconductor elements 41, but is not limited thereto. There may be two or more.

上記により、ダイパット２が複数いらないため、従来のようなダイパット２間のデッドスペースがなく、半導体装置１３の小型化が可能である。また、動作時に半導体素子の裏面からダイパット２に電流を流す必要があり高熱伝導性が求められる半導体素子４１のダイスボンド材として、高融点の半田６１を用いることによって、半導体素子４１裏面とダイパット２間の剥離を防止することができ、放熱性の低下や剥離に伴う抵抗の増大による特性劣化を防止することが可能である。   As described above, since a plurality of die pads 2 are not required, there is no dead space between the die pads 2 as in the prior art, and the semiconductor device 13 can be reduced in size. Further, it is necessary to pass a current from the back surface of the semiconductor element to the die pad 2 during operation, and a high melting point solder 61 is used as a die bonding material of the semiconductor element 41 which requires high thermal conductivity, so that the back surface of the semiconductor element 41 and the die pad 2 are used. Separation can be prevented, and deterioration of characteristics due to a decrease in heat dissipation and an increase in resistance due to the separation can be prevented.

さらに、ウェハー時にその裏面に１５μｍ以下の半田６１を蒸着することで、ダイスボンド材の量を制御することによって、ダイスボンド材のダイパット２上への流れ出しを抑制し、ダイスボンド材の這い上がりによって半導体素子が電気的に短絡することを防止することができる。   Further, by depositing a solder 61 of 15 μm or less on the back surface of the wafer during wafer control, the amount of the die bond material is controlled to suppress the flow of the die bond material onto the die pad 2, and the die bond material creeps up. It is possible to prevent the semiconductor element from being electrically short-circuited.

ここで例えば糸半田等を用いた半田６２の滴下によるダイスボンド材の塗布法を用いた際には、半導体素子裏面の十分な濡れ面積を確保しようとすると、半導体素子裏面の半田厚は１５μｍ以上となり、染み出したダイスボンド材がダイパット２上に流れ出してしまうことから、半導体素子４１を厚み２μｍ以上１５μｍ以下に制御した半田６１でダイパット２に実装するためには、事前にウェハー裏面に蒸着を行う必要がある。また、ウェハーへの半田６１の蒸着工程においては、１５μｍより厚い半田層の蒸着はウェハーに過剰な熱と応力がかかって割れる危険があり、１５μｍ以下であればその懸念がない。   Here, for example, when using a die bond material coating method by dripping solder 62 using thread solder or the like, the solder thickness on the back surface of the semiconductor element is 15 μm or more in order to secure a sufficient wet area on the back surface of the semiconductor element. Since the leached die bond material flows out onto the die pad 2, in order to mount the semiconductor element 41 on the die pad 2 with the solder 61 controlled to have a thickness of 2 μm or more and 15 μm or less, vapor deposition is performed on the back surface of the wafer in advance. There is a need to do. Further, in the process of depositing the solder 61 on the wafer, the deposition of a solder layer thicker than 15 μm has a risk of cracking due to excessive heat and stress applied to the wafer.

本発明にかかる半導体装置１３の第２の特徴は、前記半導体素子４１をダイパット２に実装する厚み２μｍ以上１５μｍ以下の半田６１の融点が、２７０〜３４０℃であることである。   The second feature of the semiconductor device 13 according to the present invention is that the melting point of the solder 61 having a thickness of 2 μm to 15 μm for mounting the semiconductor element 41 on the die pad 2 is 270 to 340 ° C.

上記により、一度ダイパット２に搭載されたパワー半導体素子４１を実装する半田６１が、２つ目の半導体素子４２の樹脂組成物を含有する半導体用接着剤からなるダイスボンド材６２による実装時の温度である２００℃以下の温度において溶融することがないため、実装の衝撃で実装位置がずれることがなく、半導体素子４１、４２の実装箇所を精度よく定めることが可能である。   As described above, the solder 61 for mounting the power semiconductor element 41 once mounted on the die pad 2 is mounted by the die bond material 62 made of the adhesive for semiconductor containing the resin composition of the second semiconductor element 42. Therefore, the mounting positions of the semiconductor elements 41 and 42 can be determined with high accuracy without being displaced by mounting shock.

さらに、半田６１の量を蒸着層厚みによって制御することが可能になるため、チップ高さにバラつきが生じない。
以上から半導体素子４の搭載精度が改善され、また、チップ高さがばらつかなくなるために、ワイヤーボンド時の認識が容易になる。これは特に、半導体素子４１、４２どうし間を金属細線７１によって接続する際に有効である。 Furthermore, since the amount of the solder 61 can be controlled by the thickness of the deposited layer, the chip height does not vary.
From the above, the mounting accuracy of the semiconductor element 4 is improved and the chip height does not vary, so that recognition at the time of wire bonding becomes easy. This is particularly effective when the semiconductor elements 41 and 42 are connected by the thin metal wire 71.

図２は本実施の形態の半導体装置１３の製造方法を示すフローチャートである。また、図３は本実施の形態の半導体装置１３を形成するためのリードフレーム５の構造を示す平面図である。   FIG. 2 is a flowchart showing a method for manufacturing the semiconductor device 13 of the present embodiment. FIG. 3 is a plan view showing the structure of the lead frame 5 for forming the semiconductor device 13 of the present embodiment.

前記リードフレーム５は、複数の半導体素子が実装できる１つのダイパット２とインナーリード３を有している。ダイパット２は熱伝導性の良い銅アロイで形成されており、厚みが１．４ｍｍ程であり、放熱板をかねている。ダイパット２の表面とインナーリード３は、金属細線７３、７２が接続できるように、例えば銀メッキが施されている。   The lead frame 5 has one die pad 2 and inner leads 3 on which a plurality of semiconductor elements can be mounted. The die pad 2 is formed of a copper alloy having a good thermal conductivity, and has a thickness of about 1.4 mm, and also serves as a heat sink. The surface of the die pad 2 and the inner lead 3 are, for example, plated with silver so that the fine metal wires 73 and 72 can be connected.

なお、本実施の形態では、ダイパット２の表面は、金属細線７３が接続できるように銀メッキが施されているが、これに限定することなく、金属細線７３が接続できる表面処理がなされておればよい。また、ダイパット２の表面全てが表面処理されてなくてもよく、金属細線７３の接続を所望する箇所のみでもよい。   In this embodiment, the surface of the die pad 2 is silver-plated so that the fine metal wires 73 can be connected. However, the surface treatment is not limited to this, and the fine metal wires 73 can be connected. That's fine. Further, the entire surface of the die pad 2 may not be subjected to the surface treatment, and only the portion where connection of the fine metal wires 73 is desired may be performed.

また、本実施の形態では、ダイパット２は、厚みが１．４ｍｍで熱伝導性の良い銅アロイで形成されているが、これに限定することなく、半導体素子が十分な放熱性を有することができる素材および形状であれば良い。   In the present embodiment, the die pad 2 is formed of a copper alloy having a thickness of 1.4 mm and good thermal conductivity. However, the present invention is not limited to this, and the semiconductor element may have sufficient heat dissipation. Any material and shape can be used.

動作時に半導体素子の裏面からダイパット２に電流を流す必要があるパワー半導体素子４１は、拡散工程により、ウェハーに半導体素子の回路が形成された後、ウェハーは３００μｍの厚みにバックグラインドされる。後に前記ダイパット２に搭載される半導体素子４１が形成されたウェハーの回路形成部裏面に、半田６１と半導体素子４１裏面を接合するためのＴｉ、Ｎｉ、Ａｕの３層からなる金属の蒸着層が形成される。前記蒸着層のうち半田６１と接する層は酸化しにくい金（Ａｕ）で形成されており、半導体素子（チップ）とダイパット間にボイドが生じることを防止している。   In the power semiconductor element 41 that requires current to flow from the back surface of the semiconductor element to the die pad 2 during operation, a circuit of the semiconductor element is formed on the wafer by a diffusion process, and then the wafer is back-ground to a thickness of 300 μm. A metal vapor deposition layer composed of three layers of Ti, Ni, and Au for joining the solder 61 and the back surface of the semiconductor element 41 to the back surface of the circuit forming portion of the wafer on which the semiconductor element 41 to be mounted on the die pad 2 is formed later. It is formed. Of the vapor-deposited layer, the layer in contact with the solder 61 is formed of gold (Au) which is difficult to oxidize, and prevents voids from being generated between the semiconductor element (chip) and the die pad.

なお、本実施の形態では、半導体素子がパワー半導体素子４１であるが、これに限定することなく、ダイスボンド材に高熱伝導性もしくは高電子伝導性を必要とする半導体素子であればよい。   In this embodiment, the semiconductor element is the power semiconductor element 41. However, the semiconductor element is not limited to this, and any semiconductor element may be used as long as the die bond material requires high thermal conductivity or high electron conductivity.

また、本実施の形態では、バックグラインド後のウェハー厚みは３００μｍであるが、これに限定することなく、所望の厚みであれば良い。
また、本実施の形態では、半導体素子裏面の金属蒸着層のうち半田と接する層は、酸化しにくい金で形成されているが、これに限定することなく、銀などの金属で形成されていても良い。 In the present embodiment, the wafer thickness after back grinding is 300 μm, but the thickness is not limited to this and may be any desired thickness.
In the present embodiment, the layer in contact with the solder in the metal vapor deposition layer on the back surface of the semiconductor element is formed of gold that is difficult to oxidize, but is not limited to this, and is formed of a metal such as silver. Also good.

また、本実施の形態では、半導体素子裏面の金属蒸着層は、Ｔｉ、Ｎｉ、Ａｕの３層であるが、これに限定することなく、１層以上の金属で形成されておればよい。
さらに、ウェハーの回路形成部裏面にＴｉ、Ｎｉ、Ａｕの３層からなる金属の蒸着層が形成（図２のステップＳ２０）されたのち、その蒸着層上に１０μｍの鉛と錫の共晶半田６１が蒸着（図２のステップＳ２１）される。 In this embodiment, the metal vapor deposition layer on the back surface of the semiconductor element is three layers of Ti, Ni, and Au. However, the present invention is not limited to this, and it may be formed of one or more layers of metal.
Further, after a metal vapor deposition layer composed of three layers of Ti, Ni, and Au is formed on the back surface of the circuit formation portion of the wafer (step S20 in FIG. 2), a 10 μm lead and tin eutectic solder is formed on the vapor deposition layer. 61 is deposited (step S21 in FIG. 2).

なお、本実施の形態では、半田の蒸着厚みは１０μｍであるが、これに限定することなく、厚み２μｍ以上１５μｍであればよい。ここで、半田の蒸着厚みが１５μｍを大きく上回ると、蒸着時の熱ストレスや、応力によってウェハークラックやウェハー割れの危険性がある。また、半田６１の組成は、鉛と錫の共晶半田に限定することなく、融点が２７０〜３４０℃であり、十分な熱及び電子伝導性とチップ裏面やダイパット表面と密着性を有する半田６１であればよい。   In the present embodiment, the solder deposition thickness is 10 μm, but the thickness is not limited to this and may be 2 μm or more and 15 μm. Here, if the deposition thickness of the solder greatly exceeds 15 μm, there is a risk of wafer cracking or wafer cracking due to thermal stress during deposition or stress. Further, the composition of the solder 61 is not limited to eutectic solder of lead and tin, the melting point is 270 to 340 ° C., and the solder 61 has sufficient heat and electronic conductivity and adhesion to the chip back surface and die pad surface. If it is.

半田６１の蒸着層形成後、ウェハーは、所望の大きさにダイシング（図２のステップＳ２２）され個片の半導体素子４１となる。
図４において、図３で示されたリードフレーム５のダイパット２に個片となったパワー半導体素子４１が実装（図２のステップＳ２３）される。このとき、半導体素子４１裏面に既に半田６１が蒸着されているため、半田６１などの接着剤は滴下せず、３００℃に加熱されたリードフレーム５に半導体素子４１をマウントするだけで、実装が完了する。 After forming the vapor deposition layer of the solder 61, the wafer is diced to a desired size (step S22 in FIG. 2) to become individual semiconductor elements 41.
In FIG. 4, the power semiconductor element 41 as a single piece is mounted on the die pad 2 of the lead frame 5 shown in FIG. 3 (step S <b> 23 in FIG. 2). At this time, since the solder 61 has already been deposited on the back surface of the semiconductor element 41, an adhesive such as the solder 61 is not dripped, and the mounting can be performed only by mounting the semiconductor element 41 on the lead frame 5 heated to 300 ° C. Complete.

これにより、動作時に半導体素子の裏面からダイパット２に電流を流す必要があり、高熱伝導性が求められるパワー半導体素子４１のダイスボンド材６として、半田６１を用いることによって、半導体素子４１の裏面とダイパット２間の剥離を防止することができ、放熱性の低下や剥離に伴う抵抗の増大による電気的特性の劣化を防止することが可能である。   Accordingly, it is necessary to pass a current from the back surface of the semiconductor element to the die pad 2 during operation, and by using the solder 61 as the die bond material 6 of the power semiconductor element 41 that requires high thermal conductivity, Peeling between the die pads 2 can be prevented, and deterioration of electrical characteristics due to a decrease in heat dissipation and an increase in resistance due to peeling can be prevented.

なお、本実施の形態では、リードフレーム５の加熱温度を３００℃としたが、これに限定することなく、半田６１の融点以上であればよい。
次に、パワー半導体素子４１を制御する制御回路半導体素子４２が、銀ペーストなどの樹脂組成物を含有する半導体用ダイスボンド材６２でダイパット２に実装（図２のステップＳ２４）される。前記ダイスボンド材６２は、１８０℃でキュアされ、半導体素子４２をダイパット２に固着する。 In the present embodiment, the heating temperature of the lead frame 5 is set to 300 ° C. However, the heating temperature is not limited to this, and may be higher than the melting point of the solder 61.
Next, the control circuit semiconductor element 42 for controlling the power semiconductor element 41 is mounted on the die pad 2 with the semiconductor die bond material 62 containing a resin composition such as silver paste (step S24 in FIG. 2). The die bond material 62 is cured at 180 ° C. to fix the semiconductor element 42 to the die pad 2.

なお、本実施の形態では、ダイスボンド材６２のキュア温度を１８０℃としたが、これに限定することなく、前記半田６１の融点以下であればよく、例えば２６０℃以下であれば良い。   In the present embodiment, the curing temperature of the die bond material 62 is 180 ° C., but the temperature is not limited to this, and may be any melting point of the solder 61, for example, 260 ° C. or less.

これにより、ダイパット２に搭載されたパワー半導体素子４１を実装する半田６１が、制御回路半導体素子４２のダイスボンド材６２による実装時の温度である２００℃以下の温度において溶融することがないため、実装の衝撃で実装位置がずれることがなく、複数の半導体素子の実装箇所を精度よく定めることが可能であり、ワイヤーボンド工程において、ワイヤーボンダーによる半導体素子４およびその電極パット認識が取りやすく、認識エラーによる設備の停止を低減することが可能である。   As a result, the solder 61 for mounting the power semiconductor element 41 mounted on the die pad 2 does not melt at a temperature of 200 ° C. or lower, which is the temperature when the control circuit semiconductor element 42 is mounted by the die bond material 62. The mounting position is not shifted due to mounting shock, and it is possible to accurately determine the mounting location of a plurality of semiconductor elements. In the wire bonding process, it is easy to recognize the semiconductor element 4 and its electrode pad by the wire bonder. It is possible to reduce equipment stoppage due to errors.

なお、本実施の形態では、リードフレーム５に２個目に搭載される半導体素子を制御回路半導体素子４２としたが、これに限定することなく、所望の半導体素子であれば良い。また、本実施の形態では、ダイパット２に搭載される半導体素子は２つであるが、これに限定することなく、３つ以上であってもよい。   In the present embodiment, the second semiconductor element mounted on the lead frame 5 is the control circuit semiconductor element 42, but the present invention is not limited to this, and any desired semiconductor element may be used. In the present embodiment, the number of semiconductor elements mounted on the die pad 2 is two. However, the number of semiconductor elements is not limited to this, and may be three or more.

図５において、半導体素子４１、４２間、半導体素子４１、４２−インナーリード３間、半導体素子４１、４２−ダイパット２間が金属細線７を用いてワイヤーボンド（図２のステップＳ２５）され、電気的に接続される。このとき、半導体素子４１、４２の実装精度が高く保たれているため、ワイヤーボンダーによる半導体素子４１、４２およびその電極パット認識が取りやすく、認識エラーによる設備の停止がないため、低タクトで生産することが可能である。   In FIG. 5, wire bonding is performed between the semiconductor elements 41 and 42, between the semiconductor elements 41 and 42 and the inner leads 3, and between the semiconductor elements 41 and 42 and the die pad 2 using the thin metal wires 7 (step S <b> 25 in FIG. 2), Connected. At this time, since the mounting accuracy of the semiconductor elements 41 and 42 is kept high, it is easy to recognize the semiconductor elements 41 and 42 and their electrode pads by the wire bonder, and there is no stoppage of the equipment due to the recognition error, so the production is low. Is possible.

さらに、ワイヤーボンドされた前記半導体装置１３は、トランスファーモールド方式によって樹脂封止（図２のステップＳ２６）され、その後、樹脂８封止領域から突出したアウターリード９が所望の形状に加工（図２のステップＳ２７）され、さらに、品種および商標などがレーザマーキング（図２のステップＳ２８）され、電気特性などの最終検査（図２のステップＳ２９）が行なわれた後に、本実施の形態の半導体装置１３が製造される。   Further, the wire-bonded semiconductor device 13 is resin-sealed by a transfer mold method (step S26 in FIG. 2), and then the outer lead 9 protruding from the resin 8 sealing region is processed into a desired shape (FIG. 2). The semiconductor device of the present embodiment is subjected to laser marking (step S28 in FIG. 2) of the product type, trademark, etc., and a final inspection (step S29 in FIG. 2) such as electrical characteristics is performed. 13 is manufactured.

以上のように、本実施の形態の半導体装置１３によれば、半導体素子４１、４２が同一のリードフレーム５上に複数個実装される場合にも、ダイパット２が複数いらないため、ダイパット２間のデッドスペースがなく、小型化が可能であり、かつダイスボンド材６１、６２の流れ出しを抑制し、ダイスボンド材６１、６２の這い上がりによって半導体素子４１、４２が電気的に短絡することを防止し、さらに半導体素子４１、４２の実装箇所を精度よく定めることができる。   As described above, according to the semiconductor device 13 of the present embodiment, even when a plurality of semiconductor elements 41 and 42 are mounted on the same lead frame 5, a plurality of die pads 2 are not required. There is no dead space, miniaturization is possible, the flow of the die bond materials 61 and 62 is suppressed, and the semiconductor elements 41 and 42 are prevented from being electrically short-circuited due to the rise of the die bond materials 61 and 62. Furthermore, the mounting locations of the semiconductor elements 41 and 42 can be determined with high accuracy.

また、ワイヤーボンダーによる半導体素子４１、４２およびその電極パット認識が取りやすく、認識エラーによる設備の停止をなくすことができる
以上により、ダイパット２へ電流を流す必要があるパワー半導体素子４１においても、その素子裏面とダイパット２間が剥離することがなく、放熱性の低下や剥離に伴う抵抗の増大による特性劣化を防止することができ、良好な歩留まりで高信頼性の半導体装置１３を安定して得ることができる。 In addition, it is easy to recognize the semiconductor elements 41 and 42 and their electrode pads by the wire bonder, and it is possible to eliminate the stoppage of the equipment due to the recognition error. There is no separation between the back surface of the element and the die pad 2, and it is possible to prevent deterioration in characteristics due to a decrease in heat dissipation and an increase in resistance due to separation, and to stably obtain a highly reliable semiconductor device 13 with a good yield. be able to.

本発明の半導体装置とその製造方法は、ダイスボンド材として高熱伝導性もしくは高電子伝導性を必要とする半導体素子においても、その素子裏面とダイパット間が剥離することがなく、放熱性の低下や剥離に伴う抵抗の増大による特性劣化を防止することができ、良好な歩留まりで高信頼性の半導体装置を安定して得ることができるもので、種々の電子機器に適用される高放熱性半導体装置に有用である。   The semiconductor device of the present invention and the method for manufacturing the same, even in a semiconductor element that requires high thermal conductivity or high electron conductivity as a die bond material, the element back surface and the die pad are not separated, and the heat dissipation is reduced. High heat dissipation semiconductor device applied to various electronic devices, capable of preventing characteristic deterioration due to increase in resistance due to peeling, and stably obtaining a highly reliable semiconductor device with good yield Useful for.

本発明の実施の形態の半導体装置の構造を示す平面図とそのａ−ａ’断面図The top view which shows the structure of the semiconductor device of embodiment of this invention, and its a-a 'sectional drawing 同実施の形態の半導体装置の製造方法を示すフローチャートA flowchart showing a manufacturing method of the semiconductor device of the embodiment 同実施の形態の半導体装置を形成するためのリードフレームの構造を示す平面図A plan view showing a structure of a lead frame for forming the semiconductor device of the embodiment 同実施の形態の半導体装置の製造方法を示す平面図とそのｂ−ｂ’断面図Plan view and b-b 'sectional view showing the method of manufacturing the semiconductor device of the embodiment 同実施の形態の半導体装置の製造方法により得られた半導体装置の途中構造を示す平面図The top view which shows the intermediate structure of the semiconductor device obtained by the manufacturing method of the semiconductor device of the embodiment 従来の半導体装置の構造例を示す平面図Plan view showing a structural example of a conventional semiconductor device 従来の半導体装置の他の構造例を示す平面図The top view which shows the other structural example of the conventional semiconductor device

符号の説明Explanation of symbols

１１、１２、１３ 半導体装置
２ ダイパット
３ インナーリード
４ 半導体素子
４１、４２ 半導体素子
５ リードフレーム
６ ダイスボンド材
６１ ダイスボンド材（半田）
６２ ダイスボンド材
７ 金属細線
７１、７２、７３ 金属細線
８ 封止樹脂
９ アウターリード DESCRIPTION OF SYMBOLS 11, 12, 13 Semiconductor device 2 Die pad 3 Inner lead 4 Semiconductor element 41, 42 Semiconductor element 5 Lead frame 6 Die bond material 61 Die bond material (solder)
62 Die bond material 7 Metal fine wire 71, 72, 73 Metal fine wire 8 Sealing resin 9 Outer lead

Claims (17)

高放熱性が必要で、１つのダイパット上に裏面の電位を同一とする複数の半導体素子が実装されて樹脂封止された半導体装置であって、
前記複数の半導体素子のうち１つは厚み１５μｍ以下の半田で前記ダイパットに実装され、
残りは樹脂組成物を含有する半導体用接着剤で前記ダイパットに実装されている
ことを特徴とする半導体装置。 A semiconductor device in which a plurality of semiconductor elements having the same potential on the back surface are mounted on one die pad and resin-sealed is required,
One of the plurality of semiconductor elements is mounted on the die pad with a solder having a thickness of 15 μm or less,
The remainder is mounted on the die pad with a semiconductor adhesive containing a resin composition. 請求項１に記載の半導体装置であって、
前記厚み１５μｍ以下の半田で前記ダイパットに実装されている半導体素子は、その動作時に裏面から前記ダイパッドへ電流を流す必要があるパワー半導体素子である
ことを特徴とする半導体装置。 The semiconductor device according to claim 1,
The semiconductor device, wherein the semiconductor element mounted on the die pad with the solder having a thickness of 15 μm or less is a power semiconductor element that requires a current to flow from the back surface to the die pad during operation. 請求項１または請求項２に記載の半導体装置であって、
前記厚み１５μｍ以下の半田で前記ダイパットに実装されている半導体素子は、前記高放熱性を必要とするパワー半導体素子である
ことを特徴とする半導体装置。 The semiconductor device according to claim 1 or 2, wherein
The semiconductor device, wherein the semiconductor element mounted on the die pad with the solder having a thickness of 15 μm or less is a power semiconductor element that requires the high heat dissipation. 請求項１から請求項３のいずれかに記載の半導体装置であって、
前記厚み１５μｍ以下の半田は、融点が２７０〜３４０℃である
ことを特徴とする半導体装置。 A semiconductor device according to any one of claims 1 to 3,
The solder having a thickness of 15 μm or less has a melting point of 270 to 340 ° C. 請求項４に記載の半導体装置であって、
前記厚み１５μｍ以下の半田は、鉛と錫の共晶半田である
ことを特徴とする半導体装置。 The semiconductor device according to claim 4,
The solder having a thickness of 15 μm or less is a eutectic solder of lead and tin. 請求項１から請求項５のいずれかに記載の半導体装置であって、
前記厚み１５μｍ以下の半田で前記ダイパットに実装されている半導体素子の前記半田との境界に、３層もしくは４層あるいは５層からなる金属の蒸着層が形成された
ことを特徴とする半導体装置。 A semiconductor device according to any one of claims 1 to 5,
3. A semiconductor device, wherein a metal vapor deposition layer comprising three layers, four layers, or five layers is formed at a boundary of the semiconductor element mounted on the die pad with the solder having a thickness of 15 μm or less. 請求項６に記載の半導体装置であって、
前記金属の蒸着層のうち前記半田と接する層が金である
ことを特徴とする半導体装置。 The semiconductor device according to claim 6,
2. A semiconductor device according to claim 1, wherein a layer in contact with the solder in the metal deposition layer is gold. 請求項１から請求項７のいずれかに記載の半導体装置であって、
前記厚み１５μｍ以下の半田で前記ダイパットに実装されている半導体素子の少なくとも１つの電極パットと、
前記樹脂組成物を含有する半導体用接着剤で前記ダイパットに実装されている半導体素子の少なくとも１つの電極パットとが、
金属細線によって結線されている
ことを特徴とする半導体装置。 A semiconductor device according to any one of claims 1 to 7,
At least one electrode pad of a semiconductor element mounted on the die pad with the solder having a thickness of 15 μm or less;
At least one electrode pad of a semiconductor element mounted on the die pad with a semiconductor adhesive containing the resin composition;
A semiconductor device characterized by being connected by a thin metal wire. 高放熱性が必要で、１つのダイパット上に裏面の電位を同一とする複数の半導体素子が実装されて樹脂封止された半導体装置の製造方法であって、
前記複数の半導体素子のうち１つの半導体素子について、ウェハー時にその裏面に厚み１５μｍ以下の半田を蒸着し、
前記蒸着した半田とともにダイシングして個片化した半導体素子を、前記蒸着した半田の融点以上に加熱した前記ダイパットに実装し、
前記半田で前記ダイパットに実装した半導体素子以外の１つ以上の半導体素子を、樹脂組成物を含有する半導体用接着剤によって前記ダイパットに実装する工程を有する
ことを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device in which a plurality of semiconductor elements having the same back surface potential are mounted on one die pad and resin-sealed is required,
About one semiconductor element among the plurality of semiconductor elements, a solder having a thickness of 15 μm or less is vapor-deposited on the back surface at the time of wafering,
A semiconductor element diced into pieces with the evaporated solder is mounted on the die pad heated to a melting point of the evaporated solder,
A method of manufacturing a semiconductor device, comprising: mounting one or more semiconductor elements other than the semiconductor element mounted on the die pad with the solder by the semiconductor adhesive containing a resin composition. 請求項９に記載の半導体装置の製造方法であって、
前記厚み１５μｍ以下の半田を蒸着を裏面に蒸着する半導体素子は、その動作時に裏面から前記ダイパッドへ電流を流す必要があるパワー半導体素子を用いる
ことを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 9,
A method for manufacturing a semiconductor device, characterized in that a power semiconductor element that requires a current to flow from the back surface to the die pad during the operation is used as the semiconductor element for depositing solder having a thickness of 15 μm or less on the back surface. 請求項９または請求項１０に記載の半導体装置の製造方法であって、
前記厚み１５μｍ以下の半田を蒸着を裏面に蒸着する半導体素子は、前記高放熱性を必要とするパワー半導体素子を用いる
ことを特徴とする半導体装置の製造方法。 It is a manufacturing method of the semiconductor device according to claim 9 or 10,
A method for manufacturing a semiconductor device, wherein a power semiconductor element that requires high heat dissipation is used as a semiconductor element for depositing solder having a thickness of 15 μm or less on a back surface. 請求項９から請求項１１のいずれかに記載の半導体装置の製造方法であって、
前記厚み１５μｍ以下の半田は、融点が２７０〜３４０℃のものを用いる
ことを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device according to any one of claims 9 to 11,
The method for manufacturing a semiconductor device according to claim 1, wherein the solder having a thickness of 15 μm or less has a melting point of 270 to 340 ° C. 請求項１２に記載の半導体装置の製造方法であって、
前記厚み１５μｍ以下の半田は、鉛と錫の共晶半田を用いる
ことを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 12,
A method of manufacturing a semiconductor device, wherein the solder having a thickness of 15 μm or less uses eutectic solder of lead and tin. 請求項９から請求項１３のいずれかに記載の半導体装置の製造方法であって、
前記ウェハーの裏面に厚み１５μｍ以下の半田を蒸着する工程の前工程で、
３層もしくは４層あるいは５層からなる金属の蒸着層を形成する
ことを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device according to any one of claims 9 to 13,
In the pre-process of the step of depositing solder having a thickness of 15 μm or less on the back surface of the wafer,
A method of manufacturing a semiconductor device, comprising forming a metal deposition layer comprising three layers, four layers, or five layers. 請求項１４に記載の半導体装置の製造方法であって、
前記金属の蒸着層のうち前記半田と接する層を金で形成する
ことを特徴とする半導体装置の製造方法。 15. A method of manufacturing a semiconductor device according to claim 14,
A method of manufacturing a semiconductor device, wherein a layer in contact with the solder among the metal deposition layers is formed of gold. 請求項９から請求項１５のいずれかに記載の半導体装置の製造方法であって、
前記半田で前記ダイパットに実装した半導体素子以外の１つ以上の半導体素子を、樹脂組成物を含有する半導体用接着剤によって前記ダイパットに実装する工程は、
前記半田の融点より低い２６０℃以下で行う
ことを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device according to any one of claims 9 to 15,
The step of mounting one or more semiconductor elements other than the semiconductor element mounted on the die pad with the solder by the semiconductor adhesive containing a resin composition on the die pad,
A method for manufacturing a semiconductor device, which is performed at 260 ° C. or lower which is lower than the melting point of the solder. 請求項９から請求項１６のいずれかに記載の半導体装置の製造方法であって、
前記半田で前記ダイパットに実装した半導体素子の少なくとも１つの電極パットと、
前記樹脂組成物を含有する半導体用接着剤で前記ダイパットに実装した半導体素子の少なくとも１つの電極パットとを、
金属細線によって結線する工程を有する
ことを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device according to any one of claims 9 to 16,
At least one electrode pad of a semiconductor element mounted on the die pad with the solder;
At least one electrode pad of a semiconductor element mounted on the die pad with an adhesive for semiconductor containing the resin composition;
A method of manufacturing a semiconductor device, comprising a step of connecting with a thin metal wire.
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