JP2009273047A - 光送受信機のための制御回路 - Google Patents

光送受信機のための制御回路 Download PDF

Info

Publication number
JP2009273047A
JP2009273047A JP2008123902A JP2008123902A JP2009273047A JP 2009273047 A JP2009273047 A JP 2009273047A JP 2008123902 A JP2008123902 A JP 2008123902A JP 2008123902 A JP2008123902 A JP 2008123902A JP 2009273047 A JP2009273047 A JP 2009273047A
Authority
JP
Grant status
Application
Patent type
Prior art keywords
optical transceiver
digital
memory
value
host device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008123902A
Other languages
English (en)
Inventor
Tetsuhiro Fukao
Harufusa Kondo
Mutsumi Nakamaru
睦美 中丸
哲宏 深尾
晴房 近藤
Original Assignee
Mitsubishi Electric Corp
三菱電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date

Links

Images

Classifications

    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04BTRANSMISSION
    • H04B10/00Transmission systems employing electromagnetic waves other than radio-waves, e.g. infrared, visible or ultraviolet light, or employing corpuscular radiation, e.g. quantum communication
    • H04B10/40Transceivers
    • GPHYSICS
    • G02OPTICS
    • G02BOPTICAL ELEMENTS, SYSTEMS, OR APPARATUS
    • G02B6/00Light guides
    • G02B6/24Coupling light guides
    • G02B6/42Coupling light guides with opto-electronic elements
    • G02B6/4201Packages, e.g. shape, construction, internal or external details
    • G02B6/4219Mechanical fixtures for holding or positioning the elements relative to each other in the couplings; Alignment methods for the elements, e.g. measuring or observing methods especially used therefor
    • G02B6/4228Passive alignment, i.e. without a detection of the degree of coupling or the position of the elements
    • G02B6/423Passive alignment, i.e. without a detection of the degree of coupling or the position of the elements using guiding surfaces for the alignment

Abstract

【課題】メモリ量を節約することができる光送受信機のための制御回路を得る。
【解決手段】メモリ36は、デジタル値記憶領域48と、所定の限界値が記憶された領域50とを有する。アナログ/デジタル変換回路38は、光送受信機から光送受信機の作動特性又は環境に関する作動パラメータを示す複数のアナログ信号を受信してそれぞれをデジタル値に変換し、デジタル値をメモリ36内のデジタル値記憶領域48に記憶させる。比較論理回路46は、複数のデジタル値をそれぞれに対応する限界値と比較してその比較結果に対応したフラッグ値をそれぞれ発生させ、このフラッグ値を汎用レジスタ40に記憶させる。外部インターフェース34は、外部のホスト装置から受け取った指令及びアドレスに従って、ホスト装置からメモリ36及び汎用レジスタ40にアクセス可能とする。
【選択図】図2

Description

本発明は、光送受信機の作動状態を外部のホスト装置へ伝える光送受信機のための制御回路に関し、特にメモリ量を節約することができる光送受信機のための制御回路に関するものである。

光ファイバなどを用いた光通信において、光信号の送受信を行う光送受信機が広く用いられている。このような光送受信機のための制御回路であって、光送受信機の作動状態を外部のホスト装置へ伝えるモニタ機能を持つものが提案されている(例えば、特許文献1参照)。
特許第3822861号公報

光送受信機は、XFPやSFPに代表されるMulti-Source Agreementと呼ばれる業界標準規格に基づいて設計される。このため、外部から見たインターフェースや機能が統一された製品が市場で競合するため、コストに非常に敏感である。また、光送受信機のための制御回路としてハードワイアードマイクロコントローラが用いられることがある。このマイクロコントローラのコストは搭載するメモリのメモリ量が大きいほど高価になる傾向にあるため、少しでもメモリ量の少ないマイクロコントローラを用いる必要がある。

特許文献1の光送受信機のための制御回路では、メモリに、光送受信機の作動状態と所定の限界値を記憶する領域だけでなく、作動状態が限界値を超えた場合に発生するフラグを記憶する領域も確保していた。このため、光送受信機の温度、バイアス、電源電圧、光出力のパワー、受光電力など、モニタするパラメータを多くするほど必要なメモリ量が増え、コストが高くなるという問題があった。

さらに、作動状態が第1の限界値を超えた場合にWarning、次の第2の限界値を超えた場合にはAlarmを通知する機能を持たせる場合、作動状態、第1の限界値、第2の限界値、Warningフラッグ、Alarmフラッグの5つについてメモリ領域を確保する必要があり、更にメモリ量が増えるという問題があった。

本発明は、上述のような課題を解決するためになされたもので、その目的は、メモリ量を節約することができる光送受信機のための制御回路を得るものである。

本発明に係る光送受信機のための制御回路は、光信号の送受信を行う光送受信機のための制御回路であって、デジタル値記憶領域と、所定の限界値が記憶された領域とを有するメモリと、レジスタと、光送受信機から光送受信機の作動特性又は環境に関する作動パラメータを示す複数のアナログ信号を受信してそれぞれをデジタル値に変換し、デジタル値をメモリ内のデジタル値記憶領域に記憶させるアナログ/デジタル変換回路と、複数のデジタル値をそれぞれに対応する限界値と比較してその比較結果に対応したフラッグ値をそれぞれ発生させ、このフラッグ値をレジスタに記憶させる比較論理回路と、外部のホスト装置から受け取った指令及びアドレスに従って、ホスト装置からメモリ及びレジスタにアクセス可能とする外部インターフェースとを含み、ホスト装置にフラッグ値を読み取らせることにより光送受信機の作動状態を外部からモニタ可能とした。本発明のその他の特徴は以下に明らかにする。

本発明により、メモリ量を節約することができる。

実施の形態1.
図1は、実施の形態1に係る光送受信機を示すブロック図である。この光送受信機は、光信号の送受信を行うものである。制御回路10は、光送受信機の温度、バイアス、電源電圧、光出力のパワー、受光電力などが経年変化などで徐々に劣化していくのを事前に検出して外部のホスト装置へ伝えるモニタ機能を有する。

まず、送信回路側について説明する。TX側CDR(Clock Data Recovery)回路12は、入力した電気信号からクロックを抽出して、データをリタイミングする。なお、このようなCDR回路は、SFPのような2R(reshaping and retransmission)送受信機では必要ないが、XFPのような3R(reshaping, retransmission and retiming)送受信機では必要である。また、CDR回路は、電気信号の伝送路の特性を補正するためのEQ(イコライザ)を内蔵している場合が多い。

ドライバ回路14は、TX側CDR回路12の出力信号を増幅して、レーザーダイオード(LD)16に与えてLD16を駆動する。LD16は、その背面光、又は前面光を分岐したものを受光するモニタフォトデテクタ(PD)を備えている。このモニタPDの電流をモニタPD電流検出回路18により検出することで、LD16の出力光のパワーを推し量ることができる。また、モニタPDの電流を検出してドライバ回路14の変調電流やバイアスにフィードバックをかけることで、LD16の光出力を一定に保つフィードバックループを持つAPC(Automatic Power Control)回路を形成することができる。LD16としてDFBレーザーなどを用いる場合は、このようなAPC回路を設けることが多い。モニタPD電流検出回路18はモニタPDの電流を制御回路10に伝え、バイアスモニタ回路20はドライバ回路14のバイアス電流又は変調電流を制御回路10に伝える。

次に、受信回路側について説明する。光入力は、フォトダイオード(PD)22によって電気信号に変換される。この電気信号は、PD ROSA(Receive Optical Sub-Assembly)内のTIA(Trans-Impedance Amplifier)により振幅の大きい電圧信号に変換される。アンプ24は、PD22の出力信号を光送受信機外部でも通用する数百mV程度の大振幅電気信号に増幅する。アンプ24の出力信号は、RX側CDR回路26を介して外部に出力される。なお、アンプ24として、AGCアンプやLimitingアンプなど光送受信機の種別によって様々な種類のアンプを用いることができる。

受光電力モニタ回路28は、PD22の受光電力を計測して制御回路10に伝える。また、LOS発生回路30は、PD22の受光電力がある値よりも小さい場合にLOS(Loss Of Signal)信号を発生する。LOS発生回路30の挙動も制御回路10に伝えられる。

また、PD22の代わりにAPD(アバランシェPD)を用いることもできる。この場合、APDの増倍率が適切になるようにPD制御部32でAPD電圧を制御する必要がある。

制御回路10は、例えば送信側のバイアス電流を上限値や下限値と比較し、これを超える場合にはTX_FAULT信号を外部に出力して、自分自身が異常であることを伝える。その他、異常であることを外部に伝えるために、インタラプト信号を出力してもよい。

制御回路10は、外部からモード信号を入力する。そして、受信側のアンプ24に内蔵されたプログラマブルフィルタの設定を、モードに応じて切り替える。これにより、光送受信機が低速から高速までの動作周波数をカバーするマルチレート対応送受信機の場合などに、低速時にそれに応じたフィルタ帯域に設定することで高周波域のノイズをカットすることができ、受信感度を稼ぐことができる。

制御回路10は、光送受信機の作動特性又は環境をモニタして、その値を限界値と比較してその比較結果に対応したフラッグ値を発生させる。このフラッグ値は制御回路10内に記憶されており、そのアドレスを指定すれば外部インターフェース34を介して外部から読み出すことができる。この制御回路10のモニタ機能については後で詳細に説明する。

なお、上記の光送受信機は、電気信号が1本の電気信号又は差動対を構成する2本の電気信号を入力する。これに限らず、複数本の低速信号を入力することもできる。この場合、TX側CDR回路12内又は別途用意したMUX回路において、複数本の低速信号から高速信号に変換するMUX機能を設ける必要がある。また、上記の光送受信機の一部を省略することもできる。例えばモニタ回路は必ずしも無くても良い。PD22の代わりにフォトデテクタを用いてもよい。

図2は、実施の形態1に係る光送受信機のための制御回路を示すブロック図である。制御回路10は、1チップマイコンや、外部メモリとマイコンなどで構成される。

メモリ36、アナログ/デジタル変換回路38の出力、汎用レジスタ40(レジスタ)、レジスタR1〜R4、及びEEPROM領域42がマイコン内のバス44に接続されている。レジスタR1,R2は、マイコン内の演算ユニット(ALU)である比較論理回路46とバス44を接続する。外部インターフェース34はI2Cバスであり、レジスタR3,R4は、この外部インターフェース34とマイコン内のバス44を接続する。なお、外部インターフェース34は、I2Cバスに限らず他のインターフェースでもよい。また、図示していないが、制御回路10から外部へアナログ信号を伝えるために、デジタル/アナログ変換回路が設けられている。ただし、外部へデジタル信号を伝える場合はマイコンのIOを用いる。

メモリ36は、デジタル値記憶領域48と、所定の限界値が記憶された領域50とを有する。EEPROM領域42は、マイコン内蔵の不揮発性メモリ領域で構成してもよいし、マイコンの外部にメモリインタフェースを介してFlashメモリなどの不揮発性メモリで構成してもよい。

アナログ/デジタル変換回路38は、光送受信機から光送受信機の作動特性又は環境に関する作動パラメータを示す複数のアナログ信号を受信してそれぞれをデジタル値に変換し、デジタル値をメモリ36内のデジタル値記憶領域48に記憶させる。アナログ信号としては、温度、ドライバのバイアス電流、APDのバイアス電圧、電源電圧、出力電力、受光電力などのモニタ値がある。アナログ/デジタル変換回路38は、ここではマイコンに内蔵されているが、これに限らず、外部に設置してマイコンと通信するようにしてもよい。

比較論理回路46は、複数のデジタル値をそれぞれに対応する限界値と比較してその比較結果に対応したフラッグ値をそれぞれ発生させ、このフラッグ値を汎用レジスタ40に記憶させる。外部インターフェース34は、外部のホスト装置(不図示)から受け取った指令及びアドレスに従って、ホスト装置からメモリ36及び汎用レジスタ40にアクセス可能とする。上記の構成を含む制御回路10は、ホスト装置にフラッグ値を読み取らせることにより光送受信機の作動状態を外部からモニタ可能とする。

上記の制御回路10の動作について説明する。まず、初期化時は、汎用レジスタ40の全てを汎用に使用する。初期化が完了した後の通常動作処理時には、汎用レジスタ40の3バイト分程度をWarning/Alarmのフラッグ値専用として使用する。

アナログ/デジタル変換回路38は、制御回路10のシーケンサーのサイクルタイムなどにより定期的にアナログ信号をデジタル値に変換し、そのデジタル値をメモリ36内のデジタル値記憶領域48に記憶させる。また、所定の間隔で、メモリ36の領域50から限界値をレジスタR1へ読み出し、メモリ36のデジタル値記憶領域48からデジタル値をレジスタR2へ読み出す。そして、比較論理回路46は、両者を比較してその比較結果に対応したフラッグ値をそれぞれ発生させ、このフラッグ値を汎用レジスタ40に記憶させる。外部のホスト装置からI2C割り込みが入り、Warning/Alarmの読み出し指示があった場合は、汎用レジスタ40からフラッグ値を外部に読み出す。それ以外の情報の読み出し指示があった場合は、メモリ36から情報を読み出す。

以上説明したように、本実施の形態では、比較論理回路46が求めたフラッグ値を汎用レジスタ40に記憶させる。汎用レジスタ40はメモリ36ではないことから、メモリ36のメモリ量を節約することができる。また、一般的なマイクロプロセッサにおいて、メモリ36への書き込みは通常数サイクルかかるのに対して、汎用レジスタ40への書き込みは1サイクルで行われるため、フラッグ生成ルーチンを高速化することができる。

また、通常、マイコンには、汎用レジスタ40の他に、周辺回路が備わっている。周辺回路としては、タイマー、カウンタ、GPIO(General Purpose Input Output)、ADC(Analog to Digital Converter)、DAC(Digital to Analog Converter)などがある。これらの周辺回路は、自身を制御するためのレジスタを持っている。例えば、DACのレジスタに値をセットすると、その値に対応するアナログ出力が得られる。制御回路10内に未使用の周辺回路が有る場合、汎用レジスタ40の代わりに、未使用の周辺回路のレジスタにフラッグ値を記憶させるようにしても、同様の効果を得ることができる。

また、フラッグ値には様々なものがあるが、通常、表1のように上限の限界値と下限の限界値を持っている。また、フラッグ値に、重篤な状態に陥ったことを示すAlarmと、危険をつたえるWarningの2つのレベルを設定すると、20個のフラッグ値が必要になる。

表1において、下限より低い場合と上限より高い場合が同時には発生しない。このような同時に発生し得ない状況を勘案してフラッグ値をデータ圧縮すると表2のようになる。このフラッグ値は、対応するデジタル値がWarningの範囲(第1の範囲)から外れていることを示すフラッグと、対応するデジタル値がWarningの範囲よりも広いAlarmの範囲(第2の範囲)から外れていることを示すフラッグと、対応するデジタル値がAlarmの範囲又はWarningの範囲の上限より高いか、下限より低いかを示すフラッグとを有する。

このようにフラッグ値をデータ圧縮することで、フラッグ値は15個で済むため、メモリ量を節約することができる。フラッグ値の種類が多くなるほど節約効果も大きくなる。また、外部のホスト装置から表1の20個のフラッグ値のデータを読み出したい場合、表2の15個のフラッグ値から論理演算によって要求されたデータを計算することができる。

実施の形態2.
図3は、実施の形態2に係る光送受信機のための制御回路を示すブロック図である。アナログ/デジタル変換回路38は、実施の形態1と同様にアナログ信号をデジタル信号に変換するが、このデジタル信号をメモリ36には記憶させない。そして、外部のホスト装置からアナログ信号を読みたいとの要求を受け取った時点で、制御回路10はインタラプトを発生させ、アナログ/デジタル変換回路38はアナログ信号をデジタル値に変換し、外部インターフェース34(I2C)を通してホスト装置に読み取らせる。その他の構成は実施の形態1の構成と同様である。

ここで、デジタル値は通常8ビットや16ビットであるため、例えば5つのアナログ信号をA/D変換したデジタル値を記憶するデジタル値記憶領域48は、それぞれ5バイト、10バイトとなる。本実施の形態では、デジタル信号をメモリ36に記憶させないことで、デジタル値記憶領域48を省略してメモリ量を節約することができる。このようなメモリ量の節約は、アナログ信号の数が多いほど有効である。

なお、フラッグ値を求めた際のアナログ信号と、ホスト装置から要求された際のアナログ信号が微妙に異なる場合がある。しかし、アナログ信号は急には値が変わらない性質のものであるため問題にはならない。即ち、唐突に異常状態になった場合は、別途、制御回路10を介さずにホスト装置へ伝えるので関係無い。

実施の形態3.
図4は、実施の形態3に係る光送受信機のための制御回路を示すブロック図である。
アナログ/デジタル変換回路38は、実施の形態2と同様に、デジタル信号をメモリ36に記憶させない。そして、外部のホスト装置からアナログ信号を読みたいとの要求を受け取った時点で、制御回路10はインタラプトを発生させ、アナログ/デジタル変換回路38はアナログ信号をデジタル値に変換し、外部インターフェース34(I2C)を通してホスト装置に読み取らせる。

メモリ36は、実施の形態2とは異なり、所定の限界値が記憶された領域50だけでなく、フラッグ値を記憶させるフラッグ記憶領域52を有する。そして、比較論理回路46は、実施の形態1,2と同様にフラッグ値を発生させ、このフラッグ値をメモリ36内のフラッグ記憶領域52に記憶させる。制御回路10は、ホスト装置にフラッグ値を読み取らせることにより光送受信機の作動状態を外部からモニタ可能とする。

このようにメモリ36にフラッグ記憶領域52を設けた分だけ、実施の形態1,2に比べてメモリ領域が多くなる。しかし、実施の形態2と同様に、デジタル信号をメモリ36に記憶させないことで、メモリ36においてデジタル値記憶領域48を省略してメモリ量を節約することができる。

実施の形態4.
図5は、実施の形態4に係る光送受信機のための制御回路を示すブロック図である。
メモリ36は、デジタル値記憶領域48と、所定の限界値が記憶された領域50とを有する。アナログ/デジタル変換回路38は、所定の間隔でアナログ信号をデジタル値に変換し、デジタル値をレジスタR1とメモリ36内のデジタル値記憶領域48に記憶させる。

比較論理回路46は、メモリ36の領域50から限界値をレジスタR2に読み出し、複数のデジタル値をそれぞれに対応する限界値と比較してその比較結果に応じてメモリ36内のデジタル値の正負を反転させる。具体的には、比較結果がOKの場合は何もせず、比較結果がNGの場合はメモリ36のデジタル値記憶領域48からデジタル値を読み出して正負逆転(二進数なら二の補数を取る)させ、その結果を元のアドレスへ書き戻す。従って、デジタル値は負ならNG、正ならOKという意味になる。

外部インターフェース34は、外部のホスト装置から受け取った指令及びアドレスに従って、ホスト装置からメモリ36にアクセス可能とする。制御回路10は、ホスト装置にデジタル値の正負を読み取らせることにより光送受信機の作動状態を外部からモニタ可能とする。

例えば、デジタル値記憶領域48の8個のアドレスからMSB(Most Significant Bit)を読み出して、シフトしてORを取るなどのALU演算でフラッグ値1バイト分を生成してから、外部インターフェース34を介してホスト装置に返答する。

上記のように、フラッグ値をメモリ36に記憶させるのではなく、メモリ36内のデジタル値の正負を反転させることで、フラグ値と等価の情報を持たせつつ、メモリ量を節約することができる。

実施の形態5.
本実施の形態では、比較論理回路46は、フラッグ値をメモリ36内のデジタル値の最下位ビッド(下位ビットから1ビットか2ビット)に記憶させる。制御回路10は、ホスト装置にフラッグ値を読み取らせることにより光送受信機の作動状態を外部からモニタ可能とする。その他の構成は実施の形態4の構成と同様である。

メモリ36内にフラグ値専用の領域を設ける必要が無くなるため、メモリ量を節約することができる。ただし、例えば16ビットのデジタル値の最下位から2ビットをフラッグ値に割り当てたとすると、デジタル値の精度が2LSB(Least Significant Bit)分だけ失われることになる。しかし、精度劣化は16ビットフルレンジの0.006%にすぎないので問題にはならない。

実施の形態6.
図6は、実施の形態6に係る光送受信機のための制御回路を示すブロック図である。
本実施の形態では、比較論理回路46は、複数のデジタル値をそれぞれに対応する限界値と比較してその比較結果に応じてメモリ36内の限界値の正負を反転させる。制御回路10は、ホスト装置に限界値の正負を読み取らせることにより光送受信機の作動状態を外部からモニタ可能とする。その他の構成は実施の形態4の構成と同様である。

実施の形態4ではデジタル値の正負を反転させたが、限界値が複数個ある場合(上限と下限、AlarmレベルとWarningレベルなど)の場合は、本実施の形態のように限界値の正負を反転させても同様の効果を得ることができる。

なお、限界値の正負を反転(二の補数処理)するのではなく、単にビット反転してもよい。その場合、MSBが0か1かで正負反転と等価となる。

実施の形態7.
図7は、実施の形態7に係る光送受信機のための制御回路を示すブロック図である。
本実施の形態では、比較論理回路46は、複数のデジタル値をそれぞれに対応する限界値と足し算してその結果のオーバーフローの有無に対応したフラッグ値をそれぞれ発生させ、このフラッグ値をメモリ36内のフラッグ記憶領域52に記憶させる。限界値として、例えば温度の上限の限界値80℃などではなく、デジタル値と足すと比較論理回路46でオーバーフローが発生するような値を設定する。その他の構成は実施の形態4と同様である。

本実施の形態に係る制御回路10の動作について説明する。アナログ/デジタル変換回路38は、所定の間隔でアナログ信号をデジタル値に変換し、デジタル値をレジスタR1とメモリ36内のデジタル値記憶領域48に記憶させる。次に、比較論理回路46は、メモリ36の領域50から限界値をレジスタR2に読み出し、デジタル値と限界値を足し算する。この計算結果がオーバーフローしたら、比較論理回路46のオーバーフローフラッグ値が立つので、それからフラッグ値を発生させる。そして、外部のホスト装置から限界値の読み出し指示があった場合、メモリ36から限界値を読みだし、FFFFから引き算した値を送ることで。外部へは正しい限界値を出力することができる。

実施の形態1〜6では、比較論理回路46はデジタル値と限界値を引き算し、その結果が正か負かを判定する2ステップ動作を行っていた。これに対し、本実施の形態では、比較論理回路46はデジタル値を限界値と足し算し、その結果がオーバーフローしたかどうかを見ればフラッグ値の判定が行えるため、高速に比較を行うことができる。

なお、比較論理回路46が、演算結果のアンダーフローの有無に対応したフラッグ値を発生させるようにしてもよい。

実施の形態1に係る光送受信機を示すブロック図である。 実施の形態1に係る光送受信機のための制御回路を示すブロック図である。 実施の形態2に係る光送受信機のための制御回路を示すブロック図である。 実施の形態3に係る光送受信機のための制御回路を示すブロック図である。 実施の形態4に係る光送受信機のための制御回路を示すブロック図である。 実施の形態6に係る光送受信機のための制御回路を示すブロック図である。 実施の形態7に係る光送受信機のための制御回路を示すブロック図である。

符号の説明

10 制御回路
34 外部インターフェース
36 メモリ
38 アナログ/デジタル変換回路
40 汎用レジスタ(レジスタ)
46 比較論理回路
48 デジタル値記憶領域
50 所定の限界値が記憶された領域
52 フラッグ記憶領域

Claims (10)

  1. 光信号の送受信を行う光送受信機のための制御回路であって、
    デジタル値記憶領域と、所定の限界値が記憶された領域とを有するメモリと、
    レジスタと、
    前記光送受信機から前記光送受信機の作動特性又は環境に関する作動パラメータを示す複数のアナログ信号を受信してそれぞれをデジタル値に変換し、前記デジタル値を前記メモリ内の前記デジタル値記憶領域に記憶させるアナログ/デジタル変換回路と、
    前記複数のデジタル値をそれぞれに対応する前記限界値と比較してその比較結果に対応したフラッグ値をそれぞれ発生させ、このフラッグ値を前記レジスタに記憶させる比較論理回路と、
    外部のホスト装置から受け取った指令及びアドレスに従って、前記ホスト装置から前記メモリ及び前記レジスタにアクセス可能とする外部インターフェースとを含み、
    前記ホスト装置に前記フラッグ値を読み取らせることにより光送受信機の作動状態を外部からモニタ可能としたことを特徴とする光送受信機のための制御回路。
  2. 前記レジスタは、汎用レジスタ又は周辺回路のレジスタであることを特徴とする請求項1に記載の光送受信機のための制御回路。
  3. 前記フラッグ値は、対応する前記デジタル値が第1の範囲から外れていることを示すフラッグと、対応する前記デジタル値が前記第1の範囲よりも広い第2の範囲から外れていることを示すフラッグと、対応する前記デジタル値が前記第1の範囲又は前記第2の範囲の上限より高いか、下限より低いかを示すフラッグとを有することを特徴とする請求項1に記載の光送受信機のための制御回路。
  4. 光信号の送受信を行う光送受信機のための制御回路であって、
    所定の限界値が記憶された領域を有するメモリと、
    レジスタと、
    前記光送受信機から前記光送受信機の作動特性又は環境に関する作動パラメータを示す複数のアナログ信号を受信してそれぞれをデジタル値に変換するアナログ/デジタル変換回路と、
    前記複数のデジタル値をそれぞれに対応する前記限界値と比較してその比較結果に対応したフラッグ値をそれぞれ発生させ、このフラッグ値を前記レジスタに記憶させる比較論理回路と、
    外部のホスト装置から受け取った指令及びアドレスに従って、前記ホスト装置から前記メモリ及び前記レジスタにアクセス可能とする外部インターフェースとを含み、
    前記ホスト装置に前記フラッグ値を読み取らせることにより光送受信機の作動状態を外部からモニタ可能としたことを特徴とする光送受信機のための制御回路。
  5. 光信号の送受信を行う光送受信機のための制御回路であって、
    フラッグ記憶領域と、所定の限界値が記憶された領域とを有するメモリと、
    前記光送受信機から前記光送受信機の作動特性又は環境に関する作動パラメータを示す複数のアナログ信号を受信してそれぞれをデジタル値に変換するアナログ/デジタル変換回路と、
    前記複数のデジタル値をそれぞれに対応する前記限界値と比較してその比較結果に対応したフラッグ値をそれぞれ発生させ、このフラッグ値を前記メモリ内の前記フラッグ記憶領域に記憶させる比較論理回路と、
    外部のホスト装置から受け取った指令及びアドレスに従って、前記ホスト装置から前記メモリにアクセス可能とする外部インターフェースとを含み、
    前記ホスト装置に前記フラッグ値を読み取らせることにより光送受信機の作動状態を外部からモニタ可能としたことを特徴とする光送受信機のための制御回路。
  6. 前記ホスト装置から前記アナログ信号を読みたいとの要求を受け取った時点で、前記アナログ/デジタル変換回路は、前記アナログ信号を前記デジタル値に変換し、前記外部インターフェースを通して前記ホスト装置に読み取らせることを特徴とする請求項4又は5に記載の光送受信機のための制御回路。
  7. 光信号の送受信を行う光送受信機のための制御回路であって、
    デジタル値記憶領域と、所定の限界値が記憶された領域とを有するメモリと、
    前記光送受信機から前記光送受信機の作動特性又は環境に関する作動パラメータを示す複数のアナログ信号を受信してそれぞれをデジタル値に変換し、前記デジタル値を前記メモリ内の前記デジタル値記憶領域に記憶させるアナログ/デジタル変換回路と、
    前記複数のデジタル値をそれぞれに対応する前記限界値と比較してその比較結果に応じて前記メモリ内の前記デジタル値の正負を反転させる比較論理回路と、
    外部のホスト装置から受け取った指令及びアドレスに従って、前記ホスト装置から前記メモリにアクセス可能とする外部インターフェースとを含み、
    前記ホスト装置に前記デジタル値の正負を読み取らせることにより光送受信機の作動状態を外部からモニタ可能としたことを特徴とする光送受信機のための制御回路。
  8. 光信号の送受信を行う光送受信機のための制御回路であって、
    デジタル値記憶領域と、所定の限界値が記憶された領域とを有するメモリと、
    前記光送受信機から前記光送受信機の作動特性又は環境に関する作動パラメータを示す複数のアナログ信号を受信してそれぞれをデジタル値に変換し、前記デジタル値を前記メモリ内の前記デジタル値記憶領域に記憶させるアナログ/デジタル変換回路と、
    前記複数のデジタル値をそれぞれに対応する前記限界値と比較してその比較結果に対応したフラッグ値をそれぞれ発生させ、このフラッグ値を前記メモリ内の前記デジタル値の最下位ビッドに記憶させる比較論理回路と、
    外部のホスト装置から受け取った指令及びアドレスに従って、前記ホスト装置から前記メモリにアクセス可能とする外部インターフェースとを含み、
    前記ホスト装置に前記フラッグ値を読み取らせることにより光送受信機の作動状態を外部からモニタ可能としたことを特徴とする光送受信機のための制御回路。
  9. 光信号の送受信を行う光送受信機のための制御回路であって、
    デジタル値記憶領域と、所定の限界値が記憶された領域とを有するメモリと、
    前記光送受信機から前記光送受信機の作動特性又は環境に関する作動パラメータを示す複数のアナログ信号を受信してそれぞれをデジタル値に変換し、前記デジタル値を前記メモリ内の前記デジタル値記憶領域に記憶させるアナログ/デジタル変換回路と、
    前記複数のデジタル値をそれぞれに対応する前記限界値と比較してその比較結果に応じて前記メモリ内の前記限界値の正負を反転させる比較論理回路と、
    外部のホスト装置から受け取った指令及びアドレスに従って、前記ホスト装置から前記メモリにアクセス可能とする外部インターフェースとを含み、
    前記ホスト装置に前記限界値の正負を読み取らせることにより光送受信機の作動状態を外部からモニタ可能としたことを特徴とする光送受信機のための制御回路。
  10. 光信号の送受信を行う光送受信機のための制御回路であって、
    フラッグ記憶領域と、デジタル値記憶領域と、所定の限界値が記憶された領域とを有するメモリと、
    前記光送受信機から前記光送受信機の作動特性又は環境に関する作動パラメータを示す複数のアナログ信号を受信してそれぞれをデジタル値に変換し、前記デジタル値を前記メモリ内の前記デジタル値記憶領域に記憶させるアナログ/デジタル変換回路と、
    前記複数のデジタル値をそれぞれに対応する前記限界値と足し算してその結果のオーバーフローの有無に対応したフラッグ値をそれぞれ発生させ、このフラッグ値を前記メモリ内の前記フラッグ記憶領域に記憶させる比較論理回路と、
    外部のホスト装置から受け取った指令及びアドレスに従って、前記ホスト装置から前記メモリにアクセス可能とする外部インターフェースとを含み、
    前記ホスト装置に前記フラッグ値を読み取らせることにより光送受信機の作動状態を外部からモニタ可能としたことを特徴とする光送受信機のための制御回路。
JP2008123902A 2008-05-09 2008-05-09 光送受信機のための制御回路 Pending JP2009273047A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008123902A JP2009273047A (ja) 2008-05-09 2008-05-09 光送受信機のための制御回路

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2008123902A JP2009273047A (ja) 2008-05-09 2008-05-09 光送受信機のための制御回路
US12205945 US8184985B2 (en) 2008-05-09 2008-09-08 Control circuit for optical transmitter/receiver
FR0858272A FR2931019A1 (fr) 2008-05-09 2008-12-04 Circuit de controle pour emetteur-recepteur optique

Publications (1)

Publication Number Publication Date
JP2009273047A true true JP2009273047A (ja) 2009-11-19

Family

ID=41217523

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008123902A Pending JP2009273047A (ja) 2008-05-09 2008-05-09 光送受信機のための制御回路

Country Status (3)

Country Link
US (1) US8184985B2 (ja)
JP (1) JP2009273047A (ja)
FR (1) FR2931019A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011199520A (ja) * 2010-03-18 2011-10-06 Fujitsu Ltd I2c通信装置およびi2c通信方法
JP2015012367A (ja) * 2013-06-27 2015-01-19 住友電気工業株式会社 光トランシーバ
JP2015026955A (ja) * 2013-07-25 2015-02-05 富士通株式会社 伝送装置、伝送装置の制御方法、および伝送装置の制御プログラム

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5359760B2 (ja) * 2009-10-09 2013-12-04 住友電気工業株式会社 光トランシーバ
US8837934B2 (en) * 2011-08-30 2014-09-16 Avago Technologies General Ip (Singapore) Pte. Ltd. Monitoring circuitry for optical transceivers
US20130071071A1 (en) * 2011-09-16 2013-03-21 Markus N. Becht Assembling an Optical Transceiver Based on Lead Frame Features

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004312749A (ja) * 2003-04-09 2004-11-04 Agilent Technol Inc 光ファイバトランシーバにおいて受信した信号の信号強度を判定するためのテーブル
JP2006319893A (ja) * 2005-05-16 2006-11-24 Sumitomo Electric Ind Ltd 光モジュール
JP2007535242A (ja) * 2004-04-22 2007-11-29 フィニサー コーポレイション メモリマップドモニタリング回路を有する光トランシーバおよびホストアダプタ

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7079775B2 (en) 2001-02-05 2006-07-18 Finisar Corporation Integrated memory mapped controller circuit for fiber optics transceiver
US7149430B2 (en) * 2001-02-05 2006-12-12 Finsiar Corporation Optoelectronic transceiver having dual access to onboard diagnostics

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004312749A (ja) * 2003-04-09 2004-11-04 Agilent Technol Inc 光ファイバトランシーバにおいて受信した信号の信号強度を判定するためのテーブル
JP2007535242A (ja) * 2004-04-22 2007-11-29 フィニサー コーポレイション メモリマップドモニタリング回路を有する光トランシーバおよびホストアダプタ
JP2006319893A (ja) * 2005-05-16 2006-11-24 Sumitomo Electric Ind Ltd 光モジュール

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011199520A (ja) * 2010-03-18 2011-10-06 Fujitsu Ltd I2c通信装置およびi2c通信方法
US9135207B2 (en) 2010-03-18 2015-09-15 Fujitsu Limited I2C communication device and I2C communication method
JP2015012367A (ja) * 2013-06-27 2015-01-19 住友電気工業株式会社 光トランシーバ
JP2015026955A (ja) * 2013-07-25 2015-02-05 富士通株式会社 伝送装置、伝送装置の制御方法、および伝送装置の制御プログラム

Also Published As

Publication number Publication date Type
FR2931019A1 (fr) 2009-11-13 application
US8184985B2 (en) 2012-05-22 grant
US20090279885A1 (en) 2009-11-12 application

Similar Documents

Publication Publication Date Title
US20040136720A1 (en) Task prioritization in firmware controlled optical transceiver
US6836493B2 (en) Laser initialization in firmware controlled optical transceiver
US20050063711A1 (en) Electro-optical communication system
US20100072351A1 (en) Ambient light sensor with reduced sensitivity to noise from infrared sources
US20040022544A1 (en) Transceiver with programmable signal parameters
US20070019966A1 (en) Optical transceiver module and control method thereof
US20060069905A1 (en) Optical transceiver module
US7889998B2 (en) Optical receiver for visible light communication and light communication system using the same
US20110255574A1 (en) Converter Device to Convert Between Different Small Form Factor Pluggable Standards
US20060093365A1 (en) Selectable host-transceiver interface protocol
JP2004523958A (ja) 光ファイバトランシーバのための集積メモリマップコントローラ回路
JPH08265375A (ja) 識別回路
JPH10209975A (ja) 光受信器
US20050195868A1 (en) Eye safety logic with compensation for transient conditions
US20020154131A1 (en) System status display control module
JP2000134160A (ja) 光受信器、および光信号の受信方法
JP2009044228A (ja) 光受信回路
US20130129346A1 (en) Transporting data and auxiliary signals over an optical link
US7039323B2 (en) Optical transmitter for transmitting a plurality of output signals
US8842993B2 (en) Operational status flag generation in an optical transceiver
US20130272368A1 (en) Low power data recovery using over-clocking
JP2009241665A (ja) ランプ駆動装置およびプログラム
JP2007110231A (ja) 光受信回路
US8432981B1 (en) High frequency and idle communication signal state detection
US20100054313A1 (en) Single-wire transmission interface and method of transmission through single-wire

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110224

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120619

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20121016