JP2009273047A - 光送受信機のための制御回路 - Google Patents

Abstract

【課題】メモリ量を節約することができる光送受信機のための制御回路を得る。
【解決手段】メモリ３６は、デジタル値記憶領域４８と、所定の限界値が記憶された領域５０とを有する。アナログ／デジタル変換回路３８は、光送受信機から光送受信機の作動特性又は環境に関する作動パラメータを示す複数のアナログ信号を受信してそれぞれをデジタル値に変換し、デジタル値をメモリ３６内のデジタル値記憶領域４８に記憶させる。比較論理回路４６は、複数のデジタル値をそれぞれに対応する限界値と比較してその比較結果に対応したフラッグ値をそれぞれ発生させ、このフラッグ値を汎用レジスタ４０に記憶させる。外部インターフェース３４は、外部のホスト装置から受け取った指令及びアドレスに従って、ホスト装置からメモリ３６及び汎用レジスタ４０にアクセス可能とする。
【選択図】図２

Description

本発明は、光送受信機の作動状態を外部のホスト装置へ伝える光送受信機のための制御回路に関し、特にメモリ量を節約することができる光送受信機のための制御回路に関するものである。

光ファイバなどを用いた光通信において、光信号の送受信を行う光送受信機が広く用いられている。このような光送受信機のための制御回路であって、光送受信機の作動状態を外部のホスト装置へ伝えるモニタ機能を持つものが提案されている（例えば、特許文献１参照）。
特許第３８２２８６１号公報

光送受信機は、ＸＦＰやＳＦＰに代表されるMulti-Source Agreementと呼ばれる業界標準規格に基づいて設計される。このため、外部から見たインターフェースや機能が統一された製品が市場で競合するため、コストに非常に敏感である。また、光送受信機のための制御回路としてハードワイアードマイクロコントローラが用いられることがある。このマイクロコントローラのコストは搭載するメモリのメモリ量が大きいほど高価になる傾向にあるため、少しでもメモリ量の少ないマイクロコントローラを用いる必要がある。

特許文献１の光送受信機のための制御回路では、メモリに、光送受信機の作動状態と所定の限界値を記憶する領域だけでなく、作動状態が限界値を超えた場合に発生するフラグを記憶する領域も確保していた。このため、光送受信機の温度、バイアス、電源電圧、光出力のパワー、受光電力など、モニタするパラメータを多くするほど必要なメモリ量が増え、コストが高くなるという問題があった。

さらに、作動状態が第１の限界値を超えた場合にWarning、次の第２の限界値を超えた場合にはAlarmを通知する機能を持たせる場合、作動状態、第１の限界値、第２の限界値、Warningフラッグ、Alarmフラッグの５つについてメモリ領域を確保する必要があり、更にメモリ量が増えるという問題があった。

本発明は、上述のような課題を解決するためになされたもので、その目的は、メモリ量を節約することができる光送受信機のための制御回路を得るものである。

本発明に係る光送受信機のための制御回路は、光信号の送受信を行う光送受信機のための制御回路であって、デジタル値記憶領域と、所定の限界値が記憶された領域とを有するメモリと、レジスタと、光送受信機から光送受信機の作動特性又は環境に関する作動パラメータを示す複数のアナログ信号を受信してそれぞれをデジタル値に変換し、デジタル値をメモリ内のデジタル値記憶領域に記憶させるアナログ／デジタル変換回路と、複数のデジタル値をそれぞれに対応する限界値と比較してその比較結果に対応したフラッグ値をそれぞれ発生させ、このフラッグ値をレジスタに記憶させる比較論理回路と、外部のホスト装置から受け取った指令及びアドレスに従って、ホスト装置からメモリ及びレジスタにアクセス可能とする外部インターフェースとを含み、ホスト装置にフラッグ値を読み取らせることにより光送受信機の作動状態を外部からモニタ可能とした。本発明のその他の特徴は以下に明らかにする。

本発明により、メモリ量を節約することができる。

実施の形態１．
図１は、実施の形態１に係る光送受信機を示すブロック図である。この光送受信機は、光信号の送受信を行うものである。制御回路１０は、光送受信機の温度、バイアス、電源電圧、光出力のパワー、受光電力などが経年変化などで徐々に劣化していくのを事前に検出して外部のホスト装置へ伝えるモニタ機能を有する。

まず、送信回路側について説明する。ＴＸ側ＣＤＲ（Clock Data Recovery）回路１２は、入力した電気信号からクロックを抽出して、データをリタイミングする。なお、このようなＣＤＲ回路は、ＳＦＰのような２Ｒ（reshaping and retransmission）送受信機では必要ないが、ＸＦＰのような３Ｒ（reshaping, retransmission and retiming）送受信機では必要である。また、ＣＤＲ回路は、電気信号の伝送路の特性を補正するためのＥＱ（イコライザ）を内蔵している場合が多い。

ドライバ回路１４は、ＴＸ側ＣＤＲ回路１２の出力信号を増幅して、レーザーダイオード（ＬＤ）１６に与えてＬＤ１６を駆動する。ＬＤ１６は、その背面光、又は前面光を分岐したものを受光するモニタフォトデテクタ（ＰＤ）を備えている。このモニタＰＤの電流をモニタＰＤ電流検出回路１８により検出することで、ＬＤ１６の出力光のパワーを推し量ることができる。また、モニタＰＤの電流を検出してドライバ回路１４の変調電流やバイアスにフィードバックをかけることで、ＬＤ１６の光出力を一定に保つフィードバックループを持つＡＰＣ（Automatic Power Control）回路を形成することができる。ＬＤ１６としてＤＦＢレーザーなどを用いる場合は、このようなＡＰＣ回路を設けることが多い。モニタＰＤ電流検出回路１８はモニタＰＤの電流を制御回路１０に伝え、バイアスモニタ回路２０はドライバ回路１４のバイアス電流又は変調電流を制御回路１０に伝える。

次に、受信回路側について説明する。光入力は、フォトダイオード（ＰＤ）２２によって電気信号に変換される。この電気信号は、PD ROSA（Receive Optical Sub-Assembly）内のＴＩＡ（Trans-Impedance Amplifier）により振幅の大きい電圧信号に変換される。アンプ２４は、ＰＤ２２の出力信号を光送受信機外部でも通用する数百ｍＶ程度の大振幅電気信号に増幅する。アンプ２４の出力信号は、ＲＸ側ＣＤＲ回路２６を介して外部に出力される。なお、アンプ２４として、ＡＧＣアンプやＬｉｍｉｔｉｎｇアンプなど光送受信機の種別によって様々な種類のアンプを用いることができる。

受光電力モニタ回路２８は、ＰＤ２２の受光電力を計測して制御回路１０に伝える。また、ＬＯＳ発生回路３０は、ＰＤ２２の受光電力がある値よりも小さい場合にＬＯＳ（Loss Of Signal）信号を発生する。ＬＯＳ発生回路３０の挙動も制御回路１０に伝えられる。

また、ＰＤ２２の代わりにＡＰＤ（アバランシェＰＤ）を用いることもできる。この場合、ＡＰＤの増倍率が適切になるようにＰＤ制御部３２でＡＰＤ電圧を制御する必要がある。

制御回路１０は、例えば送信側のバイアス電流を上限値や下限値と比較し、これを超える場合にはＴＸ＿ＦＡＵＬＴ信号を外部に出力して、自分自身が異常であることを伝える。その他、異常であることを外部に伝えるために、インタラプト信号を出力してもよい。

制御回路１０は、外部からモード信号を入力する。そして、受信側のアンプ２４に内蔵されたプログラマブルフィルタの設定を、モードに応じて切り替える。これにより、光送受信機が低速から高速までの動作周波数をカバーするマルチレート対応送受信機の場合などに、低速時にそれに応じたフィルタ帯域に設定することで高周波域のノイズをカットすることができ、受信感度を稼ぐことができる。

制御回路１０は、光送受信機の作動特性又は環境をモニタして、その値を限界値と比較してその比較結果に対応したフラッグ値を発生させる。このフラッグ値は制御回路１０内に記憶されており、そのアドレスを指定すれば外部インターフェース３４を介して外部から読み出すことができる。この制御回路１０のモニタ機能については後で詳細に説明する。

なお、上記の光送受信機は、電気信号が１本の電気信号又は差動対を構成する２本の電気信号を入力する。これに限らず、複数本の低速信号を入力することもできる。この場合、ＴＸ側ＣＤＲ回路１２内又は別途用意したＭＵＸ回路において、複数本の低速信号から高速信号に変換するＭＵＸ機能を設ける必要がある。また、上記の光送受信機の一部を省略することもできる。例えばモニタ回路は必ずしも無くても良い。ＰＤ２２の代わりにフォトデテクタを用いてもよい。

図２は、実施の形態１に係る光送受信機のための制御回路を示すブロック図である。制御回路１０は、１チップマイコンや、外部メモリとマイコンなどで構成される。

メモリ３６、アナログ／デジタル変換回路３８の出力、汎用レジスタ４０（レジスタ）、レジスタＲ１〜Ｒ４、及びＥＥＰＲＯＭ領域４２がマイコン内のバス４４に接続されている。レジスタＲ１，Ｒ２は、マイコン内の演算ユニット（ＡＬＵ）である比較論理回路４６とバス４４を接続する。外部インターフェース３４はＩ２Ｃバスであり、レジスタＲ３，Ｒ４は、この外部インターフェース３４とマイコン内のバス４４を接続する。なお、外部インターフェース３４は、Ｉ２Ｃバスに限らず他のインターフェースでもよい。また、図示していないが、制御回路１０から外部へアナログ信号を伝えるために、デジタル／アナログ変換回路が設けられている。ただし、外部へデジタル信号を伝える場合はマイコンのＩＯを用いる。

メモリ３６は、デジタル値記憶領域４８と、所定の限界値が記憶された領域５０とを有する。ＥＥＰＲＯＭ領域４２は、マイコン内蔵の不揮発性メモリ領域で構成してもよいし、マイコンの外部にメモリインタフェースを介してＦｌａｓｈメモリなどの不揮発性メモリで構成してもよい。

アナログ／デジタル変換回路３８は、光送受信機から光送受信機の作動特性又は環境に関する作動パラメータを示す複数のアナログ信号を受信してそれぞれをデジタル値に変換し、デジタル値をメモリ３６内のデジタル値記憶領域４８に記憶させる。アナログ信号としては、温度、ドライバのバイアス電流、ＡＰＤのバイアス電圧、電源電圧、出力電力、受光電力などのモニタ値がある。アナログ／デジタル変換回路３８は、ここではマイコンに内蔵されているが、これに限らず、外部に設置してマイコンと通信するようにしてもよい。

比較論理回路４６は、複数のデジタル値をそれぞれに対応する限界値と比較してその比較結果に対応したフラッグ値をそれぞれ発生させ、このフラッグ値を汎用レジスタ４０に記憶させる。外部インターフェース３４は、外部のホスト装置（不図示）から受け取った指令及びアドレスに従って、ホスト装置からメモリ３６及び汎用レジスタ４０にアクセス可能とする。上記の構成を含む制御回路１０は、ホスト装置にフラッグ値を読み取らせることにより光送受信機の作動状態を外部からモニタ可能とする。

上記の制御回路１０の動作について説明する。まず、初期化時は、汎用レジスタ４０の全てを汎用に使用する。初期化が完了した後の通常動作処理時には、汎用レジスタ４０の３バイト分程度をWarning／Alarmのフラッグ値専用として使用する。

アナログ／デジタル変換回路３８は、制御回路１０のシーケンサーのサイクルタイムなどにより定期的にアナログ信号をデジタル値に変換し、そのデジタル値をメモリ３６内のデジタル値記憶領域４８に記憶させる。また、所定の間隔で、メモリ３６の領域５０から限界値をレジスタＲ１へ読み出し、メモリ３６のデジタル値記憶領域４８からデジタル値をレジスタＲ２へ読み出す。そして、比較論理回路４６は、両者を比較してその比較結果に対応したフラッグ値をそれぞれ発生させ、このフラッグ値を汎用レジスタ４０に記憶させる。外部のホスト装置からＩ２Ｃ割り込みが入り、Warning／Alarmの読み出し指示があった場合は、汎用レジスタ４０からフラッグ値を外部に読み出す。それ以外の情報の読み出し指示があった場合は、メモリ３６から情報を読み出す。

以上説明したように、本実施の形態では、比較論理回路４６が求めたフラッグ値を汎用レジスタ４０に記憶させる。汎用レジスタ４０はメモリ３６ではないことから、メモリ３６のメモリ量を節約することができる。また、一般的なマイクロプロセッサにおいて、メモリ３６への書き込みは通常数サイクルかかるのに対して、汎用レジスタ４０への書き込みは１サイクルで行われるため、フラッグ生成ルーチンを高速化することができる。

また、通常、マイコンには、汎用レジスタ４０の他に、周辺回路が備わっている。周辺回路としては、タイマー、カウンタ、ＧＰＩＯ（General Purpose Input Output）、ＡＤＣ（Analog to Digital Converter）、ＤＡＣ（Digital to Analog Converter）などがある。これらの周辺回路は、自身を制御するためのレジスタを持っている。例えば、ＤＡＣのレジスタに値をセットすると、その値に対応するアナログ出力が得られる。制御回路１０内に未使用の周辺回路が有る場合、汎用レジスタ４０の代わりに、未使用の周辺回路のレジスタにフラッグ値を記憶させるようにしても、同様の効果を得ることができる。

また、フラッグ値には様々なものがあるが、通常、表１のように上限の限界値と下限の限界値を持っている。また、フラッグ値に、重篤な状態に陥ったことを示すAlarmと、危険をつたえるWarningの２つのレベルを設定すると、２０個のフラッグ値が必要になる。

表１において、下限より低い場合と上限より高い場合が同時には発生しない。このような同時に発生し得ない状況を勘案してフラッグ値をデータ圧縮すると表２のようになる。このフラッグ値は、対応するデジタル値がWarningの範囲（第１の範囲）から外れていることを示すフラッグと、対応するデジタル値がWarningの範囲よりも広いAlarmの範囲（第２の範囲）から外れていることを示すフラッグと、対応するデジタル値がAlarmの範囲又はWarningの範囲の上限より高いか、下限より低いかを示すフラッグとを有する。

このようにフラッグ値をデータ圧縮することで、フラッグ値は１５個で済むため、メモリ量を節約することができる。フラッグ値の種類が多くなるほど節約効果も大きくなる。また、外部のホスト装置から表１の２０個のフラッグ値のデータを読み出したい場合、表２の１５個のフラッグ値から論理演算によって要求されたデータを計算することができる。

実施の形態２．
図３は、実施の形態２に係る光送受信機のための制御回路を示すブロック図である。アナログ／デジタル変換回路３８は、実施の形態１と同様にアナログ信号をデジタル信号に変換するが、このデジタル信号をメモリ３６には記憶させない。そして、外部のホスト装置からアナログ信号を読みたいとの要求を受け取った時点で、制御回路１０はインタラプトを発生させ、アナログ／デジタル変換回路３８はアナログ信号をデジタル値に変換し、外部インターフェース３４（Ｉ２Ｃ）を通してホスト装置に読み取らせる。その他の構成は実施の形態１の構成と同様である。

ここで、デジタル値は通常８ビットや１６ビットであるため、例えば５つのアナログ信号をＡ／Ｄ変換したデジタル値を記憶するデジタル値記憶領域４８は、それぞれ５バイト、１０バイトとなる。本実施の形態では、デジタル信号をメモリ３６に記憶させないことで、デジタル値記憶領域４８を省略してメモリ量を節約することができる。このようなメモリ量の節約は、アナログ信号の数が多いほど有効である。

なお、フラッグ値を求めた際のアナログ信号と、ホスト装置から要求された際のアナログ信号が微妙に異なる場合がある。しかし、アナログ信号は急には値が変わらない性質のものであるため問題にはならない。即ち、唐突に異常状態になった場合は、別途、制御回路１０を介さずにホスト装置へ伝えるので関係無い。

実施の形態３．
図４は、実施の形態３に係る光送受信機のための制御回路を示すブロック図である。
アナログ／デジタル変換回路３８は、実施の形態２と同様に、デジタル信号をメモリ３６に記憶させない。そして、外部のホスト装置からアナログ信号を読みたいとの要求を受け取った時点で、制御回路１０はインタラプトを発生させ、アナログ／デジタル変換回路３８はアナログ信号をデジタル値に変換し、外部インターフェース３４（Ｉ２Ｃ）を通してホスト装置に読み取らせる。

メモリ３６は、実施の形態２とは異なり、所定の限界値が記憶された領域５０だけでなく、フラッグ値を記憶させるフラッグ記憶領域５２を有する。そして、比較論理回路４６は、実施の形態１，２と同様にフラッグ値を発生させ、このフラッグ値をメモリ３６内のフラッグ記憶領域５２に記憶させる。制御回路１０は、ホスト装置にフラッグ値を読み取らせることにより光送受信機の作動状態を外部からモニタ可能とする。

このようにメモリ３６にフラッグ記憶領域５２を設けた分だけ、実施の形態１，２に比べてメモリ領域が多くなる。しかし、実施の形態２と同様に、デジタル信号をメモリ３６に記憶させないことで、メモリ３６においてデジタル値記憶領域４８を省略してメモリ量を節約することができる。

実施の形態４．
図５は、実施の形態４に係る光送受信機のための制御回路を示すブロック図である。
メモリ３６は、デジタル値記憶領域４８と、所定の限界値が記憶された領域５０とを有する。アナログ／デジタル変換回路３８は、所定の間隔でアナログ信号をデジタル値に変換し、デジタル値をレジスタＲ１とメモリ３６内のデジタル値記憶領域４８に記憶させる。

比較論理回路４６は、メモリ３６の領域５０から限界値をレジスタＲ２に読み出し、複数のデジタル値をそれぞれに対応する限界値と比較してその比較結果に応じてメモリ３６内のデジタル値の正負を反転させる。具体的には、比較結果がＯＫの場合は何もせず、比較結果がＮＧの場合はメモリ３６のデジタル値記憶領域４８からデジタル値を読み出して正負逆転（二進数なら二の補数を取る）させ、その結果を元のアドレスへ書き戻す。従って、デジタル値は負ならＮＧ、正ならＯＫという意味になる。

外部インターフェース３４は、外部のホスト装置から受け取った指令及びアドレスに従って、ホスト装置からメモリ３６にアクセス可能とする。制御回路１０は、ホスト装置にデジタル値の正負を読み取らせることにより光送受信機の作動状態を外部からモニタ可能とする。

例えば、デジタル値記憶領域４８の８個のアドレスからＭＳＢ（Most Significant Bit）を読み出して、シフトしてＯＲを取るなどのＡＬＵ演算でフラッグ値１バイト分を生成してから、外部インターフェース３４を介してホスト装置に返答する。

上記のように、フラッグ値をメモリ３６に記憶させるのではなく、メモリ３６内のデジタル値の正負を反転させることで、フラグ値と等価の情報を持たせつつ、メモリ量を節約することができる。

実施の形態５．
本実施の形態では、比較論理回路４６は、フラッグ値をメモリ３６内のデジタル値の最下位ビッド（下位ビットから１ビットか２ビット）に記憶させる。制御回路１０は、ホスト装置にフラッグ値を読み取らせることにより光送受信機の作動状態を外部からモニタ可能とする。その他の構成は実施の形態４の構成と同様である。

メモリ３６内にフラグ値専用の領域を設ける必要が無くなるため、メモリ量を節約することができる。ただし、例えば１６ビットのデジタル値の最下位から２ビットをフラッグ値に割り当てたとすると、デジタル値の精度が２ＬＳＢ（Least Significant Bit）分だけ失われることになる。しかし、精度劣化は１６ビットフルレンジの０．００６％にすぎないので問題にはならない。

実施の形態６．
図６は、実施の形態６に係る光送受信機のための制御回路を示すブロック図である。
本実施の形態では、比較論理回路４６は、複数のデジタル値をそれぞれに対応する限界値と比較してその比較結果に応じてメモリ３６内の限界値の正負を反転させる。制御回路１０は、ホスト装置に限界値の正負を読み取らせることにより光送受信機の作動状態を外部からモニタ可能とする。その他の構成は実施の形態４の構成と同様である。

実施の形態４ではデジタル値の正負を反転させたが、限界値が複数個ある場合（上限と下限、AlarmレベルとWarningレベルなど）の場合は、本実施の形態のように限界値の正負を反転させても同様の効果を得ることができる。

なお、限界値の正負を反転（二の補数処理）するのではなく、単にビット反転してもよい。その場合、ＭＳＢが０か１かで正負反転と等価となる。

実施の形態７．
図７は、実施の形態７に係る光送受信機のための制御回路を示すブロック図である。
本実施の形態では、比較論理回路４６は、複数のデジタル値をそれぞれに対応する限界値と足し算してその結果のオーバーフローの有無に対応したフラッグ値をそれぞれ発生させ、このフラッグ値をメモリ３６内のフラッグ記憶領域５２に記憶させる。限界値として、例えば温度の上限の限界値８０℃などではなく、デジタル値と足すと比較論理回路４６でオーバーフローが発生するような値を設定する。その他の構成は実施の形態４と同様である。

本実施の形態に係る制御回路１０の動作について説明する。アナログ／デジタル変換回路３８は、所定の間隔でアナログ信号をデジタル値に変換し、デジタル値をレジスタＲ１とメモリ３６内のデジタル値記憶領域４８に記憶させる。次に、比較論理回路４６は、メモリ３６の領域５０から限界値をレジスタＲ２に読み出し、デジタル値と限界値を足し算する。この計算結果がオーバーフローしたら、比較論理回路４６のオーバーフローフラッグ値が立つので、それからフラッグ値を発生させる。そして、外部のホスト装置から限界値の読み出し指示があった場合、メモリ３６から限界値を読みだし、ＦＦＦＦから引き算した値を送ることで。外部へは正しい限界値を出力することができる。

実施の形態１〜６では、比較論理回路４６はデジタル値と限界値を引き算し、その結果が正か負かを判定する２ステップ動作を行っていた。これに対し、本実施の形態では、比較論理回路４６はデジタル値を限界値と足し算し、その結果がオーバーフローしたかどうかを見ればフラッグ値の判定が行えるため、高速に比較を行うことができる。

なお、比較論理回路４６が、演算結果のアンダーフローの有無に対応したフラッグ値を発生させるようにしてもよい。

実施の形態１に係る光送受信機を示すブロック図である。 実施の形態１に係る光送受信機のための制御回路を示すブロック図である。 実施の形態２に係る光送受信機のための制御回路を示すブロック図である。 実施の形態３に係る光送受信機のための制御回路を示すブロック図である。 実施の形態４に係る光送受信機のための制御回路を示すブロック図である。 実施の形態６に係る光送受信機のための制御回路を示すブロック図である。 実施の形態７に係る光送受信機のための制御回路を示すブロック図である。

符号の説明

１０ 制御回路
３４ 外部インターフェース
３６ メモリ
３８ アナログ／デジタル変換回路
４０ 汎用レジスタ（レジスタ）
４６ 比較論理回路
４８ デジタル値記憶領域
５０ 所定の限界値が記憶された領域
５２ フラッグ記憶領域

Claims (10)

1. 光信号の送受信を行う光送受信機のための制御回路であって、
   デジタル値記憶領域と、所定の限界値が記憶された領域とを有するメモリと、
   レジスタと、
   前記光送受信機から前記光送受信機の作動特性又は環境に関する作動パラメータを示す複数のアナログ信号を受信してそれぞれをデジタル値に変換し、前記デジタル値を前記メモリ内の前記デジタル値記憶領域に記憶させるアナログ／デジタル変換回路と、
   前記複数のデジタル値をそれぞれに対応する前記限界値と比較してその比較結果に対応したフラッグ値をそれぞれ発生させ、このフラッグ値を前記レジスタに記憶させる比較論理回路と、
   外部のホスト装置から受け取った指令及びアドレスに従って、前記ホスト装置から前記メモリ及び前記レジスタにアクセス可能とする外部インターフェースとを含み、
   前記ホスト装置に前記フラッグ値を読み取らせることにより光送受信機の作動状態を外部からモニタ可能としたことを特徴とする光送受信機のための制御回路。
2. 前記レジスタは、汎用レジスタ又は周辺回路のレジスタであることを特徴とする請求項１に記載の光送受信機のための制御回路。
3. 前記フラッグ値は、対応する前記デジタル値が第１の範囲から外れていることを示すフラッグと、対応する前記デジタル値が前記第１の範囲よりも広い第２の範囲から外れていることを示すフラッグと、対応する前記デジタル値が前記第１の範囲又は前記第２の範囲の上限より高いか、下限より低いかを示すフラッグとを有することを特徴とする請求項１に記載の光送受信機のための制御回路。
4. 光信号の送受信を行う光送受信機のための制御回路であって、
   所定の限界値が記憶された領域を有するメモリと、
   レジスタと、
   前記光送受信機から前記光送受信機の作動特性又は環境に関する作動パラメータを示す複数のアナログ信号を受信してそれぞれをデジタル値に変換するアナログ／デジタル変換回路と、
   前記複数のデジタル値をそれぞれに対応する前記限界値と比較してその比較結果に対応したフラッグ値をそれぞれ発生させ、このフラッグ値を前記レジスタに記憶させる比較論理回路と、
   外部のホスト装置から受け取った指令及びアドレスに従って、前記ホスト装置から前記メモリ及び前記レジスタにアクセス可能とする外部インターフェースとを含み、
   前記ホスト装置に前記フラッグ値を読み取らせることにより光送受信機の作動状態を外部からモニタ可能としたことを特徴とする光送受信機のための制御回路。
5. 光信号の送受信を行う光送受信機のための制御回路であって、
   フラッグ記憶領域と、所定の限界値が記憶された領域とを有するメモリと、
   前記光送受信機から前記光送受信機の作動特性又は環境に関する作動パラメータを示す複数のアナログ信号を受信してそれぞれをデジタル値に変換するアナログ／デジタル変換回路と、
   前記複数のデジタル値をそれぞれに対応する前記限界値と比較してその比較結果に対応したフラッグ値をそれぞれ発生させ、このフラッグ値を前記メモリ内の前記フラッグ記憶領域に記憶させる比較論理回路と、
   外部のホスト装置から受け取った指令及びアドレスに従って、前記ホスト装置から前記メモリにアクセス可能とする外部インターフェースとを含み、
   前記ホスト装置に前記フラッグ値を読み取らせることにより光送受信機の作動状態を外部からモニタ可能としたことを特徴とする光送受信機のための制御回路。
6. 前記ホスト装置から前記アナログ信号を読みたいとの要求を受け取った時点で、前記アナログ／デジタル変換回路は、前記アナログ信号を前記デジタル値に変換し、前記外部インターフェースを通して前記ホスト装置に読み取らせることを特徴とする請求項４又は５に記載の光送受信機のための制御回路。
7. 光信号の送受信を行う光送受信機のための制御回路であって、
   デジタル値記憶領域と、所定の限界値が記憶された領域とを有するメモリと、
   前記光送受信機から前記光送受信機の作動特性又は環境に関する作動パラメータを示す複数のアナログ信号を受信してそれぞれをデジタル値に変換し、前記デジタル値を前記メモリ内の前記デジタル値記憶領域に記憶させるアナログ／デジタル変換回路と、
   前記複数のデジタル値をそれぞれに対応する前記限界値と比較してその比較結果に応じて前記メモリ内の前記デジタル値の正負を反転させる比較論理回路と、
   外部のホスト装置から受け取った指令及びアドレスに従って、前記ホスト装置から前記メモリにアクセス可能とする外部インターフェースとを含み、
   前記ホスト装置に前記デジタル値の正負を読み取らせることにより光送受信機の作動状態を外部からモニタ可能としたことを特徴とする光送受信機のための制御回路。
8. 光信号の送受信を行う光送受信機のための制御回路であって、
   デジタル値記憶領域と、所定の限界値が記憶された領域とを有するメモリと、
   前記光送受信機から前記光送受信機の作動特性又は環境に関する作動パラメータを示す複数のアナログ信号を受信してそれぞれをデジタル値に変換し、前記デジタル値を前記メモリ内の前記デジタル値記憶領域に記憶させるアナログ／デジタル変換回路と、
   前記複数のデジタル値をそれぞれに対応する前記限界値と比較してその比較結果に対応したフラッグ値をそれぞれ発生させ、このフラッグ値を前記メモリ内の前記デジタル値の最下位ビッドに記憶させる比較論理回路と、
   外部のホスト装置から受け取った指令及びアドレスに従って、前記ホスト装置から前記メモリにアクセス可能とする外部インターフェースとを含み、
   前記ホスト装置に前記フラッグ値を読み取らせることにより光送受信機の作動状態を外部からモニタ可能としたことを特徴とする光送受信機のための制御回路。
9. 光信号の送受信を行う光送受信機のための制御回路であって、
   デジタル値記憶領域と、所定の限界値が記憶された領域とを有するメモリと、
   前記光送受信機から前記光送受信機の作動特性又は環境に関する作動パラメータを示す複数のアナログ信号を受信してそれぞれをデジタル値に変換し、前記デジタル値を前記メモリ内の前記デジタル値記憶領域に記憶させるアナログ／デジタル変換回路と、
   前記複数のデジタル値をそれぞれに対応する前記限界値と比較してその比較結果に応じて前記メモリ内の前記限界値の正負を反転させる比較論理回路と、
   外部のホスト装置から受け取った指令及びアドレスに従って、前記ホスト装置から前記メモリにアクセス可能とする外部インターフェースとを含み、
   前記ホスト装置に前記限界値の正負を読み取らせることにより光送受信機の作動状態を外部からモニタ可能としたことを特徴とする光送受信機のための制御回路。
10. 光信号の送受信を行う光送受信機のための制御回路であって、
    フラッグ記憶領域と、デジタル値記憶領域と、所定の限界値が記憶された領域とを有するメモリと、
    前記光送受信機から前記光送受信機の作動特性又は環境に関する作動パラメータを示す複数のアナログ信号を受信してそれぞれをデジタル値に変換し、前記デジタル値を前記メモリ内の前記デジタル値記憶領域に記憶させるアナログ／デジタル変換回路と、
    前記複数のデジタル値をそれぞれに対応する前記限界値と足し算してその結果のオーバーフローの有無に対応したフラッグ値をそれぞれ発生させ、このフラッグ値を前記メモリ内の前記フラッグ記憶領域に記憶させる比較論理回路と、
    外部のホスト装置から受け取った指令及びアドレスに従って、前記ホスト装置から前記メモリにアクセス可能とする外部インターフェースとを含み、
    前記ホスト装置に前記フラッグ値を読み取らせることにより光送受信機の作動状態を外部からモニタ可能としたことを特徴とする光送受信機のための制御回路。

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