以下、本発明を実施するための最良の形態について、添付図面を参照しながら詳しく説明する。また、以下に示す本発明の実施形態においては、本発明に係る撮像装置としてデジタルカメラを適用した例について説明を行う。
図1は、本発明の実施形態に係るデジタルカメラ(撮像装置)の外観の一例を示す模式図である。
図1に示すデジタルカメラ100において、表示部101は、画像や各種情報を表示する。電源スイッチ102は、電源のON/OFFを切り替えるスイッチである。シャッタボタン103は、撮影動作の開始を指示するボタンである。モード切り替えスイッチ104は、各種のモードを切り替えるスイッチである。
接続ケーブル105は、デジタルカメラ100と外部機器とを接続するためのケーブルである。コネクタ106は、接続ケーブル105とデジタルカメラ100とのコネクタである。
操作入力群107は、ユーザーからの各種の操作入力を受け付けるものであり、各種のボタンやタッチパネル等の操作部材からなる。具体的に、操作入力群107は、例えば、消去ボタン、メニューボタン、SETボタン、十字に配置された4方向キー(上ボタン、下ボタン、右ボタン、左ボタン)、ホイール108などを有している。
記録媒体109は、デジタルカメラ100に対して着脱可能な記録媒体であり、例えば、メモリカードやハードディスクなどからなるものである。記録媒体スロット110は、記録媒体109を格納して通信するためのスロットである。
図2は、本発明の実施形態に係るデジタルカメラ(撮像装置)の動作の一例を示すフローチャートである。ここで、図2に示すフローチャートの動作は、後述の図3−1に示す全体制御演算部314においてなされる。
電源スイッチ102が操作されてONになると、ステップS201において、デジタルカメラ100(図3−1の全体制御演算部314)は、当該デジタルカメラのシステムを起動する。
モード切り替えスイッチ104によって、VGA動画撮影、静止画撮影等の各種の撮影モード、或いは再生モードが選択されると、デジタルカメラ100(図3−1の全体制御演算部314)は、これを検知する。そして、ステップS202において、デジタルカメラ100(図3−1の全体制御演算部314)は、モード切り替えスイッチ104によって選択されたモードが撮影モードであるか否かを判断する。
ステップS202の判断の結果、モード切り替えスイッチ104によって選択されたモードが撮影モードである場合には、ステップS203に進む。ステップS203に進むと、デジタルカメラ100(図3−1の全体制御演算部314)は、表示撮影モードであるEVF(Electronic View Finder)モードとして被写体の撮影を行い、撮影した画像を表示部101に表示する。
続いて、ステップS204において、デジタルカメラ100(図3−1の全体制御演算部314)は、シャッタボタン103が押されてONになったか否かを判断する。この判断の結果、シャッタボタン103がONになっていない場合には、ステップS202に戻る。
一方、ステップS204の判断の結果、シャッタボタン103がONになった場合には、記録撮影モードに移行して、ステップS205に進む。ステップS205に進むと、デジタルカメラ100(図3−1の全体制御演算部314)は、撮影モード(記録撮影モード)が静止画モードであるか否かを判断する。
ステップS205の判断の結果、撮影モードが静止画モードである場合には、ステップS206に進む。ステップS206に進むと、デジタルカメラ100(図3−1の全体制御演算部314)は、被写体の撮影を静止画モードで行って、撮影された静止画像の記録に係る各種の処理を行う。
一方、ステップS205の判断の結果、撮影モードが静止画モードでない場合には、ステップS207に進む。ステップS207に進むと、デジタルカメラ100(図3−1の全体制御演算部314)は、撮影モード(記録撮影モード)が動画モードであるか否かを判断する。
ステップS207の判断の結果、撮影モードが動画モードである場合には、ステップS208に進む。ステップS208に進むと、デジタルカメラ100(図3−1の全体制御演算部314)は、被写体の撮影を動画モードで行って、撮影された動画像の記録に係る各種の処理を行う。
一方、ステップS207で撮影モードが動画モードでないと判断された場合、或いは、ステップS202で撮影モードでないと判断された場合には、ステップS209に進む。ステップS209に進むと、デジタルカメラ100(図3−1の全体制御演算部314)は、モード切り替えスイッチ104によって選択されたモードに係る処理を行う。
ステップS206、ステップS208、或いは、ステップS209の処理が終了すると、ステップS210に進む。ステップS210に進むと、デジタルカメラ100(図3−1の全体制御演算部314)は、電源スイッチ102がOFFになったか否かを判断する。この判断の結果、電源スイッチ102がOFFになっていない場合には、ステップS202に戻る。
一方、ステップS210の判断の結果、電源スイッチ102がOFFになった場合には、ステップS211に進む。ステップS211に進むと、デジタルカメラ100(図3−1の全体制御演算部314)は、当該デジタルカメラのシステムの起動を停止し、終了処理を行う。これにより、図2に示すフローチャートの処理が終了する。
図3−1は、本発明の実施形態に係るデジタルカメラ(撮像装置)のシステム構成の一例を示すブロック図である。
図3−1に示すデジタルカメラ100において、レンズ301は、被写体からの光学像(被写体像)を、メカシャッタ303を介して撮像素子305に結像させるレンズ群である。このレンズ301は、レンズ駆動部302によって駆動制御され、例えば、ズーム、フォーカス、絞り等が調整される。
メカシャッタ303は、撮像素子305を所定時間露光した後、遮光する機能を有する。このメカシャッタ303は、シャッタ駆動部304によって駆動制御される。
撮像素子305は、レンズ301から入力された被写体像を画像として撮像する。より具体的には、撮像素子305は、被写体を撮像し、被写体像に基づくアナログ信号の画像を生成する。この撮像素子305には、TG308から、水平転送パルス信号H1、H2と、リセットゲートパルス信号RGが供給され、撮像素子305は、これらの信号に基づいて駆動する。撮像素子305により撮像されたアナログ信号の画像(画像信号)は、CDS/PGA回路306に出力される。
CDS/PGA回路306は、TG308からの基準タイミング信号SHP、サンプルタイミング信号SHDを用いて、撮像素子305の出力に対して、CDS回路で相関二重サンプルを行うことで低周波ノイズを除去し、PGA回路によってゲイン調整する。
AD変換回路307は、CDS/PGA回路306から出力されたアナログ信号をTG308から出力されるタイミング信号に基づくタイミングで、パラレルのデジタル信号に変換するアナログ・デジタル変換手段である。AD変換回路307で変換処理されたパラレルのデジタル信号は、ビット処理回路321に出力される。
TG308は、撮像素子305、CDS/PGA回路306、AD変換回路307、画像信号処理回路311、PLL回路312等に対して、駆動するためのタイミング信号を出力するタイミングジェネレータである。このTG308から出力される各種のタイミング信号は、全体制御演算部314から供給される基準クロック信号に基づくものである。
ビット処理回路321は、全体制御演算部314の制御に基づいて、デジタルカメラ100の撮影モードや、ISO感度、或いは、画像圧縮の有無に応じて、AD変換回路307でAD変換されたデジタル信号のパラレルデータにおけるビット数を削減する。この際、本実施形態では、ビット処理回路321は、パラレルデータの下位のビットを切り捨てることにより、ビット数を削減する。ビット処理回路321でビット数が削減されたパラレルデータは、パラレル・シリアル変換回路(PS)309に出力される。
PLL回路312は、TG308から出力されたクロック信号(基準クロック信号)の周波数をn倍に逓倍し、画像データサンプリング信号用のクロック信号(以下、「TCLOCK」と呼ぶ)をパラレル・シリアル変換回路(PS)309に供給する。
パラレル・シリアル変換回路(PS)309は、LVDSドライバを内蔵している。そして、パラレル・シリアル変換回路(PS)309は、ビット処理回路321からのパラレルデータをシリアル化してシリアルデータに変換し、これを、LVDSドライバを用いてシリアル・パラレル変換回路(SP)310に出力する。この際、パラレル・シリアル変換回路(PS)309は、PLL回路312から供給された、TG308からのクロック信号の周波数をn倍に逓倍したクロック信号TCLOCKに基づいて処理を行う。また、この場合、パラレル・シリアル変換回路(PS)309は、クロック信号TCLOCKも、シリアルのデジタルデータと同様に、LVDSドライバを用いてシリアル・パラレル変換回路(SP)310に出力する。
シリアル・パラレル変換回路(SP)310は、パラレル・シリアル変換回路(PS)309から出力されたシリアルデータを、ビット処理回路321から出力された元のパラレルデータに変換する(復元する)。この際、シリアル・パラレル変換回路(SP)310は、基準クロック信号やLVDSドライバを介して入力されたクロック信号TCLOCKに基づいて処理を行う。
画像信号処理回路311は、シリアル・パラレル変換回路(SP)310から出力された画像信号であるパラレルデータの処理を行う。具体的に、画像信号処理回路311は、画像信号処理として、例えば、各種の補正処理、画像データの圧縮処理などを行う。
メモリ部I313は、画像信号処理回路311で処理された画像データを一時的に記憶
する。全体制御演算部314は、デジタルカメラ100全体の制御と各種の演算を行う。また、全体制御演算部314は、必要に応じて、デジタルカメラ100のシステム設定情報等や処理プログラムをメモリ部II320から読み出す。
記録媒体制御I/F(インターフェース)部315は、記録媒体317に対する画像データの記録または読み出しを行う。表示部316は、画像データに基づく画像の表示を行う。この表示部316は、図1に示す表示部101に相当するものである。記録媒体317は、例えば、半導体メモリからなるメモリカード等の着脱可能な記憶媒体である。この記録媒体317は、図1に示す記録媒体109に相当するものである。
外部I/F部318は、外部のコンピュータ等と通信を行うためのインターフェースである。操作部319は、ユーザーが、デジタルカメラ100を起動させる際や、露出条件、ズーム位置、駆動モード等のデジタルカメラ100のシステム設定情報などの変更等を行う際に操作されるものである。そして、操作部319は、ユーザーからデジタルカメラ100のシステム設定情報の変更に係る変更情報が入力されるたびに、その変更情報を全体制御演算部314へ入力する。この操作部319は、例えば、図1に示す電源スイッチ102、シャッタボタン103、モード切り替えスイッチ104、操作入力群107等を含むものである。
図3−2は、図3−1に示すデジタルカメラ(撮像装置)のパラレル・シリアル変換回路(PS)309及びシリアル・パラレル変換回路(SP)310の内部構成の一例を示す模式図である。
図3−2に示すように、パラレル・シリアル変換回路(PS)309は、パラレル・シリアル変換手段3091と、LVDSドライバ3092、3093及び3094を備えている。また、シリアル・パラレル変換回路(SP)310は、LVDSレシーバ3101、3102及び3103と、シリアル・パラレル変換手段3104を備えている。ここで、LVDSドライバ3092及び3093は、パラレル・シリアル変換手段3091で変換されたシリアルデータを伝送することが可能な複数の出力手段に相当する。
全体制御演算部314では、ビット処理回路321で処理されたパラレルデータの有効ビット数に基づいて、LVDSドライバ3092及び3093の中からシリアルデータを伝送する出力手段であるLVDSドライバを決定する。
パラレル・シリアル変換手段3091は、ビット処理回路321から出力されたパラレルデータをシリアルデータに変換する。その際、パラレル・シリアル変換手段3091は、全体制御演算部314による制御に基づいて、ビット処理回路321から出力されたパラレルデータの有効ビット数に応じて、LVDSドライバ3092及び3093の動作を選択する。
このとき、全体制御演算部314は、LVDSドライバの最大伝送レートの制限を加味し、例えばLVDSドライバ3092のみで伝送可能な場合は、当該LVDSドライバ3092のみを用いてLVDSレシーバ3101にシリアルデータを伝送する制御を行う。この際、もう一方のLVDSドライバ3093については、その動作を停止する。また、例えば、LVDSドライバ3092のみでは伝送出来ない場合は、LVDSドライバ3092及び3093の両方を用いて、それぞれ、LVDSレシーバ3101及び3102にシリアルデータを伝送する。
LVDSドライバ3094は、PLL回路312において生成されたクロック信号TCLOCKをLVDS伝送して、LVDSレシーバ3103へ出力する。
シリアル・パラレル変換回路(SP)310では、シリアル・パラレル変換手段3104において、LVDSレシーバ3101及び/又は3102で受信したシリアルデータから、ビット処理回路321から出力された元のパラレルデータに変換する(復元する)。
以下、本発明に係る実施形態に基づく実施例について説明する。
(実施例1)
まず、本発明の実施例1について説明する。
本発明の実施例1では、ビット処理回路321において、撮像モードに応じて、AD変換回路307でAD変換されたデジタルデータのビット数を削減する処理を行うものである。
ここで、本実施例1では、ステップS206で撮影された静止画像や、ステップS208で撮影された動画像に係る出力データの有効ビットを12ビットとし、基準クロックを周波数50MHzとする。また、デジタルカメラ100のISO感度を100とし、LVDSドライバ3092及び3093の1つ当たりの最大伝送レートを500Mbpsとする。
この際、12ビットのシリアルデータをLVDSドライバ3092のみで伝送し、もう一方のLVDSドライバ3093の動作を停止させて、1ポートで伝送するとした場合、その伝送レートは50×12=600Mbpsとなる。しかしながら、この場合、デジタルカメラ100のLVDSドライバ3092の最大伝送レートは500Mbpsであるため、LVDSドライバ3092のみのシングルポートで12ビットのシリアルデータを伝送すること不可能である。この場合、パラレル・シリアル変換回路(PS)309は、出力データを、LVDSドライバ3092及び3093の2つのポートで出力することになる。
以下、図3−2に示すパラレル・シリアル変換手段(PS)3091及びシリアル・パラレル変換手段3104の内部構成及びその駆動方法について説明する。
まず、図2のステップS206に示す静止画記録モードやステップS208に示す動画記録モード(即ち、記録撮影モード)における動作について説明する。
図4−1は、本発明の実施例1を示し、図3−2に示すパラレル・シリアル変換手段(PS)3091の内部構成の一例を示す模式図である。この図4−1には、図2のステップS206に示す静止画記録モードやステップS208に示す動画記録モード時の内部の状態が示されている。
図4−1に示すパラレル・シリアル変換手段3091において、ビット処理回路321から出力された12ビットのパラレルデータは、入力端子401に入力され、その後、切り替え手段406に入力される。また、この場合、例えば、PLL回路312によって6逓倍された周波数300MHzのクロック信号TCLOCKが入力端子402に入力される。
また、全体制御演算部314から、入力タイミング信号TMGが入力端子403に入力され、変換タイミング信号TDGが入力端子404に入力され、出力部切り替えタイミング信号MOSが入力端子405に入力される。また、入力端子403には12本のバスが接続されており、入力端子404には11本のバスが接続されており、入力端子405には6本のバスが接続されている。
切り替え手段406は、本例の場合、12個の切り替え手段(スイッチ)で構成されており、それぞれ、各入力タイミング信号TMGによって切り替えられる。有効ビット数が12ビットである場合、切り替え手段406は、入力タイミング信号TMGが論理1のとき、入力端子401に入力された12ビットのパラレルデータをDFF407にパラレルロードする。
切り替え手段408は、11個の切り替え手段(スイッチ)で構成されており、それぞれ、各変換タイミング信号TDGによって切り替えられる。ここで、変換タイミング信号TDGが論理1のとき、切り替え手段408はONとなり、変換タイミング信号TDGが論理0のとき、切り替え手段408はOFFとなる。切り替え手段408がONのときは、DFF407に蓄えられたデータが1ビットずつシフトされる。
また、入力端子401のD10、D9、D8、D7、D6及びD5に対応する切り替え手段408は、DFF407のデータを出力部切り替え手段409へ出力する。出力部切り替え手段409は、それぞれ、各出力切り替えタイミング信号MOSによって切り替えられる。出力切り替えタイミング信号MOSが論理1のとき、出力切り替え手段409はONとなり、出力切り替えタイミング信号MOSが0のとき、出力切り替え手段はOFFとなる。出力部切り替え手段409がONのとき、DFF407から出力されたデータがシリアルデータSDATA2として、出力端子411を介して、例えばLVDSドライバ3093に出力される。この場合、入力端子401に対応するDFF407から出力されるデータがシリアルデータSDATA1として、出力端子410を介して、LVDSドライバ3092に出力されることになる。
続いて、図2のステップS206に示す静止画記録モードやステップS208に示す動画記録モード(即ち、記録撮影モード)におけるパラレル・シリアル変換手段3091の駆動方法について、図4−2を用いて説明する。
図4−2は、本発明の実施例1を示し、図4−1に示すパラレル・シリアル変換手段3091の駆動方法の一例を示すタイミングチャートである。
図4−2において、クロック信号TCLOCKは、入力端子402に入力された周波数300MHzのクロック信号であり、入力タイミング信号TMGは、入力端子403に入力された入力タイミング信号である。ここで、図4−1に示すように、切り替え手段408は、入力端子401のD5に対応する場所のみが変換タイミング信号TDGによってOFFされている。そして、図4−1に示すように、出力切り替え手段409は、入力端子401のD5に対応する場所のみ、出力部切り替えタイミング信号MOSによってONされている。
出力端子410及び411には、それぞれ、シリアルデータSDATA1(上位6ビット)及びSDATA2(下位6ビット)で示される形で1ビットシリアル化されたデータが6ビットずつ出力される。そして、出力端子410及び411を介して、シリアルデータSDATA1及びSDATA2が、それぞれ、LVDSドライバ3092及び3093に出力される。
図3−2に示すLVDSドライバ3092及び3093は、シリアルデータをLVDS波形に変換し、それぞれ、LVDSレシーバ3101及び3102に伝送する。そして、LVDSレシーバ3101及び3102は、入力されたシリアルのLVDS信号を3−MOS信号に変換し、その結果をシリアル・パラレル変換手段(SP)3104に出力する。また、図3−2に示すLVDSドライバ3094は、入力されたクロック信号TCLOCKをLVDS波形に変換し、LVDSレシーバ3103に伝送する。そして、LVDSレシーバ3103は、入力されたLVDS信号を3VのCMOS信号に変換する。
続いて、図3−2に示すシリアル・パラレル変換手段(SP)3104の内部構成について説明する。
図5は、本発明の実施例1を示し、図3−2に示すシリアル・パラレル変換手段(SP)3104の内部構成の一例を示す模式図である。この図5には、図2のステップS206に示す静止画記録モードやステップS208に示す動画記録モード時の内部の状態が示されている。
図5において、LVDSレシーバ3101及び3102によって3−MOS信号に変換されたシリアルデータSDATA1'(上位6ビット)及びSDATA2'(下位6ビット)は、それぞれ、入力端子501及び502に入力される。また、LVDSレシーバ3103によって3−MOS信号に変換された周波数300MHzのクロック信号TCLOCK'は、入力端子503に入力される。
また、全体制御演算部314から、入力タイミング信号TMGが入力端子504に入力され、シリアルデータの各種の入力タイミング信号In1、In2及びIn3が、それぞれ、入力端子505、506及び507に入力される。ここで、入力端子506及び507には、それぞれ、9本及び6本のバスが接続されている。また、全体制御演算部314から、有効ビット数に応じて切り替える切り替えタイミング信号TNG及びTOGが、それぞれ、入力端子508及び509に入力される。ここで、入力端子508及び509には、それぞれ、11本及び12本のバスが接続されている。
入力端子501、502にそれぞれ入力されたシリアルデータSDATA1'、SDATA2'は、入力切り替え手段510、511及び512によって、12個のDFF514で構成されたレジスタのいずれかに出力される。
本実施例1では、図2のステップS206に示す静止画記録モードやステップS208に示す動画記録モードの場合(即ち、記録撮影モードの場合)には、図5に示すように、入力切り替え手段510は、論理0となる。そして、出力端子518のD0に対応する入力切り替え手段511がONとなり、出力端子518の残りのD10、D8、D6、D5、D4、D3、D2及びD1に対応する入力切り替え手段511がOFFとなる。
合わせて、出力端子518のD6に対応する入力切り替え手段512がONとなり、出力端子518のD11〜D7、D5〜D0に対応する入力切り替え手段512がOFFとなる。この結果、出力端子518のD6及びD0に対応するDFF514に、それぞれ、シリアルデータSDATA1'及びSDATA2'が入力される。
出力端子518のD6とD0に対応するDFF514に入力されたシリアルデータSDATA1'及びSDATA2'は、当該DFF514において、入力端子503から入力された周波数300MHzのクロック信号TCLOCK'に基づき順次シフトされる。そして、その結果が、切り替え手段515に出力される。この際、12個のビットシフトを制御する切り替え手段513は、入力端子508から入力されたタイミング信号TNGで制御され、このうち、出力端子518のD6に対応する切り替え手段513のみがOFFとなる。
切り替え手段515は、入力端子504に入力された入力タイミング信号TMGが論理1のときには、レジスタの結果を次の切り替え手段516に出力する。12個の切り替え手段516は、入力端子509に入力されたタイミング信号TOGによって、それぞれ制御されており、パラレルデータの有効ビット数に対応して切り替えられる。
図2のステップS206に示す静止画記録モードやステップS208に示す動画記録モード(即ち、記録撮影モード)の場合には、図5に示すように、切り替え手段516は、全て常に論理1(ON)となる。切り替え手段516が常に論理1であり、切り替え手段515が論理1である場合、レジスタにおける各DFF514の結果は、各DFF517に出力される。また、切り替え手段515が論理0である場合には、レジスタの各DFF517の結果を保持することでシリアル・パラレル変換が行われ、その結果が出力端子518に出力される。
次に、図2のステップS206に示す静止画記録モードやステップS208に示す動画記録モードの動作に入る前のステップS203に示すEVFモード(表示撮影モード)における動作について説明する。
図2のステップS203におけるEVFモードは、画角や被写体の位置等を決めるために図1の表示部101に画像を表示させるものであるが、この際、本実施例1では、表示部101の階調性等の性能に見合うビット数に削減する。ここでは、表示部101の性能に見合うデータの有効ビット数を8ビットとする。
そのため、ステップS203におけるEVFモードでは、ビット処理回路321において、AD変換回路307から出力された12ビットのパラレルデータを8ビットに削減して出力する。その際、例えば、LVDSドライバ3092の伝送レートは、50×8=400Mbpsとなる。この場合、LVDSドライバ3092の出力ポートに対するデータレートを満たすため、本例では、EVFモード時に、LVDSドライバ3092のみのシングルポートで伝送し、一方のLVDSドライバ3093の動作を停止する。
図6−1は、本発明の実施例1を示し、図3−2に示すパラレル・シリアル変換手段(PS)3091の内部構成の一例を示す模式図である。この図6−1には、図2のステップS203におけるEVFモード時の内部の状態が示されている。ここで、図6−1において、図4−1に示す構成と同様の構成には、同じ符号を付している。
図6−1に示すパラレル・シリアル変換手段3091において、ビット処理回路321から出力された8ビットのパラレルデータは、例えば、入力端子401のD11〜D4に入力され、その後、切り替え手段406に入力される。また、この場合、例えば、PLL回路312によって8逓倍された周波数400MHzのクロック信号TCLOCKが入力端子402に入力される。
切り替え手段406は、それぞれ、入力端子403から入力された各入力タイミング信号TMGによって切り替えられる。そして、切り替え手段406は、入力タイミング信号TMGが論理1のときに、入力端子401から入力された8ビットのパラレルデータをDFF407にパラレルロードする。
入力端子401のD11〜D4に対応する切り替え手段408は、常にONとなり、入力端子401のD11〜D4に対応するDFF407に蓄えられたデータを1ビットずつシフトする。また、入力端子401の残りのD3〜D0に対応する切り替え手段408は、OFFとなる。また、出力部切り替え手段409は、全てOFFとなる。この場合、入力端子401に対応するDFF407から出力されるデータが8ビットのシリアルデータSDATA1として、出力端子410を介して、LVDSドライバ3092に出力されることになる。
続いて、図2のステップS203に示すEVFモードにおけるパラレル・シリアル変換手段3091の駆動方法について、図6−2を用いて説明する。
図6−2は、本発明の実施例1を示し、図6−1に示すパラレル・シリアル変換手段3091の駆動方法の一例を示すタイミングチャートである。
図6−2において、クロック信号TCLOCKは、入力端子402に入力された周波数400MHzのクロック信号であり、入力タイミング信号TMGは、入力端子403に入力された入力タイミング信号である。ここで、図6−1に示すように、切り替え手段408は、入力端子401のD3〜D0に対応する場所のみが変換タイミング信号TDGによってOFFされている。そして、図6−1に示すように、出力切り替え手段409は、出力部切り替えタイミング信号MOSによって全てOFFされている。
出力端子410には、シリアルデータSDATA1(上位8ビット)で示される形で1ビットシリアル化されたデータが出力される。そして、出力端子410を介して、シリアルデータSDATA1がLVDSドライバ3092に出力される。
図3−2に示すLVDSドライバ3092は、8ビットのシリアルデータをLVDS波形に変換し、LVDSレシーバ3101に伝送する。そして、LVDSレシーバ3101は、入力された8ビットのシリアルのLVDS信号を3−MOS信号に変換し、その結果をシリアル・パラレル変換手段(SP)3104に出力する。また、図3−2に示すLVDSドライバ3094は、入力されたクロック信号TCLOCKをLVDS波形に変換し、LVDSレシーバ3103に伝送する。そして、LVDSレシーバ3103は、入力されたLVDS信号を3VのCMOS信号に変換する。
続いて、図3−2に示すシリアル・パラレル変換手段(SP)3104の内部構成について説明する。
図7は、本発明の実施例1を示し、図3−2に示すシリアル・パラレル変換手段(SP)3104の内部構成の一例を示す模式図である。この図7には、図2のステップS203におけるEVFモード時の内部の状態が示されている。ここで、図7において、図5に示す構成と同様の構成には、同じ符号を付している。
図7において、LVDSレシーバ3101によって3−MOS信号に変換されたシリアルデータSDATA1'(上位8ビット)は、入力端子501に入力される。また、LVDSレシーバ3103によって3−MOS信号に変換された周波数400MHzのクロック信号TCLOCK'は、入力端子503に入力される。
本実施例1では、図2のステップS203に示すEVFモードの場合には、図7に示すように、入力切り替え手段510は、論理0となる。そして、出力端子518のD4に対応する入力切り替え手段511がONとなり、出力端子518の残りのD10、D8、D6、D5、D3、D2、D1及びD0に対応する入力切り替え手段511がOFFとなる。
合わせて、入力切り替え手段512が全てOFFとなり、この結果、出力端子518のD4に対応するDFF514に、シリアルデータSDATA1'が入力される。
出力端子518のD4に対応するDFF514に入力されたシリアルデータSDATA1'は、当該DFF514において、入力端子503から入力された周波数400MHzのクロック信号TCLOCK'に基づき順次シフトされる。そして、その結果が、切り替え手段515に出力される。この際、12個のビットシフトを制御する切り替え手段513は、入力端子508から入力されたタイミング信号TNGで制御される。この場合、12個の切り替え手段513のうち、出力端子518のD3〜D0に対応する切り替え手段513がOFFとなり、D11〜D4に対応する切り替え手段513がONとなる。
切り替え手段515は、入力端子504に入力された入力タイミング信号TMGが論理1のときには、レジスタの結果を次の切り替え手段516に出力する。12個の切り替え手段516は、入力端子509に入力されたタイミング信号TOGによって、それぞれ制御されており、パラレルデータの有効ビット数に対応して切り替えられる。
図2のステップS203に示すEVFモードの場合には、図7に示すように、出力端子518のD11〜D4に対応する切り替え手段516は、全て常に論理1(ON)となる。また、出力端子518の残りのD3〜D0に対応する切り替え手段516は、論理0(OFF)となり、出力端子518のD3〜D0に対応するDFF517の入力レベルは、Loとなる。
出力端子518のD11〜D4に対応する切り替え手段516が論理1であり、出力端子518のD11〜D4に対応する切り替え手段515が論理1である場合、レジスタにおける各DFF514の結果は、各DFF517に出力される。また、出力端子518のD11〜D4に対応する切り替え手段515が論理0である場合には、レジスタの各DFF517の結果を保持することでシリアル・パラレル変換が行われ、その結果が出力端子518に出力される。
図8は、本発明の実施例1を示し、図3−1に示すデジタルカメラ100のシステム構成のうち、AD変換回路307から画像信号処理回路311までの処理の流れを示す模式図である。
ここで、図8(a)には、図2のステップS206に示す静止画記録モードやステップS208に示す動画記録モード(即ち、記録撮影モード)における処理の流れが示されている。この場合、ビット処理回路321は、AD変換回路307でAD変換されたデジタルデータのビット数を削減する処理は行わない。
また、図8(b)には、図2のステップS203に示すEVFモード(表示撮影モード)における処理の流れが示されている。この場合、ビット処理回路321において、AD変換回路307でAD変換されたデジタルデータのビット数を削減(本例では、12ビットから8ビットに削減)する処理が行なわれる。
本実施例では、EVFモード時において、AD変換されたデジタルデータの有効ビットを12ビットから8ビットに削減したが、他の撮像モード(例えば動画記録モード)においても、デジタルデータの有効ビット数が削減できる場合は同様に処理される。
このように、撮像モードにおいて、見合った有効ビット数に削減することによって、図8(b)に示すように、LVDSドライバの出力ポートをLVDSドライバ3092のみで伝送し、一方のLVDSドライバ3093の動作を停止することができる。即ち、この場合、1つのポート(LVDSドライバ3092〜LVDSレシーバ3101)のみを動作させて、他のポート(LVDSドライバ3093〜LVDSレシーバ3102)の動作を停止することができる。これにより、デジタルカメラ(撮像装置)の消費電力を抑制することが可能となる。
(実施例2)
次に、本発明の実施例2について説明する。
本発明の実施例2では、ビット処理回路321において、デジタルカメラ100のISO感度に応じて、AD変換回路307でAD変換されたデジタルデータのビット数を削減する処理を行うものである。
ここで、本実施例2では、デジタルカメラ100では、ISO感度を100、200、400、800及び1600の5段階に切り替えられるものとする。
図9は、ISO感度とS/Nとの関係の一例を示す特性図である。
一般的に、図9に示すように、ISO感度が倍になると、S/Nは6dB劣化し、それに合わせて、出力データの有効ビット数も少なくすることができる。
デジタルカメラ100において、CDS/PGA回路306の感度が、例えば、図9に示すISO感度100(通常)である場合、即ち、CDS/PGA回路306のゲインが低い場合には、撮像素子305の出力レベルが高く、ノイズの影響を受けにくい。このため、出力データの有効ビット数を大きくして解像度を高め、高品質な画像が得られる。ここで、本実施例2では、ISO感度100の場合の有効ビット数を12ビットとする。
このISO感度100の場合における、図3−2に示すパラレル・シリアル変換手段(PS)3091及びシリアル・パラレル変換手段3104の動作については、実施例1で説明した静止画や動画モードの記録撮影モードと同様である。
本実施例2では、撮像素子305の出力レベルが小さいとき、例えばCDS/PGA回路306の感度をISO感度1600のように感度を上げた場合、撮像素子305の出力レベルに対してノイズが多くなる。この場合、ビット処理回路321は、S/Nに見合ったビット数に下げる。
ここで、本実施例2では、図9に示すように、各ISO感度に応じた有効ビット数を設定する。具体的に、ISO感度が100、200、400、800、1600及び3200の場合に、それぞれ、有効ビット数を12ビット、11ビット、10ビット、9ビット、8ビット及び7ビットに設定する。
以下、各ISO感度のおける、図3−2に示すパラレル・シリアル変換手段(PS)3091及びシリアル・パラレル変換手段3104の内部構成及びその駆動方法について説明する。
まず、ISO感度200の場合について説明する。
上述したように、ISO感度200の場合の有効ビットは、11ビットである。この際、11ビットのシリアルデータをLVDSドライバ3092のみで伝送し、もう一方のLVDSドライバ3093の動作を停止させて、1ポートで伝送するとした場合、その伝送レートは50×11=550Mbpsとなる。しかしながら、この場合、デジタルカメラ100のLVDSドライバ3092の最大ビットレートは上述したように500Mbpsであるため、LVDSドライバ3092のみのシングルポートで11ビットのシリアルデータを伝送すること不可能である。この場合、パラレル・シリアル変換回路(PS)309は、出力データを、LVDSドライバ3092及び3093の2つのポートで出力することになる。
また、この場合、2つのポートのLVDSドライバ3092及び3093で11ビットのシリアルデータを伝送するためには、一方が上位6ビット、他方が下位5ビットと分かれてしまうため、下位5ビットにダミーの0を1ビット足して伝送することになる。
図10−1は、本発明の実施例2を示し、図3−2に示すパラレル・シリアル変換手段(PS)3091の内部構成の一例を示す模式図である。この図10−1には、ISO感度が200である場合の内部の状態が示されている。ここで、図10−1において、図4−1に示す構成と同様の構成には、同じ符号を付している。
図10−1に示すパラレル・シリアル変換手段3091において、ビット処理回路321から出力された11ビットのパラレルデータは、入力端子401のD11〜D1に入力され、その後、切り替え手段406に入力される。また、この場合、例えば、PLL回路312によって6逓倍された周波数300MHzのクロックTCLOCKが入力端子402入力される。
切り替え手段406は、それぞれ、各入力タイミング信号TMGによって切り替えられる。切り替え手段406は、入力タイミング信号TMGが論理1のとき、入力端子401に入力された11ビットのパラレルデータをDFF407にパラレルロードする。
この場合、切り替え手段408は、入力端子401のD5及びD0に対応する場所のみ、変換タイミング信号TDGによってOFFとなる。また、出力切り替え手段409は、出力部切り替えタイミング信号MOSによって入力端子401のD5に対応する場所のみONとなる。
出力端子410及び411には、それぞれ、シリアルデータSDATA1(上位6ビット)及びSDATA2(下位5ビット+ダミー1ビット)で示される形で1ビットシリアル化されたデータが6ビットずつ出力される。出力端子410及び411を介して、シリアルデータSDATA1及びSDATA2が、それぞれ、LVDSドライバ3092及び3093に出力される。
図10−2は、本発明の実施例2を示し、図10−1に示すパラレル・シリアル変換手段3091の駆動方法の一例を示すタイミングチャートである。
図10−2において、クロック信号TCLOCKは、入力端子402に入力された周波数300MHzのクロック信号であり、入力タイミング信号TMGは、入力端子403に入力された入力タイミング信号である。ここで、図10−1に示すように、切り替え手段408は、入力端子401のD5及びD0に対応する場所のみが変換タイミング信号TDGによってOFFされている。そして、図4−1に示すように、出力切り替え手段409は、入力端子401のD5に対応する場所のみ、出力部切り替えタイミング信号MOSによってONされている。
図3−2に示すLVDSドライバ3092及び3093は、シリアルデータをLVDS波形に変換し、それぞれ、LVDSレシーバ3101及び3102に伝送する。そして、LVDSレシーバ3101及び3102は、入力されたシリアルのLVDS信号を3−MOS信号に変換し、その結果をシリアル・パラレル変換手段(SP)3104に出力する。また、図3−2に示すLVDSドライバ3094は、入力されたクロック信号TCLOCKをLVDS波形に変換し、LVDSレシーバ3103に伝送する。そして、LVDSレシーバ3103は、入力されたLVDS信号を3VのCMOS信号に変換する。
続いて、図3−2に示すシリアル・パラレル変換手段(SP)3104の内部構成について説明する。
図11は、本発明の実施例2を示し、図3−2に示すシリアル・パラレル変換手段(SP)3104の内部構成の一例を示す模式図である。この図11には、ISO感度が200である場合の内部の状態が示されている。ここで、図11において、図5に示す構成と同様の構成には、同じ符号を付している。
図11において、LVDSレシーバ3101及び3102によって3−MOS信号に変換されたシリアルデータSDATA1'(上位6ビット)及びSDATA2'(下位5ビット+ダミー1ビット)は、それぞれ、入力端子501及び502に入力される。また、LVDSレシーバ3103によって3−MOS信号に変換された周波数300MHzのクロック信号TCLOCK'は、入力端子503に入力される。
ISO感度200とした場合には、図11に示すように、入力切り替え手段510は、論理1となる。そして、出力端子518のD0に対応する入力切り替え手段511がONとなり、出力端子518の残りのD10、D8、D6、D5、D4、D3、D2及びD1に対応する入力切り替え手段511がOFFとなる。
合わせて、出力端子518のD6に対応する入力切り替え手段512がONとなり、出力端子518のD11〜D7、D5〜D0に対応する入力切り替え手段512がOFFとなる。この結果、出力端子518のD6及びD0に対応するDFF514に、それぞれ、シリアルデータSDATA1'及びSDATA2'が入力される。
出力端子518のD6とD0に対応するDFF514に入力されたシリアルデータSDATA1'及びSDATA2'は、当該DFF514において、入力端子503から入力された周波数300MHzのクロック信号TCLOCK'に基づき順次シフトされる。そして、その結果が、切り替え手段515に出力される。この際、12個のビットシフトを制御する切り替え手段513は、入力端子508から入力されたタイミング信号TNGで制御され、このうち、出力端子518のD6に対応する切り替え手段513のみがOFFとなる。
切り替え手段515は、入力端子504に入力された入力タイミング信号TMGが論理1のときには、レジスタの結果を次の切り替え手段516に出力する。12個の切り替え手段516は、入力端子509に入力されたタイミング信号TOGによって、それぞれ制御されており、パラレルデータの有効ビット数に対応して切り替えられる。
ISO感度200の場合には、図11に示すように、出力端子518のD11〜D1に対応する切り替え手段516は、全て常に論理1(ON)となる。また、出力端子518の残りのD0に対応する切り替え手段516は、論理0(OFF)となり、出力端子518のD0に対応するDFF517の入力レベルはLoとなる。
出力端子518のD11〜D1に対応する切り替え手段516が論理1であり、出力端子518のD11〜D1に対応する切り替え手段515が論理1である場合、レジスタにおける各DFF514の結果は、各DFF517に出力される。また、出力端子518のD11〜D1に対応する切り替え手段515が論理0である場合には、レジスタの各DFF517の結果を保持することでシリアル・パラレル変換が行われ、その結果が出力端子518に出力される。
次に、ISO感度400の場合について説明する。
上述したように、ISO感度400の場合の有効ビットは、10ビットとなる。この際、10ビットのシリアルデータをLVDSドライバ3092のみで伝送し、もう一方のLVDSドライバ3093の動作を停止させて、1ポートで伝送するとした場合、その伝送レートは50×10=500Mbpsとなる。この場合、LVDSドライバ3092の出力ポートに対するデータレートを満たすため、本例では、LVDSドライバ3092のみのシングルポートで伝送し、一方のLVDSドライバ3093の動作を停止する。
図12−1は、本発明の実施例2を示し、図3−2に示すパラレル・シリアル変換手段(PS)3091の内部構成の一例を示す模式図である。この図12−1には、ISO感度が400である場合の内部の状態が示されている。ここで、図12−1において、図4−1(或いは、図6−1)に示す構成と同様の構成には、同じ符号を付している。
図12−1に示すパラレル・シリアル変換手段3091において、ビット処理回路321から出力された10ビットのパラレルデータは、例えば、入力端子401のD11〜D2に入力され、その後、切り替え手段406に入力される。また、この場合、例えば、PLL回路312によって10逓倍された周波数500MHzのクロック信号TCLOCKが入力端子402に入力される。
切り替え手段406は、それぞれ、入力端子403から入力された各入力タイミング信号TMGによって切り替えられる。そして、切り替え手段406は、入力タイミング信号TMGが論理1のときに、入力端子401から入力された10ビットのパラレルデータをDFF407にパラレルロードする。
入力端子401のD11〜D2に対応する切り替え手段408は、常にONとなり、入力端子401のD11〜D2に対応するDFF407に蓄えられたデータを1ビットずつシフトする。また、入力端子401の残りのD1〜D0に対応する切り替え手段408は、常にOFFとなる。また、出力部切り替え手段409は、全てOFFとなる。この場合、入力端子401に対応するDFF407から出力されるデータが10ビットのシリアルデータSDATA1として、出力端子410を介して、LVDSドライバ3092に出力されることになる。即ち、出力端子410からは、シリアルデータSDATA1(上位10ビット)で示される形で1ビットシリアル化されたデータがLVDSドライバ3092に出力される。
図12−2は、本発明の実施例2を示し、図12−1に示すパラレル・シリアル変換手段3091の駆動方法の一例を示すタイミングチャートである。
図12−2において、クロック信号TCLOCKは、入力端子402に入力された周波数500MHzのクロック信号であり、入力タイミング信号TMGは、入力端子403に入力された入力タイミング信号である。ここで、図12−1に示すように、切り替え手段408は、入力端子401のD1〜D0に対応する場所のみが変換タイミング信号TDGによってOFFされている。そして、図12−1に示すように、出力切り替え手段409は、出力部切り替えタイミング信号MOSによって全てOFFされている。
図3−2に示すLVDSドライバ3092は、10ビットのシリアルデータをLVDS波形に変換し、LVDSレシーバ3101に伝送する。そして、LVDSレシーバ3101は、入力された10ビットのシリアルのLVDS信号を3−MOS信号に変換し、その結果をシリアル・パラレル変換手段(SP)3104に出力する。また、図3−2に示すLVDSドライバ3094は、入力されたクロック信号TCLOCKをLVDS波形に変換し、LVDSレシーバ3103に伝送する。そして、LVDSレシーバ3103は、入力されたLVDS信号を3VのCMOS信号に変換する。
続いて、図3−2に示すシリアル・パラレル変換手段(SP)3104の内部構成について説明する。
図13は、本発明の実施例2を示し、図3−2に示すシリアル・パラレル変換手段(SP)3104の内部構成の一例を示す模式図である。この図13には、ISO感度が400である場合の内部の状態が示されている。ここで、図13において、図5(或いは、図7)に示す構成と同様の構成には、同じ符号を付している。
図13において、LVDSレシーバ3101によって3−MOS信号に変換されたシリアルデータSDATA1'(上位10ビット)は、入力端子501に入力される。また、LVDSレシーバ3103によって3−MOS信号に変換された周波数500MHzのクロック信号TCLOCK'は、入力端子503に入力される。
ISO感度400の場合には、図13に示すように、入力切り替え手段510は、論理0となる。そして、出力端子518のD2に対応する入力切り替え手段511がONとなり、出力端子518の残りのD10、D8、D6、D5、D4、D3、D1及びD0に対応する入力切り替え手段511がOFFとなる。
合わせて、入力切り替え手段512が全てOFFとなり、この結果、出力端子518のD2に対応するDFF514に、シリアルデータSDATA1'が入力される。
出力端子518のD2に対応するDFF514に入力されたシリアルデータSDATA1'は、当該DFF514において、入力端子503から入力された周波数500MHzのクロック信号TCLOCK'に基づき順次シフトされる。そして、その結果が、切り替え手段515に出力される。この際、12個のビットシフトを制御する切り替え手段513は、入力端子508から入力されたタイミング信号TNGで制御される。この場合、12個の切り替え手段513のうち、出力端子518のD1〜D0に対応する切り替え手段513がOFFとなり、D11〜D2に対応する切り替え手段513がONとなる。
切り替え手段515は、入力端子504に入力された入力タイミング信号TMGが論理1のときには、レジスタの結果を次の切り替え手段516に出力する。12個の切り替え手段516は、入力端子509に入力されたタイミング信号TOGによって、それぞれ制御されており、パラレルデータの有効ビット数に対応して切り替えられる。
ISO感度400の場合には、図13に示すように、出力端子518のD11〜D2に対応する切り替え手段516は、全て常に論理1(ON)となる。また、出力端子518の残りのD1〜D0に対応する切り替え手段516は、論理0(OFF)となり、出力端子518のD1〜D0に対応するDFF517の入力レベルは、Loとなる。
出力端子518のD11〜D2に対応する切り替え手段516が論理1であり、出力端子518のD11〜D2に対応する切り替え手段515が論理1である場合、レジスタにおける各DFF514の結果は、各DFF517に出力される。また、出力端子518のD11〜D2に対応する切り替え手段515が論理0である場合には、レジスタの各DFF517の結果を保持することでシリアル・パラレル変換が行われ、その結果が出力端子518に出力される。
次に、ISO感度800の場合について説明する。
上述したように、ISO感度800の場合の有効ビットは、9ビットとなる。この際、9ビットのシリアルデータをLVDSドライバ3092のみで伝送し、もう一方のLVDSドライバ3093の動作を停止させて、1ポートで伝送するとした場合、その伝送レートは50×9=450Mbpsとなる。この場合、LVDSドライバ3092の出力ポートに対するデータレートを満たすため、本例では、LVDSドライバ3092のみのシングルポートで伝送し、一方のLVDSドライバ3093の動作を停止する。
図14−1は、本発明の実施例2を示し、図3−2に示すパラレル・シリアル変換手段(PS)3091の内部構成の一例を示す模式図である。この図14−1には、ISO感度が800である場合の内部の状態が示されている。ここで、図14−1において、図4−1(或いは、図6−1)に示す構成と同様の構成には、同じ符号を付している。
図14−1に示すパラレル・シリアル変換手段3091において、ビット処理回路321から出力された9ビットのパラレルデータは、例えば、入力端子401のD11〜D3に入力され、その後、切り替え手段406に入力される。また、この場合、例えば、PLL回路312によって9逓倍された周波数450MHzのクロック信号TCLOCKが入力端子402に入力される。
切り替え手段406は、それぞれ、入力端子403から入力された各入力タイミング信号TMGによって切り替えられる。そして、切り替え手段406は、入力タイミング信号TMGが論理1のときに、入力端子401から入力された9ビットのパラレルデータをDFF407にパラレルロードする。
入力端子401のD11〜D3に対応する切り替え手段408は、常にONとなり、入力端子401のD11〜D3に対応するDFF407に蓄えられたデータを1ビットずつシフトする。また、入力端子401の残りのD2〜D0に対応する切り替え手段408は、常にOFFとなる。また、出力部切り替え手段409は、全てOFFとなる。この場合、入力端子401に対応するDFF407から出力されるデータが9ビットのシリアルデータSDATA1として、出力端子410を介して、LVDSドライバ3092に出力されることになる。即ち、出力端子410からは、シリアルデータSDATA1(上位9ビット)で示される形で1ビットシリアル化されたデータがLVDSドライバ3092に出力される。
図14−2は、本発明の実施例2を示し、図14−1に示すパラレル・シリアル変換手段3091の駆動方法の一例を示すタイミングチャートである。
図14−2において、クロック信号TCLOCKは、入力端子402に入力された周波数450MHzのクロック信号であり、入力タイミング信号TMGは、入力端子403に入力された入力タイミング信号である。ここで、図14−1に示すように、切り替え手段408は、入力端子401のD2〜D0に対応する場所のみが変換タイミング信号TDGによってOFFされている。そして、図14−1に示すように、出力切り替え手段409は、出力部切り替えタイミング信号MOSによって全てOFFされている。
図3−2に示すLVDSドライバ3092は、9ビットのシリアルデータをLVDS波形に変換し、LVDSレシーバ3101に伝送する。そして、LVDSレシーバ3101は、入力された9ビットのシリアルのLVDS信号を3−MOS信号に変換し、その結果をシリアル・パラレル変換手段(SP)3104に出力する。また、図3−2に示すLVDSドライバ3094は、入力されたクロック信号TCLOCKをLVDS波形に変換し、LVDSレシーバ3103に伝送する。そして、LVDSレシーバ3103は、入力されたLVDS信号を3VのCMOS信号に変換する。
続いて、図3−2に示すシリアル・パラレル変換手段(SP)3104の内部構成について説明する。
図15は、本発明の実施例2を示し、図3−2に示すシリアル・パラレル変換手段(SP)3104の内部構成の一例を示す模式図である。この図15には、ISO感度が800である場合の内部の状態が示されている。ここで、図15において、図5(或いは、図7)に示す構成と同様の構成には、同じ符号を付している。
図15において、LVDSレシーバ3101によって3−MOS信号に変換されたシリアルデータSDATA1'(上位9ビット)は、入力端子501に入力される。また、LVDSレシーバ3103によって3−MOS信号に変換された周波数450MHzのクロック信号TCLOCK'は、入力端子503に入力される。
ISO感度800の場合には、図15に示すように、入力切り替え手段510は、論理0となる。そして、出力端子518のD3に対応する入力切り替え手段511がONとなり、出力端子518の残りのD10、D8、D6、D5、D4、D2、D1及びD0に対応する入力切り替え手段511がOFFとなる。
合わせて、入力切り替え手段512が全てOFFとなり、この結果、出力端子518のD3に対応するDFF514に、シリアルデータSDATA1'が入力される。
出力端子518のD3に対応するDFF514に入力されたシリアルデータSDATA1'は、当該DFF514において、入力端子503から入力された周波数450MHzのクロック信号TCLOCK'に基づき順次シフトされる。そして、その結果が、切り替え手段515に出力される。この際、12個のビットシフトを制御する切り替え手段513は、入力端子508から入力されたタイミング信号TNGで制御される。この場合、12個の切り替え手段513のうち、出力端子518のD2〜D0に対応する切り替え手段513がOFFとなり、D11〜D3に対応する切り替え手段513がONとなる。
切り替え手段515は、入力端子504に入力された入力タイミング信号TMGが論理1のときには、レジスタの結果を次の切り替え手段516に出力する。12個の切り替え手段516は、入力端子509に入力されたタイミング信号TOGによって、それぞれ制御されており、パラレルデータの有効ビット数に対応して切り替えられる。
ISO感度800の場合には、図15に示すように、出力端子518のD11〜D3に対応する切り替え手段516は、全て常に論理1(ON)となる。また、出力端子518の残りのD2〜D0に対応する切り替え手段516は、論理0(OFF)となり、出力端子518のD2〜D0に対応するDFF517の入力レベルは、Loとなる。
出力端子518のD11〜D3に対応する切り替え手段516が論理1であり、出力端子518のD11〜D3に対応する切り替え手段515が論理1である場合、レジスタにおける各DFF514の結果は、各DFF517に出力される。また、出力端子518のD11〜D3に対応する切り替え手段515が論理0である場合には、レジスタの各DFF517の結果を保持することでシリアル・パラレル変換が行われ、その結果が出力端子518に出力される。
ISO感度1600の場合には、パラレルデータの有効ビット数は8ビットとなる。よって、ISO感度1600の場合における、図3−2に示すパラレル・シリアル変換手段(PS)3091及びシリアル・パラレル変換手段3104の動作については、実施例1で説明したEVFモード(有効ビット数が8ビットでの動作)と同様である。
以上、図9に示す各ISO感度について、各ビット数のシリアルデータを1ポートで伝送するとした場合の伝送レートは、以下のようになる。
ISO感度100 :50×12=600Mbps
ISO感度200 :50×11=550Mbps(ISO感度200の場合、実際は、ダミービットを1ビット足すため、600Mbps)
ISO感度400 :50×10=500Mbps
ISO感度800 :50×9=450Mbps
ISO感度1600:50×8=400Mbps
本実施2の場合、1ポート(即ち、LVDSドライバ3092)における最大伝送レートは500Mbpsであるため、ISO感度が400以上の場合に、他のポート(即ち、LVDSドライバ3093)の動作を停止することができる。
図16は、本発明の実施例2を示し、図3−1に示すデジタルカメラ100のシステム構成のうち、AD変換回路307から画像信号処理回路311までの処理の流れを示す模式図である。
ここで、図16(a)には、ISO感度が100の場合における処理の流れが示されている。この場合、ビット処理回路321は、AD変換回路307でAD変換されたデジタルデータのビット数を削減する処理は行わない。
また、図16(b)には、ISO感度が1600の場合における処理の流れが示されている。この場合、ビット処理回路321において、AD変換回路307でAD変換されたデジタルデータのビット数を削減(本例では、12ビットから8ビットに削減)する処理が行なわれる。
このように、デジタルカメラ100(CDS/PGA回路306)のISO感度に応じて、図9に示す有効ビット数に削減することによって、図16(b)に示すように、LVDSドライバの出力ポートをLVDSドライバ3092のみで伝送することができる。そして、一方のLVDSドライバ3093の動作を停止することができる。即ち、この場合、1つのポート(LVDSドライバ3092〜LVDSレシーバ3101)のみを動作させて、他のポート(LVDSドライバ3093〜LVDSレシーバ3102)の動作を停止することができる。これにより、デジタルカメラ(撮像装置)の消費電力を抑制することが可能となる。
(実施例3)
次に、本発明の実施例3について説明する。
図17は、本発明の実施例3に係るデジタルカメラ(撮像装置)のシステム構成の一例を示すブロック図である。図17において、図3−1に示す構成と同様の構成には同じ符号を付しており、図17には、図3−1に示すAD変換回路307から画像信号処理回路311までの構成のみを示している。なお、図17では不図示であるが、本実施例3のデジタルカメラ300には、図3−1に示すAD変換回路307の前段の構成、及び、図3−1に示す画像信号処理回路311の後段の構成も、デジタルカメラ100と同様に設けられている。
図17に示す本実施例3のデジタルカメラ300には、図3−1に示すデジタルカメラ100に対して、ビット処理回路321を含む画像圧縮処理回路901と、画像復元処理回路902を設けたものである。
本発明の実施例3では、ビット処理回路321において、画像圧縮処理回路901による画像圧縮の有無に応じて、AD変換回路307でAD変換されたデジタルデータのビット数を削減する処理を行うものである。
画像圧縮処理回路901は、全体制御演算部314による制御により、AD変換回路307でAD変換されたデジタルデータに基づく画像データの圧縮処理を行う。また、画像復元処理回路902は、全体制御演算部314による制御により、シリアル・パラレル変換回路(SP)310から出力されるパラレルデータから、画像圧縮処理回路901で圧縮処理される前の画像データを復号して復元する処理を行う。そして、画像復元処理回路902は、復元した画像データ(画像信号)を画像信号処理回路311に出力する。
以下に、画像圧縮処理を行う際の簡単な一例として、差分符号化方式を用いた場合について説明する。
図18は、図17に示す画像圧縮処理回路901及び画像復元処理回路902の内部構成の一例を示す模式図である。ここで、図18では、図18(a)に、図17に示す画像圧縮処理回路901の内部構成の一例を示し、図18(b)に、図17に示す画像復元処理回路902の内部構成の一例を示している。
図18(a)に示すように、画像圧縮処理回路901は、Delay回路9011と、差分回路9012と、ビット処理回路321を有して構成されている。Delay回路9011は、入力されたデータを1画素分遅らせる処理を行う。差分回路9012は、現画素と前画素との差分を取る処理を行う。ビット処理回路321は、全体制御演算部314による制御により、差分回路9012により出力されたデータを符号付ビットのデータにビット長を制限する処理を行って、ビット数を削減する処理を行う。
例えば、本実施例3では、AD変換回路307でパラレルデータに変換された1画素のデジタルデータを12ビットとし、画像圧縮処理が行われた場合に、ビット処理回路321では、この12ビットのデータを符号付9ビットのデータに削減するものとする。
また、その他の条件については、上述した他の実施例と同様に、基準クロックを周波数50MHzとし、ISO感度を100、LVDSドライバ3092及び3093の1つ当たりの最大伝送レートを500Mbpsとする。
ここで、画像圧縮処理回路901に入力される、AD変換回路307によってパラレルデータに変換された1画素12ビットのデジタルデータは、Delay回路9011によって1画素分遅らされる。そして、差分回路9012において、AD変換回路307から入力された現画素のデータと、Delay回路9011によって遅らされた1画素前のデータとの差分が取られる。その結果が、差分回路9012からビット処理回路321に出力される。そして、ビット処理回路321において、符号付9ビットのパラレルデータとして、パラレル・シリアル変換回路(PS)309に出力される。
この場合、パラレル・シリアル変換回路(PS)309のLVDSドライバ(例えば、図3−2に示すLVDSドライバ3092)の伝送レートは、50×9=450Mbpsとなる。よって、LVDSドライバ(例えば、図3−2に示すLVDSドライバ3092)の最大伝送レートである500Mbpsを満足するので、後述の図19(b)に示すように、LVDSドライバの出力ポートをシングルポートで伝送する。
また、図18(b)に示すように、画像復元処理回路902は、Delay回路9021と、加算回路9022を有して構成されている。Delay回路9021は、入力されたデータを1画素分遅らせる処理を行う。加算回路9022は、シリアル・パラレル変換回路(SP)310から入力されたデータとDelay回路9021によって遅らされた1画素前のデータとを加算する処理を行う。
画像圧縮処理回路901によって画像圧縮処理が行われた場合、シリアル・パラレル変換回路(SP)310からは、符号付9ビットのパラレルデータが画像復元処理回路902に入力される。この場合、Delay回路9021では、シリアル・パラレル変換回路(SP)310から入力された符号付9ビットのパラレルデータを1画素分遅らせる処理を行う。そして、加算回路9022では、シリアル・パラレル変換回路(SP)310から入力された符号付9ビットのパラレルデータとDelay回路9021によって遅らされた1画素前のデータとの加算処理を行う。この結果が、加算回路9022から画像信号処理回路311に出力される。
図19は、本発明の実施例3を示し、図17に示すデジタルカメラ300のAD変換回路307から画像信号処理回路311までの処理の流れを示す模式図である。
ここで、図19(a)には、画像圧縮処理回路901で画像圧縮を行わない場合の処理の流れが示されている。この場合、ビット処理回路321は、AD変換回路307でAD変換されたデジタルデータのビット数を削減する処理は行わない。
また、図19(b)には、画像圧縮処理回路901で画像圧縮を行う場合の処理の流れが示されている。この場合、ビット処理回路321において、AD変換回路307でAD変換されたデジタルデータのビット数を削減(本例では、12ビットから9ビットに削減)する処理が行なわれる。
なお、実施例3では、画像圧縮処理の一例として差分符号化を用いた例について説明したが、例えば、JPEGロスレス圧縮などの他の画像圧縮処理も適用可能であり、この場合も同様に、LVDSドライバの出力ポートを切り替えることが可能である。
このように、画像圧縮が行われた場合に、データのビット数を削減することによって、図19(b)に示すように、LVDSドライバの出力ポートをLVDSドライバ3092のみで伝送し、一方のLVDSドライバ3093の動作を停止することができる。即ち、この場合、1つのポート(LVDSドライバ3092〜LVDSレシーバ3101)のみを動作させて、他のポート(LVDSドライバ3093〜LVDSレシーバ3102)の動作を停止することができる。この場合、パラレル・シリアル変換手段(PS)3091及びシリアル・パラレル変換手段3104の動作は、実施例2で示したISO感度800の場合(有効ビット数が9ビットの場合)と同様である。実施例3によれば、実施例1及び実施例2と同様に、デジタルカメラ(撮像装置)の消費電力を抑制することが可能となる。
上述した本発明の実施例1〜3では、それぞれ、デジタルカメラ100の撮影や、ISO感度、或いは、画像圧縮の有無に応じて、その際のデータレートにあったLVDSドライバの出力ポートの数が選択される。また、実施例1〜3では、出力ポートとして2つのLVDSドライバが搭載された例を示したが、3つ、もしくは4つなど複数のLVDSドライバを搭載した撮像装置も、同様に適用することが可能である。
前述した本実施形態に係るデジタルカメラの全体制御演算部314の制御によりなされる当該デジタルカメラの各処理ステップは、コンピュータのRAMやROMなどに記憶されたプログラムが動作することによって実現できる。このプログラム及び当該プログラムを記録したコンピュータ読み取り可能な記憶媒体は本発明に含まれる。
具体的に、前記プログラムは、例えばCD−ROMのような記憶媒体に記録し、或いは各種伝送媒体を介し、コンピュータに提供される。前記プログラムを記録する記憶媒体としては、CD−ROM以外に、フレキシブルディスク、ハードディスク、磁気テープ、光磁気ディスク、不揮発性メモリカード等を用いることができる。他方、前記プログラムの伝送媒体としては、プログラム情報を搬送波として伝搬させて供給するためのコンピュータネットワーク(LAN、インターネットの等のWAN、無線通信ネットワーク等)システムにおける通信媒体を用いることができる。また、この際の通信媒体としては、光ファイバ等の有線回線や無線回線などが挙げられる。
また、本発明は、コンピュータが供給されたプログラムを実行することにより本実施形態に係るデジタルカメラの機能が実現される態様に限られない。そのプログラムがコンピュータにおいて稼働しているOS(オペレーティングシステム)或いは他のアプリケーションソフト等と共同して本実施形態に係るデジタルカメラの機能が実現される場合も、かかるプログラムは本発明に含まれる。また、供給されたプログラムの処理の全て、或いは一部がコンピュータの機能拡張ボードや機能拡張ユニットにより行われて本実施形態に係るデジタルカメラの機能が実現される場合も、かかるプログラムは本発明に含まれる。
また、前述した本実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。