JP2009252874A - Semiconductor device and manufacturing method thereof - Google Patents

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JP2009252874A
JP2009252874A JP2008096948A JP2008096948A JP2009252874A JP 2009252874 A JP2009252874 A JP 2009252874A JP 2008096948 A JP2008096948 A JP 2008096948A JP 2008096948 A JP2008096948 A JP 2008096948A JP 2009252874 A JP2009252874 A JP 2009252874A
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JP2008096948A
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Japanese (ja)
Inventor
Takaoki Sasaki
隆興 佐々木
Original Assignee
Seiko Epson Corp
セイコーエプソン株式会社
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device or the like for preventing disturbance. <P>SOLUTION: The semiconductor device includes at least one transistor of at least one nonvolatile storage cell. At least the one transistor of at least the one nonvolatile storage cell has: a first gate insulating layer 22a'; a gate charge storage layer 22b' having charge storage capability formed on the first gate insulating layer 22a'; and a second gate insulating layer 22c' formed on the gate charge storage layer 22b'. The first charge storage capability of one portion 31 of the gate charge storage layer 22b' is smaller than the second charge storage capability in a remaining section 32 of the gate charge storage layer 22b'. The first charge storage capability of one portion 31 of the gate charge storage layer 22b' is reduced by ion implantation using fluorine gas and/or hydrogen-based gas. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、半導体装置およびその製造方法等に関する。 The present invention relates to a semiconductor device and a manufacturing method and the like.

半導体装置に含まれる不揮発性記憶装置は、たとえば、平板型のMONOS(Metal−Oxide−Nitride−Oxide−Semiconductor)とスプリットゲート(Split−Gate)型のMONOSとを含む。 Nonvolatile memory included in the semiconductor device, for example, comprise a flat plate-type MONOS and (Metal-Oxide-Nitride-Oxide-Semiconductor) and MONOS split gate (Split-Gate) type. MONOSは、SONOS(Silicon−Oxide−Nitride−Oxide−Semiconductor)と呼ばれることもある。 MONOS is sometimes referred to as SONOS (Silicon-Oxide-Nitride-Oxide-Semiconductor). 現在、製造プロセスの簡易化およびチップサイズの縮小化に繋がるため、平板型のMONOSは、スプリットゲート型のMONOSよりも注目されている。 Currently, leading to reduction in the simplification and chip size of the manufacturing process, MONOS flat-plate has been noted than MONOS split gate type. 平板型のMONOSは、概して、FN(Fowler Nordheim)電流を制御して電荷を書き込み・消去を行なうものと、ホットキャリア(Hot Carrier)を用いてエネルギーの大きな電子を制御し、書き込み・消去状態を実現するものとに分類される。 MONOS the plate type is generally as for writing and erasing the charge by controlling the FN (Fowler Nordheim) current, to control the large electron energy using a hot carrier (Hot Carrier), the writing and erasing state It is classified into those realized. ホットキャリアを用いるMONOSは、FN電流を利用するMONOSと比べて、高いバイアスを必要としないという利点を有する。 MONOS using hot carrier has the advantage as compared with MONOS utilizing FN current, it does not require a high bias. さらに、ホットキャリアを用いるMONOSは、等価酸化膜厚(EOT、Equivalent Oxide Thickness)が比較的薄く設定されることから、読み出しの電流値を高く設定でき、扱いやすいという利点を有する。 Furthermore, MONOS using hot carriers, equivalent oxide thickness (EOT, Equivalent Oxide Thickness) since it is relatively thin set, can set higher current value of the read, has the advantage of being easily handled.
不揮発性記憶装置(不揮発性記憶領域)を含む半導体装置は、たとえば、特許文献1に開示されている。 Semiconductor device including a nonvolatile storage device (nonvolatile storage area), for example, disclosed in Patent Document 1.

半導体装置の信頼性を向上させる目的で、半導体装置の半導体基板(シリコン基板)と酸化膜(シリコン酸化膜)との間の界面(Si−SiO 界面)の付近のダングリングボンド(dangling bond)を終端させる手法は、たとえば、特許文献2、特許文献3、特許文献4に開示されている。 In order to improve the reliability of the semiconductor device, the dangling bonds in the vicinity of the semiconductor substrate of the semiconductor device interface (Si-SiO 2 interface) between the (silicon substrate) and the oxide film (silicon oxide film) (dangling bond) method of terminating a, for example, Patent documents 2 and 3, is disclosed in Patent Document 4.
特開2004−296683号公報 JP 2004-296683 JP 特開2000−174030号公報 JP 2000-174030 JP 特開2006−319186号公報 JP 2006-319186 JP 特開平07−058313号公報 JP 07-058313 discloses

図1は、不揮発性記憶装置のメモリセルと等価な回路の配置例を示す。 Figure 1 shows an example of the arrangement of the memory cell equivalent circuit of the nonvolatile memory device.
図1において、ソース線SL0、SL1とワード線WL0、WL1とは、平行に配置されている。 In Figure 1, the source line SL 0, SL1 and the word lines WL0, WL1 are arranged in parallel. メモリセルMC10のソース線SL1が接続されるソースドレイン領域側の電荷蓄積層に電荷(ホットエレクトロン)を書き込む場合、たとえば、ビット線BL0の電圧を0[V]に設定し、ソース線SL1の電圧を5[V]に設定し、ワード線WL0の電圧を7[V]に設定する。 When writing charges in the charge storage layer of the source-drain region side of the source line SL1 of the memory cell MC10 is connected to (hot electrons), for example, the voltage of the bit line BL0 is set to 0 [V], the voltage of the source line SL1 was set to 5 [V], sets the voltage of the word line WL0 to 7 [V]. メモリセルMC00に電荷(ホットエレクトロン)が書き込まれないように、ソース線SL0の電圧を0[V]に設定し、ワード線WL1の電圧を0[V]に設定する。 As the charge in the memory cell MC00 (hot electrons) are not written, the voltage of the source line SL0 is set to 0 [V], sets the voltage of the word line WL1 to 0 [V]. メモリセルMC11に電荷(ホットエレクトロン)が書き込まれないように、ビット線BL1の電圧を5[V]に設定する。 As the charge in the memory cell MC11 (hot electrons) are not written, setting the voltage of the bit line BL1 to 5 [V]. ビット線BL1の電圧が5[V]に設定され、ソース線SL0の電圧が0[V]に設定される場合、メモリセルMC01のビット線BL1が接続されるソースドレイン領域側の電荷蓄積層に電荷(ホットホール)が書き込まれてしまう。 Is set to the voltage of the bit line BL1 is 5 [V], if the voltage of the source line SL0 is set to 0 [V], the charge accumulation layer of the source-drain region side to the bit line BL1 of the memory cell MC01 is connected charge (hot holes) will be written.

メモリセルMC01のソース線SL1が接続されるソースドレイン領域側の電荷蓄積層に電荷(ホットエレクトロン)が書き込まれているか否かを判定する場合、たとえば、ビット線BL1の電圧を1[V]に設定し、ソース線SL0の電圧を0[V]に設定し、ワード線WL1の電圧を2[V]に設定する。 When determining whether the charge in the charge storage layer of the source-drain region side of the source line SL1 of the memory cell MC01 is connected (hot electrons) is written, for example, the voltage of the bit lines BL1 to 1 [V] set, the voltage of the source line SL0 is set to 0 [V], sets the voltage of the word line WL1 to 2 [V]. このとき、メモリセルMC01のビット線BL1が接続されるソースドレイン領域側の電荷蓄積層に電荷(ホットホール)が書き込まれていると、メモリセルMC01の読み出しが正常に行うことができない。 At this time, the charge in the charge storage layer of the source-drain region side of the bit line BL1 of the memory cell MC01 is connected (hot holes) is written, the reading of the memory cell MC01 can not be performed normally.
したがって、メモリセルMC10(選択されたメモリセル)のソース線SL1が接続されるソースドレイン領域側の電荷蓄積層に電荷(ホットエレクトロン)を書き込む場合、メモリセルMC01(選択されないメモリセル)へのディスターブを防止するために、ビット線BL1の電圧を調整する必要があった。 Accordingly, disturbance of the charge in the charge storage layer of the source-drain region side of the source line SL1 is connected to the memory cell MC10 (selected memory cell) when writing (hot electrons), the memory cell MC01 (unselected memory cells) to prevent, it is necessary to adjust the voltage of the bit line BL1. すなわち、メモリセルMC01に電荷(ホットホール)が書き込まれないように、ビット線BL1の電圧を例えば、5[V]から3[V]に変更する必要があった。 That is, as the charge in the memory cell MC01 (hot holes) is not written, the voltages of the bit lines BL1 example, had to be changed from 5 [V] to 3 [V]. なお、ビット線BL1の電圧をあまりにも低くすると、メモリセルMC11に電荷(ホットエレクトロン)が書き込まれてしまうという問題も生じる。 Incidentally, lowering the voltage of the bit line BL1 too, arises a problem that the charge in the memory cell MC11 (hot electrons) will be written.

上述のようにビット線BL1の電圧を調整して、メモリセルMC10(選択されたメモリセル)に電荷(ホットエレクトロン)を書き込む場合、メモリセルMC01(選択されないメモリセル)へのディスターブを防止するために、使用する電圧の数が、3つ(0[V]、5[V]、7[V])から4つ(0[V]、3[V]、5[V]、7[V])に増えてしまうという問題がある。 By adjusting the voltage of the bit line BL1 as described above, when writing charges to the memory cell MC10 (selected memory cell) (the hot electrons), in order to prevent the disturbance to the memory cell MC01 (unselected memory cells) , the number of voltage to be used, three (0 [V], 5 [V], 7 [V]) 4 stars from (0 [V], 3 [V], 5 [V], 7 [V] thus there is a problem that is increasing in).
当業者は、図1に示されていない他の配置例においても、選択されたメモリセルへの電荷を書き込むときに、選択されないメモリセルへのディスターブが生じることを理解できるであろう。 Those skilled in the art, in another example of arrangement not shown in Figure 1, when writing charge to a selected memory cell, it will be appreciated that the disturbance to unselected memory cells occurs.

以下に、本発明に従う複数の態様を例示する。 Hereinafter, illustrate several aspects according to the present invention. 以下に例示される複数の態様は、本発明を容易に理解するために用いられている。 Multiple aspects, illustrated below, are used to facilitate understanding of the present invention. したがって、当業者は、本発明が、以下に例示される複数の態様によって不当に限定されないことを留意すべきである。 Thus, those skilled in the art, the present invention, it should be noted that it is not unduly limited by aspects that are illustrated below.

本発明の第1の態様は、半導体装置であって、 A first aspect of the present invention is a semiconductor device,
少なくとも1つの不揮発性記憶セルの少なくとも1つのトランジスタを含み、 Wherein at least one of the transistors of at least one non-volatile memory cells,
前記少なくとも1つの不揮発性記憶セルの前記少なくとも1つのトランジスタは、第1のゲート絶縁層と、前記第1のゲート絶縁層の上に形成された電荷蓄積能力を有するゲート電荷蓄積層と、前記ゲート電荷蓄積層の上に形成された第2のゲート絶縁層とを有し、 Wherein the at least one transistor of the at least one nonvolatile memory cell, a first gate insulating layer, and the gate charge storage layer having a charge storage capacity which is formed on the first gate insulating layer, the gate and a second gate insulating layer formed on the charge storage layer,
前記ゲート電荷蓄積層の一部の第1の電荷蓄積能力は、前記ゲート電荷蓄積層の残部の第2の電荷蓄積能力より低く、前記ゲート電荷蓄積層の前記一部の前記第1電荷蓄積能力は、フッ素系ガスおよび/または水素系ガスを用いるイオン注入によって低下している、半導体装置に関係する。 The first charge storage capacity of some of the gate charge storage layer is lower than the second charge storage capacity of the remainder of the gate charge storage layer, wherein a portion of said first charge storage capability of the gate charge storage layer It is reduced by ion implantation using a fluorine-based gas and / or hydrogen based gas is related to the semiconductor device.
本発明の第1の態様によれば、ディスターブを防止する半導体装置を提供することが可能となる。 According to a first aspect of the present invention, it is possible to provide a semiconductor device that prevents disturbance.

本発明の第1の態様では、前記少なくとも1つの不揮発性記憶セルの前記少なくとも1つのトランジスタは、 In a first aspect of the present invention, the at least one transistor of said at least one non-volatile memory cells,
半導体層を有してもよく、 It may have a semiconductor layer,
前記第1のゲート絶縁層は、前記半導体層の上に形成されてもよく、 The first gate insulating layer may be formed on the semiconductor layer,
前記少なくとも1つのトランジスタの前記半導体層は、ビット線と接続される第1のソースドレイン領域と、ソース線と接続される第2のソースドレイン領域とを有してもよく、 It said semiconductor layer of said at least one transistor may have a first source drain region connected to the bit line, and a second source drain region connected to the source line,
前記ゲート電荷蓄積層の前記一部は、前記第1のソースドレイン領域側に存在してもよく、 The portion of the gate charge storage layer may be present in the first source drain region side,
前記ゲート電荷蓄積層の前記残部は、前記第2のソースドレイン領域側に存在してもよい。 The remainder of the gate charge storage layer may be present in the second source drain region side of the.

本発明の第1の態様では、前記第1のゲート絶縁層は、酸化シリコン層でもよく、前記ゲート電荷蓄積層は、窒化シリコン層でもよく、前記第2のゲート絶縁層は、酸化シリコン層でもよい。 In a first aspect of the present invention, the first gate insulating layer may be a silicon oxide layer, the gate charge storage layer may be a silicon nitride layer, the second gate insulating layer is also a silicon oxide layer good.

本発明の第1の態様では、前記ゲート電荷蓄積層の前記残部は、ホットキャリアを蓄積可能でもよい。 In a first aspect of the present invention, the remaining portion of the gate charge storage layer, the hot carriers may be accumulated.

本発明の第1の態様では、前記ゲート電荷蓄積層の前記残部は、前記ゲート電荷蓄積層の前記一部と比べて、ホットキャリアを蓄積し易くてもよい。 In a first aspect of the present invention, the remaining portion of the gate charge storage layer, compared with the portion of the gate charge storage layer may be easily accumulated hot carriers.

本発明の第1の態様では、前記第2のソースドレイン領域のドーパントのドーズ量は、前記第1のソースドレイン領域のドーパントのドーズ量より多くてもよい。 In a first aspect of the present invention, the dose of the dopant of the second source drain region may be greater than the dose of the dopant of the first source drain region.

本発明の第2の態様は、半導体装置であって、 A second aspect of the present invention is a semiconductor device,
少なくとも1つの不揮発性記憶セルの少なくとも1つのトランジスタを含み、 Wherein at least one of the transistors of at least one non-volatile memory cells,
前記少なくとも1つの不揮発性記憶セルの前記少なくとも1つのトランジスタは、第1のゲート絶縁層と、前記第1のゲート絶縁層の上に形成された電荷蓄積能力を有するゲート電荷蓄積層と、前記ゲート電荷蓄積層の上に形成された第2のゲート絶縁層とを有し、 Wherein the at least one transistor of the at least one nonvolatile memory cell, a first gate insulating layer, and the gate charge storage layer having a charge storage capacity which is formed on the first gate insulating layer, the gate and a second gate insulating layer formed on the charge storage layer,
前記ゲート電荷蓄積層の一部の第1の欠陥密度は、前記ゲート電荷蓄積層の残部の第2の欠陥密度より低い、半導体装置に関係する。 First defect density of a portion of the gate charge storage layer is lower than the second defect density of the remainder of the gate charge storage layer, related to the semiconductor device.

本発明の第3の態様は、半導体装置の製造方法であって、 A third aspect of the present invention is a method for manufacturing a semiconductor device,
半導体層を準備すること、 Providing a semiconductor layer,
前記半導体層の上に第1の絶縁層を形成すること、 Forming a first insulating layer on the semiconductor layer,
前記第1の絶縁層の上に電荷蓄積層を形成すること、 Forming a charge storage layer on the first insulating layer,
前記電荷蓄積層の上に第2の絶縁層を形成すること、 Forming a second insulating layer on the charge storage layer,
前記第2の絶縁層の上に導電層を形成すること、 Forming a conductive layer on the second insulating layer,
前記導電層の一部、前記導電層の前記一部の下に形成された前記第2の絶縁層の一部、および前記第2の絶縁層の前記一部の下に形成された前記電荷蓄積層の一部をエッチングして、前記導電層の残部、前記第2の絶縁層の残部および前記電荷蓄積層の残部をそれぞれゲート導電層、第2のゲート絶縁層およびゲート電荷蓄積層として形成すること、および 前記ゲート導電層の一部を露呈するレジストを、少なくとも、前記ゲート導電層の残部の上に形成し、前記ゲート導電層の前記一部の下方に形成された前記ゲート電荷蓄積層の一部にフッ素系ガスおよび/または水素系ガスを用いてイオン注入を実施すること、 The portion of the conductive layer, the portion of the conductive layer and the second insulating layer formed beneath said portion, and formed the charge storage under the portion of the second insulating layer the part of the layer is etched, the remainder of the conductive layer to form a remaining portion of said second insulating layer of the balance and the charge storage layer gate conductive layer, respectively, as the second gate insulating layer and the gate charge storage layer it, and the resist exposing the part of the gate conductive layer, at least, is formed on the remaining portion of the gate conductive layer, the gate conductive layer and the gate charge storage layer formed on a part of the lower carrying out the ion implantation by using a fluorine-based gas and / or hydrogen-based gas portion,
を含み、 It includes,
前記ゲート電荷蓄積層の前記残部は、前記ゲート電荷蓄積層の前記一部と比べて、ホットキャリアを蓄積し易い、半導体装置の製造方法に関係する。 The remainder of the gate charge storage layer, compared with the portion of the gate charge storage layer, tends to accumulate hot carriers, related to a method of manufacturing a semiconductor device.

本発明の第3の態様では、半導体装置の製造方法は、前記ゲート導電層の下方に位置する前記半導体層のチャネル領域を前記ゲート導電層のゲート長方向に挟む第1のソースドレイン領域および第2のソースドレイン領域を、前記半導体層の上層に形成すること、 In a third aspect of the present invention, a method of manufacturing a semiconductor device, a first source drain regions sandwiching a channel region of the semiconductor layer located below the gate conductive layer in the gate length direction of the gate conductive layer and the the second source drain region, forming an upper layer of the semiconductor layer,
を含んでもよく、 It may include,
前記ゲート導電層の前記残部の上に形成された前記レジストによって露呈される前記ゲート導電層の前記一部は、前記第1のソースドレイン領域側に存在する前記ゲート導電層の一端を有してもよく、 Wherein the portion of the gate conductive layer is exposed by the formed the resist on the remaining portion of the gate conductive layer may have one end of the gate conductive layer present on the first source drain region side of the It may be,
前記ゲート導電層の前記残部の上に形成された前記レジストの範囲は、少なくとも、前記ゲート導電層の前記一端と対向する前記ゲート導電層の他端であって、前記第2のソースドレイン領域側に存在する前記ゲート導電層の前記他端から、前記ゲート導電層の前記ゲート長の1/5までの範囲を有してもよい。 Range of the resist formed on the remaining portion of the gate conductive layer, at least, a second end of the gate conductive layer to the one end facing the gate conductive layer, the second source drain region side from the other end of the gate conductive layer present, it may have a range of up to 1/5 of the gate length of the gate conductive layer.

本発明の第3の態様では、半導体装置の製造方法は、前記ゲート導電層の下方に位置する前記半導体層のチャネル領域を前記ゲート導電層のゲート長方向に挟む第1のソースドレイン領域および第2のソースドレイン領域を、前記半導体層の上層に形成すること、 In a third aspect of the present invention, a method of manufacturing a semiconductor device, a first source drain regions sandwiching a channel region of the semiconductor layer located below the gate conductive layer in the gate length direction of the gate conductive layer and the the second source drain region, forming an upper layer of the semiconductor layer,
を含んでもよく、 It may include,
前記ゲート導電層の前記残部の上に形成された前記レジストによって露呈される前記ゲート導電層の前記一部は、前記第1のソースドレイン領域側に存在する前記ゲート導電層の一端を有してもよく、 Wherein the portion of the gate conductive layer is exposed by the formed the resist on the remaining portion of the gate conductive layer may have one end of the gate conductive layer present on the first source drain region side of the It may be,
前記ゲート導電層の前記残部の上に形成された前記レジストの範囲は、少なくとも、前記ゲート導電層の前記一端と対向する前記ゲート導電層の他端であって、前記第2のソースドレイン領域側に存在する前記ゲート導電層の前記他端から、前記ゲート導電層の前記ゲート長の1/2までの範囲を有してもよい。 Range of the resist formed on the remaining portion of the gate conductive layer, at least, a second end of the gate conductive layer to the one end facing the gate conductive layer, the second source drain region side from the other end of the gate conductive layer present, it may have a range of up to 1/2 of the gate length of the gate conductive layer.

本発明の第3の態様では、半導体装置の製造方法は、前記ゲート導電層の下方に位置する前記半導体層のチャネル領域を前記ゲート導電層のゲート長方向に挟む第1のソースドレイン領域および第2のソースドレイン領域を、前記半導体層の上層に形成すること、 In a third aspect of the present invention, a method of manufacturing a semiconductor device, a first source drain regions sandwiching a channel region of the semiconductor layer located below the gate conductive layer in the gate length direction of the gate conductive layer and the the second source drain region, forming an upper layer of the semiconductor layer,
を含んでもよく、 It may include,
前記ゲート導電層の前記残部の上に形成された前記レジストによって露呈される前記ゲート導電層の前記一部は、前記第1のソースドレイン領域側に存在する前記ゲート導電層の一端を有してもよく、 Wherein the portion of the gate conductive layer is exposed by the formed the resist on the remaining portion of the gate conductive layer may have one end of the gate conductive layer present on the first source drain region side of the It may be,
前記ゲート導電層の前記残部の上に形成された前記レジストの範囲は、少なくとも、前記ゲート導電層の前記一端と対向する前記ゲート導電層の他端であって、前記第2のソースドレイン領域側に存在する前記ゲート導電層の前記他端から、前記ゲート導電層の前記ゲート長の4/5までの範囲を有してもよい。 Range of the resist formed on the remaining portion of the gate conductive layer, at least, a second end of the gate conductive layer to the one end facing the gate conductive layer, the second source drain region side from the other end of the gate conductive layer present, it may have a range of up to the gate length 4/5 of the gate conductive layer.

本発明の第4の態様は、半導体装置の製造方法であって、 A fourth aspect of the present invention is a method for manufacturing a semiconductor device,
半導体層を準備すること、 Providing a semiconductor layer,
前記半導体層の上に第1の絶縁層を形成すること、 Forming a first insulating layer on the semiconductor layer,
前記第1の絶縁層の上に電荷蓄積層を形成すること、 Forming a charge storage layer on the first insulating layer,
前記電荷蓄積層の上に第2の絶縁層を形成すること、 Forming a second insulating layer on the charge storage layer,
前記第2の絶縁層の上に導電層を形成すること、 Forming a conductive layer on the second insulating layer,
前記導電層の一部、前記導電層の前記一部の下に形成された前記第2の絶縁層の一部、および前記第2の絶縁層の前記一部の下に形成された前記電荷蓄積層22bの一部をエッチングして、前記導電層の残部、前記第2の絶縁層の残部および前記電荷蓄積層の残部をそれぞれゲート導電層、第2のゲート絶縁層およびゲート電荷蓄積層として形成すること、 The portion of the conductive layer, the portion of the conductive layer and the second insulating layer formed beneath said portion, and formed the charge storage under the portion of the second insulating layer etching a portion of the layer 22b forming the remainder of the conductive layer, the second insulating layer remaining portion and the charge accumulating layer balance each gate conductive layer of, as a second gate insulating layer and the gate charge storage layer It is,
前記ゲート導電層の前記エッチングによって露呈される両方の側面、前記第2のゲート絶縁層の前記エッチングによって露呈される両方の側面、および前記ゲート電荷蓄積層の前記エッチングによって露呈される両方の側面に第3の絶縁層を形成すること、および 前記ゲート導電層の一部および前記ゲート導電層の前記一部を露呈するレジストを、少なくとも、前記ゲート導電層の残部の上に形成し、前記ゲート導電層の前記一部の下方に形成された前記ゲート電荷蓄積層の一部にフッ素系ガスおよび/または水素系ガスを用いてイオン注入を実施すること、 Both side surfaces of which are exposed by the etching of the gate conductive layer, the second both sides that are exposed by the etching of the gate insulating layer, and on both sides that are exposed by the etching of the gate charge storage layer forming a third insulating layer, and a resist which is exposed to the portion of a portion of the gate conductive layer and the gate conductive layer, at least, is formed on the remaining portion of the gate conductive layer, the gate conductive carrying out the ion implantation by using a fluorine-based gas and / or hydrogen-containing gas in a part of the gate charge storage layer formed on the lower the portion of the layer,
を含み、 It includes,
前記ゲート電荷蓄積層の前記残部は、前記ゲート電荷蓄積層の前記一部と比べて、ホットキャリアを蓄積し易い、半導体装置の製造方法に関係する。 The remainder of the gate charge storage layer, compared with the portion of the gate charge storage layer, tends to accumulate hot carriers, related to a method of manufacturing a semiconductor device.

本発明の第4の態様では、半導体装置の製造方法は、前記ゲート電荷蓄積層の前記一部に接する前記第3の絶縁層にフッ素系ガスおよび/または水素系ガスを用いてイオン注入を実施すること、 In a fourth aspect of the present invention, a method of manufacturing a semiconductor device, an ion implantation using the third fluorine-based gas and / or hydrogen-containing gas in the insulating layer in contact with the portion of the gate charge storage layer It is,
を含んでもよい。 It may include a.

本発明の第4の態様では、半導体装置の製造方法は、前記ゲート導電層の下方に位置する前記半導体層のチャネル領域を前記ゲート導電層のゲート長方向に挟む第1のソースドレイン領域および第2のソースドレイン領域を、前記半導体層の上層に形成すること、 In a fourth aspect of the present invention, a method of manufacturing a semiconductor device, a first source drain regions sandwiching a channel region of the semiconductor layer located below the gate conductive layer in the gate length direction of the gate conductive layer and the the second source drain region, forming an upper layer of the semiconductor layer,
を含んでもよく、 It may include,
前記ゲート導電層の前記残部の上に形成された前記レジストによって露呈される前記ゲート導電層の前記一部は、前記第1のソースドレイン領域側に存在する前記ゲート導電層の一端を有してもよく、 Wherein the portion of the gate conductive layer is exposed by the formed the resist on the remaining portion of the gate conductive layer may have one end of the gate conductive layer present on the first source drain region side of the It may be,
前記ゲート導電層の前記残部の上に形成された前記レジストの範囲は、少なくとも、前記ゲート導電層の前記一端と対向する前記ゲート導電層の他端であって、前記第2のソースドレイン領域側に存在する前記ゲート導電層の前記他端から、前記ゲート導電層の前記ゲート長の1/5までの範囲を有してもよい。 Range of the resist formed on the remaining portion of the gate conductive layer, at least, a second end of the gate conductive layer to the one end facing the gate conductive layer, the second source drain region side from the other end of the gate conductive layer present, it may have a range of up to 1/5 of the gate length of the gate conductive layer.

本発明の第4の態様では、半導体装置の製造方法は、前記ゲート導電層の下方に位置する前記半導体層のチャネル領域を前記ゲート導電層のゲート長方向に挟む第1のソースドレイン領域および第2のソースドレイン領域を、前記半導体層の上層に形成すること、 In a fourth aspect of the present invention, a method of manufacturing a semiconductor device, a first source drain regions sandwiching a channel region of the semiconductor layer located below the gate conductive layer in the gate length direction of the gate conductive layer and the the second source drain region, forming an upper layer of the semiconductor layer,
を含んでもよく、 It may include,
前記ゲート導電層の前記残部の上に形成された前記レジストによって露呈される前記ゲート導電層の前記一部は、前記第1のソースドレイン領域側に存在する前記ゲート導電層の一端を有してもよく、 Wherein the portion of the gate conductive layer is exposed by the formed the resist on the remaining portion of the gate conductive layer may have one end of the gate conductive layer present on the first source drain region side of the It may be,
前記ゲート導電層の前記残部の上に形成された前記レジストの範囲は、少なくとも、前記ゲート導電層の前記一端と対向する前記ゲート導電層の他端であって、前記第2のソースドレイン領域側に存在する前記ゲート導電層の前記他端から、前記ゲート導電層の前記ゲート長の1/2までの範囲を有してもよい。 Range of the resist formed on the remaining portion of the gate conductive layer, at least, a second end of the gate conductive layer to the one end facing the gate conductive layer, the second source drain region side from the other end of the gate conductive layer present, it may have a range of up to 1/2 of the gate length of the gate conductive layer.

本発明の第4の態様では、半導体装置の製造方法は、前記ゲート導電層の下方に位置する前記半導体層のチャネル領域を前記ゲート導電層のゲート長方向に挟む第1のソースドレイン領域および第2のソースドレイン領域を、前記半導体層の上層に形成すること、 In a fourth aspect of the present invention, a method of manufacturing a semiconductor device, a first source drain regions sandwiching a channel region of the semiconductor layer located below the gate conductive layer in the gate length direction of the gate conductive layer and the the second source drain region, forming an upper layer of the semiconductor layer,
を含んでもよく、 It may include,
前記ゲート導電層の前記残部の上に形成された前記レジストによって露呈される前記ゲート導電層の前記一部は、前記第1のソースドレイン領域側に存在する前記ゲート導電層の一端を有してもよく、 Wherein the portion of the gate conductive layer is exposed by the formed the resist on the remaining portion of the gate conductive layer may have one end of the gate conductive layer present on the first source drain region side of the It may be,
前記ゲート導電層の前記残部の上に形成された前記レジストの範囲は、少なくとも、前記ゲート導電層の前記一端と対向する前記ゲート導電層の他端であって、前記第2のソースドレイン領域側に存在する前記ゲート導電層の前記他端から、前記ゲート導電層の前記ゲート長の4/5までの範囲を有してもよい。 Range of the resist formed on the remaining portion of the gate conductive layer, at least, a second end of the gate conductive layer to the one end facing the gate conductive layer, the second source drain region side from the other end of the gate conductive layer present, it may have a range of up to the gate length 4/5 of the gate conductive layer.

当業者は、上述した本発明に従う各態様が、本発明の精神を逸脱することなく、変形され得ることを容易に理解できるであろう。 Those skilled in the art, the embodiment according to the present invention described above, without departing from the spirit of the present invention, will readily understand that may be deformed. たとえば、本発明に従うある態様を構成する少なくとも1つの要素は、本発明に従う他の態様に加えることができる。 For example, at least one element of one aspect of according to the invention can be added to another aspect according to the present invention. 代替的に、本発明に従うある態様を構成する少なくとも1つの要素は、本発明に従う他の態様を構成する少なくとも1つの要素に組み替えることができる。 Alternatively, at least one element of one aspect of according to the present invention can rearrange at least one element constituting another embodiment in accordance with the present invention.

以下、本発明の好適な実施の形態について図面を用いて詳細に説明する。 It will be described in detail with reference to the accompanying drawings preferred embodiments of the present invention. なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。 The embodiments described below do not unduly limit the content of the invention as set forth in the appended claims. また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。 Also, all of the configurations described below are not necessarily essential elements of the present invention.

1. 1. 半導体装置の構造 図2(A)は、本実施形態の半導体装置の構造の概略図を示す。 Structure of the semiconductor device Figure 2 (A) shows a schematic view of the structure of a semiconductor device of the present embodiment.
図2(A)は、1つの不揮発性記憶セルの1つのトランジスタを図示するが、本実施形態は、これに限定されるものではない。 2 (A) is, but illustrates one transistor of one nonvolatile memory cell, the present embodiment is not limited thereto. すなわち、本実施形態は、複数のトランジスタを採用することができる。 That is, the present embodiment can employ a plurality of transistors. また、本実施形態は、各不揮発性記憶セルが1つのトランジスタまたは複数のトランジスタで構成される複数の不揮発性記憶セルを採用することができる。 Further, this embodiment can each nonvolatile memory cell adopts a plurality of nonvolatile memory cells consisting of one transistor or several transistors. 図2(A)において、半導体装置(不揮発性記憶領域)であるトランジスタは、第1のゲート絶縁層22a'と、第1のゲート絶縁層22a'の上に形成された電荷蓄積能力を有するゲート電荷蓄積層22b'と、ゲート電荷蓄積層22bの上に形成された第2のゲート絶縁層22c'とを有する。 In FIG. 2 (A), which is a semiconductor device (non-volatile storage area) transistor gate having 'a, the first gate insulating layer 22a' first gate insulating layer 22a of the charge storage capacity which is formed on the a charge storage layer 22b and 'and, second gate insulating layer 22c formed on the gate charge storage layer 22b'.
ゲート電荷蓄積層22b'の一部31の第1の電荷蓄積能力は、ゲート電荷蓄積層22b'の残部32の第2の電荷蓄積能力より低く、ゲート電荷蓄積層22b'の一部31の第1電荷蓄積能力は、フッ素系ガスおよび/または水素系ガスを用いるイオン注入によって低下している。 The gate charge storage layer 22b 'first charge storage capacity of some 31 of the gate charge storage layer 22b' lower than the second charge storage capacity of the remainder 32 of the portion 31 of the gate charge storage layer 22b 'first 1 charge storage capacity is reduced by ion implantation using a fluorine-based gas and / or hydrogen-containing gas. 別の表現として、ゲート電荷蓄積層22b'の一部31の第1の欠陥(defect)密度は、ゲート電荷蓄積層22b'の残部32の第2の欠陥密度より低い、ということもできる。 As another way, the gate charge storage layer 22b 'first defects (defect) density of some 31 of the gate charge storage layer 22b' is lower than the second defect density of the remainder 32 of, it can also be referred to. フッ素系ガスは、フッ素(F )だけでなく、たとえば、フッ化ホウ素(BF )、フッ化水素(HF)等を含む。 Fluorine-based gas, fluorine (F 2) as well, including for example, boron fluoride (BF 2), hydrogen fluoride (HF) or the like. 水素系ガスは、H (水素)だけでなく、たとえば、塩化水素(HCl)、ホウ化水素(B )、リン化水素(PH )、フッ化水素(HF)等を含む。 Hydrogen-based gas, as well as H 2 (hydrogen), including for example, hydrogen chloride (HCl), borohydride (B 2 H 6), hydrogen phosphide (PH 3), hydrogen fluoride (HF) or the like.

図2(A)において、半導体装置は、半導体層10を有する。 In FIG. 2 (A), the semiconductor device includes a semiconductor layer 10. 第1のゲート絶縁層22a'は、半導体層10の上に形成されている。 'The first gate insulating layer 22a, is formed on the semiconductor layer 10. 半導体層10は、ビット線(図示せず)と接続される第1のソースドレイン領域12'、18と、ソース線(図示せず)と接続される第2のソースドレイン領域13'、19とを有する。 The semiconductor layer 10 includes a first source drain region 12 connected bit line (not shown) ', and 18, the second source drain region 13 connected to the source line (not shown)', 19 and having. ゲート電荷蓄積層22b'の一部(矢印31で示す領域)は、第1のソースドレイン領域12'、18側に存在し、ゲート電荷蓄積層22b'の残部(矢印32で示す領域)は、第2のソースドレイン領域13'、19側に存在する。 The gate charge storage layer 22b 'part of (a region indicated by the arrow 31), a first source drain region 12', present on 18 side, the remainder of the gate charge storage layer 22b '(a region indicated by the arrow 32), the second source drain region 13 ', present on the 19 side. 第1のソースドレイン領域12'、18および第2のソースドレイン領域13'、19は、半導体層10の上層に形成されている。 The first source drain regions 12 ', 18 and the second source drain region 13', 19 are formed on the upper layer of the semiconductor layer 10. 第1のソースドレイン領域12'、18および第2のソースドレイン領域13'、19は、ゲート導電層14'の下方に位置する半導体層10のチャネル領域をゲート導電層14'のゲート長の方向に挟んでいる。 The first source drain regions 12 ', 18 and the second source drain region 13', 19, the direction of the gate length of the 'gate conductive layer 14 a channel region of the semiconductor layer 10 which is located below the' gate conductive layer 14 It is sandwiched in.
ゲート導電層14'の第1のソースドレイン領域12'、18側および第2のソースドレイン領域13'、19側の両方の側面、第2のゲート絶縁層22c'の第1のソースドレイン領域12'、18側および第2のソースドレイン領域13'、19側の両方の側面、ならびに、ゲート電荷蓄積層22b'の第1のソースドレイン領域12'、18側および第2のソースドレイン領域13'、19側の両方の側面に、第3の絶縁層16、17が形成されている。 Gate conductive layer 14 'first source drain region 12 of the' 18 side and the second source drain region 13 a first source drain region 12 'and 19 side both sides of the second gate insulating layer 22c' ', 18 side and the second source drain region 13', 19 side both sides, as well as, 'the first source drain region 12 of the' gate charge storage layer 22b, 18 side and the second source drain region 13 ' , to both sides of the 19 side, the third insulating layer 16, 17 is formed. 第3の絶縁層16、17は、第1のゲート絶縁層22a'の上に形成されている。 The third insulating layers 16 and 17 are formed on the first gate insulating layer 22a '.

第1のソースドレイン領域12'、18は、チャネル領域側の半導体層10の上層に浅く形成されている第1のソースドレインエクステンション領域12'と、ビット線に接続され、且つチャネル領域側の半導体層10の上層に深く形成されている第1のソースドレインコンタクト領域18とに分けて呼ばれることもある。 The first source drain regions 12 ', 18, the first source drain extension regions 12 are shallowly formed in the upper layer of the semiconductor layer 10 in the channel region side' and is connected to the bit line, and the channel region side semiconductor sometimes referred divided into a first source drain contact region 18 is formed deeper in the upper layer of the layer 10. 第2のソースドレイン領域13'、19は、チャネル領域側の半導体層10の上層に浅く形成されている第2のソースドレインエクステンション領域13'と、ソース線に接続され、且つチャネル領域側の半導体層10の上層に深く形成されている第2のソースドレインコンタクト領域19とに分けて呼ばれることもある。 The second source drain regions 13 ', 19, second source drain extension regions 13 are shallowly formed in the upper layer of the semiconductor layer 10 in the channel region side' and is connected to the source line, and the channel region side semiconductor sometimes it referred to separately and a second source drain contact region 19 is formed deeper in the upper layer of the layer 10.

図2(B)は、図2(A)のゲート電荷蓄積層22b'の平面図の1例を示し、図2(C)は、図2(A)のゲート電荷蓄積層22b'の平面図のもう1つ例を示し、図2(D)は、図2(A)のゲート電荷蓄積層22b'の平面図の他の例を示す。 FIG. 2 (B), 'shows an example of a plan view of FIG. 2 (C), the gate charge storage layer 22b shown in FIG. 2 (A)' gate charge storage layer 22b shown in FIG. 2 (A) a plan view of the indicates another example, FIG. 2 (D) shows another example of a plan view of the gate charge storage layer 22b 'in FIG. 2 (a).
図2(B)、図2(C)および図2(D)は、図2(A)のゲート電荷蓄積層22b'の平面図(具体的には、第1のゲート絶縁層22a'との界面近傍のゲート電荷蓄積層22b'の平面図)を表す。 FIG. 2 (B), the Fig. 2 (C) and FIG. 2 (D) the gate charge storage layer 22b of FIG. 2 (A) 'a plan view of (specifically, the first gate insulating layer 22a' and It represents a plan view) of the gate charge storage layer 22b 'near the interface. 図2(A)のゲート電荷蓄積層22b'の一部31は、図2(B)、図2(C)および図2(D)の黒い領域31に対応し、図2(A)のゲート電荷蓄積層22b'の残部32は、図2(B)、図2(C)および図2(D)の黒い領域31を除くゲート電荷蓄積層22b'のすべての領域32、すなわち、図2(B)、図2(C)および図2(D)の白い領域32に対応する。 Some 31 of the gate charge storage layer 22b 'in FIG. 2 (A), the gate of FIG. 2 (B), corresponding to FIGS. 2 (C) and 2 black areas 31 of (D), FIG. 2 (A) charge storage layer 22b 'remainder 32 of the FIG. 2 (B), the FIGS. 2 (C) and 2 (D) the gate charge storage layer 22b excluding the black areas 31 of' all region 32, i.e., FIG. 2 ( B), corresponding to FIGS. 2 (C) and 2 white area 32 of (D).

なお、黒い領域31および白い領域32は、実際のゲート電荷蓄積層22b'の色を表すものではなく、図2(B)、図2(C)および図2(D)中の領域31および領域32を区別するために用いられている。 Incidentally, the black area 31 and white region 32 is not intended to represent the color of the actual gate charge storage layer 22b ', FIG. 2 (B), the region 31 and the region in FIGS. 2 (C) and 2 (D) 32 are used to distinguish.
また、図2(B)、図2(C)および図2(D)において、第1のゲート絶縁層22a'との界面近傍のゲート電荷蓄積層22b'の平面上に、第1のソースドレインコンタクト領域18および第2のソースドレインコンタクト領域19は、実際に存在しない。 Also, FIG. 2 (B), the in FIG. 2 (C) and FIG. 2 (D), the on to the plane of the first 'gate charge storage layer 22b in the vicinity of the interface between the' gate insulating layer 22a, a first source drain contact regions 18 and the second source drain contact region 19 does not actually exist. 図2(B)、図2(C)および図2(D)の破線で囲まれた第1のソースドレインコンタクト領域18および第2のソースドレインコンタクト領域19は、第1のソースドレインコンタクト領域18側のゲート電荷蓄積層22b'の一端34と、第2のソースドレインコンタクト領域19側のゲート電荷蓄積層22b'の他端35とを説明するために用いられている。 FIG. 2 (B), the FIGS. 2 (C) and 2 first source drain contact region 18 and the second source drain contact region 19 surrounded by a broken line in (D), the first source drain contact region 18 'and one end 34 of the second source drain contact region 19 of the gate charge storage layer 22b' gate charge storage layer 22b side is used to describe the other end 35 of the. 一端34および他端35は、ゲート長33の方向に互いに対向している。 One end 34 and the other end 35 are opposed to each other in the direction of the gate length 33.

図2(B)において、ゲート電荷蓄積層22b'の一部31は、ゲート電荷蓄積層22b'の一端34の全部を有しているが、図2(C)および図2(D)のように、ゲート電荷蓄積層22b'の一部31は、ゲート電荷蓄積層22b'の一端34の一部だけを有してもよい。 In FIG. 2 (B), the gate charge storage layer 22b 'part 31 of the gate charge storage layer 22b' has the entire end 34 of FIGS. 2 (C) and 2 as (D) the gate charge storage layer 22b 'part 31 of the gate charge storage layer 22b' may have only a portion of the one end 34 of the. ゲート電荷蓄積層22b'の一部31が、第1のソースドレインコンタクト領域18側の電荷蓄積能力を、第2のソースドレインコンタクト領域19側の電荷蓄積能力よりも低くすればよい。 Some 31 of the gate charge storage layer 22b 'is, the first source drain contact region 18 side of the charge storage capacity, it may be lower than the second source drain contact region 19 side of the charge storage capacity.

ビット線に接続される第1のソースドレインコンタクト領域18側のゲート電荷蓄積層22b'の電荷蓄積能力が低下しているという事は、図1において、ビット線BL1の電圧をたとえば5[V]から3[V]に調整しなくても、メモリセルMC10(選択されたメモリセル)のソース線SL1側が接続されるソースドレイン領域の電荷蓄積層に電荷(ホットエレクトロン)を書き込む場合、メモリセルMC01(選択されないメモリセル)のビット線BL1が接続されるソースドレイン領域側の電荷蓄積層に電荷(ホットホール)が書き込まれ難いことを意味する。 Fact that the first source drain contact region 18 side charge storage capacity of the gate charge storage layer 22b 'that are connected to the bit line is lowered, in FIG. 1, the voltage of the bit line BL1 for example 5 [V] even without adjusting the 3 [V] from when writing to the charge storage layer of the source drain region where the source line SL1 side of the memory cell MC10 (selected memory cells) are connected charge (hot electrons), the memory cell MC01 It means that hardly charges in the charge storage layer of the source-drain region side of the bit line BL1 is connected to (the unselected memory cells) (hot holes) is written. すなわち、メモリセルMC10(選択されたメモリセル)に電荷(ホットエレクトロン)を書き込む際に使用する電圧の数が、3つ(0[V]、5[V]、7[V])であっても、メモリセルMC01(選択されないメモリセル)へのディスターブを防止することができる。 That is, the number of voltages used to write charge in the memory cell MC10 (selected memory cell) (the hot electrons) is three (0 [V], 5 [V], 7 [V]) a also, it is possible to prevent the disturbance to the memory cell MC01 (unselected memory cells).
また、図1において、ビット線BL1の電圧をたとえば5[V]から3[V]に調整して、メモリセルMC10(選択されたメモリセル)に電荷(ホットエレクトロン)を書き込む際に使用する電圧の数が、4つ(0[V]、3[V]、5[V]、7[V])であっても、メモリセルMC01(選択されないメモリセル)へのディスターブをより確実に防止することができる。 Further, in FIG. 1, the voltage to be used when writing by adjusting the voltage of the bit line BL1 for example, from 5 [V] to 3 [V], the charge in the memory cell MC10 (selected memory cell) (the hot electrons) the number of four (0 [V], 3 [V], 5 [V], 7 [V]) even to prevent disturbance to the memory cell MC01 (unselected memory cells) more reliably be able to.

2. 2. 半導体装置の製造方法 図3は、図2(A)に示す半導体装置の製造方法の概略を説明するための図である。 Manufacturing method Figure 3 of the semiconductor device is a diagram for explaining the outline of the manufacturing method of the semiconductor device shown in FIG. 2 (A).
まず、半導体層10(たとえば、(P型の)シリコン基板)を準備し、半導体層10の上に第1の絶縁層22aを形成する。 First, the semiconductor layer 10 (e.g., (P-type) silicon substrate) was prepared, to form the first insulating layer 22a on the semiconductor layer 10. 第1の絶縁層22aは、たとえば、酸化シリコン層(たとえば、SiO 層)である。 The first insulating layer 22a is, for example, a silicon oxide layer (eg, SiO 2 layer). SiO 層は、たとえば、シリコン基板を熱酸化(thermal oxidization)処理、CVD(chemical vapor deposition)処理、陽極酸化(anode oxidization)処理等の酸化処理によって形成される。 The SiO 2 layer, for example, a silicon substrate thermally oxidized (thermal Oxidization) process, CVD (chemical vapor deposition) process, the anodization (Anode Oxidization) is formed by the oxidation treatment process and the like. 熱酸化処理は、たとえば、酸化ガスとしての乾燥酸素(O )を用いるドライ酸化処理と、水蒸気(H O)および水蒸気を含んだ酸素または窒素(N )を用いる水蒸気酸化とを含む。 Thermal oxidation treatment, for example, include a dry oxidation treatment using dry oxygen as an oxidizing gas (O 2), and a steam oxidation with water vapor (H 2 O) and oxygen or nitrogen containing steam (N 2). 熱酸化処理の温度範囲は、たとえば、650℃〜900℃である。 Temperature range of the thermal oxidation treatment, for example, 650 ° C. to 900 ° C..

その後、第1の絶縁層22aの上に電荷蓄積層22bを形成する。 Then, a charge storage layer 22b on the first insulating layer 22a. 電荷蓄積層22bは、たとえば、窒化シリコン層(たとえば、Si 層)である。 Charge storage layer 22b is, for example, a silicon nitride layer (eg, Si 3 N 4 layers). Si 層は、たとえば、反応ガスとしてのアンモニア(NH )およびジクロロシラン(Dichlorosilane(DCS)、SiH Cl )を用いるCVD処理によって形成される。 Si 3 N 4 layer for example, ammonia as a reaction gas (NH 3) and dichlorosilane (Dichlorosilane (DCS), SiH 2 Cl 2) is formed by a CVD process using. なお、第1の絶縁層22aの上に電荷蓄積層22bを形成する前に、第1の絶縁層22aをアンモニア雰囲気で、たとえば、800℃〜1000℃で熱処理(アニール)してもよい。 Incidentally, before forming the charge storage layer 22b on the first insulating layer 22a, the first insulating layer 22a in an ammonia atmosphere, for example, may be heat-treated (annealed) at 800 ° C. to 1000 ° C.. ジクロロシランは、たとえば、ヘキサクロロジシラン(Hexachlorodisilane(HCD)、Si Cl )に変更してもよい。 Dichlorosilane, for example, hexachlorodisilane (Hexachlorodisilane (HCD), Si 2 Cl 6) may be changed to. 具体的には、Si 層は、反応ガスとしてのアンモニアおよびヘキサクロロジシランを用いるCVD処理によって形成されてもよい。 Specifically, Si 3 N 4 layer may be formed by a CVD process using ammonia and hexachlorodisilane as a reaction gas. また、Si 層の一部(たとえば、下層)は、アンモニアおよびジクロロシランを用いる第1のCVD処理によって形成し、その後、Si 層の残部(たとえば、上層)は、アンモニアおよびヘキサクロロジシランを用いる第2のCVD処理によって形成してもよい。 Also, some the Si 3 N 4 layer (e.g., lower layer) is formed by a first CVD process using ammonia and dichlorosilane, then the remainder the Si 3 N 4 layer (e.g., upper layer) is ammonia and it may be formed by a second CVD process using hexachlorodisilane.

その後、電荷蓄積層22bの上に第2の絶縁層22cを形成する。 Thereafter, a second insulating layer 22c on the charge storage layer 22b. 第2の絶縁層22cは、たとえば、酸化シリコン層(たとえば、SiO 層)である。 The second insulating layer 22c is, for example, a silicon oxide layer (eg, SiO 2 layer). SiO 層は、たとえば、反応ガスとしてのジクロロシランおよび一酸化窒素(NO)を用いるCVD処理によって形成される。 SiO 2 layer is formed, for example, by a CVD process using dichlorosilane and nitric oxide (NO) as a reaction gas. 高温下でCVD処理によって形成されるSiO 層は、HTO(high temperature oxide)層と呼ばれることもある。 SiO 2 layer formed by CVD process at a high temperature is sometimes referred to as HTO (high temperature oxide) layer. ジクロロシランは、たとえば、ヘキサクロロジシランに変更してもよい。 Dichlorosilane, for example, it may be changed to hexachlorodisilane. 一酸化窒素は、たとえば、二酸化窒素(NO )に変更してもよい。 Nitric oxide, for example, may be changed to nitrogen dioxide (NO 2). なお、第2の絶縁層22cを形成後、第2の絶縁層22cを酸素雰囲気あるいは窒素雰囲気で、たとえば、800℃〜1000℃で熱処理(アニール)してもよい。 Note that after forming the second insulating layer 22c, a second insulating layer 22c in an oxygen atmosphere or a nitrogen atmosphere, for example, may be heat-treated (annealed) at 800 ° C. to 1000 ° C..

第1の絶縁層22aの厚さ、電荷蓄積層22bの厚さおよび第2の絶縁層22cの厚さの合計の厚さの範囲は、たとえば、100[Å]〜130[Å]である。 The thickness of the first insulating layer 22a, the thickness and the thickness sum of the thickness range of the second insulating layer 22c of the charge storage layer 22b is, for example, 100 [Å] ~130 [Å]. なお、電荷蓄積層22bに電荷が適切に書き込まれる(消去される)のであれば、第1の絶縁層22aの厚さ、電荷蓄積層22bの厚さおよび第2の絶縁層22cの厚さの合計の厚さの範囲は、100[Å]〜130[Å]に限定されるものではない。 Incidentally, if the charge is properly written in the charge storage layer 22b (erased), the thickness of the first insulating layer 22a, the thickness and the thickness of the second insulating layer 22c of the charge storage layer 22b thickness in the range of the total is not intended to be limited to 100 [Å] ~130 [Å]. 第1の絶縁層22a、電荷蓄積層22bおよび第2の絶縁層22cが、それぞれ酸化シリコン層、窒化シリコン層および酸化シリコン層である場合、第1の絶縁層22a、電荷蓄積層22bおよび第2の絶縁層22cは、ONO層と呼ばれることもある。 The first insulating layer 22a, the charge storage layer 22b and the second insulating layer 22c are respectively a silicon oxide layer, when a silicon nitride layer and a silicon oxide layer, a first insulating layer 22a, the charge storage layer 22b and the second the insulating layer 22c may also be referred to as an ONO layer.

その後、第2の絶縁層22cの上に導電層14を形成する。 Thereafter, a conductive layer 14 on the second insulating layer 22c. 導電層14は、たとえば、ポリシリコン層(たとえば、ノンドープポリシリコン層)である。 The conductive layer 14 is, for example, a polysilicon layer (e.g., non-doped polysilicon layer) is. ノンドープポリシリコン層は、たとえば、反応ガスとしてのシラン(SiH )を用いるCVD処理によって形成される。 Non-doped polysilicon layer is formed, for example, by a CVD process using silane as a reactive gas (SiH 4). その後、ドープトポリシリコン層を形成するために必要なドーパント(たとえば、ヒ素)をノンドープポリシリコン層にイオン注入する。 Thereafter, the dopant required for forming a doped polysilicon layer (e.g., arsenic) is ion-implanted into the undoped polysilicon layer.
なお、導電層14は、ドープトポリシリコン層として、反応ガスとしてのシラン(SiH )およびホスフィン(PH )を用いるCVD処理によって第2の絶縁層22cの上に形成してもよい。 The conductive layer 14, as doped polysilicon layer, silane as reaction gas may be formed by CVD process using (SiH 4) and phosphine (PH 3) on the second insulating layer 22c.

図4は、図2(A)に示す半導体装置の製造方法の概略を説明するためのもう1つの図である。 Figure 4 is another diagram for explaining the outline of the manufacturing method of the semiconductor device shown in FIG. 2 (A).
その後、導電層14からゲート導電層14'を形成する。 Then, a gate conductive layer 14 'from the conductive layer 14. ゲート導電層14'は、たとえば、レジスト処理およびドライエッチング処理によって形成される。 Gate conductive layer 14 ', for example, is formed by the resist process and the dry etching process. 具体的には、導電層14の表面全体にレジスト(図示せず)を塗布し、導電層14の一部を露呈するように塗布されたレジストの一部(図示せず)を除去し、導電層14の一部を露呈する露呈部を有するレジスト(図示せず)を導電層14の残部の上に形成する。 Specifically, a resist (not shown) is applied to the entire surface of the conductive layer 14, a portion of the coated resist to expose a portion of the conductive layer 14 (not shown) is removed, conductive forming a resist (not shown) having a exposed portion which is exposed a part of the layer 14 on top of the remainder of the conductive layer 14. 露呈部を有するレジストをマスクとして使用し、露呈される導電層14をドライエッチングする。 A resist having a exposed portion is used as a mask, the conductive layer 14 is exposed to dry etching. 露呈されていた導電層14がドライエッチングで除去されると、第2の絶縁層22cの一部が露呈する。 When the conductive layer 14 that has been exposed is removed by dry etching, a portion of the second insulating layer 22c is exposed. 露呈される第2の絶縁層22cがドライエッチングで除去されると、電荷蓄積層22bの一部が露呈する。 When the second insulating layer 22c which is exposed is removed by dry etching, a part of the charge storage layer 22b is exposed. 露呈される電荷蓄積層22bがドライエッチングで除去されると、第1の絶縁層22aの一部が露呈し、このとき、ドライエッチングを終了する。 When the charge accumulation layer 22b which is exposed is removed by dry etching, a part of the first insulating layer 22a is exposed, this time, to end the dry etching. なお、実際には、露呈される第1の絶縁層22aの表面もドライエッチングされる。 In practice, the surface of the first insulating layer 22a to be exposed is also dry-etched. ドライエッチングにより、図4に示すように、ゲート導電層14'と、ゲート導電層14'の下に形成される第2のゲート絶縁層22c'と、第2のゲート絶縁層22c'の下に形成されるゲート電荷蓄積層22b'とが形成される。 By dry etching, as shown in FIG. 4, 'and a gate conductive layer 14' gate conductive layer 14 ', a second gate insulating layer 22c' second gate insulating layer 22c formed under the under a gate charge storage layer 22b 'are formed is formed.

なお、第2の絶縁層22cの一部が露呈したときに、ドライエッチングを終了してもよい。 Incidentally, when a portion of the second insulating layer 22c is exposed, it may end the dry etching. すなわち、ゲート導電層14'だけをこのドライエッチングによって形成し、第2の絶縁層22cおよび電荷蓄積層22bの一部(ゲート絶縁層およびゲート電荷蓄積層として不要な部分)を一時的に残してもよい。 That is, only the gate conductive layer 14 'formed by the dry etching, the second insulating layer 22c and temporarily leaving (unnecessary portion as a gate insulating layer and the gate charge storage layer) portion of the charge storage layer 22b it may be. この場合、第2の絶縁層22cおよび電荷蓄積層22bの一部(ゲート絶縁層およびゲート電荷蓄積層として不要な部分)は、その後の第3の絶縁層16、17(サイドウォール)を形成する工程によって除去し、ゲート絶縁層およびゲート電荷蓄積層を形成する。 In this case, a portion of the second insulating layer 22c, and the charge storage layer 22b (unnecessary portion as a gate insulating layer and the gate charge storage layer) forms a subsequent third insulating layers 16, 17 (side wall) It was removed by a process to form a gate insulating layer and the gate charge storage layer.
また、電荷蓄積層22bの一部が露呈したときに、ドライエッチングを終了してもよい。 Further, when a portion of the charge storage layer 22b is exposed, it may end the dry etching.
ゲート導電層14'、第2のゲート絶縁層22c'およびゲート電荷蓄積層22b'(あるいは、ゲート導電層14'および第2のゲート絶縁層22c'だけ、あるいは、ゲート導電層14'だけ)を形成するとき、ドライエッチングの代わりにウェットエッチングを使用してもよい。 Gate conductive layer 14 ', a second gate insulating layer 22c' and the gate charge storage layer 22b '(or gate conductive layer 14' and the second gate insulating layer 22c 'only, or gate conductive layer 14' only) the when forming may use wet etching instead of dry etching.

その後、図4に示すように、前記ゲート導電層14'の下方に位置する前記半導体層10のチャネル領域を挟み、互いに対向するソースドレイン領域12、13を半導体層10の上層に形成する。 Thereafter, as shown in FIG. 4, sandwiching the channel region of the semiconductor layer 10 located below the gate conductive layer 14 'to form source drain regions 12 and 13 facing each other on the upper layer of the semiconductor layer 10. たとえば、ソースドレイン領域12、13を形成するために必要なドーパント(たとえば、ヒ素)を半導体層10にイオン注入する。 For example, the dopant required for forming the source drain regions 12 and 13 (e.g., arsenic) are ion-implanted into the semiconductor layer 10 a. 半導体層10の面の法線に対するイオン注入の角度は、たとえば、ほぼ0度である。 Angle of the ion implantation with respect to the normal line of the surface of the semiconductor layer 10 is, for example, is approximately 0 degrees. 言い換えれば、半導体層10の面に対するイオン注入の角度は、たとえば、ほぼ90度である。 In other words, the angle of ion implantation into the surface of the semiconductor layer 10 is, for example, is approximately 90 degrees. 図4中の実線の矢印で示されるように、半導体層10の面の法線に対するイオン注入の角度がほぼ0度であるイオン注入を、本明細書では垂直イオン注入と呼ぶ。 As indicated by the solid line arrow in FIG. 4, the ion implantation angle of the ion implantation with respect to the normal line of the surface of the semiconductor layer 10 is approximately 0 degrees, referred to herein as a vertical ion implantation. 図4中の破線の矢印で示されるように、半導体層10の面の法線に対するイオン注入の角度が0度を除く90度未満であるイオン注入を、本明細書では斜めイオン注入と呼ぶ。 As indicated by the dashed arrows in FIG. 4, the ion implantation angle of the ion implantation with respect to the normal line of the surface of the semiconductor layer 10 is less than 90 degrees, excluding 0 degree, it referred to herein as oblique ion implantation. ヒ素は、たとえば、リンに変更してもよい。 Arsenic, for example, may be changed to phosphorus. 本実施形態において、ゲート電荷蓄積層22b'にホットキャリアを注入するために、ソースドレイン領域12、13のドーパントのドーズ量の範囲は、たとえば、7×10 14個/cm 以上である。 In the present embodiment, in order to inject hot carriers into the gate charge storage layer 22b ', a range of dosage of the dopant in the source and drain regions 12 and 13, for example, is 7 × 10 14 / cm 2 or more.
なお、図2(A)に示されるように、その後の工程で、ソースドレイン領域12、13の一部の下にソースドレイン領域18、19が形成される。 Incidentally, as shown in FIG. 2 (A), in the subsequent step, the source drain regions 18 and 19 under a portion of the source drain regions 12 and 13 are formed. 図2(A)において、ソースドレイン領域12、13をソースドレインエクステンション領域と呼ばれることもある。 In FIG. 2 (A), sometimes called a source drain regions 12 and 13 with the source drain extension region. ソースドレイン領域18、19をソースドレインコンタクト領域と呼ばれることもある。 Sometimes the source and drain regions 18 and 19 referred to as the source drain contact region.

その後、ゲート電荷蓄積層22b'へのホットキャリア注入(HCI、Hot Carrier Injection)の効率を増加させるために、半導体層10中の不純物濃度を調整するために必要なドーパント(たとえば、ホウ素)を、ゲート導電層14'の下方に位置する半導体層10の上層の一部(図示せず)であって、ソースドレイン領域12の近傍に位置する領域とソースドレイン領域13の近傍に位置する領域とを有する半導体層10の上層の一部に斜めイオン注入を実施する。 Thereafter, hot carrier injection into the gate charge storage layer 22b '(HCI, Hot Carrier Injection) in order to increase the efficiency of the dopant (e.g., boron) required to adjust the impurity concentration in the semiconductor layer 10, a top part of the semiconductor layer 10 which is located below the gate conductive layer 14 '(not shown), and a region located in the vicinity of the region and the source drain regions 13 located in the vicinity of the source drain regions 12 implementing the oblique ion implantation in a part of the upper semiconductor layer 10 having. 半導体層10の面の法線に対する斜めイオン注入の角度の範囲は、たとえば、10度〜30度である。 Angle in the range of oblique ion implantation with respect to the normal line of the surface of the semiconductor layer 10 is, for example, 10 degrees to 30 degrees. このようなイオン注入は、Halo(Pocket)イオン注入と呼ばれることもある。 Such ion implantation may also be referred to as a Halo (Pocket) ion implantation.
その後、ゲート導電層14'上の露呈部を有するレジスト(図示せず)を取り除く。 Then, remove the resist (not shown) having a exposed portion of the gate conductive layer 14 '.

図5は、図2(A)に示す半導体装置の製造方法の概略を説明するための他の図である。 Figure 5 is another diagram for explaining the outline of the manufacturing method of the semiconductor device shown in FIG. 2 (A).
その後、少なくとも、ゲート導電層14'の部分的な領域42にレジストRを形成する。 Then, at least, a resist R in the partial region 42 of the gate conductive layer 14 '. 好ましくは、レジストRは、ゲート導電層14'の部分的な領域42から、ソースドレイン領域12、13の一方のソースドレイン領域13の上方に位置する第1の絶縁層22aの部分的な領域47まで延在する。 Preferably, the resist R is the partial region 42 of the gate conductive layer 14 ', a first partial area 47 of the insulating layer 22a located above one of the source drain region 13 of the source drain regions 12 and 13 It extends to.
具体的には、ゲート導電層14'の表面全体および第1の絶縁層22aの表面全体、ならびにゲート導電層14'の露呈される両方の側面全体、第2のゲート絶縁層22c'の露呈される両方の側面全体およびゲート電荷蓄積層22b'の露呈される両方の側面全体にレジスト(図示せず)を塗布する。 Specifically, 'the entire surface of the entire surface of and the first insulating layer 22a, and the gate conductive layer 14' gate conductive layer 14 across both sides to be exposed, and the exposure of the second gate insulating layer 22c ' applying a resist (not shown) on the entire both sides that are exposed in the entire both sides and the gate charge storage layer 22b 'that. その後、ゲート導電層14'の一部(部分的な領域42を除くゲート導電層14'の残部領域41)および第1の絶縁層22aの一部(部分的な領域47を除く第1の絶縁層22aの残部領域46)を露呈するように、塗布されたレジストの一部(図示せず)を除去する。 Thereafter, a first insulating except 'part (partial area 42 gate conductive layer 14, except for the' rest area 41) and a portion of the first insulating layer 22a (partial region 47 a gate conductive layer 14 to expose the remainder region 46) of the layer 22a, to remove portions of the applied resist (not shown). これにより、ゲート導電層14'の一部(41)および第1の絶縁層22aの一部(46)、ならびにゲート導電層14'の一部(41)側のゲート導電層14'の一方の側面、ゲート導電層14'の一部(41)側の第2のゲート絶縁層22c'の一方の側面、およびゲート導電層14'の一部(41)側のゲート電荷蓄積層22b'の一方の側面を露呈する露呈部を有するレジストRが、ゲート導電層14'の残部(42)および第1の絶縁層22aの残部(47)、ならびにゲート導電層14'の残部(42)側のゲート導電層14'の他方の側面、ゲート導電層14'の残部(42)側の第2のゲート絶縁層22c'の他方の側面、およびゲート導電層14'の残部(42)側のゲート電荷蓄積層22b'の他方の側面の上に形成される。 Thus, the gate conductive layer 14 'of the part (41) and a portion of the first insulating layer 22a (46), and the gate conductive layer 14' of the part (41) side of one of the gate conductive layer 14 'of the sides, one side of the 'part of (41) a second gate insulating layer 22c of the side' gate conductive layer 14, and one of the 'part of (41) the gate charge storage layer 22b of the side' gate conductive layer 14 the gate sides resist R having exposed portion which is exposed to, the remainder (42) of the gate conductive layer 14 'remaining portion (42) and the remainder of the first insulating layer 22a (47), and the gate conductive layer 14' 'other side of the gate conductive layer 14' conductive layer 14 'other side, and the gate conductive layer 14' remaining portion (42) a second gate insulating layer 22c of the side of the gate charge storage of the remainder (42) of the It is formed on the other side of the layer 22b '. ゲート導電層14'の残部(42)は、ゲート導電層14'の一部(41)を除くゲート導電層14'のすべての領域である。 Gate conductive layer 14 'remaining portion (42), the gate conductive layer 14' are all regions of the gate conductive layer 14 ', except part of the (41).

その後、露呈部を有するレジストRをマスクとして使用し、少なくとも、ゲート導電層14'の一部(41)に、例えばフッ素(広義にはフッ素系ガス)を用いる垂直イオン注入を実施する。 Thereafter, the resist R having exposed portion is used as a mask, at least a part of the gate conductive layer 14 '(41), for example, fluorine (in a broad sense fluorine-based gas) to implement the vertical ion implantation using. 露呈されるゲート導電層14'の一部(41)は、ソースドレイン領域12側に位置する。 Part of the gate conductive layer 14 'is exposed (41) is located in the source drain region 12 side. レジストRで覆われるゲート導電層14'の残部(42)は、ソースドレイン領域13側に位置する。 The remainder of the gate conductive layer 14 'covered with the resist R (42) is located on the source drain region 13 side.

ゲート導電層14'の一部(41)およびゲート導電層14'の一部(41)の下に形成される第2のゲート絶縁層22c'の一部を介して、第2のゲート絶縁層22c'の一部の下に形成されるゲート電荷蓄積層22b'の一部まで到達するエネルギーで、フッ素を用いる垂直イオン注入を実施する。 Gate conductive layer 14 'a part of (41) and a gate conductive layer 14' through the part of the second gate insulating layer 22c formed under 'the portion of (41), a second gate insulating layer energy reaching part of 22c 'of a portion of the gate charge storage layer 22b formed on the lower', to implement the vertical ion implantation using fluorine. 具体的には、注入されるフッ素のイオンの分布が半導体層10の面の法線方向で最大となる位置が第1の絶縁層22aとゲート電荷蓄積層22b'との間の界面(たとえば、SiO −Si 界面)付近のゲート電荷蓄積層22b'内のトラップ準位が形成される位置48(以下、トラップ位置48と称する。)となるように、フッ素のイオンの垂直イオン注入時のエネルギーを決定する。 Specifically, the interface between the distribution of the injected fluorine ions becomes maximum at the normal direction of the surface of the semiconductor layer 10 positions between the first insulating layer 22a and the gate charge storage layer 22b '(e.g., position SiO 2 -Si 3 N 4 interface) trap level of the gate charge storage layer 22b in 'the vicinity are formed 48 (hereinafter, referred to as the trap position 48.) and so that, vertical ion implantation of fluorine ions to determine the energy of the time. フッ素を用いる垂直イオン注入が実施された第1の絶縁層22aとゲート電荷蓄積層22b'との間の界面の付近のトラップ位置48に存在する多数のダングリングボンド(dangling bond)は、部分的に終端される。 Many dangling bonds present in the trap position 48 in the vicinity of the interface between the first insulating layer 22a and the gate charge storage layer 22b 'of vertical ion implantation using the fluorine was performed (dangling bond) is partly It is terminated in. なお、SiO −Si 界面の付近のトラップ位置48に存在するダングリングボンドの数は、非常に多いので、トラップ位置48に存在するダングリングボンドのすべてを完全に終端させることは、現実的に不可能である。 The number of dangling bonds existing in SiO 2 -Si 3 N 4 trap position 48 in the vicinity of the interface is so high, to completely terminate all dangling bonds present in the trap position 48, it is practically impossible.

フッ素を用いる垂直イオン注入が実施された第1の絶縁層22aとゲート電荷蓄積層22b'との間の界面の付近のトラップ位置48に存在するダングリングボンドが部分的に終端されるので、図1のメモリセルのビット線が接続されるソースドレイン領域12側のゲート電荷蓄積層22b'の電荷(ホットホール、ホットエレクトロン)を蓄積する能力は、低下する。 Since dangling bonds present in the trap position 48 in the vicinity of the interface between the first insulating layer 22a and the gate charge storage layer 22b 'which fluorine vertical ion implantation using is performed is partially terminated, FIG. 1 bit line connected to the source drain region 12 side of the gate charge storage layer 22b 'of the charge is a memory cell (hot holes, hot electrons) ability to accumulate drops. 一方、図1のメモリセルのソース線が接続されるソースドレイン領域13側のゲート電荷蓄積層22b'の電荷を蓄積する能力は、レジストRによって維持される。 Meanwhile, the ability to accumulate the charge in the source drain region 13 side of the gate charge storage layer 22b 'which the source line of the memory cell of FIG. 1 is connected, it is maintained by the resist R. すなわち、レジストRの下方に位置するゲート導電層14'の残部(42)には、フッ素を用いる垂直イオン注入が実施されない。 That is, the remainder (42) of the gate conductive layer 14 'located below the resist R, vertical ion implantation using the fluorine is not performed. したがって、フッ素を用いる垂直イオン注入が実施されない第1の絶縁層22aとゲート電荷蓄積層22b'との間の界面の付近のトラップ位置に存在する多数のダングリングボンドは、終端されない。 Therefore, a large number of dangling bonds present in the trap position near the interface between the first insulating layer 22a and the gate charge storage layer 22b 'of vertical ion implantation using the fluorine is not performed, not terminated. これにより、図1のメモリセルのソース線が接続されるソースドレイン領域13側のゲート電荷蓄積層22b'の電荷を蓄積する能力は、維持される。 Thus, the ability to accumulate the charge in the source drain region 13 side of the gate charge storage layer 22b 'which the source line of the memory cell of FIG. 1 is connected is maintained. このように、ゲート電荷蓄積層22b'の一部31の電荷蓄積能力は、ゲート電荷蓄積層22b'の残部32の電荷蓄積能力より低い。 Thus, the gate charge storage layer 22b 'charge storage capacity of some 31 of the gate charge storage layer 22b' below the charge storage capacity of the remainder 32 of the.

この事は、図1において、ビット線BL1の電圧をたとえば5[V]から3[V]に調整しなくても、メモリセルMC10(選択されたメモリセル)のソース線SL1が接続されるソースドレイン領域側の電荷蓄積層に電荷(ホットエレクトロン)を書き込む場合、メモリセルMC01(選択されないメモリセル)のビット線BL1が接続されるソースドレイン領域側の電荷蓄積層に電荷(ホットホール)が書き込まれ難いことを意味する。 This is the source in FIG. 1, even without adjusting the voltage of the bit line BL1 for example, from 5 [V] to 3 [V], the source line SL1 of the memory cell MC10 (selected memory cell) is connected when writing to the charge storage layer of the drain region side charge (hot electrons), the memory cell MC01 charge in the charge storage layer of the source-drain region side of the bit line BL1 is connected to (the unselected memory cells) (hot holes) written which means that hardly. すなわち、メモリセルMC10(選択されたメモリセル)に電荷(ホットエレクトロン)を書き込む際に使用する電圧の数が、3つ(0[V]、5[V]、7[V])であっても、メモリセルMC01(選択されないメモリセル)へのディスターブを防止することができる。 That is, the number of voltages used to write charge in the memory cell MC10 (selected memory cell) (the hot electrons) is three (0 [V], 5 [V], 7 [V]) a also, it is possible to prevent the disturbance to the memory cell MC01 (unselected memory cells).
また、図1において、ビット線BL1の電圧をたとえば5[V]から3[V]に調整して、メモリセルMC10(選択されたメモリセル)に電荷(ホットエレクトロン)を書き込む際に使用する電圧の数が、4つ(0[V]、3[V]、5[V]、7[V])であっても、メモリセルMC01(選択されないメモリセル)へのディスターブをより確実に防止することができる。 Further, in FIG. 1, the voltage to be used when writing by adjusting the voltage of the bit line BL1 for example, from 5 [V] to 3 [V], the charge in the memory cell MC10 (selected memory cell) (the hot electrons) the number of four (0 [V], 3 [V], 5 [V], 7 [V]) even to prevent disturbance to the memory cell MC01 (unselected memory cells) more reliably be able to.

ところで、特許文献2(特開2000−174030号公報)の図2および段落[0045]は、ONOからなる容量絶縁膜11を開示するが、特許文献2の段落[0045]は、図2のスタック型DRAM全体を水素アニールすることを開示しているに過ぎない。 Meanwhile, Patent Document 2 Figure 2 and paragraphs (JP 2000-174030 JP) [0045] is disclosed a capacitor insulating film 11 made of ONO, paragraph Patent Document 2 [0045], the stack of FIG. 2 the entire mold DRAM merely discloses the hydrogen annealing. 言い換えれば、水素は、容量絶縁膜11に対して一様に到達する。 In other words, hydrogen is uniformly reach for capacitive insulating film 11. また、特許文献2の段落[0005]は、水素アニールでは、窒化シリコン膜のダングリングボンドが終端されないことを開示している。 Further, paragraph Patent Document 2 [0005], in hydrogen annealing, dangling bonds of silicon nitride film is disclosed that it is not terminated.

特許文献3(2006−319186号公報)の図1および段落[0054]は、シリコン酸化膜(第1絶縁膜3)−シリコン窒化膜(電荷保持膜4)−シリコン酸化膜(第2絶縁膜5)を開示するが、特許文献3の段落[0061]は、第3絶縁膜11に含まれる水分を熱処理で拡散させることを開示しているに過ぎない。 1 and paragraph [0054] of Patent Document 3 (2006-319186 discloses) a silicon oxide film (first insulating film 3) - silicon nitride film (charge holding film 4) - silicon oxide film (second insulating film 5 ) discloses but paragraph [0061] of Patent Document 3 is only disclose to diffuse heat treatment the moisture contained in the third insulating film 11. 言い換えれば、水分は、シリコン窒化膜(電荷保持膜4)に対して一様に到達する。 In other words, moisture is uniformly reach the silicon nitride film (charge holding film 4). また、特許文献3の段落[0061]は、第3絶縁膜11に含まれる水分の熱拡散では、シリコン窒化膜(電荷保持膜4)のダングリングボンドが終端されないことを暗示している。 Further, paragraph of Patent Document 3 [0061], in the thermal diffusion of the water contained in the third insulating film 11, the dangling bonds of the silicon nitride film (charge holding film 4) implying that it is not terminated.

特許文献4(特開平07−058313号公報)の図2および段落[0024]は、シリコン酸化膜4−ナイトライド膜5−オキシナイトライド膜6を開示するが、特許文献4の段落[0028]は、フッ素のイオン10をシリコン酸化膜中に注入していることを開示しているに過ぎない。 2 and paragraphs [0024] of Patent Document 4 (Japanese Patent Laid-Open No. 07-058313), which discloses a silicon oxide film 4 nitride film 5 oxynitride film 6, paragraph Patent Document 4 [0028] It is only discloses that ions are implanted 10 of fluorine in the silicon oxide film. また、特許文献4の段落[0010]は、フッ素のイオン10をナイトライド膜5に対して一様に通過させることを教授している。 Further, paragraph Patent Document 4 [0010] is in teaching that uniformly pass through the ion 10 of fluorine relative nitride film 5.
このように、特許文献2、特許文献3および特許文献4は、本実施形態のようにゲート電荷蓄積層22b'の一部31の電荷蓄積能力が、フッ素のイオン注入によって、ゲート電荷蓄積層22b'の残部32の電荷蓄積能力より低下させることを開示するものではない。 Thus, Patent Document 2, Patent Documents 3 and 4, the charge storage capacity of some 31 of the gate charge storage layer 22b 'as in this embodiment, by ion implantation of fluorine, the gate charge storage layer 22b It does not disclose a reducing from the charge storage capacity of the remainder 32 of '.

図6(A)は、図5に示されるレジストRの変形例を示し、図6(B)は、図5に示されるレジストRのもう1つの変形例を示し、図6(C)は、図5に示されるレジストRの1例を示し、図6(D)は、図5に示されるレジストRの他の変形例を示し、図6(E)は、図5に示されるレジストRの他の変形例を示し、図6(F)は、図5に示されるレジストRの他の変形例を示す。 6 (A) shows a variation of the resist R as shown in FIG. 5, FIG. 6 (B) shows a resist R Another variation shown in FIG. 5, FIG. 6 (C) shows an example of the resist R as shown in FIG. 5, FIG. 6 (D) shows another modification of the resist R as shown in FIG. 5, FIG. 6 (E), the resist R as shown in FIG. 5 shows another modification, FIG. 6 (F) shows another modification of the resist R as shown in FIG.
図6(A)(および図6(D))に示すように、レジストRの範囲は、ソース線が接続されるソースドレイン領域13側(図6(D)において、ソースドレイン領域12側のゲート導電層14'の一端44と対向するソースドレイン領域13側のゲート導電層14'の他端45)から、ゲート導電層14'のゲート長の1/5までとしてもよい。 As shown in FIG. 6 (A) (and FIG. 6 (D)), the range of the resist R is the source-drain region 13 side where the source lines are connected (FIG. 6 (D), the source drain region 12 side gate from the other end 45) of the 'end 44 and the gate conductive layer 14 of the opposing source drain region 13 of the' conductive layer 14 may be up to 1/5 of the gate length of the gate conductive layer 14 '. 図6(D)に示されるように、第1の絶縁層22aとゲート電荷蓄積層22b'との間の界面の付近のソースドレイン領域13側のトラップ位置の上方に位置するゲート導電層14'の残部(42)の上だけにレジストRを形成してもよい。 As shown in FIG. 6 (D), the first insulating layer 22a and the gate charge storage layer 22b 'gate conductive layer located above the trap location of the source drain region 13 side in the vicinity of the interface between the 14' only may be formed resist R on the balance (42). 図1のメモリセルのソース線が接続されるソースドレイン領域13側の電荷蓄積層22b'の電荷を蓄積する能力は、レジストRによって維持される。 Ability to accumulate charge in the charge storage layer 22b of the source drain region 13 side 'of the source line of the memory cell of FIG. 1 is connected, is maintained by the resist R.
また、図6(C)に示すように、レジストRの範囲は、たとえば、ゲート導電層14'のソース線が接続されるソースドレイン領域13側から、ゲート導電層14'のゲート長の4/5までである。 Further, as shown in FIG. 6 (C), the resist range R, for example, 'from the source drain region 13 side where the source line is connected, the gate conductive layer 14' gate conductive layer 14 of the gate length of 4 / 5 is up to. 図6(F)に示すように、レジストRの範囲は、たとえば、ソースドレイン領域13側のゲート導電層14'の他端45から、ゲート導電層14'のゲート長の4/5までとしてもよい。 As shown in FIG. 6 (F), the scope of the resist R, for example, be a 'from the other end 45 of the gate conductive layer 14' gate conductive layer 14 of the source drain region 13 side to the 4/5 of the gate length of good. 言い換えれば、第1の絶縁層22aとゲート電荷蓄積層22b'との間の界面の付近のソースドレイン領域13側のトラップ位置48の上方に位置するゲート導電層14'の一部(41)の上だけにフッ素を用いるイオン注入を実施すればよい。 In other words, the first insulating layer 22a and part of the 'source drain region 13 side of the trap position gate conductive layer 14 located above the 48 near the interface between the' gate charge storage layer 22b of (41) only the ion implantation using the fluorine on may be performed. 図1のメモリセルのビット線が接続されるソースドレイン領域12側のゲート電荷蓄積層22b'の電荷を蓄積する能力を低下させることができる。 Can be the bit lines of the memory cell of FIG. 1 reduces the ability to accumulate charges of connected source-drain region 12 side of the gate charge storage layer 22b are '.
さらに、図6(B)(および図6(E))に示すように、レジストRの範囲は、たとえば、ソース線が接続されるソースドレイン領域13側(図6(E)において、ソースドレイン領域13側のゲート導電層14'の他端45))から、ゲート導電層14'のゲート長の1/2までとしてもよい。 Furthermore, as shown in FIG. 6 (B) (and FIG. 6 (E)), the range of the resist R is, for example, in the source drain region 13 side where the source lines are connected (FIG. 6 (E), the source and drain regions 'from the other end 45)) of the gate conductive layer 14' of 13 side gate conductive layer 14 may be up to 1/2 of the gate length of. レジストRを形成する時のばらつき(レジストR用のフォトマスクの配置精度)を考慮して、図1のメモリセルのソース線が接続されるソースドレイン領域13側のゲート電荷蓄積層22b'の電荷を蓄積する能力を確実に維持するとともに、図1のメモリセルのビット線が接続されるソースドレイン領域12側のゲート電荷蓄積層22b'の電荷を蓄積する能力を確実に低下させることができる。 Taking into account the variability (placement accuracy of the photomask for the resist R) at the time of forming the resist R, the charge of the source drain region 13 side of the gate charge storage layer 22b 'which the source line of the memory cell of FIG. 1 is connected the while reliably maintaining the ability to accumulate, can be reduced to ensure the ability to accumulate the charge in the source drain region 12 side of the gate charge storage layer 22b of the bit lines of the memory cell of FIG. 1 is connected '.

なお、図6(A)および図6(D)において、ゲート長方向に沿ったゲート導電層14'上のレジストRの長さは、たとえば、50[nm]とすることができる。 The length of the resist R on in FIG. 6 (A) and 6 FIG. 6 (D), the gate conductive layer 14 along the gate length direction 'may be, for example, to 50 [nm]. 図6(B)および図6(E)において、ゲート長方向に沿ったゲート導電層14'上のレジストRの長さは、たとえば、125[nm]とすることができる。 In FIG. 6 (B) and FIG. 6 (E), the length of the resist R on the gate conductive layer 14 'along the gate length direction, for example, be a 125 [nm]. 図6(C)および図6(F)において、ゲート長方向に沿ったゲート導電層14'上のレジストRの長さは、たとえば、200[nm]とすることができる。 In FIG. 6 (C) and FIG. 6 (F), the length of the resist R on the gate conductive layer 14 'along the gate length direction, for example, be a 200 [nm].

レジストRの範囲が図6(A)、図6(B)および図6(C)に適合する場合、フッ素を用いるイオン注入は、フッ素を用いる垂直イオン注入または斜めイオン注入である。 Resist the range of R is FIG. 6 (A), the case conforms to Fig. 6 (B) and FIG. 6 (C), the ion implantation using the fluorine is vertical ion implantation or oblique ion implantation using fluorine. 具体的には、フッ素を用いる垂直イオン注入の代わりに、フッ素を用いる斜めイオン注入を実施してもよい。 Specifically, instead of the vertical ion implantation using a fluorine, it may be performed oblique ion implantation using fluorine. また、たとえば、フッ素を用いる垂直イオン注入を実施し、その後に、フッ素を用いる斜めイオン注入を実施してもよい。 Further, for example, fluorine implement vertical ion implantation using, thereafter, it may be carried out oblique ion implantation using fluorine.
半導体層10の面の法線に対する斜めイオン注入の角度の範囲は、たとえば、10度〜30度である。 Angle in the range of oblique ion implantation with respect to the normal line of the surface of the semiconductor layer 10 is, for example, 10 degrees to 30 degrees. 具体的には、注入されるフッ素のイオンの分布がトラップ位置48で最大となるように、フッ素を用いる斜めイオン注入時のエネルギーを決定する。 Specifically, as the distribution of the injected fluorine ions becomes maximum at the trap position 48, to determine the energy at the time of oblique ion implantation using fluorine. 斜めイオン注入は、垂直イオン注入と比べて、第1の絶縁層22aとゲート電荷蓄積層22b'との間の界面の付近のトラップ位置48へのフッ素のイオンの到達距離が短いので、フッ素を用いる斜めイオン注入時のエネルギーは、フッ素を用いる垂直イオン注入時のエネルギーより低くてよい。 Oblique ion implantation, as compared to vertical ion implantation, since the reach of the fluorine ions into the trap position 48 in the vicinity of the interface between the first insulating layer 22a and the gate charge storage layer 22b 'is short, the fluorine energy during oblique ion implantation using may be lower than the energy at the time of vertical ion implantation using fluorine.

レジストRの範囲が図6(D)、図6(F)および図6(G)に適合する場合、フッ素を用いるイオン注入は、フッ素を用いる垂直イオン注入、または、ソースドレイン領域13側のゲート電荷蓄積層22b'の電荷蓄積能力が実質的に低下しない程度のフッ素を用いる斜めイオン注入である。 Resist range R is FIG. 6 (D), the case conforms to Fig. 6 (F) and FIG. 6 (G), ion implantation using a fluorine, vertical ion implantation using fluorine, or, the source drain region 13 side gate charge storage capacity of the charge storage layer 22b 'is oblique ion implantation using fluorine as not substantially reduced. なお、イオン注入に用いられるフッ素系ガスに関して、フッ素(F )は、たとえば、フッ化ホウ素(BF )、フッ化水素(HF)等に変更してもよい。 Regarding fluorine-based gas used for the ion implantation, a fluorine (F 2), for example, boron fluoride (BF 2), may be changed to hydrogen fluoride (HF) or the like. また、フッ素系ガス(たとえば、フッ素)を用いるイオン注入は、水素系ガス(たとえば、水素(H )、塩化水素(HCl)、ホウ化水素(B )、リン化水素(PH )、フッ化水素(HF)等)を用いるイオン注入に変更してもよい。 Further, fluorine-based gas (e.g., fluorine) ion implantation using a hydrogen-based gas (e.g., hydrogen (H 2), hydrogen chloride (HCl), borohydride (B 2 H 6), hydrogen phosphide (PH 3 ), it may be changed to an ion implantation using a hydrogen fluoride (HF), etc.). たとえば、水素を用いる水素のイオンのイオン注入だけを実施してもよい。 For example, it may be carried out only ion implantation of hydrogen using a hydrogen ion. 代替的に、たとえば、BF を用いるフッ素のイオンのイオン注入だけを実施してもよい。 Alternatively, for example, it may be performed only ion implantation of fluorine ions using BF 2. また、たとえば、フッ素を用いるフッ素のイオンのイオン注入を実施し、その後に、たとえば、水素を用いる水素のイオンのイオン注入を実施してもよい。 Further, for example, fluorine and an ion implantation of fluorine ions using, then, for example, may be an ion implantation of hydrogen using a hydrogen ion. たとえば、BF を用いるフッ素のイオンのイオン注入を実施する場合、ホウ素のイオンのイオン注入がソースドレイン領域12、13に悪影響を及ぼす可能性がある。 For example, when performing ion implantation of fluorine ions using BF 2, the ion implantation of boron ions can adversely affect the source and drain regions 12 and 13.
その後、レジストRを取り除く。 Then, remove the resist R.

その後、図2(A)に示すように、ゲート導電層14'の両方の側面、第2のゲート絶縁層22c'の両方の側面、およびゲート電荷蓄積層22b'の両方の側面に、第3の絶縁層16、17を形成する。 Thereafter, as shown in FIG. 2 (A), 'both sides of the second gate insulating layer 22c' gate conductive layer 14 both sides of, and on both sides of the gate charge storage layer 22b ', a third forming an insulating layer 16, 17. 第3の絶縁層16、17は、たとえば、窒化シリコン層(たとえば、SiN層)である。 The third insulating layer 16, 17 is, for example, a silicon nitride layer (eg, SiN layer). 図2(A)に示すように、第3の絶縁層16、17の各々の断面は、ゲート導電層14'側の一方の側面であって半導体層10の頂面に対して垂直な一方の側面と、一方の側面と反対側の曲面を有する他方の側面と、半導体層10の頂面に対して平行な底面とを有する。 As shown in FIG. 2 (A), each of the cross-section of the third insulating layer 16 and 17, one of the perpendicular to the top surface of the semiconductor layer 10 a one side surface of the gate conductive layer 14 'side It has a side surface, and one side and the other side surfaces having opposite side of the curved surface, a bottom surface parallel to the top surface of the semiconductor layer 10.
具体的には、レジストRが取り除かれた後、SiN層(図示せず)は、たとえば、CVD処理によって、ゲート導電層14の表面全体および第1の絶縁層22aの表面全体、ならびにゲート導電層14'の露呈される両方の側面全体、第2のゲート絶縁層22c'の露呈される両方の側面全体およびゲート電荷蓄積層22b'の露呈される両方の側面全体に形成される。 Specifically, after the resist R is removed, SiN layer (not shown), for example, by a CVD process, the whole and the entire surface of the first insulating layer 22a surface of the gate conductive layer 14, and the gate conductive layer 'entire side of both to be exposed, the second gate insulating layer 22c' 14 is formed on the entire side surfaces of both to be exposed in the entire side surface of both the exposure of and the gate charge storage layer 22b '. その後、SiN層の表面全体にレジスト(図示せず)を塗布する。 Then applied to the entire surface of the SiN layer resist (not shown). その後、ゲート導電層14の上方に位置するSiN層の一部を露呈するように塗布されたレジストの一部(図示せず)を除去し、SiN層の一部を露呈する露呈部を有するレジスト(図示せず)をSiN層の残部の上に形成する。 Then, resist having a exposed part portion of the coated resist to expose a portion of the SiN layer located above the gate conductive layer 14 (not shown) is removed, exposing the portion of the SiN layer (not shown) is formed on the remaining portion of the SiN layer. 露呈部を有するレジストをマスクとして使用し、露呈されるSiN層の一部を異方性ドライエッチングする。 A resist having a exposed portion is used as a mask, anisotropic dry etching a portion of the SiN layer is exposed. 第1の絶縁層22aの一部が除去され、第1のゲート絶縁層22a'が形成されたとき、異方性ドライエッチングを終了する。 Part of the first insulating layer 22a is removed, when the first gate insulating layer 22a 'is formed, and ends the anisotropic dry etching. このようにして、たとえば異方性ドライエッチングされたSiN層を第3の絶縁層16、17として形成する。 In this manner, a SiN layer, for example is anisotropic dry etching as the third insulating layer 16, 17. 第3の絶縁層16、17は、サイドウォールと呼ばれることがある。 The third insulating layer 16 and 17 may be referred to as side walls. なお、図2(A)において、第1のゲート絶縁層22a'は、ゲート電荷蓄積層22b'および第3の絶縁層16、17の下だけに位置するが、実際には、異方性ドライエッチングにより完全に除去されない第1の絶縁層22aの一部が、半導体層10(図2(A)の領域18、19に相当する半導体層10)の上に薄く残っている。 Incidentally, in FIG. 2 (A), the first gate insulating layer 22a ', the gate charge storage layer 22b' is positioned just beneath and third insulating layers 16 and 17, in practice, the anisotropic dry part of the first insulating layer 22a which is not completely removed by etching, leaving thin on the semiconductor layer 10 (semiconductor layer 10 corresponding to the region 18, 19 of FIG. 2 (a)).
その後、露呈部を有するレジストを除去する。 Thereafter, the resist is removed with the expose portion.

その後、半導体層10の上層(具体的には、ソースドレイン領域12、13の一部およびソースドレイン領域12、13の一部の下に位置する半導体層10)にソースドレイン領域18、19を形成する。 Then, (specifically, the semiconductor layer 10 located under a portion of the part and the source drain regions 12 and 13 of the source drain regions 12 and 13) the upper layer of the semiconductor layer 10 and the source drain regions 18 and 19 to form to. ソースドレイン領域18、19は、ソースドレイン領域12、13のドーズ量と同程度のドーズ量で、ソースドレイン領域12、13のドーパントと同じ型のドーパント(たとえば、ヒ素)を、ソースドレイン領域12、13より深くイオン注入する。 Source and drain regions 18 and 19, at a dose of about the same dose of the source drain regions 12 and 13, the same type as the dopant of the source and drain regions 12 and 13 dopant (e.g., arsenic), source drain regions 12, deeply ion implantation than 13.
具体的には、ゲート導電層14の表面全体、第3の絶縁層の表面全体(曲面を有する他方の側面)、および露呈される半導体層10(露呈されるソースドレイン領域12、13(実際には、異方性ドライエッチングにより完全に除去されない第1の絶縁層22aの一部の薄い層))の表面全体に、レジスト(図示せず)を塗布する。 Specifically, the entire surface of the gate conductive layer 14, a third of the entire surface of the insulating layer (the other side having a curved surface), and source drain regions 12 and 13 are semiconductor layers 10 (exposed to be exposed (actually is applied to the entire surface of some thin layer) of) the first insulating layer 22a is not completely removed by anisotropic dry etching, a resist (not shown). その後、第1のゲート絶縁層22a'下に位置する半導体層10を除く半導体層10(レジストが塗布されるまで露呈していたソースドレイン領域12、13)を露呈するように、塗布されたレジストの一部(図示せず)を除去する。 Then, so as to expose the semiconductor layer 10 except for the semiconductor layer 10 positioned 'beneath the first gate insulating layer 22a (the source drain regions 12 and 13 which has been exposed to the resist is coated), coated resist removing a portion (not shown) of the. これにより、第1のゲート絶縁層22a'下に位置する半導体層10を除く半導体層10を露呈する露呈部を有するレジスト(図示せず)が、ゲート導電層14および第3の絶縁層の上に形成する。 Thus, a resist having a exposed portion which is exposed the semiconductor layer 10 except for the semiconductor layer 10 positioned 'beneath the first gate insulating layer 22a (not shown), on the gate conductive layer 14 and the third insulating layer form to. 露呈部を有するレジストをマスクとして使用し、第1のゲート絶縁層22a'下に位置する半導体層10を除く半導体層10に、ソースドレイン領域12、13のドーパントと同じ型のドーパントのイオン注入を実施する。 A resist having a exposed portion is used as a mask, the semiconductor layer 10 except for the semiconductor layer 10 located under the first gate insulating layer 22a ', the ion implantation of the same type of dopant and the dopant of the source and drain regions 12 and 13 carry out. これにより、ソースドレイン領域12'、13'およびソースドレイン領域18、19が形成される。 Thus, the source drain regions 12 ', 13' and the source drain regions 18 and 19 are formed. ソースドレイン領域12'、13'は、ソースドレインエクステンション領域12'、13'と呼ばれることもある。 Source and drain regions 12 ', 13', source drain extension regions 12 ', 13' may also be referred to as a. ソースドレイン領域18、19は、ソースドレインコンタクト領域18、19と呼ばれることもある。 Source and drain regions 18 and 19 may also be referred to as source-drain contact region 18, 19.

露呈されるソースドレインコンタクト領域18、19は、好ましくは、それらの表面にシリサイド層(図示せず)(たとえば、CoSi 層)を有する。 Source drain contact regions 18, 19 is exposed preferably has a silicide layer on their surface (not shown) (e.g., CoSi 2 layer). 具体的には、CoSi 層は、たとえば、スパッタ装置によって形成することができる。 Specifically, CoSi 2 layer, for example, may be formed by a sputtering apparatus.
その後、露呈部を有するレジストを除去する。 Thereafter, the resist is removed with the expose portion.

図2(A)に示されないが、周知の手法にて、ゲート導電層14'にワード線を接続し、ソースドレインコンタクト領域18にビット線を接続し、ソースドレインコンタクト領域19にソース線を接続し、たとえば、図1に示すように複数のメモリセルの1つとして配置する。 Although not shown in FIG. 2 (A), connected by a known method, to connect the word line to the gate conductive layer 14 ', to connect the bit line to the source drain contact region 18, the source lines in the source drain contact region 19 and, for example, it is arranged as one of a plurality of memory cells as shown in FIG. 複数のメモリセルの残りのメモリセルも、図2(A)の1つのトランジスタを形成するときに、同時に、同様の工程で形成される。 The remaining memory cells of the plurality of memory cells also when forming one transistor of FIG. 2 (A), is formed at the same time, the same process. さらに、複数のメモリセルの残りのメモリセルの各々にも、同時に、同様の工程で、対応する1つのワード線、対応する1つのビット線および対応する1つのソース線が接続される。 Furthermore, in each of the remaining memory cells of the plurality of memory cells, at the same time, by the same steps, the corresponding one word line, the corresponding one of the bit lines and the corresponding one source line is connected. また、複数のメモリセルの各々は、対応する1つのワード線、対応する1つのビット線および対応する1つのソース線を介して周辺回路(図示せず)にて駆動され、複数のメモリセルは、全体として、NOR型のメモリーデバイスとして機能する。 Also, each of the plurality of memory cells, a corresponding one of word lines, are driven by the peripheral circuit through a corresponding one of bit lines and a corresponding one of the source lines (not shown), the plurality of memory cells as a whole, functions as a NOR type memory devices.

図7は、図2(A)に示す半導体装置のもう1つの製造方法の概略を説明するための図である。 Figure 7 is a diagram for explaining an outline of another method for manufacturing the semiconductor device shown in FIG. 2 (A).
上述した半導体装置の製造方法の概略では、図5または図6において、第3の絶縁層16、17(サイドウォール)を形成する前に、たとえばフッ素を用いる垂直イオン注入によって電荷蓄積層22b'一部31(41)の電荷を蓄積する能力を低下させた。 The outline of the manufacturing method of the semiconductor device described above, FIG. 5 or 6, the third insulating layer 16 and 17 (side walls) before forming, for example the charge storage layer 22b 'one by vertical ion implantation using fluorine part 31 the ability to accumulate the charge in (41) was reduced. 半導体装置のもう1つの製造方法の概略では、図5または図6の工程におけるフッ素を用いる垂直イオン注入は、実施しない。 In the schematic of another method of manufacturing a semiconductor device, vertical ion implantation using the fluorine in the step of FIG. 5 or FIG. 6 is not performed. 半導体装置のもう1つの製造方法の概略では、図7に示されるように、フッ素を用いる垂直イオン注入は、第3の絶縁層16、17およびソースドレイン領域18、19を形成した後に実施される。 In the schematic of another method of manufacturing a semiconductor device, as shown in FIG. 7, vertical ion implantation using fluorine is carried out after forming the third insulating layer 16, 17 and the source drain regions 18 and 19 . 言い換えれば、半導体装置のもう1つの製造方法の概略では、上述した半導体装置の製造方法の概略と比べて、フッ素を用いる垂直イオン注入を実施する時期が異なる。 In other words, the outline of another method for manufacturing a semiconductor device, as compared to the outline of the manufacturing method of the semiconductor device described above, when to implement the vertical ion implantation using a fluorine different.

半導体装置のもう1つの製造方法の概略では、上述した半導体装置の製造方法にて、図4の工程まで、実施する。 In the schematic of another method of manufacturing a semiconductor device, in manufacturing method of the semiconductor device described above, up to the step of FIG. 4 and FIG.
その後、図5または図6の工程を実施せず、図7に示すように、ゲート導電層14'の両方の側面、第2のゲート絶縁層22c'の両方の側面、およびゲート電荷蓄積層22b'の両方の側面に、第3の絶縁層16、17を形成する。 Thereafter, without performing the steps of FIG. 5 or FIG. 6, as shown in FIG. 7, 'both sides of the second gate insulating layer 22c' gate conductive layer 14 side of both, and the gate charge storage layer 22b to the side of both ', a third insulating layer 16, 17.
その後、半導体層10の上層(具体的には、ソースドレイン領域12、13の一部およびソースドレイン領域12、13の一部の下に位置する半導体層10)にソースドレイン領域18、19を形成する。 Then, (specifically, the semiconductor layer 10 located under a portion of the part and the source drain regions 12 and 13 of the source drain regions 12 and 13) the upper layer of the semiconductor layer 10 and the source drain regions 18 and 19 to form to. これにより、ソースドレイン領域12'、13'も形成される。 Thus, the source drain regions 12 ', 13' are also formed.

第3の絶縁層16、17およびソースドレイン領域18、19を形成した後、少なくとも、ゲート導電層14'の部分的な領域42にレジストRを形成する。 After forming the third insulating layer 16, 17 and the source drain regions 18 and 19, at least, a resist R in the partial region 42 of the gate conductive layer 14 '. 好ましくは、レジストRは、ゲート導電層14'の部分的な領域42から、ソースドレイン領域13'の上方に位置する第3の絶縁層17の表面全体、第3の絶縁層17側の第1のゲート絶縁層22aの一方の側面、およびソースドレイン領域18の表面全体まで延在する。 Preferably, the resist R is 'from the partial region 42, the source drain region 13' gate conductive layer 14 across the surface of the third insulating layer 17 positioned above the first third insulating layer 17 side one side surface of the gate insulating layer 22a, and extends to the entire surface of the source drain region 18. レジストRの露呈部は、部分的な領域42を除くゲート導電層14'の残部領域41、ソースドレイン領域12'の上方に位置する第3の絶縁層16の表面全体、第3の絶縁層16側の第1のゲート絶縁層22aの他方の側面、およびソースドレイン領域19の表面全体を露呈する。 Exposed portions of the resist R is 'balance region 41, the source drain region 12' gate conductive layer 14 except for the partial region 42 across the surface of the third insulating layer 16 positioned above the third insulating layer 16 the other side of the first gate insulating layer 22a on the side, and to expose the entire surface of the source drain region 19.

その後、露呈部を有するレジストRをマスクとして使用し、少なくとも、ゲート導電層14'の一部(41)に、例えばフッ素を用いる垂直イオン注入を実施する。 Thereafter, the resist R having exposed portion is used as a mask, at least a part of the gate conductive layer 14 '(41), carrying out the vertical ion implantation using e.g. fluorine. 露呈されるゲート導電層14'の一部(41)は、ソースドレイン領域12'、18側に位置する。 'Some of (41), the source drain region 12' gate conductive layer 14 is exposed, located 18 side. レジストRで覆われるゲート導電層14'の残部(42)は、ソースドレイン領域13'、19側に位置する。 Gate conductive layer 14 is covered with the resist R 'remainder of (42), source and drain regions 13', located on the 19 side.
ゲート導電層14'の一部(41)およびゲート導電層14'の一部(41)の下に形成される第2のゲート絶縁層22c'の一部を介して第2のゲート絶縁層22c'の一部の下に形成されるゲート電荷蓄積層22b'の一部まで到達するエネルギーで、フッ素を用いる垂直イオン注入を実施する。 Gate conductive layer 14 'a part of (41) and a gate conductive layer 14' second gate insulating layer 22c through a portion of the second gate insulating layer 22c formed under 'the portion of (41) energy reaching part of 'a portion of the gate charge storage layer 22b formed on the lower', to implement the vertical ion implantation using fluorine.

フッ素を用いるイオン注入は、フッ素を用いる垂直イオン注入または斜めイオン注入である。 Fluorine ion implantation using is a vertical ion implantation or oblique ion implantation using fluorine. 斜めイオン注入の場合、露呈部を有するレジストRをマスクとして使用し、少なくとも、ゲート導電層14'の一部(41)およびソースドレイン領域12'の上方に位置する第3の絶縁層16に、例えばフッ素のイオンが注入される。 For oblique ion implantation, the resist R having exposed portion is used as a mask, at least, in the third insulating layer 16 positioned above the 'part of (41) and the source drain regions 12' gate conductive layer 14, such as fluorine ions are implanted. 斜めイオン注入は、垂直イオン注入と比べて、第1の絶縁層22aとゲート電荷蓄積層22b'との間の界面の付近のトラップ位置48へのフッ素のイオンの到達距離が短いので、フッ素を用いる斜めイオン注入時のエネルギーは、フッ素を用いる垂直イオン注入時のエネルギーより低くてよい。 Oblique ion implantation, as compared to vertical ion implantation, since the reach of the fluorine ions into the trap position 48 in the vicinity of the interface between the first insulating layer 22a and the gate charge storage layer 22b 'is short, the fluorine energy during oblique ion implantation using may be lower than the energy at the time of vertical ion implantation using fluorine. ただし、図7の工程における斜めイオン注入は、フッ素のイオンが第3の絶縁層16を介してトラップ位置48に到達する。 However, oblique ion implantation in the step of FIG. 7 reaches the trap position 48 fluorine ions through the third insulating layer 16. したがって、図7の工程におけるフッ素を用いる斜めイオン注入時のエネルギーは、図5の工程におけるフッ素を用いる斜めイオン注入時のエネルギーと比べて、高くする。 Therefore, the energy at the time of oblique ion implantation using the fluorine in the step of FIG. 7, as compared with the energy at the time of oblique ion implantation using the fluorine in the step of FIG. 5, to high.
図7の工程における斜めイオン注入は、第3の絶縁層16にもフッ素のイオンを注入する。 Oblique ion implantation in the step of FIG. 7, also implanting fluorine ions in the third insulating layer 16. したがって、トラップ位置48に近傍の第3の絶縁層16に捕らえられたフッ素のイオンは、その後の熱工程で、トラップ位置48に導入される。 Thus, the third ion fluorine trapped in the insulating layer 16 in the vicinity of the trap position 48, in the subsequent thermal process, is introduced into the trap position 48. この事は、ゲート電荷蓄積層22b'の一部31の電荷蓄積能力は、第3の絶縁層16から導入されたフッ素のイオンの分だけ、低下させることができることを意味する。 This is, charge storage capacity of some 31 of the gate charge storage layer 22b 'is an amount corresponding to the third introduced from the insulating layer 16 are fluorine ions, which means that it is possible to reduce.

図7の工程におけるイオン注入に用いられるフッ素系ガスに関して、フッ素(F )は、たとえば、フッ化ホウ素(BF )、フッ化水素(HF)等に変更してもよい。 Respect fluorine-based gas used for the ion implantation in the step of FIG. 7, the fluorine (F 2), for example, boron fluoride (BF 2), may be changed to hydrogen fluoride (HF) or the like. また、フッ素系ガス(たとえば、フッ素)を用いるイオン注入は、水素系ガス(たとえば、水素(H )、塩化水素(HCl)、ホウ化水素(B )、リン化水素(PH )、フッ化水素(HF)等)を用いるイオン注入に変更してもよい。 Further, fluorine-based gas (e.g., fluorine) ion implantation using a hydrogen-based gas (e.g., hydrogen (H 2), hydrogen chloride (HCl), borohydride (B 2 H 6), hydrogen phosphide (PH 3 ), it may be changed to an ion implantation using a hydrogen fluoride (HF), etc.).
図7のレジストRの長さは、たとえば図6(B)のように変更してもよい。 Resist the length of R in FIG. 7, for example may be modified as shown in FIG. 6 (B).

その後、レジストRを取り除く。 Then, remove the resist R.
その後、ソースドレインコンタクト領域18、19の表面にシリサイド層(たとえば、CoSi 層)をレジスト処理およびスパッタ処理によって形成することができる。 Thereafter, silicide layers on the surfaces of the source drain contact regions 18 and 19 (e.g., CoSi 2 layer) can be formed by the resist process and the sputtering process a.
図2(A)に示されないが、周知の手法にて、ゲート導電層14'にワード線を接続し、ソースドレインコンタクト領域18にビット線を接続し、ソースドレインコンタクト領域19にソース線を接続し、たとえば、図1に示すように複数のメモリセルの1つとして配置する。 Although not shown in FIG. 2 (A), connected by a known method, to connect the word line to the gate conductive layer 14 ', to connect the bit line to the source drain contact region 18, the source lines in the source drain contact region 19 and, for example, it is arranged as one of a plurality of memory cells as shown in FIG.

図8(A)は、図5または図7のレジストRの露呈部の概略を表す平面図であり、図8(B)は、図8(A)の平面図を説明するための補助図である。 8 (A) is a plan view schematically illustrating the exposed portion of the resist R in FIG. 5 or FIG. 7, FIG. 8 (B), an auxiliary diagram for illustrating a plan view shown in FIG. 8 (A) is there.
1つのトランジスタで1つのメモリセルを構成する場合、図5または図7のレジストRの露呈部は、たとえば、図8(A)および図8(B)に示す複数の露呈部RAの1つに適用することができる。 When constituting one memory cell of one transistor, exposed portions of the resist R in FIG. 5 or FIG. 7, for example, to one of a plurality of exposed portions RA shown in FIG. 8 (A) and FIG. 8 (B) it is possible to apply. 図5においてソースドレイン領域12、ゲート導電層14'およびソースドレイン領域13は、実際には、同一の平面上に位置することはないが、図8(A)においては、同一の平面に仮想的に投影されたソースドレイン領域12、ゲート導電層14'およびソースドレイン領域13が、破線で表されている。 5 the source drain regions 12, a gate conductive layer 14 'and the source and drain regions 13, in fact, is never positioned on the same plane, in FIG. 8 (A) virtually in the same plane source and drain regions 12 are projected, the gate conductive layer 14 'and the source and drain regions 13 is represented by broken lines. 図8(A)において図7のソースドレイン領域12'、18およびソースドレイン領域13'、19は表されていないが、図5のソースドレイン領域12およびソースドレイン領域13に相当する。 Source drain region 12 of FIG. 7 in FIG. 8 (A) ', 18 and the source drain regions 13', 19 is not represented, which corresponds to the source drain region 12 and source drain region 13 of FIG.

図8(B)は、図2(A)の工程の後で形成されるビット線BL0〜BL3、ソース線SL0〜AL3およびワード線WL0〜WL3を表す。 FIG. 8 (B) represents a bit line BL0 to BL3, source lines SL0~AL3 and word line WL0~WL3 formed after the step of FIG. 2 (A). ビット線BL0〜BL3、ソース線SL0〜AL3およびワード線WL0〜WL3は、実際には、図5または図7のトランジスタの上方の層に形成される。 Bit lines BL0 to BL3, source lines SL0~AL3 and the word line WL0~WL3 is actually formed above the layer of the transistor of FIG. 5 or FIG. 7. 図8(B)においては、同一の平面に仮想的に投影されたソースドレイン領域12、ゲート導電層14'およびソースドレイン領域13が、破線で表され、同一の平面に仮想的に投影された複数の露呈部RAが、実線で表されている。 In FIG. 8 (B), the source-drain region 12 is virtually projected onto the same plane, the gate conductive layer 14 'and the source and drain regions 13 is represented by dashed lines, it is virtually projected on the same plane a plurality of exposed portions RA is represented by a solid line. さらに、図8(B)において、ビット線BL0、ソース線SL0およびワード線WL3で特定される1つのメモリセルに関して、ビット線BL0とソースドレイン領域12(詳細にはソースドレイン領域18)とを電気的に接続するためのビット線コンタクトBC、ワード線WL3とゲート導電層14'とを電気的に接続するためのゲート線コンタクトGC、および、ソース線SL0とソースドレイン領域13(詳細にはソースドレイン領域19)とを電気的に接続するためのソース線コンタクトSCも、破線で表されている。 Furthermore, electricity in FIG. 8 (B), the bit line BL0, for one memory cell specified by the source lines SL0 and the word line WL3, the bit line BL0 and the source drain region 12 (source drain regions 18 in detail) to the bit line contact BC for connecting the gate line contacts GC for electrically connecting the gate conductive layer 14 'word line WL3, and the source lines SL0 and the source drain regions 13 (source and drain in detail even source line contact SC for electrically connecting the region 19) and is represented by a broken line.

図8(A)および図8(B)に示されるように、レジストRの1つの露呈部RAは、ゲート幅方向に、すなわちワード線またはソース線に平行な方向に隣接する複数のメモリセルの複数のゲート導電層14'の一部(41)を露呈することができる。 As shown in FIG. 8 (A) and FIG. 8 (B), 1 single exposed portions RA of the resist R is the gate width direction, i.e., a plurality of memory cells adjacent in a direction parallel to the word line or a source line it is possible to expose a portion (41) of the plurality of gate conductive layer 14 '. 他方、レジストRの1つの露呈部RAは、ゲート長方向に、すなわちビット線に平行な方向に隣接する複数のメモリセルの複数のゲート導電層14'の一部(41)を露呈することができない。 On the other hand, one exposed portion RA of the resist R is the gate length direction, i.e. that exposed portions (41) of the plurality of the plurality of gate conductive layer 14 of the memory cells' adjacent to the direction parallel to the bit line Can not.
たとえば、ビット線BL0、ソース線SL0およびワード線WL3で特定される1つの第1のメモリセルが、ゲート長方向に、ビット線BL0、ソース線SL1およびワード線WL2で特定される1つの第2のメモリセルと隣接する場合、第2のメモリセルのゲート導電層14'の一部(41)を露呈する1つの露呈部RAは、第1のメモリセルのソースドレイン領域13を露呈しない。 For example, the bit lines BL0, 1 one first memory cell specified by the source lines SL0 and the word line WL3, the gate length direction, the bit line BL0, a second one specified by the source line SL1 and the word line WL2 If you memory cell and the adjacent one of the exposed portion RA to expose a portion (41) of the gate conductive layer 14 'of the second memory cell is not exposed to the source drain region 13 of the first memory cell.

図9(A)は、図5または図7のレジストRの露呈部の概略を表すもう1つの平面図であり、図9(B)は、図9(A)の平面図を説明するための補助図である。 Figure 9 (A) is a another plan view illustrating a schematic of the exposed portion of the resist R in FIG. 5 or FIG. 7, FIG. 9 (B), for describing the plan view shown in FIG. 9 (A) it is an auxiliary view.
2つのトランジスタで1つのメモリセルを構成する場合、図5または図7のレジストRの露呈部は、たとえば、図8(A)および図8(B)に示す複数の露呈部RAの1つに適用することができる。 When constituting one memory cell with two transistors, exposed portions of the resist R in FIG. 5 or FIG. 7, for example, to one of a plurality of exposed portions RA shown in FIG. 8 (A) and FIG. 8 (B) it is possible to apply. 図8(A)において、ソースドレイン領域12は、2つのトランジスタで共用されている。 In FIG. 8 (A), the source-drain region 12 is shared by two transistors.
図9(A)および図9(B)に示されるように、レジストRの1つの露呈部RAは、ゲート幅方向に、すなわちワード線またはソース線に平行な方向に隣接する複数のメモリセルの複数のゲート導電層14'の一部(41)を露呈することができる。 As shown in FIG. 9 (A) and FIG. 9 (B), 1 single exposed portions RA of the resist R is the gate width direction, i.e., a plurality of memory cells adjacent in a direction parallel to the word line or a source line it is possible to expose a portion (41) of the plurality of gate conductive layer 14 '. 他方、レジストRの1つの露呈部RAは、ゲート長方向に、すなわちビット線に平行な方向に隣接する複数のメモリセルの複数のゲート導電層14'の一部(41)を露呈することができない。 On the other hand, one exposed portion RA of the resist R is the gate length direction, i.e. that exposed portions (41) of the plurality of the plurality of gate conductive layer 14 of the memory cells' adjacent to the direction parallel to the bit line Can not. ただし、レジストRの1つの露呈部RAは、1つのメモリセルの複数のゲート導電層14'の一部(41)を露呈することができる。 However, one exposed portion RA of the resist R can be exposed multiple portion of the gate conductive layer 14 'of one memory cell (41).
たとえば、ビット線BL0、ソース線SL0およびワード線WL1で特定される1つの第1のメモリセルが、ゲート長方向に、ビット線BL0、ソース線SL1およびワード線WL0で特定される1つの第2のメモリセルと隣接する場合、第2のメモリセルの複数のゲート導電層14'の一部(41)を露呈する1つの露呈部RAは、第1のメモリセルの複数のソースドレイン領域13を露呈しない。 For example, the bit lines BL0, 1 one first memory cell specified by the source lines SL0 and the word line WL1, a gate length direction, the bit line BL0, a second one specified by the source line SL1 and the word line WL0 when adjacent to the memory cell, one exposed portion RA to expose a portion (41) of the plurality of gate conductive layer 14 'of the second memory cell, a plurality of source and drain regions 13 of the first memory cell not exposed.

3. 3. メモリセルの動作 図1に示すような配置例において、メモリセルMC10のソース線SL1が接続されるソースドレイン領域側の電荷蓄積層に電荷(ホットエレクトロン)を書き込む場合、たとえば、ビット線BL0の電圧を0[V]に設定し、ソース線SL1の電圧を5[V]に設定し、ワード線WL0の電圧を7[V]に設定する。 In the arrangement example shown in Operation Figure 1 of the memory cell, when writing to the charge storage layer of the source-drain region side of the source line SL1 of the memory cell MC10 is connected charge (hot electrons), for example, the voltage of the bit line BL0 was set to 0 [V], set the voltage of the source line SL1 to 5 [V], sets the voltage of the word line WL0 to 7 [V]. また、ビット線BL1の電圧を5[V]に設定し、ソース線SL0の電圧を0[V]に設定し、ワード線WL1の電圧を0[V]に設定する。 Moreover, setting the voltage of the bit line BL1 to 5 [V], the voltage of the source line SL0 is set to 0 [V], sets the voltage of the word line WL1 to 0 [V]. 本実施形態では、使用する電圧の数が、3つ(0[V]、5[V]、7[V])であっても、メモリセルMC01のビット線BL1が接続されるソースドレイン領域側の電荷蓄積層に電荷(ホットホール)が書き込まれ難い。 In the present embodiment, the number of voltage to be used, three (0 [V], 5 [V], 7 [V]) even, the source drain region side of the bit line BL1 of the memory cell MC01 is connected charges into the charge accumulation layer of the (hot holes) hardly is written.
なお、仮に、ビット線の電圧とソース線の電圧とを入れ替えたとき、すなわち、ビット線BL0の電圧を5[V]に設定し、ソース線SL1の電圧を0[V]に設定し、ワード線WL0の電圧を7[V]に設定するとき、メモリセルMC10のビット線BL0が接続されるソースドレイン領域側の電荷蓄積層に電荷(ホットエレクトロン)を書き込む速度(時定数)は、2桁程度遅くなる。 Incidentally, if, when interchanging the voltage of the voltage source lines of the bit line, i.e., set the voltage of the bit line BL0 to 5 [V], the voltage of the source line SL1 is set to 0 [V], word when setting the voltage on line WL0 to 7 [V], the rate of writing to the charge storage layer of the source-drain region side of the bit line BL0 of the memory cell MC10 is connected charge (hot electrons) (time constant) is two orders of magnitude The extent slower. メモリセルMC10のソース線SL1が接続されるソースドレイン領域側の電荷蓄積層に電荷(ホットエレクトロン)を書き込む速度(時定数)は、たとえば10[μsec]である一方、メモリセルMC10のビット線BL0が接続されるソースドレイン領域側の電荷蓄積層に電荷(ホットエレクトロン)を書き込む速度(時定数)は、たとえば1[msec]である。 While the speed of writing the charge in the charge storage layer of the source-drain region side of the source line SL1 of the memory cell MC10 is connected to (hot electrons) (time constant) is, for example, 10 [.mu.sec], the bit line of the memory cell MC10 BL0 There rate for writing charge (hot electrons) into the charge accumulation layer of the source-drain region side connected (time constant) is, for example, 1 [msec].

図10は、不揮発性記憶装置のメモリセルの消去動作を説明するための図である。 Figure 10 is a diagram for explaining the erase operation of the memory cell of the nonvolatile memory device.
メモリセルMC10のソース線SL1が接続されるソースドレイン領域側の電荷蓄積層に電荷(ホットホール)を書き込んで、書き込まれていた電荷(ホットエレクトロン)を打ち消す場合、たとえば、ビット線BL0の電圧を0[V]に設定し、ソース線SL1の電圧を5[V]に設定し、ワード線WL0の電圧を0[V]に設定する。 Writing a charge in the charge storage layer of the source-drain region side of the source line SL1 of the memory cell MC10 is connected (hot holes), when canceling the written have charges (hot electrons), for example, the voltage of the bit line BL0 set to 0 [V], set the voltage of the source line SL1 to 5 [V], sets the voltage of the word line WL0 to 0 [V]. また、ビット線BL1の電圧を5[V]に設定し、ソース線SL0の電圧を0[V]に設定し、ワード線WL1の電圧を0[V]に設定する。 Moreover, setting the voltage of the bit line BL1 to 5 [V], the voltage of the source line SL0 is set to 0 [V], sets the voltage of the word line WL1 to 0 [V].

図11は、不揮発性記憶装置のメモリセルの読み出し動作を説明するための図である。 Figure 11 is a diagram for explaining a read operation of the memory cell of the nonvolatile memory device.
メモリセルMC10のソース線SL1が接続されるソースドレイン領域側の電荷蓄積層に電荷(ホットエレクトロン)が書き込まれているか否かを判定する場合、たとえば、ビット線BL0の電圧を1[V]に設定し、ソース線SL1の電圧を0[V]に設定し、ワード線WL0の電圧を2[V]に設定する。 When determining whether the charge in the charge storage layer of the source-drain region side of the source line SL1 of the memory cell MC10 is connected (hot electrons) is written, for example, the voltage of the bit line BL0 to 1 [V] set, the voltage of the source line SL1 is set to 0 [V], sets the voltage of the word line WL0 to 2 [V]. 本実施形態では、いわゆるリバースリードに相当する。 In the present embodiment, it corresponds to a so-called reverse read. また、ビット線BL1の電圧を0[V]に設定し、ソース線SL0の電圧を1[V]に設定し、ワード線WL1の電圧を0[V]に設定する。 Further, the voltage of the bit line BL1 is set to 0 [V], set the voltage of the source line SL0 to 1 [V], sets the voltage of the word line WL1 to 0 [V].

本実施形態では、選択されないメモリセルへのディスターブを防止することができる。 In the present embodiment, it is possible to prevent the disturbance in the unselected memory cells. したがって、本実施形態の半導体装置の構造を図1に示される配置例以外の配置例に適用できる。 Therefore, the structure of the semiconductor device of the present embodiment can be applied to the arrangement examples other than the arrangement example shown in FIG. たとえば、ビット線とワード線とを平行に配置してもよい。 For example, a bit line and a word line may be arranged parallel to. また、本実施形態の半導体装置の構造をその他の配置にも柔軟に適用できる。 Further, the structure of the semiconductor device of this embodiment can be flexibly applied to other arrangements.
また、本実施形態の半導体装置の構造を特許文献1(特開2004−296683号公報)に開示されるような不揮発性記憶装置に適用することもできる。 It is also possible to apply the structure of the semiconductor device of the present embodiment in a non-volatile memory device as disclosed in Patent Document 1 (JP 2004-296683). すなわち、図4において、ソース線側のソースドレイン領域13のドーズ量をビット線側のソースドレイン領域12のドーズ量より多くすることもできる。 That is, in FIG. 4, it may also be more than the dose of the source drain region 12 of the dose of the bit line side of the source-drain region 13 of the source line side. 選択されないメモリセルへのディスターブをより防止することができる。 It is possible to further prevent the disturbance to the non-selected memory cell. たとえば、ソース線側のソースドレイン領域13のドーズ量は、ビット線側のソースドレイン領域12のドーズ量の1.5倍以上でもよい。 For example, the dose of the source drain region 13 of the source line side may be 1.5 times the dose of the source drain region 12 of the bit line side.
また、本実施形態の半導体装置の構造をたとえば特開2003−273254に開示されるようなツインメモリセルに適用することもできる。 It is also possible to apply the structure of the semiconductor device of the present embodiment example the twin memory cell as disclosed in JP 2003-273254. すなわち、ツインメモリセルの一方を、フッ素等を用いるイオン注入等で機能させなくしてもよい。 In other words, one twin memory cell may not to function in an ion implantation or the like using a fluorine and the like.

当業者は、上述した本実施形態が、本発明の精神を逸脱することなく、(場合によって技術常識を参照することによって、)変形され得ることを容易に理解できるであろう。 Those skilled in the art that the embodiments described above without departing from the spirit of the present invention, (by reference to the common general knowledge optionally) will readily appreciate that may be deformed. 本発明の範囲は、本実施形態の全部または一部およびその変形を含み、特許請求の範囲およびその均等な範囲によって定められる。 The scope of the present invention includes all or part and variations of the present embodiment is defined by the scope and equivalents of the appended claims.

不揮発性記憶装置のメモリセルと等価な回路の配置例。 Arrangement of the memory cell equivalent circuit of the nonvolatile memory device. 図2(A)は、本実施形態の半導体装置の構造例の概略図。 2 (A) is a schematic view of a structure of a semiconductor device of the present embodiment. 図2(B)は、図2(A)のゲート電荷蓄積層22b'の平面図の1例。 FIG. 2 (B), an example of a plan view of the gate charge storage layer 22b 'in FIG. 2 (A). 図2(C)は、図2(A)のゲート電荷蓄積層22b'の平面図のもう1つ例。 FIG. 2 (C), another example of a plan view of the gate charge storage layer 22b 'in FIG. 2 (A). 図2(D)は、図2(A)のゲート電荷蓄積層22b'の平面図の他の例。 FIG. 2 (D) Another example of a plan view of the gate charge storage layer 22b 'in FIG. 2 (A). 図2(A)に示す半導体装置の製造方法の概略を説明するための図。 Diagram for explaining the outline of the manufacturing method of the semiconductor device shown in FIG. 2 (A). 図2(A)に示す半導体装置の製造方法の概略を説明するためのもう1つの図。 Another diagram for explaining the outline of the manufacturing method of the semiconductor device shown in FIG. 2 (A). 図2(A)に示す半導体装置の製造方法の概略を説明するための他の図。 Another diagram for explaining the outline of the manufacturing method of the semiconductor device shown in FIG. 2 (A). 図6(A)は、図5に示されるレジストRの変形例。 6 (A) is a modification of the resist R as shown in FIG. 図6(B)は、図5に示されるレジストRのもう1つの変形例。 FIG. 6 (B) resist R Another variation shown in FIG. 図6(C)は、図5に示されるレジストRの1例。 FIG. 6 (C), an example of the resist R as shown in FIG. 図6(D)は、図5に示されるレジストRの他の変形例。 FIG. 6 (D) other variations of the resist R as shown in FIG. 図6(E)は、図5に示されるレジストRの他の変形例。 FIG 6 (E) shows another modification of the resist R as shown in FIG. 図6(F)は、図5に示されるレジストRの他の変形例。 FIG 6 (F) shows another modification of the resist R as shown in FIG. 図2(A)に示す半導体装置のもう1つの製造方法の概略を説明するための図。 Diagram for explaining an outline of another method for manufacturing the semiconductor device shown in FIG. 2 (A). 図8(A)は、図5または図7のレジストRの露呈部の概略を表す平面図。 FIG. 8 (A) a plan view schematically illustrating the exposed portion of the resist R in FIG. 5 or FIG. 7. 図8(B)は、図8(A)の平面図を説明するための補助図。 FIG. 8 (B) an auxiliary diagram for illustrating a plan view of FIG. 8 (A). 図9(A)は、図5または図7のレジストRの露呈部の概略を表すもう1つの平面図。 9 (A) is 5 or resist another plan view illustrating a schematic of the exposed portion of R of FIG. 図9(B)は、図9(A)の平面図を説明するための補助図。 FIG. 9 (B) is an auxiliary diagram for illustrating a plan view of FIG. 9 (A). 不揮発性記憶装置のメモリセルの消去動作を説明するための図。 Diagram for explaining the erase operation of the memory cell of the nonvolatile memory device. 不揮発性記憶装置のメモリセルの読み出し動作を説明するための図。 Diagram for explaining the read operation of the memory cell of the nonvolatile memory device.

符号の説明 DESCRIPTION OF SYMBOLS

10 半導体層、12、13、18、19 ソースドレイン領域、14 導電層、 10 semiconductor layer, 12,13,18,19 source drain regions, 14 conductive layer,
16、17、22a、22c 絶縁層、22b 電荷蓄積層、BL ビット線、 16,17,22A, 22c insulating layer, 22b a charge accumulation layer, BL a bit line,
MC メモリセル、R レジスト、RA レジスト露呈部、SL ソース線、 MC memory cell, R resist, RA resist exposed part, SL source line,
WL ワード線 WL word line

Claims (16)

  1. 半導体装置であって、 A semiconductor device,
    少なくとも1つの不揮発性記憶セルの少なくとも1つのトランジスタを含み、 Wherein at least one of the transistors of at least one non-volatile memory cells,
    前記少なくとも1つの不揮発性記憶セルの前記少なくとも1つのトランジスタは、第1のゲート絶縁層と、前記第1のゲート絶縁層の上に形成された電荷蓄積能力を有するゲート電荷蓄積層と、前記ゲート電荷蓄積層の上に形成された第2のゲート絶縁層とを有し、 Wherein the at least one transistor of the at least one nonvolatile memory cell, a first gate insulating layer, and the gate charge storage layer having a charge storage capacity which is formed on the first gate insulating layer, the gate and a second gate insulating layer formed on the charge storage layer,
    前記ゲート電荷蓄積層の一部の第1の電荷蓄積能力は、前記ゲート電荷蓄積層の残部の第2の電荷蓄積能力より低く、前記ゲート電荷蓄積層の前記一部の前記第1電荷蓄積能力は、フッ素系ガスおよび/または水素系ガスを用いるイオン注入によって低下している、半導体装置。 The first charge storage capacity of some of the gate charge storage layer is lower than the second charge storage capacity of the remainder of the gate charge storage layer, wherein a portion of said first charge storage capability of the gate charge storage layer It is reduced by ion implantation using a fluorine-based gas and / or hydrogen-containing gas, the semiconductor device.
  2. 請求項1において、 According to claim 1,
    前記少なくとも1つの不揮発性記憶セルの前記少なくとも1つのトランジスタは、 Wherein the at least one transistor of said at least one non-volatile memory cells,
    半導体層を有し、 It includes a semiconductor layer,
    前記第1のゲート絶縁層は、前記半導体層の上に形成され、 The first gate insulating layer is formed on the semiconductor layer,
    前記少なくとも1つのトランジスタの前記半導体層は、ビット線と接続される第1のソースドレイン領域と、ソース線と接続される第2のソースドレイン領域とを有し、 It said semiconductor layer of said at least one transistor has a first source drain region connected to the bit line, and a second source drain region connected to the source line,
    前記ゲート電荷蓄積層の前記一部は、前記第1のソースドレイン領域側に存在し、 The portion of the gate charge storage layer is present in the first source drain region side,
    前記ゲート電荷蓄積層の前記残部は、前記第2のソースドレイン領域側に存在する、半導体装置。 Wherein the remainder of the gate charge storage layer is present in the second source drain region side of the semiconductor device.
  3. 請求項1または2において、 According to claim 1 or 2,
    前記第1のゲート絶縁層は、酸化シリコン層であり、前記ゲート電荷蓄積層は、窒化シリコン層であり、前記第2のゲート絶縁層は、酸化シリコン層である、半導体装置。 The first gate insulating layer is a silicon oxide layer, the gate charge storage layer is a silicon nitride layer, the second gate insulating layer is a silicon oxide layer, a semiconductor device.
  4. 請求項1乃至3のいずれかにおいて、 In any one of claims 1 to 3,
    前記ゲート電荷蓄積層の前記残部は、ホットキャリアを蓄積可能である、半導体装置。 The remainder of the gate charge storage layer is capable of storing hot carriers, a semiconductor device.
  5. 請求項1乃至3のいずれかにおいて、 In any one of claims 1 to 3,
    前記ゲート電荷蓄積層の前記残部は、前記ゲート電荷蓄積層の前記一部と比べて、ホットキャリアを蓄積し易い、半導体装置。 The remainder of the gate charge storage layer, compared with the portion of the gate charge storage layer, tends to accumulate hot carriers, a semiconductor device.
  6. 請求項1乃至5のいずれかにおいて、 In any one of claims 1 to 5,
    前記第2のソースドレイン領域のドーパントのドーズ量は、前記第1のソースドレイン領域のドーパントのドーズ量より多い、半導体装置。 Dose of dopant of the second source drain region is greater than the dose of the dopant of the first source drain region, the semiconductor device.
  7. 半導体装置であって、 A semiconductor device,
    少なくとも1つの不揮発性記憶セルの少なくとも1つのトランジスタを含み、 Wherein at least one of the transistors of at least one non-volatile memory cells,
    前記少なくとも1つの不揮発性記憶セルの前記少なくとも1つのトランジスタは、第1のゲート絶縁層と、前記第1のゲート絶縁層の上に形成された電荷蓄積能力を有するゲート電荷蓄積層と、前記ゲート電荷蓄積層の上に形成された第2のゲート絶縁層とを有し、 Wherein the at least one transistor of the at least one nonvolatile memory cell, a first gate insulating layer, and the gate charge storage layer having a charge storage capacity which is formed on the first gate insulating layer, the gate and a second gate insulating layer formed on the charge storage layer,
    前記ゲート電荷蓄積層の一部の第1の欠陥密度は、前記ゲート電荷蓄積層の残部の第2の欠陥密度より低い、半導体装置。 First defect density of a portion of the gate charge storage layer is lower than the second defect density of the remainder of the gate charge storage layer, the semiconductor device.
  8. 半導体装置の製造方法であって、 A method of manufacturing a semiconductor device,
    半導体層を準備すること、 Providing a semiconductor layer,
    前記半導体層の上に第1の絶縁層を形成すること、 Forming a first insulating layer on the semiconductor layer,
    前記第1の絶縁層の上に電荷蓄積層を形成すること、 Forming a charge storage layer on the first insulating layer,
    前記電荷蓄積層の上に第2の絶縁層を形成すること、 Forming a second insulating layer on the charge storage layer,
    前記第2の絶縁層の上に導電層を形成すること、 Forming a conductive layer on the second insulating layer,
    前記導電層の一部、前記導電層の前記一部の下に形成された前記第2の絶縁層の一部、および前記第2の絶縁層の前記一部の下に形成された前記電荷蓄積層の一部をエッチングして、前記導電層の残部、前記第2の絶縁層の残部および前記電荷蓄積層の残部をそれぞれゲート導電層、第2のゲート絶縁層およびゲート電荷蓄積層として形成すること、および 前記ゲート導電層の一部を露呈するレジストを、少なくとも、前記ゲート導電層の残部の上に形成し、前記ゲート導電層の前記一部の下方に形成された前記ゲート電荷蓄積層の一部にフッ素系ガスおよび/または水素系ガスを用いてイオン注入を実施すること、 The portion of the conductive layer, the portion of the conductive layer and the second insulating layer formed beneath said portion, and formed the charge storage under the portion of the second insulating layer the part of the layer is etched, the remainder of the conductive layer to form a remaining portion of said second insulating layer of the balance and the charge storage layer gate conductive layer, respectively, as the second gate insulating layer and the gate charge storage layer it, and the resist exposing the part of the gate conductive layer, at least, is formed on the remaining portion of the gate conductive layer, the gate conductive layer and the gate charge storage layer formed on a part of the lower carrying out the ion implantation by using a fluorine-based gas and / or hydrogen-based gas portion,
    を含み、 It includes,
    前記ゲート電荷蓄積層の前記残部は、前記ゲート電荷蓄積層の前記一部と比べて、ホットキャリアを蓄積し易い、半導体装置の製造方法。 The remainder of the gate charge storage layer, compared with the portion of the gate charge storage layer, tends to accumulate hot carriers, a method of manufacturing a semiconductor device.
  9. 請求項8において、 According to claim 8,
    前記ゲート導電層の下方に位置する前記半導体層のチャネル領域を前記ゲート導電層のゲート長方向に挟む第1のソースドレイン領域および第2のソースドレイン領域を、前記半導体層の上層に形成すること、 A first source drain region and the second source drain regions sandwiching a channel region of the semiconductor layer in the gate length direction of the gate conductive layer located below the gate conductive layer, forming an upper layer of the semiconductor layer ,
    を含み、 It includes,
    前記ゲート導電層の前記残部の上に形成された前記レジストによって露呈される前記ゲート導電層の前記一部は、前記第1のソースドレイン領域側に存在する前記ゲート導電層の一端を有し、 Wherein the portion of the gate conductive layer is exposed by the formed the resist on the remaining portion of the gate conductive layer, has one end of the gate conductive layer present on the first source drain region side,
    前記ゲート導電層の前記残部の上に形成された前記レジストの範囲は、少なくとも、前記ゲート導電層の前記一端と対向する前記ゲート導電層の他端であって、前記第2のソースドレイン領域側に存在する前記ゲート導電層の前記他端から、前記ゲート導電層の前記ゲート長の1/5までの範囲を有する、半導体装置の製造方法。 Range of the resist formed on the remaining portion of the gate conductive layer, at least, a second end of the gate conductive layer to the one end facing the gate conductive layer, the second source drain region side wherein from the other end of the gate conductive layer, having a range of up to 1/5 of the gate length of the gate conductive layer, a method of manufacturing a semiconductor device that exists.
  10. 請求項8において、 According to claim 8,
    前記ゲート導電層の下方に位置する前記半導体層のチャネル領域を前記ゲート導電層のゲート長方向に挟む第1のソースドレイン領域および第2のソースドレイン領域を、前記半導体層の上層に形成すること、 A first source drain region and the second source drain regions sandwiching a channel region of the semiconductor layer in the gate length direction of the gate conductive layer located below the gate conductive layer, forming an upper layer of the semiconductor layer ,
    を含み、 It includes,
    前記ゲート導電層の前記残部の上に形成された前記レジストによって露呈される前記ゲート導電層の前記一部は、前記第1のソースドレイン領域側に存在する前記ゲート導電層の一端を有し、 Wherein the portion of the gate conductive layer is exposed by the formed the resist on the remaining portion of the gate conductive layer, has one end of the gate conductive layer present on the first source drain region side,
    前記ゲート導電層の前記残部の上に形成された前記レジストの範囲は、少なくとも、前記ゲート導電層の前記一端と対向する前記ゲート導電層の他端であって、前記第2のソースドレイン領域側に存在する前記ゲート導電層の前記他端から、前記ゲート導電層の前記ゲート長の1/2までの範囲を有する、半導体装置の製造方法。 Range of the resist formed on the remaining portion of the gate conductive layer, at least, a second end of the gate conductive layer to the one end facing the gate conductive layer, the second source drain region side wherein from the other end of the gate conductive layer, having a range of up to 1/2 of the gate length of the gate conductive layer, a method of manufacturing a semiconductor device that exists.
  11. 請求項8において、 According to claim 8,
    前記ゲート導電層の下方に位置する前記半導体層のチャネル領域を前記ゲート導電層のゲート長方向に挟む第1のソースドレイン領域および第2のソースドレイン領域を、前記半導体層の上層に形成すること、 A first source drain region and the second source drain regions sandwiching a channel region of the semiconductor layer in the gate length direction of the gate conductive layer located below the gate conductive layer, forming an upper layer of the semiconductor layer ,
    を含み、 It includes,
    前記ゲート導電層の前記残部の上に形成された前記レジストによって露呈される前記ゲート導電層の前記一部は、前記第1のソースドレイン領域側に存在する前記ゲート導電層の一端を有し、 Wherein the portion of the gate conductive layer is exposed by the formed the resist on the remaining portion of the gate conductive layer, has one end of the gate conductive layer present on the first source drain region side,
    前記ゲート導電層の前記残部の上に形成された前記レジストの範囲は、少なくとも、前記ゲート導電層の前記一端と対向する前記ゲート導電層の他端であって、前記第2のソースドレイン領域側に存在する前記ゲート導電層の前記他端から、前記ゲート導電層の前記ゲート長の4/5までの範囲を有する、半導体装置の製造方法。 Range of the resist formed on the remaining portion of the gate conductive layer, at least, a second end of the gate conductive layer to the one end facing the gate conductive layer, the second source drain region side wherein from the other end of the gate conductive layer, having a range of up to 4/5 of the gate length of the gate conductive layer, a method of manufacturing a semiconductor device that exists.
  12. 半導体装置の製造方法であって、 A method of manufacturing a semiconductor device,
    半導体層を準備すること、 Providing a semiconductor layer,
    前記半導体層の上に第1の絶縁層を形成すること、 Forming a first insulating layer on the semiconductor layer,
    前記第1の絶縁層の上に電荷蓄積層を形成すること、 Forming a charge storage layer on the first insulating layer,
    前記電荷蓄積層の上に第2の絶縁層を形成すること、 Forming a second insulating layer on the charge storage layer,
    前記第2の絶縁層の上に導電層を形成すること、 Forming a conductive layer on the second insulating layer,
    前記導電層の一部、前記導電層の前記一部の下に形成された前記第2の絶縁層の一部、および前記第2の絶縁層の前記一部の下に形成された前記電荷蓄積層の一部をエッチングして、前記導電層の残部、前記第2の絶縁層の残部および前記電荷蓄積層の残部をそれぞれゲート導電層、第2のゲート絶縁層およびゲート電荷蓄積層として形成すること、 The portion of the conductive layer, the portion of the conductive layer and the second insulating layer formed beneath said portion, and formed the charge storage under the portion of the second insulating layer the part of the layer is etched, the remainder of the conductive layer to form a remaining portion of said second insulating layer of the balance and the charge storage layer gate conductive layer, respectively, as the second gate insulating layer and the gate charge storage layer about,
    前記ゲート導電層の前記エッチングによって露呈される両方の側面、前記第2のゲート絶縁層の前記エッチングによって露呈される両方の側面、および前記ゲート電荷蓄積層の前記エッチングによって露呈される両方の側面に第3の絶縁層を形成すること、および 前記ゲート導電層の一部および前記ゲート導電層の前記一部を露呈するレジストを、少なくとも、前記ゲート導電層の残部の上に形成し、前記ゲート導電層の前記一部の下方に形成された前記ゲート電荷蓄積層の一部にフッ素系ガスおよび/または水素系ガスを用いてイオン注入を実施すること、 Both side surfaces of which are exposed by the etching of the gate conductive layer, the second both sides that are exposed by the etching of the gate insulating layer, and on both sides that are exposed by the etching of the gate charge storage layer forming a third insulating layer, and a resist which is exposed to the portion of a portion of the gate conductive layer and the gate conductive layer, at least, is formed on the remaining portion of the gate conductive layer, the gate conductive carrying out the ion implantation by using a fluorine-based gas and / or hydrogen-containing gas in a part of the gate charge storage layer formed on the lower the portion of the layer,
    を含み、 It includes,
    前記ゲート電荷蓄積層の前記残部は、前記ゲート電荷蓄積層の前記一部と比べて、ホットキャリアを蓄積し易い、半導体装置の製造方法。 The remainder of the gate charge storage layer, compared with the portion of the gate charge storage layer, tends to accumulate hot carriers, a method of manufacturing a semiconductor device.
  13. 請求項12において、 According to claim 12,
    前記ゲート電荷蓄積層の前記一部に接する前記第3の絶縁層にフッ素系ガスおよび/または水素系ガスを用いてイオン注入を実施すること、 Carrying out the ion implantation using the third fluorine-based gas and / or hydrogen-containing gas in the insulating layer in contact with the portion of the gate charge storage layer,
    を含む半導体装置の製造方法。 The method of manufacturing a semiconductor device including a.
  14. 請求項12または13において、 According to claim 12 or 13,
    前記ゲート導電層の下方に位置する前記半導体層のチャネル領域を前記ゲート導電層のゲート長方向に挟む第1のソースドレイン領域および第2のソースドレイン領域を、前記半導体層の上層に形成すること、 A first source drain region and the second source drain regions sandwiching a channel region of the semiconductor layer in the gate length direction of the gate conductive layer located below the gate conductive layer, forming an upper layer of the semiconductor layer ,
    を含み、 It includes,
    前記ゲート導電層の前記残部の上に形成された前記レジストによって露呈される前記ゲート導電層の前記一部は、前記第1のソースドレイン領域側に存在する前記ゲート導電層の一端を有し、 Wherein the portion of the gate conductive layer is exposed by the formed the resist on the remaining portion of the gate conductive layer, has one end of the gate conductive layer present on the first source drain region side,
    前記ゲート導電層の前記残部の上に形成された前記レジストの範囲は、少なくとも、前記ゲート導電層の前記一端と対向する前記ゲート導電層の他端であって、前記第2のソースドレイン領域側に存在する前記ゲート導電層の前記他端から、前記ゲート導電層の前記ゲート長の1/5までの範囲を有する、半導体装置の製造方法。 Range of the resist formed on the remaining portion of the gate conductive layer, at least, a second end of the gate conductive layer to the one end facing the gate conductive layer, the second source drain region side wherein from the other end of the gate conductive layer, having a range of up to 1/5 of the gate length of the gate conductive layer, a method of manufacturing a semiconductor device that exists.
  15. 請求項12または13において、 According to claim 12 or 13,
    前記ゲート導電層の下方に位置する前記半導体層のチャネル領域を前記ゲート導電層のゲート長方向に挟む第1のソースドレイン領域および第2のソースドレイン領域を、前記半導体層の上層に形成すること、 A first source drain region and the second source drain regions sandwiching a channel region of the semiconductor layer in the gate length direction of the gate conductive layer located below the gate conductive layer, forming an upper layer of the semiconductor layer ,
    を含み、 It includes,
    前記ゲート導電層の前記残部の上に形成された前記レジストによって露呈される前記ゲート導電層の前記一部は、前記第1のソースドレイン領域側に存在する前記ゲート導電層の一端を有し、 Wherein the portion of the gate conductive layer is exposed by the formed the resist on the remaining portion of the gate conductive layer, has one end of the gate conductive layer present on the first source drain region side,
    前記ゲート導電層の前記残部の上に形成された前記レジストの範囲は、少なくとも、前記ゲート導電層の前記一端と対向する前記ゲート導電層の他端であって、前記第2のソースドレイン領域側に存在する前記ゲート導電層の前記他端から、前記ゲート導電層の前記ゲート長の1/2までの範囲を有する、半導体装置の製造方法。 Range of the resist formed on the remaining portion of the gate conductive layer, at least, a second end of the gate conductive layer to the one end facing the gate conductive layer, the second source drain region side wherein from the other end of the gate conductive layer, having a range of up to 1/2 of the gate length of the gate conductive layer, a method of manufacturing a semiconductor device that exists.
  16. 請求項12または13において、 According to claim 12 or 13,
    前記ゲート導電層の下方に位置する前記半導体層のチャネル領域を前記ゲート導電層のゲート長方向に挟む第1のソースドレイン領域および第2のソースドレイン領域を、前記半導体層の上層に形成すること、 A first source drain region and the second source drain regions sandwiching a channel region of the semiconductor layer in the gate length direction of the gate conductive layer located below the gate conductive layer, forming an upper layer of the semiconductor layer ,
    を含み、 It includes,
    前記ゲート導電層の前記残部の上に形成された前記レジストによって露呈される前記ゲート導電層の前記一部は、前記第1のソースドレイン領域側に存在する前記ゲート導電層の一端を有し、 Wherein the portion of the gate conductive layer is exposed by the formed the resist on the remaining portion of the gate conductive layer, has one end of the gate conductive layer present on the first source drain region side,
    前記ゲート導電層の前記残部の上に形成された前記レジストの範囲は、少なくとも、前記ゲート導電層の前記一端と対向する前記ゲート導電層の他端であって、前記第2のソースドレイン領域側に存在する前記ゲート導電層の前記他端から、前記ゲート導電層の前記ゲート長の4/5までの範囲を有する、半導体装置の製造方法。 Range of the resist formed on the remaining portion of the gate conductive layer, at least, a second end of the gate conductive layer to the one end facing the gate conductive layer, the second source drain region side wherein from the other end of the gate conductive layer, having a range of up to 4/5 of the gate length of the gate conductive layer, a method of manufacturing a semiconductor device that exists.
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