JP2009246359A - 集積回路装置、多出力駆動ｉｃ及びそれを用いた電子機器 - Google Patents

Abstract

【課題】 バンプの形状を改良することで回路レイアウトの自由度を拡大できる集積回路装置、多出力駆動ＩＣ及び電子機器を提供すること。
【解決手段】 第１の方向Ｘに沿って第１の距離Ａ１を隔てて配列された複数のバンプ１，２と、複数のバンプ１，２にそれぞれ接続される複数の配線層５と有する集積回路装置である。この集積回路装置では、複数のバンプ１，２の各々は、第１の方向Ｘと該第１の方向と直交する第２の方向Ｙの各隣接間で第１の距離Ａ１よりも短い第２の距離Ａ２を隔てて分割された複数のサブバンプ３を含み、複数のサブバンプ３は、下層の配線層５により共通接続されている。
【選択図】 図１

Description

本発明は、集積回路装置、サーマルプリンター駆動ＩＣ等に好適な多出力駆動ＩＣ及びそれを用いた電子機器等に関する。

従来、多出力駆動ＩＣ、例えばサーマルプリンター駆動ＩＣは、発熱抵抗体が形成されたプリンターヘッド基板に搭載され、ワイヤボンディングにより電気的に接続されている。この多出力駆動ＩＣは長手辺及び短手辺を有する矩形に形成される。長手辺の長さは発熱抵抗体の形成領域に応じて確保できるが、プリンターヘッドの小型化のために、短手辺の長さを極力小さくすることが要求されている。

このことから、特許文献１〜６のように、プリンターヘッド基板のパターンにワイヤボンディングされる出力パッドを複数列（千鳥配列）に配列するものよりも、むしろ特許文献７〜９に示すように、サーマルプリンター駆動ＩＣの一辺に沿って出力パッドを一列に配列した方が良い。

ただし、特許文献７の技術は、その主題として、実装の容易性の観点から駆動用出力パッドをＩＣチップの一辺に沿って連続して配列することにあるが、特許文献８と同じく出力パッドの数が３２個程度と少なく、ＩＣ外形も正方形に近い形で形成されているので、短辺の短縮という課題は全く存在しない。

また、特許文献９の技術は、チップ面積を縮小するために、チップ長手辺に沿って配列されていた出力パッドの一部を、チップの短手辺の沿った領域（デッドスペース領域であった領域）に配列したものである。

特許文献４の段落０００３には、チップサイズに関して次のように記載されている。電極（出力パッド）数を増やしていくと、必然的に電極のピッチが狭くなり、ボンディングが困難になる、したがってＩＣの電極ピッチを小さくするには限界がある。現状では７０ｕｍピッチが限界である。しかし出力の電極を一辺に並べてしまうと出力数と電極ピッチでチップ形状が決定してしまう。従来ＩＣの横方向（長手辺）寸法は電極数と電極のピッチで決まるが、縦方向（短手辺）の寸法を決定付ける主な要因としては次の様なものがある。１．シフトレジスタ及びラッチ回路及びストローブ回路ブロックの縦方向寸法、２．ドライバピッチと出力端子ピッチが異なる場合の引き回し配線領域部（これはエレクトロルミネッセンス用ドライバの例として非特許文献１をみるとよくわかる）、３．入出力信号端子及び制御信号発生回路、４．ドライバトランジスターである。

なお、出力パッドを３列に配置することでパッド配列ピッチが大きくなるので、隣接するパッド間の空きスペースにトランジスターを配置することは、特許文献１の図３に開示されている。また、入力ロジック回路部をチップ長手辺の両端側でなくチップ長手辺の中央領域に配置するものは、特許文献４に開示されている。

また、特許文献１０は、最上層の金属層（下地層）に２つの開口を形成し、各開口にバンプを形成して、四端子法に適したバンプ構造を開示している。

特開平９−２３４８９７号公報（図３） 特開平５−３０１３６６号公報（図２） 特開２０００−１８５４２０号公報（図１） 特開２００５−１２５８０６号公報（図１、段落０００３） 特開平７−２６６５９７号公報（図１） ＷＯ９６／１１１０９号公報（図２） 特開昭５９−２７５３９号公報（図２、図３） 特開平３−１７５０６０号公報（図２、図３） 実開平５−５３９４９号公報（図３） 特開２００７−１７３９９号公報（図５）

1981 IEEE International Solid-State Circuits Conference （第４７ページ、図６）

本発明の幾つかの態様は、バンプの形状を改良することで回路レイアウトの自由度を拡大できる集積回路装置、多出力駆動ＩＣ及び電子機器を提供することにある。

本発明の他の幾つかの態様は、四端子法によるプローブ検査に適したバンプ構造を備えた集積回路装置、多出力駆動ＩＣを提供することにある。

本発明のさらに他の幾つかの態様は、異方向導電性フィルムＡＣＦ(Anisotropic Conductive Film)、異方向導電性ペーストＡＣＰ（Anisotropic Conductive Paste）、非導電性フィルムＮＣＦ（None Conductive Film）あるいは非導電性ペーストＮＣＰ（None Conductive Paste）等の実装技術を用いることで、ワイヤボンディングされていた出力パッドをバンプに変更し、かつ、バンプの形状と配置との関係で回路レイアウトを適正化することで、特に矩形状ＩＣチップの短手辺の長さを短縮してＩＣチップサイズをさらに小型化することができる多出力駆動ＩＣ及びそれを用いた電子機器を提供することにある。

本発明の一態様に係る集積回路装置は、第１の方向に沿って第１の距離を隔てて配列された複数のバンプと、前記複数のバンプにそれぞれ接続される複数の配線層と、を有し、前記複数のバンプの各々は、前記第１の方向と該第１の方向と直交する第２の方向の各隣接間で前記第１の距離よりも短い第２の距離を隔てて分割された複数のサブバンプを含み、前記複数のサブバンプが前記複数の配線層の一つと共通接続されていることを特徴とする。

このように、本発明の一態様では、隣り合う複数のバンプの各々を複数のサブバンプに分割したので、複数のサブバンプの間には空きスペースが生まれる。その空きスペースに能動素子等を配置することができる。このため、従来、樹脂コアバンプ等の能動面バンプを使用しない限り、バンプ配設領域にはトランジスターなどの能動素子を配置できなかったが、本実施形態により能動素子の配設領域が拡大される。もちろん、サブバンプを樹脂コアバンプ等の能動面バンプとしても良いが、本発明の一態様では能動面バンプとしなくても能動素子の配設領域を拡大できる利点がある。

本発明の一態様では、前記複数のバンプの直下にそれぞれ配置される前記複数の下地層を含み、前記複数の下地層の各々は、前記複数のサブバンプに対応させて分割された互いに絶縁された複数のサブ下地層を含むことができる。前記複数のサブ下地層を、前記複数の配線層の一つにより共通接続することができる。これに代えて、複数のサブ下地層がお互い共通接続されていてもよい。こうすると、サブ下地層自体が配線層となり、その下層の配線層が不要となる。あるいは、出力バンプに関係ない位置に別の配線層を設けても良い。

本発明の一態様では、複数のサブバンプのうち互いに隣接するサブバンプ間には、能動素子としてトランジスターを配置できる。これにより、バンプに接続される回路素子のレイアウトの自由度が高まる。

なお、本発明の一態様では、ＡＣＦ、ＡＣＰ，ＮＣＦまたはＮＣＰによりバンプを他の基板等の電極に接続することが可能である。なお、ＡＣＦ、ＡＣＰの場合には異方向導電性粒子がバンプと電極間で押しつぶされて導通が確保され、ＮＣＦ、ＮＣＰの場合にはバンプと電極とが共晶接合される。

本発明の一態様では、前記複数のバンプの各一つに対応させて、前記能動素子である出力トランジスターが複数設けられ、前記複数の出力トランジスターのソースまたはドレインを前記複数の配線層一つに共通接続することができる。こうすると、複数の出力トランジスターのソースまたはドレインが、一つの配線層を介して複数のサブバンプと接続され、複数のサブバンプを一つのバンプとみなすことができる。

本発明の一態様では、前記複数のサブバンプの少なくとも一部には、プローブ検査時に第１のプローブ針をコンタクトさせることができる。複数のサブバンプの一つのみに第１のプローブ針をコンタクトさせることは困難であるが、一つのバンプを構成する複数のサブバンプに第１のプローブ針をコンタクトさせることで、プローブ検査を行うことができる。また、このとき、第１のプローブ針がコンタクトされたバンプと抵抗素子を介して導通している他のバンプにも同様にして他のプローブ針をコンタクトさせれば、いわゆる二端子法による測定が可能である。

本発明の一態様では、一つのバンプを構成する複数のサブバンプの少なくとも一部に第１のプローブ針をコンタクトさせると同時に、その複数のサブバンプの他の少なくとも一部に第２のプローブ針をコンタクトさせても良い。第１，第２のプローブ針がコンタクトされたバンプと抵抗素子を介して導通している他のバンプにも同様にして第３，第４のプローブ針をコンタクトさせれば、いわゆる四端子法による測定が可能である。これにより、二端子法で生じる接触抵抗やリード線の残留抵抗で生じる誤差を除くことができ、より高精度の測定が可能となる。

本発明の他の態様に係る多出力駆動ＩＣは、長手辺及び短手辺を含む矩形状ＩＣの前記長手辺と平行な第１の方向に沿って第１の距離を隔てて配列された複数の出力バンプと、前記複数の出力バンプにそれぞれ接続される複数の出力バンプ配線層と、前記複数の出力バンプの各々に前記複数の出力バンプ配線層の各一つを介して接続され、各々が前記複数の出力バンプの一つに接続される複数の単位回路と、を有し、前記複数の出力バンプの各々は、前記第１の方向と該第１の方向と直交する第２の方向の各隣接間で前記第１の距離よりも短い第２の距離を隔てて分割された複数のサブ出力バンプを含むことを特徴とする。

本発明の他の態様でも、上述した本発明の一態様の作用効果を、多出力駆動ＩＣにて奏することができる。つまり、隣り合う複数のバンプの各々を複数のサブバンプに分割したので、複数のサブバンプの間には空きスペースが生まれる。よって、複数の出力バンプに接続される単位回路のレイアウトの自由度が増大する。

本発明の他の態様でも、前記複数の出力バンプの直下にそれぞれ配置される複数のサブ出力バンプ下地層が設けられ、前記複数の出力バンプ下地層の各々は、前記複数のサブ出力バンプに対応させて分割された互いに絶縁された複数のサブ出力バンプ下地層を含み、前記複数のサブ出力バンプ下地層を、前記複数の出力バンプ配線層の一つにより共通接続することができる。ただし、複数のサブ出力バンプ同士の接続については、上述の通りに変形実施できる。

本発明の他の態様では、前記複数の単位回路の各々の最終段には出力トランジスター部が設けられ、前記出力トランジスター部は前記複数の出力バンプの一つに共通接続される複数の単位トランジスターを含み、前記複数の単位トランジスターの少なくとも一部を前記複数のサブ出力バンプ間に配置することでできる。駆動能力を高めるためには多数の単位トランジスターが必要となるが、その単位トランジスターのレイアウトの自由度が高まる。

特に、本発明の他の態様によれば、単位トランジスターを第１の方向で隣り合う２つの出力バンプの輪郭領域内に配置することで、（出力バンプ＋単位トランジスター）の配置領域のうち、第１の方向と直交する第２の方向の長さを圧縮することができる。こうして、多出力駆動ＩＣの短手辺の長さを圧縮することで、多出力駆動ＩＣをより極細形状にして小型化を実現できる。

また、出力バンプをＡＣＦ，ＡＣＰにて実装する場合には、ＡＣＦ，ＡＣＰ中の導電粒子径はバンプ−バンプ間の寸法で決められている。本発明の他の態様では、バンプ−バンプ間に単位トランジスターを配置できるほどバンプ−バンプ間は広げられる。よって粒径が大きく安価な導電粒子を用いることが可能となる。

本発明の他の態様では、前記複数の出力バンプの各々の輪郭形状は、前記第１の方向と平行な短辺と、前記第１の方向と直交する第２の方向と平行な長辺とを有する矩形状バンプとすることができる。

出力バンプの形状は丸形状や四角形とすることができるが、出力バンプをその配列方向（第１の方向）に平行な短辺とする矩形状に形成しているので、配列ピッチＰに対して出力バンプの占める長さを短くできる。よって、第１の方向で隣り合う２つの出力バンプ間のスペースを拡大では、単位トランジスターをより配置しやすくなる。なお、出力バンプの長辺は比較的長くなるとはいえ、単位トランジスターを出力バンプの輪郭領域内に配置することで、（出力バンプ＋単位トランジスター）の配置領域における第２の方向長さを圧縮することができる。

本発明の他の態様では、前記複数の出力バンプの配列ピッチＰと前記短辺の長さＨＬ１とは、Ｐ＞２×ＨＬ１を満たす寸法とすることができる。

こうすると、例えばサーマルヘッドドライバＩＣとして用いる場合の出力バンプピッチ（例えば６０〜７０μｍ）を確保しながら、第１の方向で隣り合う２つの出力バンプ間に、単位トランジスターを配列できるスペースを充分に確保できる。

本発明の一態様では、前記複数の単位トランジスターの各々は、平面視において、リング形状のゲートと、前記ゲートの内外にて配置されたソース・ドレインとを含むリングゲート型トランジスターとすることができる。これに限らず、バーゲート型の単位トランジスターであってもよい。

本発明の他の態様では、前記ＩＣは、第１の長手辺と第２の長手辺とを含み、前記複数の出力バンプは前記第１の長手辺に沿って配列され、前記第２の長手辺に沿って配列された複数の共通電源バンプがさらに設けられ、前記複数の共通電源バンプの各々は、前記第１の方向を長辺とする矩形に形成され、かつ、下層の電源配線層に共通接続することができる。

こうすると、出力バンプの列と共通電源バンプの列とで計２列となり、多出力駆動ＩＣを載置した時に座りがよくなる。このため、ＡＣＦ，ＡＣＰ，ＮＣＦ，ＮＣＰ接着時にＩＣの安定性を確保できる。さらに、出力バンプが一列配置であり、しかも共通電源バンプは横長形状であるので、多出力駆動ＩＣの短手辺の寸法を圧縮でき、多出力駆動ＩＣの小型化を実現できる。

本発明の他の態様では、前記複数の共通電源バンプは、前記第１の方向と直交する第２の方向と平行な長辺を有するプロービング用電源バンプを含むことができる。

共通電源バンプは検査時にプローブ針の延びる方向に対して奥行きがなく、バンプ表面を剥ぎ取ってコンタクトさせるにはスペースが足りない。プローブ針の延びる方向を長辺とするプロービング用電源バンプを設けることで、プローブ検査を可能とした。この際、前記プロービング用電源バンプは、前記複数の共通電源バンプの配列領域において、前記第１の方向の両端部及び／または前記両端部の間の各領域に複数個に配置することが好ましい。

なお、前記複数の共通電源バンプの配列密度は、前記ＩＣの前記第１の方向での中央領域で疎であり、両端領域で密とすることができる。こうすると、例えばＡＣＦ，ＮＣＦ実装では押圧力は中央領域で高く両端領域で低くなる傾向があっても、全域で確実に電気的接触を確保しやすくなる。あるいは、複数の接地電源バンプの配列密度は、ＩＣの第１の方向での中央領域で密であり、両端領域で疎としても良い。例えばＡＣＰ，ＮＣＰ実装では、ペースト材の充填圧力は両端で弱くなる傾向があるが、その場合でも全域で確実に電気的接触を確保しやすくなる。

本発明の他の態様に係る多出力駆動ＩＣは、Ｎ個の出力バンプに対して、ｎ（ｎ＜Ｎで、ｎ×ｍ＝Ｎ）個またはｎ＋１個の共通電源バンプが設けられ、前記ｎ個またはｎ＋１個の共通電源バンプの各々は、前記第２の方向を長辺とする矩形に形成され、前記Ｎ個の出力バンプと、前記ｎ個またはｎ＋１個の共通電源バンプとが、長手辺及び短手辺を含む矩形状ＩＣの前記長手辺と平行な第１の方向に沿った一直線上に配置され、かつ、ｍ個の出力バンプが前記第１の方向に沿った前記一直線上に配置されて一つのバンプブロックが形成され、ｎ個のバンプブロックが前記第１の方向に沿った前記一直線上に配列され、前記バンプブロック内または前記バンプブロック間に配置された前記共通電源バンプをプロービング用電源バンプとして兼用することができる。

本発明の他の態様によれば、能動面にバンプを一列のみで形成しているので、多出力駆動ＩＣの短手辺の長さをより圧縮して、多出力駆動ＩＣの小型化を実現できる。また、バンプブロック内またはバンプブロック間には一つの共通電源バンプが配置されているので、一つの共通電源バンプを介して流れる電流を少なくできる。さらに、共通電源バンプが第２の方向を長辺とする矩形に形成されているので、これらをプロービング用電源バンプとして兼用することができる。

本発明の他の態様では、前記Ｎ個の出力バンプと前記ｎ個の共通電源バンプの各々は、前記第１の方向と平行な短辺と、前記第１の方向と直交する第２の方向と平行な長辺とを有する矩形バンプとすることができる。こうすると、バンプの一列配置であっても配列方向と直交してバンプの長辺が延びるので、安定性の悪化を防止できる。

本発明の他の態様では、前記プロービング用電源バンプは、複数に分割されたプロービング用サブ電源バンプを含むことができる。こうすると、サブ出力バンプの場合と同様に回路レイアウトの自由度が増大される。

本発明の対態様では、プローブ検査時に、前記複数のサブ出力バンプの少なくとも一部には第１のプローブ針がコンタクトされ、前記複数のサブ出力バンプの他の少なくとも一部には第２のプローブ針がコンタクトされ、前記複数のプロービング用サブ電源バンプの少なくとも一部には第３のブローブ針がコンタクトされ、前記複数のプロービング用サブ電源バンプの他の少なくとも一部には第４ブローブ針をコンタクトすることができる。こうして、四端子法により精度の良い測定が可能となる。

本発明のさらに他の態様は、上述した集積回路装置または多出力駆動ＩＣを有する電子機器を定義している。この電子機器では、集積回路装置または多出力駆動ＩＣが搭載される基板サイズを縮小できるので、機器の小型化に寄与できる。また、電子機器へ集積回路装置または多出力駆動ＩＣを実装する再には、複数のバンプは異方性導電粒子を用いて接合され、前記異方性導電粒子の粒子径は、前記第１の距離よりも小さく、かつ、前記第２の距離よりも大きければよい。こうして、バンプ間または出力バンプ間のショートを防止しながら、比較的粒径が大きく安価な導電性粒子を採用することが可能となる。

本発明の一実施形態である集積回路装置のサブバンプと能動素子（トランジスター）とのレイアウト例を示す概略説明図である。 図１に示すサブバンプの断面図である。 二端子法に基づく検査方法を示す概略説明図である。 四端子法に基づく検査方法を示す概略説明図である。 本発明の他の実施形態であるサーマルヘッドドライバＩＣが搭載されるサーマルヘッドの概略説明図である。 図５に示すＭ個のサーマルヘッドドライバＩＣに共通な回路図である。 図５に示すサーマルヘッドＩＣのバンプ配列の一例を示す概略平面図である。 出力バンプと単位回路のレイアウトの比較例を示す概略平面図である。 隣接する２つの出力バンプ間に配置した単位トランジスターのレイアウト例（比較例）を示す拡大平面図である。 本発明の他の実施形態に係る出力バンプと単位回路のレイアウト例を示す概略平面図である。 共通電源バンプのうちプロービング用バンプを説明するための拡大平面図である。 サーマルヘッドを備えるサーマルプリンターの具体例の主要部分のみの縦断面図である。 サーマルヘッドを含む印刷システムの具体例を示す図である。 ホストコンピューターの概略ブロック図である。 ｍ個の出力バンプと１個の共通電源バンプとを一組とするｎ個のバンプブロックを一直線上にて配列したＩＣを示す概略平面図である。 複数のサブバンプと複数の出力トランジスターを構成する各層を透視した平面図である。 図１６のＡ−Ａ断面図である。 複数のサブバンプと複数の出力トランジスターを構成する各層を透視した他の例を示す平面図である。 図１８のＢ−Ｂ断面図である。 複数のサブバンプと複数の出力トランジスターを構成する各層を透視したさらに他の例を示す平面図である。 図２０のＣ−Ｃ断面図である。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．集積回路装置のバンプ構造
図１は、集積回路装置のバンプ面を示し、下層のトランジスター層を透視した図である。図１において、第１の方向Ｘに沿って複数のバンプが配列され、図１では第１の方向Ｘで第１の距離Ａ１を隔てて隣接する２つのバンプ１，２を示している。バンプ１，２の各々は、第１の方向Ｘ及び第２の方向Ｙの隣接間で第１の距離Ａ１よりも短い第２の距離Ａ２を隔てて分割された複数のサブバンプ３を含んで構成されている。

図２は、最短距離で隣接する複数のサブバンプ３の断面構造の一例を示している。２つのバンプ１，２の直下にそれぞれ配置される下地層の各々は、例えば図２に示すように、複数のサブバンプ３に対応させて分割された互いに絶縁された複数のサブ下地層４を有する。この下地層よりも下層の配線層は、バンプ１を構成する複数のサブバンプ３と電気的に導通するように、複数のサブ下地層４に複数のビア４ａを介して共通接続されている。バンプ２についても、複数のサブバンプ３が複数のサブ下地層４及び複数のビア４ａを介して、下層配線層５に共通接続されている。ただし、バンプ１，２にそれぞれ接続される下層配線層５は非導通である。なお、複数のサブバンプ３間の接続については、図２のように下層配線層５で接続するものに限定されない。例えば、複数のサブ下地層４同士を接続しても良い。この配線例については、図１６〜図２１を参照して後述する。

このように、本実施形態ではバンプ１，２の各々を複数のサブバンプ３に分割したので、複数のサブバンプ３の間には空きスペースが生まれる。そして、本実施形態では、その空きスペースに能動素子として例えばトランジスター６を配置している。このため、従来、樹脂コアバンプ等の能動面バンプを使用しない限り、バンプ配設領域にはトランジスターなどの能動素子を配置できなかったが、本実施形態により能動素子の配設領域が拡大される。もちろん、サブバンプ３を樹脂コアバンプ等の能動面バンプとしても良いが、本実施形態では能動面バンプとしなくても能動素子の配設領域を拡大できる利点がある。また、複数のサブバンプ３のうち互いに隣接するサブバンプ３間に、能動素子としてトランジスター５を配置できるので、バンプ１，２にそれぞれ接続される回路素子のレイアウトの自由度が高まる。

トランジスター５の形状は問わないが、図２では、トランジスター６は、ポリシリコン層にて形成されるゲートＧは、平面視において、リング形状（例えば八角形）に形成されている。リング状ゲートＧの内側が例えばドレインＤであり、外側がソースＳである。

図３及び図４は、バンプ１にプローブ針をコンタクトして行うローブ検査工程を示している。図３では、バンプ１を構成する複数のサブバンプ３の少なくとも一部に、プローブプローブ針７がコンタクトされている状態を示している。サブバンプ３の一つにブロー部針（第１のプローブ針）７をコンタクトさせることは困難であるが、バンプ１を構成する複数のサブバンプ３にプローブ針７をコンタクトさせることで、プローブ検査を行うことができる。また、図３によれば、バンプ１と抵抗素子を介して導通している他のバンプにも同様に他のプローブ針をコンタクトさせれば、いわゆる二端子法による測定が可能である。

図４では、バンプ１を構成する複数のサブバンプ３の少なくとも一部に第１のプローブプローブ針７Ａがコンタクトされ、同時に、バンプ１を構成する複数のサブバンプ３の他の少なくとも一部に第２のプローブ針７Ｂがコンタクトされる状態を示している。図４によれば、バンプ１と抵抗素子を介して導通している他のバンプにも同様にして第３，第４のプローブ針をコンタクトさせれば、いわゆる四端子法による測定が可能である。これにより、二端子法で生じる接触抵抗やリード線の残留抵抗で生じる誤差を除くことができ、より高精度の測定が可能となる。

２． サーマルヘッド
図５に、図１〜図４にて説明した集積回路装置を用いたサーマルヘッドの構成例を示す。本実施形態におけるサーマルヘッド１０は、セラミック基板（ヘッド基板ともいう）２０の上に、複数のサーマル抵抗素子（広義には発熱素子、発熱抵抗体）が形成されている。図１では、セラミック基板２０の長辺と平行な第１の方向Ｘでの１つの縁部に、画素の間隔に合わせて複数のサーマル抵抗素子Ｒが配列されている。複数のサーマル抵抗素子の一端には、電源電圧ＶＨが供給されている。この電源電圧は、サーマルヘッド１０（セラミック基板２０）の外部から供給される、例えば２４Ｖや１８Ｖといった高電圧である。また、サーマルヘッド１０は、カスケード接続される第１〜第Ｍ（Ｍは２以上の整数）のサーマルヘッドドライバＩＣ（広義には集積回路装置または多出力駆動ＩＣ）３０（３０_１〜３０_Ｍ）を含む。複数のサーマル抵抗素子Ｒの他端には、第１〜第ＭのサーマルヘッドドライバＩＣ３０_１〜３０_Ｍの出力が電気的に接続される。

第１〜第ＭのサーマルヘッドドライバＩＣ３０_１〜３０_Ｍの各々は、サーマル抵抗素子Ｒに配線２１を介して接続される出力ドライバの出力を例えば接地電源電圧に設定することで、該サーマル抵抗素子に電流を流す（駆動する）ことができる。

３． サーマルヘッドドライバＩＣ（集積回路装置または多出力駆動ＩＣ）
図６は、図５に示されるサーマルヘッドドライバＩＣ３０の具体例を示す。サーマルヘッドドライバＩＣ３０は、複数の単位回路４０_１〜４０_Ｎ（Ｎは２以上の整数）を含む。単位回路４０_ｊ（１≦ｊ≦Ｎ、ｊは整数）は、出力ドライバＯＤ_ｊと、ラッチ素子ＬＴ_ｊと、フリップフロップＤＦＦ_ｊとを含むことができる。

サーマルヘッドドライバＩＣ３０には、クロック信号ＣＬＫ、シリアルインデータＳＩ、ラッチ信号ＬＡＴおよびストローブ信号ＳＴＢが入力される。画素データは、シリアルインデータＳＩとして、クロック信号ＣＬＫに同期してシリアルに入力される。ラッチ信号ＬＡＴは、ラッチ素子ＬＴ_１〜ＬＴ_Ｎに１ライン分の画素データを取り込むための信号である。ストローブ信号ＳＴＢは、単位回路４０_１〜４０_Ｎに供給される。

単位回路４０_１〜４０_ＮのフリップフロップＤＦＦ_１〜ＤＦＦ_Ｎは、シリアルインデータＳＩとして入力される画素データがシフト方向ＳＤＲにシフトされるシフトレジスタを構成する。シフトレジスタを構成する各フリップフロップＤＦＦ_１〜ＤＦＦ_Ｎは、クロック信号ＣＬＫの変化タイミングに同期して、前段のフリップフロップの出力を取り込むと共に、フリップフロップＤＦＦ_１〜ＤＦＦ_Ｎに取り込んだデータを出力する。最終段のフリップフロップＤＦＦ_Ｎの出力は、シリアルアウトデータＳＯとして出力され、次段のサーマルヘッドドライバＩＣ３０のシリアルインデータＳＩとなる。ただし、カスケード接続されないタイプ（例えば多階調駆動の場合）では、シリアルアウトは不要である。

ラッチ素子ＬＴ_ｊは、ラッチ信号ＬＡＴが例えばＨレベルのとき、フリップフロップＤＦＦ_ｊに取り込んだデータをラッチ（保持）する。ラッチ素子ＬＴ_ｊにラッチされたデータは、出力制御回路ＯＣ_ｊに入力される。出力制御回路ＯＣ_ｊは、出力ドライバＯＤ_１の出力制御を行う出力制御信号ｃｎｔ_１を生成する。

出力ドライバ部ＯＤ_ｊは、Ｎ型金属酸化膜半導体（Metal Oxide Semiconductor:ＭＯＳ）トランジスター（以下、単にＭＯＳトランジスターと略す）により構成される。このＭＯＳトランジスターのドレインが、ドライバ出力ＤＯｊとなる。単位回路４０_１〜４０_Ｎの出力ドライバ部ＯＤ_１〜ＯＤ_Ｎを構成するＭＯＳトランジスターのソースには、接地電源電圧ＧＮＤが供給される。出力ドライバ部ＯＤ_ｊを構成するＭＯＳトランジスターのゲートには、出力制御回路ＯＣ_ｊからの出力制御信号ｃｎｔ_ｊが供給される。図６では、出力制御信号ｃｎｔ_ｊにより、出力ドライバ部ＯＤ_ｊを構成するＭＯＳトランジスターのソース・ドレイン間が電気的に導通することで、ドライバ出力ＤＯｊが接地電源電圧ＧＮＤに設定される。

図６において、単位回路４０_１〜４０_Ｎ内の出力ドライバ部ＯＤ_ｊは、１つの出力トランジスターで表されているが、本実施形態では後述するように複数の出力トランジスターにて構成されている。

出力制御回路ＯＣ_ｊは、ストローブ信号ＳＴＢと、単位回路４０_ｊに対応した画素データ（ラッチ素子ＬＴ_ｊにラッチされた画素データ）とに基づいて、出力制御信号ｃｎｔ_ｊを生成する。出力制御回路ＯＣ_ｊは、ＡＮＤ回路で表されているが、たとえば、ＮＡＮＤ回路およびインバータ回路など、信号論理上で論理積回路を構成するものであれば良い。

なお、図６では入力または出力端子３２，４２，４４，４６はそれぞれバンプである。バンプ３２はＮ個の出力バンプであり、バンプ４２は接地電源バンプであり、バンプ４４は入力信号バンプであり、バンプ４６は出力信号バンプである。また、入力信号バンプ４４にはインバータまたはバッファ等の入力回路４８が接続され、出力信号バンプ４６にも同様に出力回路４９が接続されている。これら入力・出力回路４８，４９には、静電気保護回路を含めることができる。

４． サーマルヘッドドライバＩＣ（多出力駆動ＩＣ）のバンプ配列の概要
図７に示すように、サーマルヘッドドライバＩＣ３０は、第１の長手辺３４ａ、第２の長手辺３４ｂ、第１の短手辺３６ａ及び第２の短辺３６ｂを有する矩形状である。このＩＣ３０は、長辺３４ａ，３４ｂの寸法Ｌ１と短手辺３６ａ，３６ｂの寸法Ｌ２との比率Ｌ１／Ｌ２が４０倍ほどの極細形状であり、このために図５に示すヘッド基板２０の短手辺をより圧縮できる寸法となっている。例えばＬ１＝９．８ｍｍに対して、Ｌ２＝０．２５ｍｍ程度である。

ＩＣ３０には、第１の長手辺３４ａと平行な第１の方向Ｘに沿って、一直線上にＮ個の出力バンプ３２が配列されている。第１の方向Ｘの両端部には、入力信号バンプ４４または出力信号バンプ４６が配置されている。

さらにＩＣ３０には、第２の長手辺３４ｂに沿って、一直線上に複数の接地電源バンプ４２が配列されている。複数個の接地電源バンプ４２は、配列方向Ｘを長辺とする矩形形状であるが、配列方向Ｘの両端部、さらには中央領域には、配列方向Ｘと直交するＹ方向を長辺とするプロービング用接地電源パッド４２ａが設けられている。

以上のように、本実施形態のＩＣ３０は、入力信号バンプ４４または出力信号バンプ４６を除くと、Ｎ個の出力バンプ３２の列と、複数個の接地電源バンプ４２の列との計２列のバンプ列にて形成されている。従って、バンプ列が２列となるので、ＩＣ３０を載置した時に座りがよくなる。このため、ＡＣＦ，ＡＣＰ，ＮＣＦ，ＮＣＰ接着時にＩＣ３０の安定性を確保できる。さらに、出力バンプ３２が一列であり、接地電源バンプ４２は横長形状であるので、ＩＣ３０の短手辺３６ａ，３６ｂの寸法Ｌ２を圧縮できる。

５． レイアウト
５．１ Ｎ個の出力バンプと単位回路との関係の比較例
図８は、ＩＣ３０の部分拡大図であり、出力バンプ３２ｊと単位回路４０ｊとの関係を示す比較例である。単位回路４０ｊのうち、出力トランジスター部ＯＤｊの配置領域１００は、Ｘ方向で隣接する出力バンプ３２の間の領域１００Ａと、出力バンプ３２の配列領域とＹ方向で隣接する領域１００Ｂである。なお、領域１００Ｂの上層には出力トランジスター部ＯＤｊのソースに接続される接地電源配線層が上層（例えばアルミ第二層ＡＬＢ）に形成されている。

このトランジスター領域１００と隣接する配線領域１０２は、複数の単位回路で共有される領域である。出力バンプ３２ｊと単位回路４０ｊとはＹ方向で必ずしも一致しない。このため、制御回路ＯＣｊの出力信号を出力バンプ３２ｊの近傍には配設された出力トランジスター部ＯＤｊまで配線ｃｏｎｔｊを引き回す必要があり、それが配線領域１０２である。

ビア領域１０４は、単位回路４０ｊを、最上層の配線層である例えばＡＬＢ層にあるロジック用のＶＳＳ電源層と接続するための多数のビアを配置する領域である。

Ｎ型不純物領域１０６とＰ型不純物領域１０８には、単位回路４０ｊを形成するためのトランジスターが配置される。このＮ型不純物領域１０６とＰ型不純物領域１０８は、Ｘ方向にて４分割されてＹ方向にて延びる４つの領域が、フリップフロップＤＦＦｊと、ラッチ素子ＬＴｊと、制御回路ＯＣｊを構成するナンドゲート回路ＯＣｊ−１及びインバータ回路ＯＣｊ−２に割り当てられている。なお、Ｐ型不純物領域１０８の近傍には、上層ＡＬＢのＶＤＤ電源層と接続するためのビア領域が設けられている。

接地電源配線領域１１０には、上述した領域１００Ｂの接地電源配線層と接続される他の接地電源配線層が配置される。上述した複数の接地電源バンプ４２は、この領域にてＸ方向に沿って延びる接地電源配線層とビアを介して共通接続されている。

５．２ 出力バンプと出力トランジスターの関係の比較例
図８に示す比較例では、出力バンプ３２は、図９に示すように、ＩＣ３０の長手辺３４ａと平行であるＸ方向に沿った短辺と、短辺と直交する長辺とを有する矩形バンプである。複数の出力バンプ３２の配列ピッチＰと短辺の長さＨＬ１とは、好ましくはＰ＞２×ＨＬ１を満たしている。本実施形態では、ピッチＰ＝６１μｍとしたとき、短辺の長さＨＬ１が、２３〜３０μｍの範囲の中から選ばれた寸法であり、例えばＨＬ１＝３０μｍである。

また、複数の出力バンプ３２の各々は、短辺の長さＨＬ１に対する長辺の長さＶＬ１の倍率αは、短辺の長さＨＬ１が短いほど大きく長いほど小さくなる関係の下で、２．８≦α≦５を満たし、本実施形態では長辺の長さＶＬ１＝８５μｍである。このようにすると、出力バンプ３２の面積は２５２０〜２６５０μｍ^２となり、ＡＣＦ、ＡＣＰ，ＮＣＦまたはＮＣＰによりバンプ３２をヘッド基板２０の電極に接続することが可能である。

出力バンプ３２は例えば金バンプであり、その下層のアルミ層（最上層の例えばＡＬＢ層）３３は、例えば、その短辺の長さＨＬ２＝ＨＬ１＋８μｍ、長辺の長さＶＬ２＝ＶＬ１＋８μｍ程度とすれば良い。

また、本実施形態では、２つの出力バンプ３２間にトランジスターを配置するために、不純物領域の最小幅ＨＬ３＝１７μｍとしている。

図９において、出力トランジスター部ＯＤｊは、複数例えば１４個の単位トランジスター１２０にて構成されている。１４個の単位トランジスター１２０の各々は、制御回路ＯＣｊの出力ｃｏｎｔｊが並列及び／または直列に入力されるゲートＧをそれぞれ有する。このゲートＧは、ポリシリコン層にて形成され、平面視において、リング形状（例えば八角形）に形成されている。リング状ゲートＧの内側が例えばドレインＤであり、外側がソースＳである。ソースＳは接地電源に共通接続される。ドレインＤは、中央のビア１２２や配線層等を介して出力バンプ３２ｊに共通接続される。なお、Ｘ方向で隣り合う出力バンプ３２，３２の対向する長辺の間の狭い領域に、リング状ゲートＳを有する複数例えば６個の単位トランジスター１２０が一列で並んで配置されている。

本実施例では、縦横比が４０倍近くになるＩＣ３０を形成するために、出力バンプ３２をその配列方向Ｘに平行な短辺とする矩形状に形成しているので、配列ピッチＰに対して、短辺の長さＨＬ１をＨＬ１＜Ｐ／２を満たすように形成することができる。配列ピッチＰは図５に示すサーマル抵抗素子Ｒの配列ピッチに対応させれば良いので、出力バンプ３２の短辺の長さＨＬ１を短縮したことで、ＨＬ１＜Ｐ／２が実現できる。このため、Ｘ方向で隣り合う２つの出力バンプ３２間に、単位トランジスター１２０を配列できるスペースが確保できる。

このため、出力バンプ３２の長辺ＶＬ１は比較的長くなるとはいえ、単位トランジスター１２０をＸ方向で隣り合う２つの出力バンプ３２間に配置することで、図８に示す出力バンプ３２＋単位トランジスター１２０の配置領域１００のＹ方向長さを圧縮することができる。こうして、図７に示すＩＣ３０の短手辺Ｌ２の長さを圧縮することで、ＩＣ３０の小型化を実現できる。

ここで、例えば出力バンプ３２をＡＣＦ，ＡＣＰにて実装する場合には、ＡＣＦ，ＡＣＰ中の導電粒子径はバンプ−バンプ間の寸法で決まる。つまり、隣接するバンプ間をショートさせない導電粒子径とする必要があるからである。本実施形態では、配列ピッチＰに対して、出力バンプ３２の短辺の長さＨＬ１がＨＬ１＜Ｐ／２を満たすことから、バンプ−バンプ間が広がる。よって粒径が大きく安価な導電粒子を用いることが可能となる。なお、一般には挟ピッチのためにバンプを細くするが、本実施形態では印字ヘッドのピッチ（つまりサーマル抵抗素子Ｒのピッチ）でバンプピッチＰが決められ、ピッチＰは狭くする必要がない分、出力バンプ３２間に比較的大きなクリアランスが得られる。そのクリアランス領域を単位トランジスター１２０の配置領域に利用することができる。

５．３ 本実施例のレイアウト
図１０は、出力トランジスター部ＣＯｊとその領域内に配置される出力バンプ３２ｊにも図１に示すサブ出力バンプ３の構造を採用したものを示している。図８の比較例と対比すると、出力バンプ３２ｊ内の領域であってサブ出力バンプ３が配置されない領域に単位トランジスター１２０を配置できるため、出力トランジスター部ＣＯｊの領域は実質的に拡大する。従って、出力トランジスター部ＣＯｊのレイアウトの自由度が高まる。

さらに、図１０の実施形態を図８と対比すると、出力バンプ３２ｊの輪郭領域を、第１及び第２の方向Ｘ，Ｙでそれぞれ拡大することもできる。この拡大された出力バンプ３２ｊの輪郭領域内には単位トランジスター１２０が配置されるため、複数のサブ出力バンプ３２ｊの有効面積は変わらなくても、輪郭領域は拡大する。よって、プローブ針アライメント等に有利である。

５．４ 接地電源バンプ（共通電源バンプ）
図１１に示すように、ＩＣ３０は、第１の長手辺３４ａと第２の長手辺３４ｂとを含み、Ｎ個の出力バンプ３２は第１の長手辺３４ａに沿って配列され、接地電源バンプ４２は第２の長手辺３４ｂに沿って配列されている。複数の接地電源バンプ４２の各々は、第１の方向Ｘを長辺とする矩形に形成され、かつ、下層の接地電源配線層に共通接続されている。つまり、接地電源バンプ４２の長辺と出力バンプ３２の長辺は直交関係にある。こうして接地電源バンプ４２を配列することで、図７に示すＩＣ３０の短手辺Ｌ２の長さを圧縮して、ＩＣ３０の小型化を実現できる。なお、接地電源バンプ４２の個数は出力バンプ３２の個数Ｎと同数とすることが、各接地電源バンプ４２を流れる電流を最小とできる点で理想ではある。ただし、接地電源バンプ４２は共通の接地電源層に接続されるのであるから、Ｎ個未満であっても構わない。本実施形態では、接地電源バンプ４２の数をＮ未満とし、それにより接地電源バンプ４２の長辺を長く確保した。これにより、ＡＣＦ，ＡＣＰ，ＮＣＦ，ＮＣＰ等でヘッド基板２０上に実装しても接触抵抗を少なくすることができる。

複数の接地電源バンプ４２は、第２の方向Ｙと平行な短辺を有するプロービング用電源バンプ４２ａを含んでいる。このプロービング用電源バンプ４２ａもヘッド基板２０との接続に使用しても構わないが、主たる目的は、図１１に示すようにプローブ針１３０と接触させるために用いられる。接地電源バンプ４２はプローブ針１３０の延びる方向に対して奥行きがなく、バンプ表面を剥ぎ取ってコンタクトさせるにはスペースが足りない。そこで、プローブ針１３０の延びる方向を長辺とするプロービング用電源バンプ４２ａを設け、プローブ検査を可能とした。接地電源バンプ４２とプロービング用電源バンプ４２ａとは導通しているので、接地電源バンプ４２に直接にプローブ針１３０をコンタクトさせなくてもプローブ検査は可能である。

プロービング用電源バンプ４２ａは、図７に示すように、複数の接地電源バンプ４２の配列領域において、第１の方向Ｘの両端部及び／またはその両端部の間の各領域に複数個配置されていることが好ましい。

ここで、複数の接地電源バンプ４２は、Ｎ個の出力バンプ３２のように位置に制約があるものではなく、その数、配列ピッチ、配列密度は自由に設定できる。複数の接地電源バンプ４２の配列密度として、ＩＣ３０の第１の方向Ｘでの中央領域で疎であり、両端領域で密にすることができる。こうすると、例えばＡＣＦ，ＮＣＦ実装では押圧力は中央領域で高く両端領域で低くなる傾向があっても、全域で確実に電気的接触を確保しやすくなる。あるいは、複数の接地電源バンプ４２の配列密度は、ＩＣ３０の第１の方向Ｘでの中央領域で密であり、両端領域で疎としても良い。例えばＡＣＰ，ＮＣＰ実装では、ペースト材の充填圧力は両端で弱くなる傾向があるが、その場合でも全域で確実に電気的接触を確保しやすくなる。

６． 電子機器
図１２は、図５に示されるサーマルヘッド１０を備えるサーマルプリンターの具体例の主要部分のみの縦断面図を示す。

プリンター装置１７０内には、感熱紙がロール紙１７２としてセットされる様に構成されている。ロール紙１７２の印刷対象部分は、所与の紙送り機構（紙送り手段）により１ラインずつ紙送り方向１７３の方向に送り出される。そして、この印刷対象部分は、ハウジング１７４内で印刷ヘッド１７５の方に導かれる。印刷ヘッド１７５は、図５のサーマルヘッド１０を搭載する。ロール紙１７２の印刷対象部分が、印刷ヘッド１７５およびプラテン１７６の間を通過する際に、印刷ヘッド１７５により該印刷対象部分に所定の印刷が行われる。

紙送り機構は、印刷対象部分を更に紙送り方向１７３に送り出し、カッター１７７によりロール紙１７２が切断されて、切断後の用紙がレシート１７８として取り出し可能となる。

またハウジング１７４内には、印刷ヘッド１７５の前段に、用紙エンドセンサ１７９が設けられており、ロール紙１７２が紙送り方向１７３に送られる際にロール紙１７２の端を検知できる。

図１３は、図５に示されるサーマルヘッド１０を含む印刷システムの具体例を示す。図１３に示される印刷システム１８０は、ホストコンピューター１８２（広義には制御部）と、レシート１７８等を発行するプリンター装置１８４とを含む。ホストコンピューター１８２は、本体１８５と、表示装置１８６と、キーボード１８７と、ポインティングデバイスとしてのマウス１８８とを含む。プリンター装置１８４は、たとえば、図１２に示されるプリンター装置１７０で構成される。

図１４は、図１３に示されるホストコンピューター１８２の概略ブロック図を示す。ホストコンピューター１８２では、ＣＰＵ（Central Processing Unit)１９１に、バスライン１９２を介して、プログラムデータ等が格納されたＲＯＭ（Read Only Memory）１９３、データ処理の作業エリアや印刷データがバッファリングされるＲＡＭ（Random Access Memory）１９４、プリンター装置１８４に印刷データや印刷コマンド等を送信する通信インタフェース１９５、表示装置１８６を駆動制御して表示データに対応する文字等を表示させるディスプレイコントローラ１９６、キーボード１８７から入力キーに対応するキー信号を取り込むキーボードコントローラ１９７、マウス１８８とのデータ等のやり取りを制御するマウスコントローラ１９８が接続されている。また、プリンター装置１８４は、通信インタフェース１９５からの印刷データ等を受信する通信インタフェース１９９を含む。

ＣＰＵ１９１は、ＲＯＭ１９３又はＲＡＭ１９４に格納されたプログラムに従って所定の印刷処理を実行し、印刷データをＲＡＭ１９４に展開したり、ＲＡＭ１９４の印刷データを、通信インタフェース１９５を介してプリンター装置１８４に転送したりすることができる。

７．変形例
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるものである。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。

例えば、本発明は必ずしもサーマルヘッドプリンターに使用されるサーマルヘッドドライバＩＣ３０に適用されるものに限らず、ＬＥＤ駆動ＩＣなど、小型化が求められる多出力のドライバＩＣに好適である。

７．１ 出力バンプ及び接地電源バンプの一列配置
図１５に示すように、Ｎ個の出力バンプ３２とｎ（ｎ＜Ｎで、ｎ×ｍ＝Ｎ）個の接地電源バンプ４２とを一列に配置することができる。バンプ３２，４２を一列で配置するには、第２の方向ＹにてＩＣ３０の中心に置かざるを得ないが、最上層の金属配線層ＡＬＢと干渉しない限り、レイアウトは可能である。

図１５ではｍ（図１５では例えばｍ＝５）個の出力バンプ３２と１個の接地電源バンプ３２とが第１の方向Ｘに沿った一直線上に配置されて一つのバンプブロックが形成され、ｎ個のバンプブロック２００−１〜２００−ｎが第１の方向Ｘに沿った一直線上に配列されている。

こうすると、バンプ３２，４２を一列のみで形成しているので、ＩＣ３０の短手辺Ｌ２の長さをより圧縮して、ＩＣ３０の小型化を実現できる。また、バンプブロック２００−１〜２００−ｎの各々には一つの接地電源バンプ４２が少なくとも一つ含まれているので、ｍ個の単位回路４０毎に接地電源バンプ４２が一つ割り当てられ、一つの接地電源バンプ４２を介して流れる電流を少なくできる。

図１５の例は、図７の例と比較すると、一列バンプであるのでＩＣ３０の載置時の安定性は劣るかもしれないが、バンプ３２，４２のＹ方向と平行な長辺を長くすることで、安定性も確保することは可能である。

なお、図１５のように、ｎ個のバンプブロック２００−１〜２００−ｎの各々を、ｍ個の出力バンプ３２_１〜３２ｍによって形成し、これらを２つの接地電源バンプ４２の間に配置しても良い。この場合、接地電源バンプ４２の総数はｎ＋１個となる。

ここで、本実施形態においても、図１０のように出力バンプ３２の領域内や、接地電源バンプ４２の領域内に単位トランジスター１２０を配置することができる。つまり、出力バンプ３２及び接地電源バンプ４２を、図１のように複数のサブバンプ３により構成できるからである。これにより、ＩＣ３０の短手辺Ｌ２の長さをさらに圧縮して、ＩＣ３０の小型化を実現できる。また、一列に配置されたＮ個の出力バンプ３２とｎ個の共通電源バンプ４２の配列密度は、上述と同じ理由で、ＩＣ３０の第１の方向Ｘでの中央領域で疎とし両端領域で密とするか、あるいは逆に、中央領域で密とし両端領域で疎としてもよい。

そして、図１５の実施形態では、次のような四端子法による測定が可能となる。つまり、プローブ検査時に、一つの出力バンプ３２を形成する複数のサブ出力バンプ３の少なくとも一部には、図１５の例えば上側から第１のプローブ針がコンタクトされ、それと同一の複数のサブ出力バンプ３の他の少なくとも一部には、図１５の例えば下側から第２のプローブ針がコンタクトされる。また、一つの接地電源バンプ４２を形成する複数のプロービング用サブ電源バンプ３の少なくとも一部には、図１５の例えば上側から第３のブローブ針がコンタクトされ、それと同一の複数のプロービング用サブ電源バンプ３の他の少なくとも一部には、図１５の例えば下側から第４ブローブ針がコンタクトされる。これにより、二端子法で生じる接触抵抗やリード線の残留抵抗で生じる誤差を除くことができ、より高精度の測定が可能となる。

７．２ 複数のサブバンプと複数の出力トランジスターとの配線
図１６は、複数のサブバンプ３と複数の出力トランジスター１２０を構成する各層を透視した平面図である。図１７は、図１６のＡ−Ａ断面図である。図１７に示すように、半導体基板３００には一つのドレイン３０２を囲んでソース３０４が形成されている。ドレイン３０２及びソース３０４の境界上にはリング状にゲート酸化膜３０６が形成され、そのゲート酸化膜３０６上にゲート配線層である例えばポリシリコン層（ＰＯＬＹ）から成るゲート電極が形成されている。これにより、図６に示すトランジスター６または図９に示す単位トランジスター１２０が構成される。

ドレイン３０２及びソース３０４は、第一金属層（ＡＬＡ）に接続されている。ドレイン３０２に接続された第一金属層（ＡＬＡ）は第二金属層（ＡＬＢ）を介して、複数のサブバンプ３に接続されている。図１６に示す例えば５つの単位トランジスター１２０は、そのソース３０４が、第一金属層（ＡＬＡ）により共通接続されている。

一方、図１６に示す５つの単位トランジスター１２０のドレイン３０２は、図１７に示すように第二金属層（ＡＬＢ）により、図１のバンプ１またはバンプ２を形成するために配置された図１６に示す例えば４つのサブバンプ３に共通接続されている。図２との関係で言えば、個々のサブ下地層４が個々のサブバンク３の一部に相当すると考えれば、図２の配線層５が図１７の第二金属層（ＡＬＢ）に一致する。また、図示してはいないが、図１６に示す５つの単位トランジスター１２０のゲートは、ポリシリコン層（ＰＯＬＹ）により共通接続されている。

図１８は、複数のサブバンプと複数の出力トランジスターを構成する各層を透視した他の例を示す平面図である。図１６では平面視にて一つのサブバンク３が４つの単位トランジスター１２０により囲まれる形態を示したが、図１９では単位トランジスター１２０が数が４つから８つに増えている例を示している。図１９は図１８のＢ−Ｂ断面図であり、その断面構造は図１７と同一である。

図２０は、複数のサブバンプ３と複数の出力トランジスター１２０を構成する各層を透視したさらに他の例を示す平面図である。図２０では、サブバンク３が長手状に形成されており、隣り合う２つのサブバンク３，３の間に複数例えば３つの単位トランジスター１２０が配置されている。図２１は図２０のＣ−Ｃ断面図であり、その断面構造は図１７及び図１９と同一である。

１，２ バンプ、３ サブバンプ、４ サブ下地層、５ 配線層、６ 能動素子（トランジスター）、７，７Ａ 第１のプローブ、 １０ サーマルヘッド、２０ ヘッド基板、３０ 多出力駆動ＩＣ（サーマルヘッドドライバＩＣ）、３２ 出力バンプ、３４ａ 第１の長手辺、３４ｂ 第２の長手辺、４０_１〜４０_Ｎ 単位回路、４２ 共通電源バンプ、４４入力信号バンプ、４６ 出力信号バンプ、４８ 入力回路、４９ 出力回路、１２０ 単位トランジスター、３００ 半導体基板、３０２ ドレイン、３０４ ソース、ＡＬＡ 第一金属層、ＡＬＢ 第二金属層、 Ｒ サーマル抵抗素子、Ｘ 第１の方向、Ｙ 第２の方向

Claims (20)

1. 第１の方向に沿って第１の距離を隔てて配列された複数のバンプと、
   前記複数のバンプにそれぞれ接続される複数の配線層と、
   を有し、
   前記複数のバンプの各々は、前記第１の方向と該第１の方向と直交する第２の方向の各隣接間で前記第１の距離よりも短い第２の距離を隔てて分割された複数のサブバンプを含み、前記複数のサブバンプが前記複数の配線層の一つと共通接続されていることを特徴とする集積回路装置。
2. 請求項１において、
   前記複数のサブバンプのうち互いに隣接するサブバンプ間には、能動素子が配置されていることを特徴とする集積回路装置。
3. 請求項２において、
   前記複数のバンプの各一つに対応させて、前記能動素子である出力トランジスターが複数設けられ、前記複数の出力トランジスターのソースまたはドレインが前記複数の配線層一つに共通接続されていることを特徴とする集積回路装置。
4. 請求項１乃至３のいずれかにおいて、
   前記複数のサブバンプの少なくとも一部には、プローブ検査時に第１のプローブ針がコンタクトされることを特徴とする集積回路装置。
5. 請求項４において、
   前記複数のサブバンプの他の少なくとも一部には、前記プローブ検査時に第２のプローブ針がコンタクトされることを特徴とする集積回路装置。
6. 長手辺及び短手辺を含む矩形状ＩＣの前記長手辺と平行な第１の方向に沿って第１の距離を隔てて配列された複数の出力バンプと、
   前記複数の出力バンプにそれぞれ接続される複数の出力バンプ配線層と、
   前記複数の出力バンプの各々に前記複数の出力バンプ配線層の各一つを介して接続され、各々が前記複数の出力バンプの一つに接続される複数の単位回路と、
   を有し、
   前記複数の出力バンプの各々は、前記第１の方向と該第１の方向と直交する第２の方向の各隣接間で前記第１の距離よりも短い第２の距離を隔てて分割された複数のサブ出力バンプを含むことを特徴とする多出力駆動ＩＣ。
7. 請求項６において、
   前記複数の単位回路の各々の最終段には出力トランジスター部が設けられ、前記出力トランジスター部は前記複数の出力バンプの一つに共通接続される複数の単位トランジスターを含み、
   前記複数の単位トランジスターの少なくとも一部は、前記複数のサブ出力バンプ間に配置されていることを特徴とする多出力駆動ＩＣ。
8. 請求項７において、
   前記複数の出力バンプの各々の輪郭形状は、前記第１の方向と平行な短辺と、前記第１の方向と直交する第２の方向と平行な長辺とを有する矩形状バンプであることを特徴とする多出力駆動ＩＣ。
9. 請求項８において、
   前記複数の出力バンプの配列ピッチＰと前記短辺の長さＨＬ１とは、Ｐ＞２×ＨＬ１を満たす寸法であることを特徴とする多出力駆動ＩＣ。
10. 請求項７乃至９のいずれかにおいて、
    前記複数の単位トランジスターの各々は、平面視において、リング形状のゲートと、前記ゲートの内外にて配置されたソース・ドレインとを含むことを特徴とする多出力駆動ＩＣ。
11. 請求項７乃至１０のいずれかにおいて、
    前記ＩＣは、第１の長手辺と第２の長手辺とを含み、
    前記複数の出力バンプは前記第１の長手辺に沿って配列され、
    前記第２の長手辺に沿って配列された複数の共通電源バンプがさらに設けられ、
    前記複数の共通電源バンプの各々は、前記第１の方向を長辺とする矩形に形成されていることを特徴とする多出力駆動ＩＣ。
12. 請求項１１において、
    前記複数の共通電源バンプは、前記第１の方向と直交する第２の方向と平行な長辺を有するプロービング用電源バンプを含んでいることを特徴とする多出力駆動ＩＣ。
13. 請求項１２において、
    前記プロービング用電源バンプは、前記複数の共通電源バンプの配列領域において、前記第１の方向の両端部及び／または前記両端部の間の各領域に複数個に配置されていることを特徴とする多出力駆動ＩＣ。
14. 請求項８または９において、
    Ｎ個の出力バンプに対して、ｎ（ｎ＜Ｎで、ｎ×ｍ＝Ｎ）個またはｎ＋１個の共通電源バンプが設けられ、
    前記ｎ個またはｎ＋１個の共通電源バンプの各々は、前記第２の方向を長辺とする矩形に形成され、
    前記Ｎ個の出力バンプと、前記ｎ個またはｎ＋１個の共通電源バンプとが、長手辺及び短手辺を含む矩形状ＩＣの前記長手辺と平行な第１の方向に沿った一直線上に配置され、
    かつ、ｍ個の出力バンプが前記第１の方向に沿った前記一直線上に配置されて一つのバンプブロックが形成され、ｎ個のバンプブロックが前記第１の方向に沿った前記一直線上に配列され、
    前記バンプブロック内または前記バンプブロック間に配置された前記共通電源バンプがプロービング用電源バンプとして兼用されることを特徴とする多出力駆動ＩＣ。
15. 請求項１２乃至１４のいずれかにおいて、
    前記プロービング用電源バンプは、複数に分割されたプロービング用サブ電源バンプを含むことを特徴とする多出力駆動ＩＣ。
16. 請求項１５において、
    プローブ検査時に、前記複数のサブ出力バンプの少なくとも一部には第１のプローブ針がコンタクトされ、前記複数のサブ出力バンプの他の少なくとも一部には第２のプローブ針がコンタクトされ、前記複数のプロービング用サブ電源バンプの少なくとも一部には第３のブローブ針がコンタクトされ、前記複数のプロービング用サブ電源バンプの他の少なくとも一部には第４ブローブ針がコンタクトされることを特徴とする多出力駆動ＩＣ。
17. 請求項１乃至５のいずれかに記載の集積回路装置を有することを特徴とする電子機器。
18. 請求項１７において、
    前記複数の出力バンプは異方性導電粒子を用いて接合され、前記異方性導電粒子の粒子径は、前記第１の距離よりも小さく、かつ、前記第２の距離よりも大きいことを特徴とする電子機器。
19. 請求項６乃至１８のいずれかに記載の多出力駆動ＩＣを有することを特徴とする電子機器。
20. 請求項１９において、
    前記複数の出力バンプは異方性導電粒子を用いて接合され、前記異方性導電粒子の粒子径は、前記第１の距離よりも小さく、かつ、前記第２の距離よりも大きいことを特徴とする電子機器。