JP2009239512A - Cdr circuit - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a CDR circuit which reduces jitter of regenerated clocks. <P>SOLUTION: The CDR circuit includes a gating circuit 2 which outputs a pulse when input data changes, a gated VCO 3 which generates the regenerated clocks having its oscillation phase controlled with the output pulse of the gating circuit 2, a VCO 4 which inputs the output clocks of the gated VCO 3 at a feedback input terminal and generates regenerated clocks having the same frequency with the output clocks of the gated VCO 3, a delay circuit 5 which delays input data, and a flip-flop 1 which identifies input data passed through the delay circuit 5 based upon the regenerated clocks. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、入カデータと位相が同期したクロックを抽出して該クロックにより入力データのリタイミングを行うCDR回路に関するものである。   The present invention relates to a CDR circuit that extracts a clock whose phase is synchronized with input data and performs retiming of input data using the clock.

FTTH(Fiber To The Home)を実現する手法として開発が進められているPON(Passive Optica1 Network)方式等では、バーストデータを扱う必要がある。これらのシステムにおいては、非同期に受け取るバーストデータに対し瞬時に位相同期を確立してクロックを抽出し、そのバーストデータに対して位相同期を確立したクロックを抽出し、このクロックに同期してデータをリタイミングして送り出すCDR(Clock Data Recovery)回路が必須である。この種の回路は、例えば特許文献1、非特許文献1に開示されている。   In the PON (Passive Optica 1 Network) system, which is being developed as a technique for realizing FTTH (Fiber To The Home), it is necessary to handle burst data. In these systems, the phase synchronization is instantaneously established for the asynchronously received burst data, the clock is extracted, the clock with the phase synchronization established for the burst data is extracted, and the data is synchronized with this clock. A CDR (Clock Data Recovery) circuit that sends out after retiming is essential. This type of circuit is disclosed in Patent Document 1 and Non-Patent Document 1, for example.

図11は特許文献1、非特許文献1に開示された従来のCDR回路の構成を示すブロック図、図12は図11のCDR回路の動作を説明するためのタイミングチャートである。101はフリップフロップ(以下、FFとする)、102はゲーティング回路、103はゲート付き電圧制御発振器(Voltage Controlled Oscillator 、以下、ゲーテッドVCOとする)、104は遅延回路である。   FIG. 11 is a block diagram showing a configuration of a conventional CDR circuit disclosed in Patent Document 1 and Non-Patent Document 1, and FIG. 12 is a timing chart for explaining the operation of the CDR circuit in FIG. 101 is a flip-flop (hereinafter referred to as FF), 102 is a gating circuit, 103 is a gated voltage controlled oscillator (hereinafter referred to as gated VCO), and 104 is a delay circuit.

ゲーティング回路102は、図12(B)に示すように、入力データが「0」から「1」または「1」から「0」に遷移したときに立ち下がり、T/2(Tは入力データの周期)後に立ち上がる幅がT/2のパルスを出力する。
ゲーテッドVCO103は、リング型の発振回路であり、入力データと等しい周波数の再生クロックを出力する(図12(C))。この再生クロックの位相は、ゲーティング回路102の出力パルスにより制御される。すなわち、ゲーテッドVCO103は、ゲーティング回路102の出力パルスが「0」のときはリセットされ「0」を出力し、ゲーティング回路102の出力パルスが「1」になった途端に発振を始め、ゲーティング回路102の出力パルスが「1」の間は発振を続ける。
As shown in FIG. 12B, the gating circuit 102 falls when the input data transitions from “0” to “1” or “1” to “0”, and T / 2 (T is the input data). A pulse having a width of T / 2 rising after the period is output.
The gated VCO 103 is a ring type oscillation circuit, and outputs a recovered clock having the same frequency as the input data (FIG. 12C). The phase of the recovered clock is controlled by the output pulse of the gating circuit 102. That is, the gated VCO 103 is reset when the output pulse of the gating circuit 102 is “0”, outputs “0”, and starts oscillating as soon as the output pulse of the gating circuit 102 becomes “1”. The oscillation continues while the output pulse of the gating circuit 102 is “1”.

遅延回路104は、ゲーティング回路102の遅延時間およびゲーテッドVCO103の遅延時間の分だけ入力データを遅延させる。FF101は、遅延回路104を通過した入力データを再生クロックの所定のタイミング(例えば再生クロックの立ち上がり)でリタイミング(サンプリング)して、再生データを出力する(図12(D))。こうして、入力データからクロックおよびデータを再生することができる。   The delay circuit 104 delays the input data by the delay time of the gating circuit 102 and the delay time of the gated VCO 103. The FF 101 retimes (samples) the input data that has passed through the delay circuit 104 at a predetermined timing of the reproduction clock (for example, the rising edge of the reproduction clock), and outputs the reproduction data (FIG. 12D). Thus, the clock and data can be recovered from the input data.

特開2007−181000号公報JP 2007-181000 A M.Nogawa,et al.,“A 10 Gb/s Burst-Mode CDR IC in 0.13μm CMOS”,Digest of Technical Papers,ISSCC2005M. Nogawa, et al., “A 10 Gb / s Burst-Mode CDR IC in 0.13 μm CMOS”, Digest of Technical Papers, ISSCC2005

図11に示した従来のCDR回路では、再生クロックの位相を入力データのエッジに合わせるため、入力データにジッタがあると、入力データのジッタが再生クロックにそのまま重畳されるという問題点があった。   The conventional CDR circuit shown in FIG. 11 has a problem that the jitter of the input data is superimposed on the recovered clock as it is when the input data has jitter in order to adjust the phase of the recovered clock to the edge of the input data. .

本発明は、上記課題を解決するためになされたもので、再生クロックのジッタを低減することができるCDR回路を提供することを目的とする。   The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a CDR circuit that can reduce the jitter of a recovered clock.

本発明のCDR回路は、入力データが遷移したときにパルスを出力するゲーティング回路と、このゲーティング回路の出力パルスにより発振位相が制御されるクロックを生成するゲーテッドVCOと、フィードバック入力端子に前記ゲーテッドVCOの出力クロックが入力され、前記ゲーテッドVCOの出力クロックと同じ周波数の再生クロックを生成するVCOと、前記入力データを遅延させる遅延回路と、前記遅延回路を通過した入力データのデータ識別を前記再生クロックに基づいて行う第1のデータ識別回路とを備えることを特徴とするものである。
また、本発明のCDR回路の1構成例は、前記ゲーテッドVCOの周波数制御端子および前記VCOの周波数制御端子に、同じ周波数制御信号を入力することを特徴とするものである。
また、本発明のCDR回路の1構成例は、さらに、ゲーテッドVCOの出力端子と前記VCOのフィードバック入力端子との間に設けられたバッファを備え、前記バッファは、その駆動力が前記VCOの最終段のバッファの駆動力よりも弱いことを特徴とするものである。
また、本発明のCDR回路の1構成例は、さらに、前記遅延回路の出力端子と前記第1のデータ識別回路のデータ入力端子との間に設けられ、前記遅延回路を通過した入力データのデータ識別を前記ゲーテッドVCOの出力クロックに基づいて行う第2のデータ識別回路を備え、前記第1のデータ識別回路は、前記第2のデータ識別回路から出力されたデータのデータ識別を前記再生クロックに基づいて行うことを特徴とするものである。
The CDR circuit of the present invention includes a gating circuit that outputs a pulse when input data transitions, a gated VCO that generates a clock whose oscillation phase is controlled by the output pulse of the gating circuit, An output clock of the gated VCO is input, a VCO that generates a reproduction clock having the same frequency as the output clock of the gated VCO, a delay circuit that delays the input data, and data identification of the input data that has passed through the delay circuit are And a first data identification circuit which performs based on the reproduction clock.
Also, one configuration example of the CDR circuit of the present invention is characterized in that the same frequency control signal is input to the frequency control terminal of the gated VCO and the frequency control terminal of the VCO.
Further, one configuration example of the CDR circuit of the present invention further includes a buffer provided between the output terminal of the gated VCO and the feedback input terminal of the VCO, and the driving force of the buffer is the final of the VCO. The driving power of the stage buffer is weaker.
Further, one configuration example of the CDR circuit of the present invention is further provided between the output terminal of the delay circuit and the data input terminal of the first data identification circuit, and the data of the input data that has passed through the delay circuit. A second data identification circuit for performing identification based on an output clock of the gated VCO, wherein the first data identification circuit uses the reproduced clock to identify the data output from the second data identification circuit; It is characterized by performing based on.

本発明によれば、ゲーテッドVCOの後段にVCOを設け、VCOのフィードバック入力端子に、VCO自身のフィードバック信号である再生クロックと前段のゲーテッドVCOからの出力クロックとを重ね合わせて入力するようにしたので、再生クロックのジッタを低減することができる。   According to the present invention, a VCO is provided after the gated VCO, and a reproduction clock that is a feedback signal of the VCO itself and an output clock from the previous gated VCO are superimposed and input to the feedback input terminal of the VCO. Therefore, the jitter of the recovered clock can be reduced.

また、本発明では、ゲーテッドVCOの出力端子とVCOのフィードバック入力端子との間にバッファを設けることにより、再生クロックのジッタを更に低減することができる。   In the present invention, the jitter of the recovered clock can be further reduced by providing a buffer between the output terminal of the gated VCO and the feedback input terminal of the VCO.

また、本発明では、遅延回路の出力端子と第1のデータ識別回路のデータ入力端子との間に第2のデータ識別回路を設けることにより、遅延回路の遅延時間を少なくすることができ、遅延回路の回路規模を小さくすることができる。   In the present invention, the delay time of the delay circuit can be reduced by providing the second data identification circuit between the output terminal of the delay circuit and the data input terminal of the first data identification circuit. The circuit scale of the circuit can be reduced.

[第1の実施の形態]
以下、本発明の実施の形態について図面を参照して説明する。図1は本発明の第1の実施の形態に係るCDR回路の構成を示すブロック図である。本実施の形態のCDR回路は、第1のデータ識別回路であるFF1と、ゲーティング回路2と、ゲーテッドVCO3と、VCO4と、遅延回路5とから構成される。
[First Embodiment]
Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing a configuration of a CDR circuit according to the first embodiment of the present invention. The CDR circuit according to the present embodiment includes an FF1, which is a first data identification circuit, a gating circuit 2, a gated VCO 3, a VCO 4, and a delay circuit 5.

図2はゲーティング回路2の構成の1例を示す回路図である。ゲーティング回路2は、一方の入力端子に入力データが入力され、他方の入力端子がプルアップされたNAND20と、NAND20の出力を入力とするインバータ21と、インバータ21の出力を入力とするインバータ22と、一方の入力端子に入力データが入力され、他方の入力端子にインバータ22の出力が入力されるNAND23とから構成される。   FIG. 2 is a circuit diagram showing an example of the configuration of the gating circuit 2. The gating circuit 2 has a NAND 20 with input data input to one input terminal and the other input terminal pulled up, an inverter 21 that receives the output of the NAND 20, and an inverter 22 that receives the output of the inverter 21. And NAND 23 to which input data is input to one input terminal and the output of the inverter 22 is input to the other input terminal.

図3はゲーテッドVCO3とVCO4の構成の1例を示す回路図である。ゲーテッドVCO3は、一方の入力端子にゲーティング回路2の出力が入力され、他方の入力端子にゲーテッドVCO3の出力が入力されるNAND30と、NAND30の出力を入力とするインバータ31と、インバータ31の出力を入力とするインバータ32と、一端がインバータ31の出力端子およびインバータ32の入力端子に接続された可変容量33とから構成される。可変容量33の他端(ゲーテッドVCO3の周波数制御端子)には、ゲーテッドVCO3の発振周波数を制御する周波数制御信号が入力される。   FIG. 3 is a circuit diagram showing an example of the configuration of the gated VCO 3 and VCO 4. The gated VCO 3 has a NAND 30 in which the output of the gated circuit 2 is input to one input terminal and the output of the gated VCO 3 is input to the other input terminal, an inverter 31 having the output of the NAND 30 as an input, and an output of the inverter 31 , And a variable capacitor 33 having one end connected to the output terminal of the inverter 31 and the input terminal of the inverter 32. A frequency control signal for controlling the oscillation frequency of the gated VCO 3 is input to the other end of the variable capacitor 33 (frequency control terminal of the gated VCO 3).

VCO4は、一方の入力端子がプルアップされ、他方の入力端子(VCO4のフィードバック入力端子)にゲーテッドVCO3から出力されるクロック及びVCO4の出力である再生クロックが入力されるNAND40と、NAND40の出力を入力とするインバータ41と、インバータ41の出力を入力とし、再生クロックを出力するインバータ42と、一端がインバータ41の出力端子およびインバータ42の入力端子に接続された可変容量43とから構成される。可変容量43の他端(VCO4の周波数制御端子)には、VCO4の発振周波数を制御する周波数制御信号が入力される。   In the VCO 4, one input terminal is pulled up, and the other input terminal (feedback input terminal of the VCO 4) receives the clock output from the gated VCO 3 and the reproduction clock that is the output of the VCO 4, and the output of the NAND 40. The inverter 41 is an input, the inverter 42 receives the output of the inverter 41 and outputs a regenerated clock, and the variable capacitor 43 has one end connected to the output terminal of the inverter 41 and the input terminal of the inverter 42. A frequency control signal for controlling the oscillation frequency of the VCO 4 is input to the other end (frequency control terminal of the VCO 4) of the variable capacitor 43.

図4は本実施の形態のCDR回路の動作を説明するためのタイミングチャートである。ゲーティング回路2は、図4(B)に示すように、入力データが「0」から「1」に立ち上がったときに立ち下がり、T/2(Tは入力データの周期)後に立ち上がる幅がT/2のパルスを出力する。   FIG. 4 is a timing chart for explaining the operation of the CDR circuit of this embodiment. As shown in FIG. 4B, the gating circuit 2 falls when the input data rises from “0” to “1”, and has a width T rises after T / 2 (T is the cycle of the input data). / 2 pulse is output.

ゲーテッドVCO3は、入力データと等しい周波数のクロックを出力する。このクロックの位相は、ゲーティング回路2の出力パルスにより制御される。すなわち、ゲーテッドVCO3は、ゲーティング回路2の出力パルスが「0」のときはリセットされ「0」を出力し、ゲーティング回路2の出力パルスが「1」になった途端に発振を始め、ゲーティング回路2の出力パルスが「1」の間は発振を続ける。こうして、ゲーテッドVCO3においては、出力クロックの位相が入力データの位相と合うように調整される。   The gated VCO 3 outputs a clock having the same frequency as the input data. The phase of this clock is controlled by the output pulse of the gating circuit 2. That is, the gated VCO 3 is reset when the output pulse of the gating circuit 2 is “0”, outputs “0”, and starts oscillating as soon as the output pulse of the gating circuit 2 becomes “1”. The oscillation continues while the output pulse of the gating circuit 2 is “1”. In this way, in the gated VCO 3, the phase of the output clock is adjusted so as to match the phase of the input data.

VCO4は、入力データと等しい周波数の再生クロックを出力する(図4(C))。遅延回路5は、ゲーティング回路2の遅延時間とゲーテッドVCO3の遅延時間とVCO4の遅延時間の分だけ入力データを遅延させる。FF1は、遅延回路5を通過した入力データを再生クロックの所定のタイミング(例えば再生クロックの立ち上がり)でリタイミング(サンプリング)して、再生データを出力する(図4(D))。こうして、入力データからクロックおよびデータを再生することができる。   The VCO 4 outputs a recovered clock having the same frequency as the input data (FIG. 4C). The delay circuit 5 delays the input data by the delay time of the gating circuit 2, the delay time of the gated VCO 3, and the delay time of the VCO 4. The FF 1 retimes (samples) the input data that has passed through the delay circuit 5 at a predetermined timing of the reproduction clock (for example, rise of the reproduction clock), and outputs the reproduction data (FIG. 4D). Thus, the clock and data can be recovered from the input data.

図5はVCO4から出力される再生クロックの位相調整の原理を説明するための図である。図5(A)はバッファ50,51の回路とバッファ52,53の回路にそれぞれクロック54,55を入力した場合を示している。この場合、バッファ51,53から出力されるクロック56と57の遅延時間差には、入力クロック54と55の遅延時間差がそのまま反映される。   FIG. 5 is a diagram for explaining the principle of the phase adjustment of the recovered clock output from the VCO 4. FIG. 5A shows a case where clocks 54 and 55 are input to the circuits of buffers 50 and 51 and the circuits of buffers 52 and 53, respectively. In this case, the delay time difference between the input clocks 54 and 55 is directly reflected in the delay time difference between the clocks 56 and 57 output from the buffers 51 and 53.

一方、図5(B)は本実施の形態のゲーテッドVCO3のインバータ32を介してクロック60がVCO4のNAND40に入力されると共に、VCO4のインバータ42を介して再生クロック61がNAND40に入力される場合を示している。なお、ここでは、インバータ32,42およびNAND40を全てバッファとして表記している。   On the other hand, FIG. 5B shows a case where the clock 60 is input to the NAND 40 of the VCO 4 via the inverter 32 of the gated VCO 3 of this embodiment, and the reproduction clock 61 is input to the NAND 40 via the inverter 42 of the VCO 4. Is shown. Here, inverters 32 and 42 and NAND 40 are all represented as buffers.

図5(B)の場合、NAND40から出力されるクロック62は、クロック60と61の遅延時間差の中間の遅延で出力される。VCO4から出力される再生クロックの位相は、ゲーテッドVCO3の出力クロックの位相と合うように(すなわち、入力データの位相と合うように)調整されるが、ゲーテッドVCO3の影響が小さいことから、ゲーテッドVCO3の出力クロックの位相に瞬時に追従することはない。したがって、入力データにジッタが存在する場合でも、このジッタの影響を受け難くなるので、再生クロックのジッタを低減することができる。   In the case of FIG. 5B, the clock 62 output from the NAND 40 is output with an intermediate delay between the delay times of the clocks 60 and 61. The phase of the recovered clock output from the VCO 4 is adjusted to match the phase of the output clock of the gated VCO 3 (that is, to match the phase of the input data). However, since the influence of the gated VCO 3 is small, the gated VCO 3 The output clock phase is not instantaneously followed. Therefore, even when there is jitter in the input data, it becomes difficult to be affected by this jitter, so that the jitter of the recovered clock can be reduced.

以上のように、本実施の形態では、ゲーテッドVCO3の後段にVCO4を設け、VCO4のフィードバック入力端子に、VCO4自身のフィードバック信号である再生クロックと前段のゲーテッドVCO3からの出力クロックとを重ね合わせて入力するようにしたので、再生クロックのジッタを低減することができる。   As described above, in the present embodiment, the VCO 4 is provided after the gated VCO 3, and the reproduction clock that is the feedback signal of the VCO 4 itself and the output clock from the previous gated VCO 3 are superimposed on the feedback input terminal of the VCO 4. Since it is input, the jitter of the recovered clock can be reduced.

なお、本実施の形態では、ゲーテッドVCO3とVCO4に同一の回路構成を用いたが、ゲーテッドVCO3とVCO4は同じ周波数で発振すればよいので、同じ回路構成を用いる必要はない。図6はVCO4の他の構成例を示す回路図である。図6のVCO4は、入力端子(VCO4のフィードバック入力端子)にゲーテッドVCO3から出力されるクロック及びVCO4の出力である再生クロックが入力されるインバータ44と、インバータ44の出力を入力とするインバータ45と、インバータ45の出力を入力とし、再生クロックを出力するインバータ46と、一端がインバータ45の出力端子およびインバータ46の入力端子に接続された可変容量47とから構成される。可変容量47の他端(VCO4の周波数制御端子)には、VCO4の発振周波数を制御する周波数制御信号が入力される。   In the present embodiment, the same circuit configuration is used for the gated VCO 3 and the VCO 4. However, the gated VCO 3 and the VCO 4 need only oscillate at the same frequency, and therefore it is not necessary to use the same circuit configuration. FIG. 6 is a circuit diagram showing another configuration example of the VCO 4. The VCO 4 in FIG. 6 includes an inverter 44 to which a clock output from the gated VCO 3 and a reproduction clock that is the output of the VCO 4 are input to an input terminal (feedback input terminal of the VCO 4), and an inverter 45 having the output of the inverter 44 as an input. The inverter 46 receives the output of the inverter 45 and outputs a regenerated clock, and a variable capacitor 47 having one end connected to the output terminal of the inverter 45 and the input terminal of the inverter 46. A frequency control signal for controlling the oscillation frequency of the VCO 4 is input to the other end of the variable capacitor 47 (frequency control terminal of the VCO 4).

[第2の実施の形態]
次に、本発明の第2の実施の形態について説明する。図7は本発明の第2の実施の形態に係るCDR回路の構成を示すブロック図であり、図1と同様の構成には同一の符号を付してある。
第1の実施の形態では、ゲーテッドVCO3とVCO4の発振周波数を別々に制御したが、前記のとおりゲーテッドVCO3とVCO4は同じ周波数で発振する。したがって、図7に示すように、ゲーテッドVCO3の周波数制御端子に入力する周波数制御信号を、同時にVCO4の周波数制御端子にも入力するようにしてもよい。
[Second Embodiment]
Next, a second embodiment of the present invention will be described. FIG. 7 is a block diagram showing a configuration of a CDR circuit according to the second embodiment of the present invention, and the same reference numerals are given to the same configurations as those in FIG.
In the first embodiment, the oscillation frequencies of the gated VCO 3 and VCO 4 are controlled separately, but as described above, the gated VCO 3 and VCO 4 oscillate at the same frequency. Therefore, as shown in FIG. 7, the frequency control signal input to the frequency control terminal of the gated VCO 3 may be input to the frequency control terminal of the VCO 4 at the same time.

[第3の実施の形態]
次に、本発明の第3の実施の形態について説明する。図8は本発明の第3の実施の形態に係るCDR回路の構成を示すブロック図であり、図1と同様の構成には同一の符号を付してある。
本実施の形態は、第1の実施の形態のCDR回路において、ゲーテッドVCO3とVCO4との間にバッファ6を挿入したものである。バッファ6が追加されたため、遅延回路5aは、ゲーティング回路2の遅延時間とゲーテッドVCO3の遅延時間とVCO4の遅延時間とバッファ6の遅延時間の分だけ入力データを遅延させることになる。
[Third Embodiment]
Next, a third embodiment of the present invention will be described. FIG. 8 is a block diagram showing a configuration of a CDR circuit according to the third embodiment of the present invention. The same reference numerals are given to the same configurations as those in FIG.
In this embodiment, a buffer 6 is inserted between the gated VCO 3 and the VCO 4 in the CDR circuit of the first embodiment. Since the buffer 6 is added, the delay circuit 5 a delays the input data by the delay time of the gating circuit 2, the delay time of the gated VCO 3, the delay time of the VCO 4, and the delay time of the buffer 6.

バッファ6としては、その駆動力がVCO4の最終段のバッファ(図3、図6の例ではインバータ42,46)の駆動力よりも弱いものを用いる。本実施の形態では、第1の実施の形態と同様に、VCO4のフィードバック入力端子にゲーテッドVCO3からの出力クロックを入力しているので、VCO4から出力される再生クロックの位相は、ゲーテッドVCO3の出力クロックの位相と合うように調整される。ただし、ゲーテッドVCO3とVCO4の間に駆動力の弱いバッファ6が挿入されているので、第1の実施の形態に比べて、再生クロックの位相に与えるゲーテッドVCO3の影響がより小さくなる。   As the buffer 6, a buffer whose driving power is weaker than that of the final stage buffer of the VCO 4 (inverters 42 and 46 in the examples of FIGS. 3 and 6) is used. In the present embodiment, as in the first embodiment, since the output clock from the gated VCO 3 is input to the feedback input terminal of the VCO 4, the phase of the recovered clock output from the VCO 4 is the output of the gated VCO 3. It is adjusted to match the phase of the clock. However, since the buffer 6 having a weak driving force is inserted between the gated VCO 3 and the VCO 4, the effect of the gated VCO 3 on the phase of the recovered clock is smaller than that in the first embodiment.

したがって、本実施の形態では、入力データのジッタに応じてゲーテッドVCO3の出力クロックのパルス幅が変動したとしても、影響を受け難くなり、第1の実施の形態に比べて再生クロックのジッタを更に低減することができる。
なお、第2の実施の形態と同様に、ゲーテッドVCO3の周波数制御端子に入力する周波数制御信号を、VCO4の周波数制御端子にも入力するようにしてもよい。
Therefore, in this embodiment, even if the pulse width of the output clock of the gated VCO 3 fluctuates according to the jitter of the input data, it is less affected, and the jitter of the recovered clock is further increased compared to the first embodiment. Can be reduced.
As in the second embodiment, a frequency control signal input to the frequency control terminal of the gated VCO 3 may also be input to the frequency control terminal of the VCO 4.

[第4の実施の形態]
次に、本発明の第4の実施の形態について説明する。図9は本発明の第4の実施の形態に係るCDR回路の構成を示すブロック図であり、図1と同様の構成には同一の符号を付してある。
本実施の形態は、第1の実施の形態のCDR回路において、遅延回路5とFF1との間に、第2のデータ識別回路であるFF7を挿入したものである。FF7が追加されたため、遅延回路5bは、ゲーティング回路2の遅延時間とゲーテッドVCO3の遅延時間の分だけ入力データを遅延させることになる。
[Fourth Embodiment]
Next, a fourth embodiment of the present invention will be described. FIG. 9 is a block diagram showing a configuration of a CDR circuit according to the fourth embodiment of the present invention. The same reference numerals are given to the same configurations as those in FIG.
In the present embodiment, the CDR circuit of the first embodiment is configured such that the second data identification circuit FF7 is inserted between the delay circuit 5 and the FF1. Since the FF 7 is added, the delay circuit 5b delays the input data by the delay time of the gating circuit 2 and the delay time of the gated VCO 3.

FF7は、遅延回路5bを通過した入力データをゲーテッドVCO3の出力クロックの所定のタイミング(例えばクロックの立ち上がり)でサンプリングして、データを出力する。
FF1は、FF7から出力されたデータをVCO4から出力された再生クロックの所定のタイミング(例えば再生クロックの立ち上がり)でサンプリングして、再生データを出力する。
The FF 7 samples the input data that has passed through the delay circuit 5b at a predetermined timing (for example, rising edge of the clock) of the output clock of the gated VCO 3, and outputs the data.
The FF1 samples the data output from the FF7 at a predetermined timing (for example, rising edge of the recovered clock) of the recovered clock output from the VCO 4, and outputs the recovered data.

本実施の形態では、入力データをFF7で一度リタイミングするようにしたので、第1の実施の形態の遅延回路5に比べて、遅延回路5bの遅延時間を少なくすることができ、遅延回路5bの回路規模を小さくすることができる。
なお、第2の実施の形態と同様に、ゲーテッドVCO3の周波数制御端子に入力する周波数制御信号を、VCO4の周波数制御端子にも入力するようにしてもよい。
In the present embodiment, since the input data is retimed once by the FF 7, the delay time of the delay circuit 5b can be reduced as compared with the delay circuit 5 of the first embodiment, and the delay circuit 5b. The circuit scale can be reduced.
As in the second embodiment, a frequency control signal input to the frequency control terminal of the gated VCO 3 may also be input to the frequency control terminal of the VCO 4.

[第5の実施の形態]
次に、本発明の第5の実施の形態について説明する。図10は本発明の第5の実施の形態に係るCDR回路の構成を示すブロック図であり、図1、図8と同様の構成には同一の符号を付してある。
本実施の形態は、第3の実施の形態と第4の実施の形態を組み合わせたものである。構成および動作は、第3、第4の実施の形態で説明したとおりなので、省略する。
なお、第2の実施の形態と同様に、ゲーテッドVCO3の周波数制御端子に入力する周波数制御信号を、VCO4の周波数制御端子にも入力するようにしてもよい。
[Fifth Embodiment]
Next, a fifth embodiment of the present invention will be described. FIG. 10 is a block diagram showing the configuration of a CDR circuit according to the fifth embodiment of the present invention. The same reference numerals are given to the same configurations as those in FIGS.
The present embodiment is a combination of the third embodiment and the fourth embodiment. Since the configuration and operation are the same as described in the third and fourth embodiments, a description thereof will be omitted.
As in the second embodiment, a frequency control signal input to the frequency control terminal of the gated VCO 3 may also be input to the frequency control terminal of the VCO 4.

本発明は、入力データに対して位相の合ったクロックを抽出して、このクロックにより入力データのリタイミングを行う技術に適用することができる。   The present invention can be applied to a technique of extracting a clock that is in phase with input data and performing retiming of the input data using this clock.

本発明の第1の実施の形態に係るCDR回路の構成を示すブロック図である。1 is a block diagram showing a configuration of a CDR circuit according to a first embodiment of the present invention. 図1のCDR回路におけるゲーティング回路の構成の1例を示す回路図である。FIG. 2 is a circuit diagram illustrating an example of a configuration of a gating circuit in the CDR circuit of FIG. 1. 図1のCDR回路におけるゲーテッドVCOとVCOの構成の1例を示す回路図である。FIG. 2 is a circuit diagram showing an example of a configuration of a gated VCO and a VCO in the CDR circuit of FIG. 1. 図1のCDR回路の動作を説明するためのタイミングチャートである。3 is a timing chart for explaining the operation of the CDR circuit of FIG. 1. 本発明の第1の実施の形態においてVCOから出力される再生クロックの位相調整の原理を説明するための図である。It is a figure for demonstrating the principle of the phase adjustment of the reproduction | regeneration clock output from VCO in the 1st Embodiment of this invention. 図1のCDR回路におけるVCOの構成の他の例を示す回路図である。FIG. 6 is a circuit diagram showing another example of the configuration of the VCO in the CDR circuit of FIG. 1. 本発明の第2の実施の形態に係るCDR回路の構成を示すブロック図である。It is a block diagram which shows the structure of the CDR circuit which concerns on the 2nd Embodiment of this invention. 本発明の第3の実施の形態に係るCDR回路の構成を示すブロック図である。It is a block diagram which shows the structure of the CDR circuit which concerns on the 3rd Embodiment of this invention. 本発明の第4の実施の形態に係るCDR回路の構成を示すブロック図である。It is a block diagram which shows the structure of the CDR circuit which concerns on the 4th Embodiment of this invention. 本発明の第5の実施の形態に係るCDR回路の構成を示すブロック図である。It is a block diagram which shows the structure of the CDR circuit which concerns on the 5th Embodiment of this invention. 従来のCDR回路の構成を示すブロック図である。It is a block diagram which shows the structure of the conventional CDR circuit. 図11のCDR回路の動作を説明するためのタイミングチャートである。12 is a timing chart for explaining the operation of the CDR circuit of FIG. 11.

符号の説明Explanation of symbols

1,7…フリップフロップ、2…ゲーティング回路、3…ゲーテッドVCO、4…VCO、5,5a,5b…遅延回路、6…バッファ。   DESCRIPTION OF SYMBOLS 1,7 ... Flip-flop, 2 ... Gating circuit, 3 ... Gated VCO, 4 ... VCO, 5, 5a, 5b ... Delay circuit, 6 ... Buffer.

Claims (4)

入力データが遷移したときにパルスを出力するゲーティング回路と、
このゲーティング回路の出力パルスにより発振位相が制御されるクロックを生成するゲーテッドVCOと、
フィードバック入力端子に前記ゲーテッドVCOの出力クロックが入力され、前記ゲーテッドVCOの出力クロックと同じ周波数の再生クロックを生成するVCOと、
前記入力データを遅延させる遅延回路と、
前記遅延回路を通過した入力データのデータ識別を前記再生クロックに基づいて行う第1のデータ識別回路とを備えることを特徴とするCDR回路。
A gating circuit that outputs a pulse when input data transitions;
A gated VCO that generates a clock whose oscillation phase is controlled by an output pulse of the gating circuit;
A VCO that receives the output clock of the gated VCO at a feedback input terminal and generates a reproduction clock having the same frequency as the output clock of the gated VCO;
A delay circuit for delaying the input data;
A CDR circuit comprising: a first data identification circuit that performs data identification of input data that has passed through the delay circuit based on the reproduction clock.
請求項1記載のCDR回路において、
前記ゲーテッドVCOの周波数制御端子および前記VCOの周波数制御端子に、同じ周波数制御信号を入力することを特徴とするCDR回路。
The CDR circuit of claim 1,
A CDR circuit, wherein the same frequency control signal is input to a frequency control terminal of the gated VCO and a frequency control terminal of the VCO.
請求項1記載のCDR回路において、
さらに、ゲーテッドVCOの出力端子と前記VCOのフィードバック入力端子との間に設けられたバッファを備え、
前記バッファは、その駆動力が前記VCOの最終段のバッファの駆動力よりも弱いことを特徴とするCDR回路。
The CDR circuit of claim 1,
And a buffer provided between the output terminal of the gated VCO and the feedback input terminal of the VCO,
The CDR circuit characterized in that the driving power of the buffer is weaker than the driving power of the buffer at the last stage of the VCO.
請求項1記載のCDR回路において、
さらに、前記遅延回路の出力端子と前記第1のデータ識別回路のデータ入力端子との間に設けられ、前記遅延回路を通過した入力データのデータ識別を前記ゲーテッドVCOの出力クロックに基づいて行う第2のデータ識別回路を備え、
前記第1のデータ識別回路は、前記第2のデータ識別回路から出力されたデータのデータ識別を前記再生クロックに基づいて行うことを特徴とするCDR回路。
The CDR circuit of claim 1,
Further, a first circuit is provided between an output terminal of the delay circuit and a data input terminal of the first data identification circuit, and performs data identification of input data that has passed through the delay circuit based on an output clock of the gated VCO. 2 data identification circuits,
The CDR circuit, wherein the first data identification circuit performs data identification of data output from the second data identification circuit based on the reproduction clock.
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