JP2008011173A - Cdr circuit - Google Patents

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Jun Terada
純 寺田
Tomoaki Kawamura
智明 川村
Yusuke Otomo
祐輔 大友
Kazuyoshi Nishimura
和好 西村
Minoru Togashi
稔 富樫
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Abstract

<P>PROBLEM TO BE SOLVED: To obtain reproduced data from which jitter included in input data is removed. <P>SOLUTION: A reference clock having the same frequency as the data rate frequency of the input data is phase-adjusted to generate a regenerated clock, with which the input data is written to an FIFO 101. The reference clock or another clock which does not have synchronism relation with the regenerated clock is used to read the FIFO 101to output the reproduced data from the FIFO 101. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は入力データに対して位相の合ったクロックを抽出して該クロックにより入力データのリタイミングを行うＣＤＲ回路に関する。   The present invention relates to a CDR circuit that extracts a clock in phase with input data and performs retiming of the input data using the clock.

ＦＴＴＨを実現する手法として開発が進められているＰＯＮ（Passive Optica１ Network)方式等では、バーストデータを扱う必要がある。これらのシステムにおいては、非同期に受け取るバーストデータに対し瞬時に位相同期を確立してクロックを抽出し、そのバーストデータに対して位相同期を確立したクロックを抽出し、このクロックに同期してデータをリタイミングして送り出すＣＤＲ（Clock Data Recovery)回路が必須である。この種の回路は、たとえば特許文献１において参照できる。   In the PON (Passive Optica 1 Network) system, which is being developed as a technique for realizing FTTH, it is necessary to handle burst data. In these systems, the phase synchronization is instantaneously established for the asynchronously received burst data, the clock is extracted, the clock with the phase synchronization established for the burst data is extracted, and the data is synchronized with this clock. A CDR (Clock Data Recovery) circuit that sends out after retiming is essential. This type of circuit can be referred to in Patent Document 1, for example.

図１３はこのような用途に用いられるＣＤＲ回路２００の構成例を示している。２０１はフリップフロップ、２０２はメインＶＣＯ（電圧制御発振器、以下同じ）、２０３はサブＶＣＯ、２０４は位相比較器である。位相比較器２０４は入力データのデータレート周波数ｆ１と同じ周波数の参照クロックとサブＶＣＯ２０３の発振出力の位相を比較し、両者の位相が合致するような制御信号Ｓ４を出力する。この制御信号Ｓ４はメインＶＣＯ２０２にも同時に入力し、メインＶＣＯ２０２の周波数もサブＶＣＯ２０３の発振周波数と同じになる。つまり、メインＶＣＯ２０２から出力する再生クロックの周波数は参照クロックと同じ周波数となる。メインＶＣＯ２０２にはバーストデータが入力され、データの電圧値遷移点をトリガとしてその再生クロックの位相がデータの位相と合うように調整される。データとの位相が合つた再生クロックは、フリップフロップ２０１においてデータのリタイミング等に使用されるクロックとして後投に送られる。なお、フリップフロップ２０１に入力されるデータは、クロックが確実に打ち抜けるよう固定の遅延回路（図示せず）を用いて調整される。
Yusuke Ota,etal.,”High-Speed,Burst-Mode,Packet-Capable Optical Receiver and Instantaneous Clock Recovery for Optical Bus Operation”,Journal of Lightwave Technology,Vol.12,No.2.Feb.(1994) FIG. 13 shows a configuration example of a CDR circuit 200 used for such a purpose. 201 is a flip-flop, 202 is a main VCO (voltage controlled oscillator, the same applies hereinafter), 203 is a sub-VCO, and 204 is a phase comparator. The phase comparator 204 compares the reference clock having the same frequency as the data rate frequency f1 of the input data with the phase of the oscillation output of the sub VCO 203, and outputs a control signal S4 so that the phases of both coincide. This control signal S4 is also input to the main VCO 202 at the same time, and the frequency of the main VCO 202 is the same as the oscillation frequency of the sub VCO 203. That is, the frequency of the recovered clock output from the main VCO 202 is the same frequency as the reference clock. Burst data is input to the main VCO 202, and the phase of the recovered clock is adjusted so as to match the phase of the data with a data voltage value transition point as a trigger. The recovered clock in phase with the data is sent to the post-projection as a clock used for data retiming or the like in the flip-flop 201. Note that the data input to the flip-flop 201 is adjusted using a fixed delay circuit (not shown) so that the clock can be surely overcome.
Yusuke Ota, etal., “High-Speed, Burst-Mode, Packet-Capable Optical Receiver and Instantaneous Clock Recovery for Optical Bus Operation”, Journal of Lightwave Technology, Vol. 12, No. 2. Feb. (1994)

しかしながら、上記構成では、再生クロックは入力データの位相に合わせるので、入力データにジッタ（位相ノイズ）があると、再生クロックおよび再生データもジッタをもってしまうという問題があった。   However, in the above configuration, since the recovered clock matches the phase of the input data, there is a problem that if the input data has jitter (phase noise), the recovered clock and the recovered data also have jitter.

本発明の目的は、データのリタイミングに先入先出回路を使用し、その読み出しを書き込みクロックから独立したクロックで行うようにして、上記したジッタの問題を解決したＣＤＲ回路を提供することである。   An object of the present invention is to provide a CDR circuit that solves the above-described jitter problem by using a first-in first-out circuit for data retiming and performing the reading by a clock independent of a write clock. .

上記目的のために、請求項１にかかる発明のＣＤＲ回路は、入力データのデータレート周波数と同じ周波数の第１の参照クロックを入力して前記入力データの位相に合わせた再生クロックを生成する再生クロック生成回路と、該再生クロックを書き込みクロックとして前記入力データを書き込む先入先出回路とを備え、該先入先出回路の読み出しクロックとして前記再生クロックと同じ周波数でかつ前記再生クロックと非同期のクロックを使用することを特徴とする。
請求項２にかかる発明は、請求項１に記載のＣＤＲ回路において、前記再生クロック生成回路は、周波数比較回路と前記再生クロックを出力する第１のＶＣＯを備え、前記周波数比較回路は前記第１の参照クロックの周波数と前記第１のＶＣＯの前記再生クロックの周波数を比較し、前記第１のＶＣＯは前記周波数比較回路の比較結果の信号で発振周波数が制御され且つ前記入力データの電圧値変移点により発振位相が制御されるようにしたことを特徴とする。
請求項３にかかる発明は、請求項１に記載のＣＤＲ回路において、前記再生クロック生成回路は、第２の位相比較回路と前記再生クロックを出力する第１のＶＣＯと第３のＶＣＯを備え、前記第２の位相比較回路は前記第１の参照クロックの位相と前記第３のＶＣＯの出力クロックの位相を比較し、前記第１のＶＣＯは前記第２の位相比較回路の比較結果の信号で発振周波数が制御され且つ前記入力データの電圧値変移点により発振位相が制御されるようにし、前記第３のＶＣＯは前記第２の位相比較回路の比較結果の信号で発振周波数が制御されるようにしたことを特徴とする。
請求項４にかかる発明は、請求項２に記載のＣＤＲ回路において、前記第１の参照クロックを前記第１の参照クロックと同一又は異なる周波数の第２の参照クロックに置き換え、前記周波数比較回路の両入力部にそれぞれ第１および第２の分周器を挿入したことを特徴とする。
請求項５にかかる発明は、請求項３に記載のＣＤＲ回路において、前記第１の参照クロックを前記第１の参照クロックと同一又は異なる周波数の第２の参照クロックに置き換え、前記第２の位相比較器の両入力部にそれぞれ第１および第２の分周器を挿入したことを特徴とする。
請求項６にかかる発明は、請求項１乃至５のいずれか１つに記載のＣＤＲ回路において、前記入力データが所定ビット数又は所定時間を超えて同符号が連続するとこれを検出して前記先入先出回路をリセットするリセット信号生成回路を備えることを特徴とする。
請求項７にかかる発明は、請求項３又は５に記載のＣＤＲ回路において、前記第３のＶＣＯの出力クロックを前記先入先出回路の読み出しクロックとしたことを特徴とする。
請求項８にかかる発明は、請求項１乃至７のいずれか１つに記載のＣＤＲ回路において、第１の位相比較器と第２のＶＣＯと第３および第４の分周回路を備え、前記第１の位相比較器は前記第１の参照クロックと同一又は異なる周波数の第３の参照クロックの入力部から前記第３の分周器を介して入力するクロックと前記第２のＶＣＯから前記第４の分周器を介して入力するクロックの位相を比較し、前記第２のＶＣＯは前記第１の位相比較器の比較結果の信号を周波数制御信号とし、前記第２のＶＣＯの出力クロックを前記先入先出回路の読み出しクロックとしたことを特徴とする。 For the above purpose, the CDR circuit of the invention according to claim 1 inputs a first reference clock having the same frequency as the data rate frequency of the input data and generates a reproduction clock that matches the phase of the input data. A clock generation circuit; and a first-in first-out circuit that writes the input data using the reproduced clock as a write clock, and a read clock of the first-in first-out circuit having the same frequency as the reproduced clock and asynchronous with the reproduced clock. It is characterized by using.
According to a second aspect of the present invention, in the CDR circuit according to the first aspect, the reproduction clock generation circuit includes a frequency comparison circuit and a first VCO that outputs the reproduction clock, and the frequency comparison circuit includes the first comparison circuit. The reference clock frequency of the first VCO is compared with the frequency of the recovered clock of the first VCO. The oscillation frequency of the first VCO is controlled by the signal of the comparison result of the frequency comparison circuit, and the voltage value transition of the input data is changed. The oscillation phase is controlled by the point.
According to a third aspect of the present invention, in the CDR circuit according to the first aspect, the recovered clock generation circuit includes a second phase comparison circuit, a first VCO that outputs the recovered clock, and a third VCO. The second phase comparison circuit compares the phase of the first reference clock with the phase of the output clock of the third VCO, and the first VCO is a signal of the comparison result of the second phase comparison circuit. The oscillation frequency is controlled and the oscillation phase is controlled by the voltage value transition point of the input data, and the third VCO is controlled by the signal of the comparison result of the second phase comparison circuit. It is characterized by that.
According to a fourth aspect of the present invention, in the CDR circuit according to the second aspect, the first reference clock is replaced with a second reference clock having the same or different frequency as the first reference clock, and the frequency comparison circuit includes: The first and second frequency dividers are inserted into both input sections, respectively.
According to a fifth aspect of the present invention, in the CDR circuit according to the third aspect, the first reference clock is replaced with a second reference clock having the same or different frequency as the first reference clock, and the second phase is changed. The first and second frequency dividers are respectively inserted in both input portions of the comparator.
According to a sixth aspect of the present invention, in the CDR circuit according to any one of the first to fifth aspects, when the input data exceeds a predetermined number of bits or a predetermined time and the same sign continues, it is detected and the first-in A reset signal generation circuit for resetting the advance circuit is provided.
The invention according to claim 7 is the CDR circuit according to claim 3 or 5, characterized in that the output clock of the third VCO is a read clock of the first-in first-out circuit.
The invention according to claim 8 is the CDR circuit according to any one of claims 1 to 7, further comprising a first phase comparator, a second VCO, and third and fourth frequency divider circuits, The first phase comparator has a clock input from the input portion of the third reference clock having the same or different frequency as the first reference clock through the third frequency divider and the second VCO. The phase of the clock input through the frequency divider of 4 is compared, the second VCO uses the comparison result signal of the first phase comparator as a frequency control signal, and the output clock of the second VCO is The read clock of the first-in first-out circuit is used.

本発明によれば、入力データに位相を合わせた再生クロックにより先入先出回路に入力データを書き込み、その先入先出回路からのデータの読み出しは再生クロックとは非同期の別のクロックを用いて行うので、先入先出回路から出力する再生データが入力データのジッタの影響を受けることは無い。また、周波数比較器や位相比較器の両入力部に分周器をそれぞれ挿入することにより、その周波数比較器や位相比較器の動作速度を低下させることができ省電力を図ることができるばかりか、その分周器の分周比を適宜設定することにより、周波数比較器や位相比較器に入力する参照クロックの周波数の選択の自由度が向上する。   According to the present invention, input data is written to a first-in first-out circuit by a reproduction clock that is in phase with the input data, and data is read from the first-in first-out circuit using another clock that is asynchronous with the reproduction clock. Therefore, the reproduction data output from the first-in first-out circuit is not affected by the jitter of the input data. In addition, by inserting a frequency divider in both input parts of the frequency comparator and phase comparator, the operating speed of the frequency comparator and phase comparator can be reduced, and not only power saving can be achieved. By appropriately setting the frequency division ratio of the frequency divider, the degree of freedom in selecting the frequency of the reference clock input to the frequency comparator or the phase comparator is improved.

発明の実施の形態BEST MODE FOR CARRYING OUT THE INVENTION

[第１の実施例]
図１は本発明の第１の実施例のＣＤＲ回路１００Ａの構成を示すブロック図である。図１において、１０１はＦＩＦＯ（先入先出回路、以下同じ）、１０２は第１のＶＣＯ、１０３は周波数比較器、ｆ１は第１の参照クロックである。第１のＶＣＯ１０２と周波数比較器１０３はＰＬＬ回路を構成し、請求項に記載の再生クロック生成回路を構成する。第１の参照クロックｆ１の周波数は入力データのデータレート周波数と同じである。周波数比較器１０３は、第１の参照クロックｆ１の周波数と第１のＶＣＯ１０２の出力クロック（再生クロック）の周波数を比較するもので、例えば、第１の参照クロックｆ１のクロック数と第１のＶＣＯ１０２の再生クロックのクロック数の所定時間当りのカウント数を比較して、カウント差（周波数差）に相当する制御信号Ｓ１を出力する。 [First embodiment]
FIG. 1 is a block diagram showing the configuration of a CDR circuit 100A according to the first embodiment of the present invention. In FIG. 1, 101 is a FIFO (first-in first-out circuit, the same applies hereinafter), 102 is a first VCO, 103 is a frequency comparator, and f1 is a first reference clock. The first VCO 102 and the frequency comparator 103 constitute a PLL circuit, and a regenerated clock generation circuit according to the claims. The frequency of the first reference clock f1 is the same as the data rate frequency of the input data. The frequency comparator 103 compares the frequency of the first reference clock f1 with the frequency of the output clock (reproduced clock) of the first VCO 102. For example, the frequency comparator 103 compares the number of clocks of the first reference clock f1 with the first VCO 102. Are compared with each other, and a control signal S1 corresponding to a count difference (frequency difference) is output.

データ入力端子より入力されたデータは、ＦＩＦＯ１０１および第１のＶＣＯ１０２に入力される。第１のＶＣＯ１０２から出力する再生クロックは第１の参照クロックｆ１と周波数比較器１０３において周波数が比較され、その周波数差に応じた制御信号Ｓ１が第１のＶＣＯ１０２の周波数制御端子に入力されるので、第１のＶＣＯ１０２から出力する再生クロックの周波数は第１の参照クロックｆ１の周波数と等しくなる。さらに、この第１のＶＣＯ１０２においては、入力するバーストデータが位相制御端子に入力され、そのデータの電圧値遷移点をトリガとしてその再生クロックの位相がデータの位相と合うように調整される。データとの位相が合つた再生クロックは、ＦＩＦＯ１０１においてデータの書き込みに使用されるクロックとなる。一方、第１の参照クロックｆ１は位相調整なしでそのまま読み出しクロックとしてＦＩＦＯ１０１に入力している。よって、このＦＩＦＯ１０１では、再生クロックを用いて入力データを記憶し、第１の参照クロックｆ１を用いて、記憶した入力データを入力された順に出力する。以上から、ＦＩＦＯ１０１から出力する再生データは、入力データに含まれるジッタの影響を受けることはない。   Data input from the data input terminal is input to the FIFO 101 and the first VCO 102. The frequency of the recovered clock output from the first VCO 102 is compared with the first reference clock f1 by the frequency comparator 103, and the control signal S1 corresponding to the frequency difference is input to the frequency control terminal of the first VCO 102. The frequency of the recovered clock output from the first VCO 102 is equal to the frequency of the first reference clock f1. Further, in the first VCO 102, the input burst data is input to the phase control terminal, and the phase of the recovered clock is adjusted to match the phase of the data with the voltage value transition point of the data as a trigger. The recovered clock in phase with the data is a clock used for writing data in the FIFO 101. On the other hand, the first reference clock f1 is directly input to the FIFO 101 as a read clock without phase adjustment. Therefore, the FIFO 101 stores input data using the recovered clock, and outputs the stored input data in the input order using the first reference clock f1. As described above, the reproduction data output from the FIFO 101 is not affected by the jitter included in the input data.

[第２の実施例]
図２は本発明の第２の実施例のＣＤＲ回路１００Ｂの構成を示すブロック図である。図１に示した構成要素と同じものには同じ符号を付けた。本実施例では、図１のＣＤＲ回路１００Ａに対して、周波数比較器１０３の両入力側に分周器１０４，１０５を挿入し、さらにＰＬＬ回路を構成する第１の位相比較器１０６と第２のＶＣＯ１０７を新たに追加して、第１の位相比較器１０６の両入力側に分周器１０８，１０９を挿入した。ｆ２，ｆ３は第２、第３の参照クロックである。 [Second embodiment]
FIG. 2 is a block diagram showing the configuration of the CDR circuit 100B according to the second embodiment of the present invention. The same components as those shown in FIG. In the present embodiment, frequency dividers 104 and 105 are inserted on both input sides of the frequency comparator 103 with respect to the CDR circuit 100A of FIG. 1, and further, the first phase comparator 106 and the second phase comparator 106 constituting the PLL circuit. VCO 107 is newly added, and frequency dividers 108 and 109 are inserted on both input sides of the first phase comparator 106. f2 and f3 are second and third reference clocks.

ここでは、ＦＩＦＯ１０１の書き込み用の再生クロックの生成には、第２の参照クロックｆ２を使用する。第２の参照クロックｆ２の周波数をｆ２、ＦＩＦＯ１０１の書き込みクロックの周波数をｆ１、分周器１０４の分周比をｎ１、分周器１０５の分周比をｎ２とすると、
ｆ２／ｎ１＝ｆ１／ｎ２
のように分周比ｎ１，ｎ２を設定する。 Here, the second reference clock f2 is used to generate the reproduction clock for writing to the FIFO 101. If the frequency of the second reference clock f2 is f2, the frequency of the write clock of the FIFO 101 is f1, the frequency division ratio of the frequency divider 104 is n1, and the frequency division ratio of the frequency divider 105 is n2.
f2 / n1 = f1 / n2
The frequency division ratios n1 and n2 are set as follows.

この結果、第２の参照クロックｆ２の周波数を入力データのデータレート周波数ｆ１と異ならせたときでも、第１のＶＣＯ１０２の再生クロックの周波数をその周波数ｆ１に合わせることができる。すなわち、使用する第２の参照クロックｆ２の周波数に応じて分周比ｎ１，ｎ２を設定することで、第２の参照クロックｆ２の選定の自由度が高くなる。また、周波数比較器１０３で扱う周波数が低くなり、省電力化が可能となる。   As a result, even when the frequency of the second reference clock f2 is different from the data rate frequency f1 of the input data, the frequency of the reproduction clock of the first VCO 102 can be matched with the frequency f1. That is, setting the frequency division ratios n1 and n2 according to the frequency of the second reference clock f2 to be used increases the degree of freedom in selecting the second reference clock f2. Further, the frequency handled by the frequency comparator 103 is lowered, and power saving can be achieved.

一方、ＦＩＦＯ１０１の読み出し用のクロックの生成には、第３の参照クロックｆ３を使用する。位相比較器１０６は、両入力クロックの位相差に応じた制御信号Ｓ２を出力する。ここでは、第３の参照クロックｆ３の周波数をｆ３、ＦＩＦＯ１０１の読み出しクロックの周波数をｆ１、分周器１０８の分周比をｎ４、分周器１０９の分周比をｎ４とすると、
ｆ３／ｎ３＝ｆ１／ｎ４
のように分周比ｎ３，ｎ４を設定する。 On the other hand, the third reference clock f3 is used to generate the read clock for the FIFO 101. The phase comparator 106 outputs a control signal S2 corresponding to the phase difference between both input clocks. Here, if the frequency of the third reference clock f3 is f3, the frequency of the read clock of the FIFO 101 is f1, the frequency dividing ratio of the frequency divider 108 is n4, and the frequency dividing ratio of the frequency divider 109 is n4,
f3 / n3 = f1 / n4
The frequency division ratios n3 and n4 are set as follows.

この結果、第３の参照クロックｆ３の周波数を入力データのデータレート周波数ｆ１と異ならせたときでも、第２のＶＣＯ１０７の出力クロックの周波数をその周波数ｆ１に合わせることができる。すなわち、ここでも、使用する第３の参照クロックｆ３の周波数に応じて分周比ｎ３，ｎ４を設定することで、第３の参照クロックｆ３の選定の自由度が高くなる。また、第１の位相比較器１０６で扱う周波数が低くなり、省電力化が可能となる。   As a result, even when the frequency of the third reference clock f3 is different from the data rate frequency f1 of the input data, the frequency of the output clock of the second VCO 107 can be matched with the frequency f1. That is, also here, setting the frequency division ratios n3 and n4 according to the frequency of the third reference clock f3 to be used increases the degree of freedom in selecting the third reference clock f3. Further, the frequency handled by the first phase comparator 106 is lowered, and power saving can be achieved.

ＦＩＦＯ１０１では、第１のＶＣＯ１０２の再生クロックを用いて入力データを記憶し、第２のＶＣＯ１０７の再生クロックを用いて、記憶した入力データを入力された順に出力する。よって、ＦＩＦＯ１０１から出力する再生データにはジッタは含まれない。   The FIFO 101 stores input data using the reproduction clock of the first VCO 102, and outputs the stored input data in the input order using the reproduction clock of the second VCO 107. Therefore, the reproduction data output from the FIFO 101 does not include jitter.

なお、第２および第３の参照クロックｆ２，ｆ３の周波数を同一の周波数にすればクロック源を共通化できる。また第１の参照クロックｆ１の周波数と同じにしたときは、分周器１０４，１０５の分周比を同じに設定し、分周器１０８，１０９の分周比を同じに設定する。この場合は、周波数比較器１０３と第１の位相比較器１０６を低い周波数で動作させることが可能となり、省電力が可能となる。また、この場合、分周器１０８，１０９を不要にしてもよい。   The clock source can be shared by setting the second and third reference clocks f2 and f3 to the same frequency. When the frequency is the same as the frequency of the first reference clock f1, the frequency dividing ratios of the frequency dividers 104 and 105 are set to be the same, and the frequency dividing ratios of the frequency dividers 108 and 109 are set to be the same. In this case, the frequency comparator 103 and the first phase comparator 106 can be operated at a low frequency, and power saving can be achieved. In this case, the frequency dividers 108 and 109 may be omitted.

[第３の実施例]
図３は本発明の第３の実施例のＣＤＲ回路１００Ｃの構成を示すブロック図である。図１に示した構成要素と同じものには同じ符号を付けた。１１０は第２の位相比較器、１１１は第３のＶＣＯである。第１のＶＣＯ１０２、第２の位相比較器１１０および第３のＶＣＯ１１１は、請求項に記載の再生クロック生成回路を構成する。 [Third embodiment]
FIG. 3 is a block diagram showing the configuration of the CDR circuit 100C according to the third embodiment of the present invention. The same components as those shown in FIG. 110 is a second phase comparator, and 111 is a third VCO. The first VCO 102, the second phase comparator 110, and the third VCO 111 constitute a regenerated clock generation circuit described in the claims.

ここでは、第３のＶＣＯ１１１の出力クロックと第１の参照クロックｆ１の位相を第２の位相比較器１１０で比較して、その比較結果の信号Ｓ３を第３のＶＣＯ１１１に対する周波数制御信号とすると共に、第１のＶＣＯ１０２に対する周波数制御信号としている。   Here, the phase of the output clock of the third VCO 111 and the first reference clock f1 are compared by the second phase comparator 110, and the comparison result signal S3 is used as a frequency control signal for the third VCO 111. The frequency control signal for the first VCO 102 is used.

本実施例では、第３のＶＣＯ１１１を使用することで、図１のＣＤＲ回路１００Ａの周波数比較器１０２に代えて通常の位相比較器１１０を使用することができる。動作は図１のＣＤＲ回路と同じであり、入力データにジッタがあっても、ＦＩＦＯ１０１から出力する再生データにはジッタは含まれない。   In the present embodiment, by using the third VCO 111, a normal phase comparator 110 can be used instead of the frequency comparator 102 of the CDR circuit 100A of FIG. The operation is the same as that of the CDR circuit of FIG. 1, and even if there is jitter in the input data, the reproduction data output from the FIFO 101 does not include jitter.

[第４の実施例]
図４は本発明の第４の実施例のＣＤＲ回路１００Ｄの構成を示すブロック図である。図３に示した構成要素と同じものには同じ符号を付けた。本実施例では、図３のＣＤＲ回路１００Ｃに対して、第２の位相比較器１１０の両入力側に分周器１０４，１０５を挿入し、さらにＰＬＬ回路を構成する第１の位相比較器１０６と第２のＶＣＯ１０７を新たに追加して、第１の位相比較器１０６の両入力側に分周器１０８，１０９を挿入した。ｆ２，ｆ３は第２、第３の参照クロックである。 [Fourth embodiment]
FIG. 4 is a block diagram showing the configuration of the CDR circuit 100D of the fourth embodiment of the present invention. The same components as those shown in FIG. In the present embodiment, frequency dividers 104 and 105 are inserted on both input sides of the second phase comparator 110 with respect to the CDR circuit 100C of FIG. 3, and the first phase comparator 106 constituting a PLL circuit is further provided. And a second VCO 107 are newly added, and frequency dividers 108 and 109 are inserted on both input sides of the first phase comparator 106. f2 and f3 are second and third reference clocks.

本実施例では、図２のＣＤＲ回路１００Ｂと同様に、第２の参照クロックｆ３の周波数に応じて分周器１０４，１０５の分周比ｎ１，ｎ２を設定することで、第２の参照クロックｆ２の選定の自由度が高くなる。また、第２の位相比較器１１０で扱う周波数が低くなり、省電力化が可能となる。同様に、第３の参照クロックｆ３の周波数に応じて分周比ｎ３，ｎ４を設定することで、第３の参照クロックｆ３の選定の自由度が高くなる。また、第１の位相比較器１０６で扱う周波数が低くなり、省電力化が可能となる。また、入力データにジッタがあっても、ＦＩＦＯ１０１から出力する再生データにはジッタは含まれない。   In the present embodiment, similarly to the CDR circuit 100B of FIG. 2, the frequency division ratios n1 and n2 of the frequency dividers 104 and 105 are set according to the frequency of the second reference clock f3, whereby the second reference clock. The degree of freedom in selecting f2 increases. In addition, the frequency handled by the second phase comparator 110 is reduced, and power saving can be achieved. Similarly, setting the frequency division ratios n3 and n4 in accordance with the frequency of the third reference clock f3 increases the degree of freedom in selecting the third reference clock f3. Further, the frequency handled by the first phase comparator 106 is lowered, and power saving can be achieved. Even if there is jitter in the input data, the reproduction data output from the FIFO 101 does not include jitter.

なお、第２および第３の参照クロックｆ２，ｆ３の周波数を同一の周波数にすればクロック源を共通化できる。また第１の参照クロックｆ１の周波数と同じにしたときは、分周器１０４，１０５の分周比を同じに設定し、分周器１０８，１０９の分周比を同じに設定する。この場合は、周波数比較器１０３と第１の位相比較器１０６を低い周波数で動作させることが可能となり、省電力が可能となる。また、この場合、分周器１０８，１０９を不要にしてもよい。   The clock source can be shared by setting the second and third reference clocks f2 and f3 to the same frequency. When the frequency is the same as the frequency of the first reference clock f1, the frequency dividing ratios of the frequency dividers 104 and 105 are set to be the same, and the frequency dividing ratios of the frequency dividers 108 and 109 are set to be the same. In this case, the frequency comparator 103 and the first phase comparator 106 can be operated at a low frequency, and power saving can be achieved. In this case, the frequency dividers 108 and 109 may be omitted.

[第５の実施例]
図５は本発明の第５の実施例のＣＤＲ回路１００Ｅの構成を示すブロック図である。図３に示した構成要素と同じものには同じ符号を付けた。本実施例では、図３のＣＤＲ回路１００Ｃに対して、ＦＩＦＯ１０１の読み出しクロックとして、第１の参照クロックｆ１ではなく、第３のＶＣＯ１１１の出力クロックを使用するようにした。第１のＶＣＯの再生クロックは入力データに含まれるジッタの影響を受けるが、第３のＶＣＯの出力クロックはその影響を受けないので、入力データにジッタがあっても、ＦＩＦＯ１０１から出力する再生データにはジッタは含まれない。 [Fifth embodiment]
FIG. 5 is a block diagram showing a configuration of a CDR circuit 100E according to the fifth embodiment of the present invention. The same components as those shown in FIG. In this embodiment, the output clock of the third VCO 111 is used instead of the first reference clock f1 as the read clock of the FIFO 101 for the CDR circuit 100C of FIG. Although the reproduction clock of the first VCO is affected by the jitter included in the input data, the output clock of the third VCO is not affected by this, so even if the input data has jitter, the reproduction data output from the FIFO 101 is output. Does not include jitter.

[第６の実施例]
図６は本発明の第６の実施例のＣＤＲ回路１００Ｆの構成を示すブロック図である。図５に示した構成要素と同じものには同じ符号を付けた。本実施例では、図５のＣＤＲ回路１００Ｆに対して、第２の位相比較器１１０の両入力側に分周器１０４，１０５を挿入し、分周器１０４に第２の参照クロックｆ２を入力するようにした。 [Sixth embodiment]
FIG. 6 is a block diagram showing the configuration of the CDR circuit 100F of the sixth embodiment of the present invention. The same components as those shown in FIG. In the present embodiment, frequency dividers 104 and 105 are inserted on both input sides of the second phase comparator 110 with respect to the CDR circuit 100F of FIG. 5, and the second reference clock f2 is input to the frequency divider 104. I tried to do it.

本実施例では、第２の参照クロックｆ２の周波数に応じて分周比ｎ１，ｎ１を設定することで、第２の参照クロックｆ２の選定の自由度が高くなる。また、第２の位相比較器１１０で扱う周波数が低くなり、省電力化が可能となる。また、入力データにジッタがあっても、ＦＩＦＯ１０１から出力する再生データにはジッタは含まれない。   In the present embodiment, setting the frequency division ratios n1 and n1 according to the frequency of the second reference clock f2 increases the degree of freedom in selecting the second reference clock f2. In addition, the frequency handled by the second phase comparator 110 is reduced, and power saving can be achieved. Even if there is jitter in the input data, the reproduction data output from the FIFO 101 does not include jitter.

なお、第２の参照クロックｆ２の周波数を第１の参照クロックｆ１の周波数と同じにしてもよい。この場合は、分周器１０４，１０５の分周比を同じに設定する。このようすると、第２の位相比較器１０６を低い周波数で動作させることが可能となり、省電力が可能となる。   Note that the frequency of the second reference clock f2 may be the same as the frequency of the first reference clock f1. In this case, the frequency division ratios of the frequency dividers 104 and 105 are set to be the same. In this way, the second phase comparator 106 can be operated at a low frequency, and power can be saved.

[第７の実施例]
図７は本発明の第７の実施例のＣＤＲ回路１００Ｇの構成を示すブロック図である。図１に示した構成要素と同じものには同じ符号を付けた。本実施例では、図１のＣＤＲ回路１００Ａに対して、ＣＲ時定数回路からなるリセット信号生成回路１１２を追加した。このリセット信号生成回路１１２は、予め設定した時間以上の同符号連続入力又は予め設定したビット数以上の同符号連続入力を検出すると、ＦＩＦＯ１０１をリセットする。これにより、ＦＩＦＯ１０１にデータが到来しなくなったときに、ＦＩＦＯ１０１をリセットできるので、ＦＩＦＯ１０１が溢れたり足りなくなったりすることを回避できる。 [Seventh embodiment]
FIG. 7 is a block diagram showing the configuration of a CDR circuit 100G according to the seventh embodiment of the present invention. The same components as those shown in FIG. In this embodiment, a reset signal generation circuit 112 including a CR time constant circuit is added to the CDR circuit 100A of FIG. The reset signal generation circuit 112 resets the FIFO 101 when detecting the same sign continuous input for a preset time or more or the same sign continuous input for a preset number of bits or more. As a result, the FIFO 101 can be reset when data no longer arrives at the FIFO 101, so that the FIFO 101 can be prevented from overflowing or becoming insufficient.

[第８の実施例]
図８は本発明の第８の実施例のＣＤＲ回路１００Ｈの構成を示すブロック図である。図３に示した構成要素と同じものには同じ符号を付けた。本実施例では、図３のＣＤＲ回路１００Ｃに対して、リセット信号生成回路１１２を追加した。このリセット信号生成回路１１２は図７で説明したものと同じであり、図７のＣＤＲ回路１００Ｇの場合と同様に動作する。 [Eighth embodiment]
FIG. 8 is a block diagram showing the configuration of the CDR circuit 100H according to the eighth embodiment of the present invention. The same components as those shown in FIG. In this embodiment, a reset signal generation circuit 112 is added to the CDR circuit 100C of FIG. The reset signal generation circuit 112 is the same as that described in FIG. 7, and operates in the same manner as the CDR circuit 100G in FIG.

[第９の実施例]
図９は本発明の第９の実施例のＣＤＲ回路１００Ｉの構成を示すブロック図である。図５に示した構成要素と同じものには同じ符号を付けた。本実施例では、図５のＣＤＲ回路１００Ｅに対して、リセット信号生成回路１１２を追加した。このリセット信号生成回路１１２は図７で説明したものと同じであり、図７のＣＤＲ回路１００Ｇの場合と同様に動作する。 [Ninth embodiment]
FIG. 9 is a block diagram showing the configuration of the CDR circuit 100I according to the ninth embodiment of the present invention. The same components as those shown in FIG. In this embodiment, a reset signal generation circuit 112 is added to the CDR circuit 100E of FIG. The reset signal generation circuit 112 is the same as that described in FIG. 7, and operates in the same manner as the CDR circuit 100G in FIG.

[第１０の実施例]
図１０は本発明の第１０の実施例のＣＤＲ回路１００Ｊの構成を示すブロック図である。図１に示した構成要素と同じものには同じ符号を付けた。本実施例では、図１のＣＤＲ回路１００Ａに対して、カウンタからなるリセット信号生成回路１１３を追加した。このリセット信号生成回路１１３は、予め設定した時間以上の同符号連続入力又は予め設定したビット数以上の同符号連続入力を検出すると、ＦＩＦＯ１０１をリセットする。これにより、ＦＩＦＯ１０１にデータが到来しなくなったときに、ＦＩＦＯ１０１をリセットできる。このリセット信号生成回路１１３は、ＦＩＦＯ１０１の書き込み用のクロックをクロックとして、同符号を所定数だけ連続カウントするとリセット信号を生成する。 [Tenth embodiment]
FIG. 10 is a block diagram showing the configuration of the CDR circuit 100J according to the tenth embodiment of the present invention. The same components as those shown in FIG. In this embodiment, a reset signal generation circuit 113 including a counter is added to the CDR circuit 100A of FIG. The reset signal generation circuit 113 resets the FIFO 101 when detecting the same sign continuous input for a preset time or more or the same sign continuous input for a preset number of bits or more. As a result, the FIFO 101 can be reset when data no longer arrives at the FIFO 101. The reset signal generation circuit 113 generates a reset signal when a predetermined number of the same signs are continuously counted using the write clock of the FIFO 101 as a clock.

[第１１の実施例]
図１１は本発明の第１１の実施例のＣＤＲ回路１００Ｋの構成を示すブロック図である。図３に示した構成要素と同じものには同じ符号を付けた。本実施例では、図３のＣＤＲ回路１００Ｃに対して、リセット信号生成回路１１３を追加した。このリセット信号生成回路１１３は図１０で説明したものと同じであり、図１０のＣＤＲ回路１００Ｊの場合と同様に動作する。 [Eleventh embodiment]
FIG. 11 is a block diagram showing the configuration of the CDR circuit 100K according to the eleventh embodiment of the present invention. The same components as those shown in FIG. In this embodiment, a reset signal generation circuit 113 is added to the CDR circuit 100C of FIG. The reset signal generation circuit 113 is the same as that described with reference to FIG. 10, and operates in the same manner as the CDR circuit 100J in FIG.

[第１２の実施例]
図１２は本発明の第１２の実施例のＣＤＲ回路１００Ｌの構成を示すブロック図である。図５に示した構成要素と同じものには同じ符号を付けた。本実施例では、図５のＣＤＲ回路１００Ｅに対して、リセット信号生成回路１１３を追加した。このリセット信号生成回路１１３は図１０で説明したものと同じであり、図１０のＣＤＲ回路１００Ｊの場合と同様に動作する。 [Twelfth embodiment]
FIG. 12 is a block diagram showing the configuration of the CDR circuit 100L of the twelfth embodiment of the present invention. The same components as those shown in FIG. In this embodiment, a reset signal generation circuit 113 is added to the CDR circuit 100E of FIG. The reset signal generation circuit 113 is the same as that described with reference to FIG. 10, and operates in the same manner as the CDR circuit 100J in FIG.

第１の実施例のＣＤＲ回路の構成を示すブロック図である。It is a block diagram which shows the structure of the CDR circuit of a 1st Example. 第２の実施例のＣＤＲ回路の構成を示すブロック図である。It is a block diagram which shows the structure of the CDR circuit of a 2nd Example. 第３の実施例のＣＤＲ回路の構成を示すブロック図である。It is a block diagram which shows the structure of the CDR circuit of a 3rd Example. 第４の実施例のＣＤＲ回路の構成を示すブロック図である。It is a block diagram which shows the structure of the CDR circuit of a 4th Example. 第５の実施例のＣＤＲ回路の構成を示すブロック図である。It is a block diagram which shows the structure of the CDR circuit of a 5th Example. 第６の実施例のＣＤＲ回路の構成を示すブロック図である。It is a block diagram which shows the structure of the CDR circuit of a 6th Example. 第７の実施例のＣＤＲ回路の構成を示すブロック図である。It is a block diagram which shows the structure of the CDR circuit of a 7th Example. 第８の実施例のＣＤＲ回路の構成を示すブロック図である。It is a block diagram which shows the structure of the CDR circuit of an 8th Example. 第９の実施例のＣＤＲ回路の構成を示すブロック図である。It is a block diagram which shows the structure of the CDR circuit of a 9th Example. 第１０の実施例のＣＤＲ回路の構成を示すブロック図である。It is a block diagram which shows the structure of the CDR circuit of a 10th Example. 第１１の実施例のＣＤＲ回路の構成を示すブロック図である。It is a block diagram which shows the structure of the CDR circuit of 11th Example. 第１２の実施例のＣＤＲ回路の構成を示すブロック図である。It is a block diagram which shows the structure of the CDR circuit of a 12th Example. 従来のＣＤＲ回路の構成を示すブロック図である。It is a block diagram which shows the structure of the conventional CDR circuit.

符号の説明Explanation of symbols

１００Ａ〜１００Ｌ：ＣＤＲ回路、１０１：ＦＩＦＯ（先入先出回路）、１０２：第１のＶＣＯ（電圧制御発振器）、１０３：周波数比較器、１０４，１０５：分周器、１０６：第１の位相比較器、１０７：第２のＶＣＯ、１０８，１０９：分周器、１１０：第２の位相比較器、１１１：第３のＶＣＯ、１１２，１１３：リセット信号生成回路
２００：ＣＤＲ回路、２０１：フリップフロップ、２０２：メインＶＣＯ、２０３：サブＶＣＯ、２０４：位相比較器 100A to 100L: CDR circuit, 101: FIFO (first in first out circuit), 102: first VCO (voltage controlled oscillator), 103: frequency comparator, 104, 105: frequency divider, 106: first phase comparison 107: second VCO 108, 109: frequency divider 110: second phase comparator 111: third VCO 112, 113: reset signal generation circuit 200: CDR circuit 201: flip-flop 202: Main VCO, 203: Sub VCO, 204: Phase comparator

Claims (8)

入力データのデータレート周波数と同じ周波数の第１の参照クロックを入力して前記入力データの位相に合わせた再生クロックを生成する再生クロック生成回路と、該再生クロックを書き込みクロックとして前記入力データを書き込む先入先出回路とを備え、該先入先出回路の読み出しクロックとして前記再生クロックと同じ周波数でかつ前記再生クロックと非同期のクロックを使用することを特徴とするＣＤＲ回路。   A reproduction clock generation circuit that inputs a first reference clock having the same frequency as the data rate frequency of input data and generates a reproduction clock that matches the phase of the input data, and writes the input data using the reproduction clock as a write clock A CDR circuit comprising: a first-in first-out circuit, wherein a clock having the same frequency as the reproduction clock and asynchronous with the reproduction clock is used as a read clock of the first-in first-out circuit. 請求項１に記載のＣＤＲ回路において、
前記再生クロック生成回路は、周波数比較回路と前記再生クロックを出力する第１のＶＣＯを備え、前記周波数比較回路は前記第１の参照クロックの周波数と前記第１のＶＣＯの前記再生クロックの周波数を比較し、前記第１のＶＣＯは前記周波数比較回路の比較結果の信号で発振周波数が制御され且つ前記入力データの電圧値変移点により発振位相が制御されるようにしたことを特徴とするＣＤＲ回路。 The CDR circuit of claim 1,
The reproduction clock generation circuit includes a frequency comparison circuit and a first VCO that outputs the reproduction clock, and the frequency comparison circuit calculates a frequency of the first reference clock and a frequency of the reproduction clock of the first VCO. In comparison, the first VCO has its oscillation frequency controlled by the signal of the comparison result of the frequency comparison circuit, and its oscillation phase is controlled by the voltage value transition point of the input data. . 請求項１に記載のＣＤＲ回路において、
前記再生クロック生成回路は、第２の位相比較回路と前記再生クロックを出力する第１のＶＣＯと第３のＶＣＯを備え、前記第２の位相比較回路は前記第１の参照クロックの位相と前記第３のＶＣＯの出力クロックの位相を比較し、前記第１のＶＣＯは前記第２の位相比較回路の比較結果の信号で発振周波数が制御され且つ前記入力データの電圧値変移点により発振位相が制御されるようにし、前記第３のＶＣＯは前記第２の位相比較回路の比較結果の信号で発振周波数が制御されるようにしたことを特徴とするＣＤＲ回路。 The CDR circuit of claim 1,
The reproduction clock generation circuit includes a second phase comparison circuit, a first VCO that outputs the reproduction clock, and a third VCO, and the second phase comparison circuit includes the phase of the first reference clock and the phase of the first reference clock. The phase of the output clock of the third VCO is compared, the oscillation frequency of the first VCO is controlled by the signal of the comparison result of the second phase comparison circuit, and the oscillation phase is controlled by the voltage value transition point of the input data. A CDR circuit characterized in that the oscillation frequency of the third VCO is controlled by a signal of a comparison result of the second phase comparison circuit. 請求項２に記載のＣＤＲ回路において、
前記第１の参照クロックを前記第１の参照クロックと同一又は異なる周波数の第２の参照クロックに置き換え、前記周波数比較回路の両入力部にそれぞれ第１および第２の分周器を挿入したことを特徴とするＣＤＲ回路。 The CDR circuit of claim 2,
The first reference clock is replaced with a second reference clock having the same or different frequency as the first reference clock, and first and second frequency dividers are inserted into both input parts of the frequency comparison circuit, respectively. CDR circuit characterized by the above. 請求項３に記載のＣＤＲ回路において、
前記第１の参照クロックを前記第１の参照クロックと同一又は異なる周波数の第２の参照クロックに置き換え、前記第２の位相比較器の両入力部にそれぞれ第１および第２の分周器を挿入したことを特徴とするＣＤＲ回路。 The CDR circuit according to claim 3, wherein
The first reference clock is replaced with a second reference clock having the same or different frequency as the first reference clock, and first and second frequency dividers are respectively provided at both inputs of the second phase comparator. A CDR circuit characterized by being inserted. 請求項１乃至５のいずれか１つに記載のＣＤＲ回路において、
前記入力データが所定ビット数又は所定時間を超えて同符号が連続するとこれを検出して前記先入先出回路をリセットするリセット信号生成回路を備えることを特徴とするＣＤＲ回路。 The CDR circuit according to any one of claims 1 to 5,
A CDR circuit, comprising: a reset signal generation circuit for detecting when the input data continues with the same sign exceeding a predetermined number of bits or a predetermined time and resets the first-in first-out circuit. 請求項３又は５に記載のＣＤＲ回路において、
前記第３のＶＣＯの出力クロックを前記先入先出回路の読み出しクロックとしたことを特徴とするＣＤＲ回路。 The CDR circuit according to claim 3 or 5,
A CDR circuit characterized in that an output clock of the third VCO is used as a read clock of the first-in first-out circuit. 請求項１乃至７のいずれか１つに記載のＣＤＲ回路において、
第１の位相比較器と第２のＶＣＯと第３および第４の分周回路を備え、前記第１の位相比較器は前記第１の参照クロックと同一又は異なる周波数の第３の参照クロックの入力部から前記第３の分周器を介して入力するクロックと前記第２のＶＣＯから前記第４の分周器を介して入力するクロックの位相を比較し、前記第２のＶＣＯは前記第１の位相比較器の比較結果の信号を周波数制御信号とし、前記第２のＶＣＯの出力クロックを前記先入先出回路の読み出しクロックとしたことを特徴とするＣＤＲ回路。 The CDR circuit according to any one of claims 1 to 7,
A first phase comparator, a second VCO, and third and fourth frequency dividers, wherein the first phase comparator has a third reference clock having the same or different frequency as the first reference clock. The phase of the clock input from the input unit via the third divider and the clock input from the second VCO via the fourth divider are compared, and the second VCO is A CDR circuit characterized in that a comparison result signal of one phase comparator is a frequency control signal, and an output clock of the second VCO is a read clock of the first-in first-out circuit.
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