JP2009302692A - Clock and data recovery circuit - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a CDR (clock and data recovery) circuit for obtaining a clock of a stabled frequency as a clock for input data logic determination and reducing power consumption. <P>SOLUTION: A voltage controlled oscillator 15 is provided as a generation source of an internal clock RCK which is used for logic determination of input data. The voltage controlled oscillator 15 constructs a CMOS inverter by performing ring connection so as not to consume current at all times. A both edges detecting part 13 detects transition timing of an output clock VCO_CK of a voltage controlled oscillator 21 in a PLL 12, and controls the voltage controlled oscillator 15 so as to make the oscillation frequency of the voltage controlled oscillator 15 the same as the oscillation frequency of the voltage controlled oscillator 21 in the PLL 12. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、データ受信回路に適用して好適なクロック及びデータ復元（Clock and Data Recovery．以下、ＣＤＲという）回路に関する。   The present invention relates to a clock and data recovery (hereinafter referred to as CDR) circuit suitable for application to a data receiving circuit.

コンピュータ等の情報処理機器を構成する部品の性能は大きく向上した。このため、部品間のデータ伝送速度を向上させなければ、システム全体の性能を向上させることができないという事態になっている。例えば、ＳＲＡＭやＤＲＡＭ等のメモリとプロセッサとの間の速度ギャップは大きくなる傾向にあり、この速度ギャップがコンピュータの性能向上の妨げになりつつある。また、チップ間のデータ伝送だけでなく、チップの大型化に伴い、チップ内の素子や回路ブロック間のデータ伝送速度もチップ性能を制限する大きな要因となってきている。更には、周辺機器とプロセッサ／チップセットとの間のデータ伝送もシステム全体の性能を制限する要素になってきている。   The performance of components that make up information processing equipment such as computers has greatly improved. For this reason, unless the data transmission speed between components is improved, the performance of the entire system cannot be improved. For example, the speed gap between a memory such as SRAM or DRAM and a processor tends to increase, and this speed gap is becoming an obstacle to improving the performance of computers. In addition to the data transmission between chips, the data transmission speed between elements and circuit blocks in the chip has become a major factor limiting the chip performance as the chip becomes larger. Furthermore, data transmission between the peripheral device and the processor / chipset is also an element that limits the performance of the entire system.

一般に、回路ブロック間やチップ間や筐体内の高速データ伝送においては、データ受信回路で行う受信データの論理判定（０、１判定）のために使用するクロックをデータ受信回路で復元することが行われる。データ受信回路で復元されるクロックは、受信データの論理判定を正しく行うために、受信データに対して一定位相となるようにデータ受信回路内部のフィードバック回路で調整される。このように、高速データ伝送において、データ受信回路で入力データ論理判定用クロックを復元し、この復元した入力データ論理判定用クロックを使用して受信データの論理判定を行うことにより送信データを復元することをＣＤＲという。   In general, in high-speed data transmission between circuit blocks, between chips, or in a housing, a clock used for logical determination (0, 1 determination) of received data performed by a data receiving circuit is restored by the data receiving circuit. Is called. The clock recovered by the data receiving circuit is adjusted by a feedback circuit inside the data receiving circuit so as to have a constant phase with respect to the received data in order to correctly perform the logical determination of the received data. As described above, in high-speed data transmission, the data reception circuit restores the input data logic determination clock, and the received data is subjected to logic determination using the restored input data logic determination clock to restore the transmission data. This is called CDR.

図１２は従来のＣＤＲ回路の一例を示す回路図である。図１２中、１はＣＤＲループ、２はＰＬＬ（Phase Locked Loop）である。ＣＤＲループ１は、伝送速度を１ＧbpsとするＮＲＺ（Non-Return Zero）データである入力データＩＤＴと、周波数を１ＧＨzとするＰＩ（Phase Interpolator：位相補間器）リファレンス・クロックＰＬ＿ref＿ＣＫとを入力し、入力データ論理判定用クロック及び送信データの復元を行うものである。   FIG. 12 is a circuit diagram showing an example of a conventional CDR circuit. In FIG. 12, 1 is a CDR loop, and 2 is a PLL (Phase Locked Loop). The CDR loop 1 inputs NRZ (Non-Return Zero) data input data IDT with a transmission rate of 1 Gbps and a PI (Phase Interpolator) reference clock PL_ref_CK with a frequency of 1 GHz. A data logic determination clock and transmission data are restored.

ＰＬＬ２は、リファレンス・クロックＲef＿ＣＫを入力してＰＩリファレンス・クロックＰＬ＿ref＿ＣＫを生成し、これをＣＤＲループ１に与えるものである。なお、図１２に示す従来のＣＤＲ回路はフルレート（Full-rate）のアーキテクチャの例であり、入力データＩＤＴの論理判定を行うための内部クロックＲＣＫの周波数は１ＧＨzとされる。   The PLL 2 receives the reference clock Ref_CK, generates the PI reference clock PL_ref_CK, and supplies it to the CDR loop 1. Note that the conventional CDR circuit shown in FIG. 12 is an example of a full-rate architecture, and the frequency of the internal clock RCK for performing logical determination of the input data IDT is 1 GHz.

ＣＤＲループ１は、ラッチ回路３、４と、分周器５と、１：１６デマルチプレクサ６と、位相デジタル変換器（PDC：Phase to Digital Converter）７と、デジタルフィルタ８と、位相補間器（PI：Phase Interpolator）９とを有している。   The CDR loop 1 includes latch circuits 3 and 4, a frequency divider 5, a 1:16 demultiplexer 6, a phase to digital converter (PDC) 7, a digital filter 8, and a phase interpolator ( PI: Phase Interpolator) 9.

ラッチ回路３は、内部クロックＲＣＫの立ち上がりタイミングで入力データＩＤＴをラッチするものである。ラッチ回路４は、内部クロックＲＣＫの立ち下がりタイミングで入力データＩＤＴをラッチするものである。なお、ラッチ回路３は入力データＩＤＴを、その遷移タイミングから次の遷移タイミングの中心近辺で論理判定し、ラッチ回路４は入力データＩＤＴをその遷移近辺で論理判定するように、内部クロックＲＣＫの位相がＣＤＲループ１で調整される。   The latch circuit 3 latches the input data IDT at the rising timing of the internal clock RCK. The latch circuit 4 latches the input data IDT at the falling timing of the internal clock RCK. The latch circuit 3 logically determines the input data IDT in the vicinity of the center of the next transition timing from the transition timing, and the latch circuit 4 determines the phase of the internal clock RCK so as to logically determine the input data IDT in the vicinity of the transition. Are adjusted in CDR loop 1.

分周器５は、周波数を１ＧＨzとする内部クロックＲＣＫを１／１６に分周し、周波数を６２.５ＭＨzとする分周クロックＦＣＫ１を出力するものである。分周クロックＦＣＫ１は、１：１６デマルチプレクサ６と、位相デジタル変換器７と、デジタルフィルタ８とに動作クロックとして与えられると共に、ユーザクロックＵＳＥＲ＿ＣＫとして次段の内部回路に転送される。   The frequency divider 5 divides the internal clock RCK having a frequency of 1 GHz by 1/16 and outputs a frequency-divided clock FCK1 having a frequency of 62.5 MHz. The frequency-divided clock FCK1 is supplied as an operation clock to the 1:16 demultiplexer 6, the phase digital converter 7, and the digital filter 8, and transferred to the internal circuit of the next stage as the user clock USER_CK.

１：１６デマルチプレクサ６は、ラッチ回路３の出力データＲＤＴを１６列にデマルチプレクスして６２.５Ｍbpsに低速化してなる１６列のデータＲＤＭＸ０〜ＲＤＭＸ１５を出力すると共に、ラッチ回路４の出力データＢＤＴを１６列にデマルチプレクスして６２.５Ｍbpsに低速化してなる１６列のデータＢＤＭＸ０〜ＢＤＭＸ１５を出力するものである。なお、１：１６デマルチプレクサ６の出力データＲＤＭＸ０〜ＲＤＭＸ１５は、ユーザデータＵＳＥＲ＿ＤＴとして次段の内部回路に転送される。   The 1:16 demultiplexer 6 demultiplexes the output data RDT of the latch circuit 3 into 16 columns and outputs 16 columns of data RDMX0 to RDMX15 which are reduced to 62.5 Mbps, and the output data of the latch circuit 4 16 columns of data BDMX0 to BDMX15 obtained by demultiplexing BDT into 16 columns and reducing the speed to 62.5 Mbps are output. The output data RDMX0 to RDMX15 of the 1:16 demultiplexer 6 are transferred to the internal circuit of the next stage as user data USER_DT.

位相デジタル変換器７は、位相比較器をなすものであり、１：１６デマルチプレクサ６の出力データＲＤＭＸ０〜ＲＤＭＸ１５、ＢＤＭＸ０〜ＢＤＭＸ１５を比較処理し、内部クロックＲＣＫの位相が入力データＩＤＴの位相に比べて進んでいるか、遅れているかを示す位相情報コードＰＤＣＣＯＤＥを生成するものである。   The phase digital converter 7 forms a phase comparator, compares the output data RDMX0 to RDMX15 and BDMX0 to BDMX15 of the 1:16 demultiplexer 6, and compares the phase of the internal clock RCK with the phase of the input data IDT. The phase information code PDCCODE indicating whether the vehicle is moving forward or late is generated.

より具体的には、位相デジタル変換器７においては、１：１６デマルチプレクサ６が出力する１６組のデータ（ＲＤＭＸ０、ＢＤＭＸ０）〜（ＲＤＭＸ１５、ＢＤＭＸ１５）のそれぞれの組のデータから、内部クロックＲＣＫの位相が入力データＩＤＴの位相に比べて進んでいるか、遅れているかが判定され、この判定結果を示す１６個の内部コードＥＬＣＯＤＥ０〜ＥＬＣＯＤＥ１５が生成される。そして、これら１６個の内部コードＥＬＣＯＤＥ０〜ＥＬＣＯＤＥ１５が加算され、この加算結果が０の場合には、０が位相情報コードＰＤＣＣＯＤＥとして出力され、それ以外の場合には、加算結果のうち、符号（−１又は＋１）が位相情報コードＰＤＣＣＯＤＥとして出力される。   More specifically, in the phase digital converter 7, from the data of each of the 16 sets of data (RDMX0, BDMX0) to (RDMX15, BDMX15) output by the 1:16 demultiplexer 6, the internal clock RCK It is determined whether the phase is advanced or delayed with respect to the phase of the input data IDT, and 16 internal codes ELCODE0 to ELCODE15 indicating the determination result are generated. Then, these 16 internal codes ELCODE0 to ELCODE15 are added. When the addition result is 0, 0 is output as the phase information code PDCCODE. In other cases, the sign (− 1 or +1) is output as the phase information code PDCCODE.

デジタルフィルタ８は、位相デジタル変換器７が出力する位相情報コードＰＤＣＣＯＤＥを累積積分して時間平均し、内部クロックＲＣＫの位相シフト量を指示する位相調整コードＰＩＣＯＤＥを生成するものである。位相補間器９は、ＰＬＬ２から与えられるＰＩリファレンス・クロックＰＩ＿ref＿ＣＫを入力し、このＰＩリファレンス・クロックＰＩ＿ref＿ＣＫを位相調整コードＰＩＣＯＤＥが指示する位相シフト量だけ位相シフトし、この位相シフトしたＰＩリファレンス・クロックＰＩ＿ref＿ＣＫを内部クロックＲＣＫとして出力するものである。   The digital filter 8 cumulatively integrates the phase information code PDCCODE output from the phase digital converter 7 and time averages it to generate a phase adjustment code PICODE that indicates the phase shift amount of the internal clock RCK. The phase interpolator 9 receives the PI reference clock PI_ref_CK supplied from the PLL 2, shifts the phase of the PI reference clock PI_ref_CK by the phase shift amount indicated by the phase adjustment code PICODE, and shifts the phase-shifted PI reference clock PI_ref_CK. Is output as the internal clock RCK.

ここで、ラッチ回路３の出力データＲＤＴが論理０から論理１または論理１から論理０に遷移した場合において、ラッチ回路３の出力データＲＤＴが遷移した直前のラッチ回路４のラッチ動作による出力データＢＤＴの論理値がラッチ回路３の出力データＲＤＴの遷移前の論理値と遷移後の論理値とのいずれと一致しているかにより、内部クロックＲＣＫの位相が入力データＩＤＴの位相に比べて進んでいるか、遅れているかを特定することができる。   Here, when the output data RDT of the latch circuit 3 transits from logic 0 to logic 1 or from logic 1 to logic 0, the output data BDT generated by the latch operation of the latch circuit 4 immediately before the output data RDT of the latch circuit 3 transits. Whether the phase of the internal clock RCK is ahead of the phase of the input data IDT depending on whether the logic value of the output data RDT of the latch circuit 3 matches the logic value before or after the transition Can identify what is late.

具体的には、ラッチ回路３の出力データＲＤＴが遷移した直前のラッチ回路４のラッチ動作による出力データＢＤＴの論理値がラッチ回路３の出力データＲＤＴの遷移前の論理値と一致している場合には、内部クロックＲＣＫの位相は入力データＩＤＴの位相に比べて進んでいると判定することができる。これに対して、ラッチ回路３の出力データＲＤＴが遷移した直前のラッチ回路４のラッチ動作による出力データＢＤＴがラッチ回路３の出力データＲＤＴの遷移後の論理値と一致している場合には、内部クロックＲＣＫの位相は入力データＩＤＴの位相に比べて遅れていると判定することができる。そこで、位相デジタル変換器７は、図１３に示す真理値表を使用して内部コードＥＬＣＯＤＥを生成するとしている。   Specifically, when the logical value of the output data BDT by the latch operation of the latch circuit 4 immediately before the transition of the output data RDT of the latch circuit 3 matches the logical value before the transition of the output data RDT of the latch circuit 3 Therefore, it can be determined that the phase of the internal clock RCK is ahead of the phase of the input data IDT. On the other hand, when the output data BDT resulting from the latch operation of the latch circuit 4 immediately before the output data RDT of the latch circuit 3 transitions matches the logical value after the transition of the output data RDT of the latch circuit 3, It can be determined that the phase of the internal clock RCK is delayed compared to the phase of the input data IDT. Therefore, the phase digital converter 7 is assumed to generate the internal code ELCODE using the truth table shown in FIG.

図１３中、ＲＤＴ［ｉ−１］は、ラッチ回路３において入力データＩＤＴを（ｉ−１）サイクル目の内部クロックＲＣＫの立ち上がりタイミングでラッチしたときのラッチ回路３の出力データＲＤＴの論理値である。ＲＤＴ［ｉ］は、ラッチ回路３において入力データＩＤＴをｉサイクル目の内部クロックＲＣＫの立ち上がりタイミングでラッチしたときのラッチ回路３の出力データＲＤＴの論理値である。ＢＤＴ［ｉ］は、ラッチ回路４において入力データＩＤＴをｉサイクル目の内部クロックＲＣＫの立ち下がりタイミングでラッチしたときのラッチ回路４の出力データＢＤＴの論理値である。   In FIG. 13, RDT [i−1] is a logical value of the output data RDT of the latch circuit 3 when the latch circuit 3 latches the input data IDT at the rising timing of the internal clock RCK in the (i−1) cycle. is there. RDT [i] is a logical value of the output data RDT of the latch circuit 3 when the input data IDT is latched at the rising timing of the i-th internal clock RCK in the latch circuit 3. BDT [i] is a logical value of the output data BDT of the latch circuit 4 when the input data IDT is latched at the falling timing of the i-th internal clock RCK in the latch circuit 4.

ここで、ＲＤＴ［ｉ−１］＝０、ＲＤＴ［ｉ］＝１、ＢＤＴ［ｉ］＝０、又は、ＲＤＴ［ｉ−１］＝１、ＲＤＴ［ｉ］＝０、ＢＤＴ［ｉ］＝１のときは、内部コードＥＬＣＯＤＥ＝−１となっている。これは、内部クロックＲＣＫの位相が入力データＩＤＴの位相に比べて進んでいると判断することができることから、内部クロックＲＣＫの位相を遅らす必要があることを示している。   Here, RDT [i-1] = 0, RDT [i] = 1, BDT [i] = 0, or RDT [i-1] = 1, RDT [i] = 0, BDT [i] = 1 In this case, the internal code ELCODE = -1. This indicates that the phase of the internal clock RCK needs to be delayed because it can be determined that the phase of the internal clock RCK is ahead of the phase of the input data IDT.

また、ＲＤＴ［ｉ−１］＝０、ＲＤＴ［ｉ］＝１、ＢＤＴ［ｉ］＝１、又は、ＲＤＴ［ｉ−１］＝１、ＲＤＴ［ｉ］＝０、ＢＤＴ［ｉ］＝０のときは、内部コードＥＬＣＯＤＥ＝＋１となっている。これは、内部クロックＲＣＫの位相が入力データＩＤＴの位相に比べて遅れていると判断することができることから、内部クロックＲＣＫの位相を進める必要があることを示している。   Also, RDT [i-1] = 0, RDT [i] = 1, BDT [i] = 1, or RDT [i-1] = 1, RDT [i] = 0, BDT [i] = 0 In this case, the internal code ELCODE = + 1. This indicates that the phase of the internal clock RCK needs to be advanced because it can be determined that the phase of the internal clock RCK is delayed with respect to the phase of the input data IDT.

なお、ＲＤＴ［ｉ−１］＝０、ＲＤＴ［ｉ］＝０、ＢＤＴ［ｉ］＝０、又は、ＲＤＴ［ｉ−１］＝１、ＲＤＴ［ｉ］＝１、ＢＤＴ［ｉ］＝１、又は、ＲＤＴ［ｉ−１］＝０、ＲＤＴ［ｉ］＝０、ＢＤＴ［ｉ］＝１、又は、ＲＤＴ［ｉ−１］＝１、ＲＤＴ［ｉ］＝１、ＢＤＴ［ｉ］＝０のときは、内部コードＥＬＣＯＤＥ＝０となっている。これは、内部クロックの位相を調整する必要がないことを意味している。   Note that RDT [i−1] = 0, RDT [i] = 0, BDT [i] = 0, or RDT [i−1] = 1, RDT [i] = 1, BDT [i] = 1, Or, RDT [i-1] = 0, RDT [i] = 0, BDT [i] = 1, or RDT [i-1] = 1, RDT [i] = 1, and BDT [i] = 0 In this case, the internal code ELCODE = 0. This means that it is not necessary to adjust the phase of the internal clock.

図１４は位相デジタル変換器７における内部コード（ＥＬＣＯＤＥ）生成動作を具体的に説明するためのタイミングチャートであり、入力データＩＤＴと、内部クロックＲＣＫと、ラッチ回路３の出力データＲＤＴと、ラッチ回路４の出力データＢＤＴとを示している。（Ａ）は内部クロックＲＣＫの位相が入力データＩＤＴの位相に比べて遅れている場合、（Ｂ）は内部クロックＲＣＫの位相が入力データＩＤＴの位相に比べて進んでいる場合である。   FIG. 14 is a timing chart for specifically explaining the internal code (ELCODE) generation operation in the phase digital converter 7, and includes input data IDT, internal clock RCK, output data RDT of the latch circuit 3, and latch circuit. 4 output data BDT. (A) is the case where the phase of the internal clock RCK is delayed compared to the phase of the input data IDT, and (B) is the case where the phase of the internal clock RCK is advanced compared to the phase of the input data IDT.

ここで、Ｔ［ｉ］を内部クロックＲＣＫのｉサイクル目の開始タイミングとすると、図１４（Ａ）の場合、ＲＤＴ［ｉ−１］＝０、ＲＤＴ［ｉ］＝１、ＢＤＴ［ｉ］＝１であるから、ＥＬＣＯＤＥ＝＋１となり、内部クロックＲＣＫの位相が入力データＩＤＴの位相に比べて遅れているという判定結果となる。これに対して、図１４（Ｂ）の場合は、ＲＤＴ［ｉ−１］＝０、ＲＤＴ［ｉ］＝１、ＢＤＴ［ｉ］＝０であるから、ＥＬＣＯＤＥ＝−１となり、内部クロックＲＣＫの位相が入力データＩＤＴの位相に比べて進んでいるという判定結果となる。   Here, assuming that T [i] is the start timing of the i-th cycle of the internal clock RCK, in the case of FIG. 14A, RDT [i-1] = 0, RDT [i] = 1, BDT [i] = Since it is 1, ELCODE = + 1, and the determination result is that the phase of the internal clock RCK is delayed compared to the phase of the input data IDT. On the other hand, in the case of FIG. 14B, since RDT [i−1] = 0, RDT [i] = 1, and BDT [i] = 0, ELCODE = −1 and the internal clock RCK The determination result is that the phase is advanced compared to the phase of the input data IDT.

このように構成された従来のＣＤＲ回路においては、ラッチ回路３は、入力データＩＤＴを内部クロックＲＣＫの立ち上がりタイミングでラッチする。また、ラッチ回路４は、入力データＩＤＴを内部クロックＲＣＫの立ち下がりタイミングでラッチする。１：１６デマルチプレクサ６は、ラッチ回路３、４の出力データＲＤＴ、ＢＤＴをそれぞれデマルチプレクスし、それぞれ１６列のデータＲＤＭＸ０〜ＲＤＭＸ１５、ＢＤＭＸ０〜ＢＤＭＸ１５に変換する。   In the conventional CDR circuit configured as described above, the latch circuit 3 latches the input data IDT at the rising timing of the internal clock RCK. The latch circuit 4 latches the input data IDT at the falling timing of the internal clock RCK. The 1:16 demultiplexer 6 demultiplexes the output data RDT and BDT of the latch circuits 3 and 4 respectively, and converts them into 16 columns of data RDMX0 to RDMX15 and BDMX0 to BDMX15, respectively.

位相デジタル変換器７は、１：１６デマルチプレクサ６の出力データＲＤＭＸ０〜ＲＤＭＸ１５、ＢＤＭＸ０〜ＢＤＭＸ１５を比較処理して、内部クロックＲＣＫの位相が入力データＩＤＴの位相に比べて進んでいるか、遅れているかを示す位相情報コードＰＤＣＣＯＤＥを生成する。   The phase digital converter 7 compares the output data RDMX0 to RDMX15 and BDMX0 to BDMX15 of the 1:16 demultiplexer 6 to determine whether the phase of the internal clock RCK is advanced or delayed compared to the phase of the input data IDT. A phase information code PDCCODE is generated.

デジタルフィルタ８は、位相デジタル変換器７が出力する位相情報コードＰＤＣＣＯＤＥを累積積分して時間平均し、内部クロックＲＣＫの位相シフト量を示す位相調整コードＰＩＣＯＤＥを出力する。位相補間器９は、ＰＬＬ２から与えられるＰＩリファレンス・クロックＰＩ＿ref＿ＣＫを位相調整コードＰＩＣＯＤＥに応じて位相シフトさせてなる内部クロックＲＣＫを出力する。   The digital filter 8 accumulates and integrates the phase information code PDCCODE output from the phase digital converter 7 and outputs a phase adjustment code PICODE indicating the phase shift amount of the internal clock RCK. The phase interpolator 9 outputs an internal clock RCK obtained by phase-shifting the PI reference clock PI_ref_CK given from the PLL 2 in accordance with the phase adjustment code PICODE.

図１２に示す従来のＣＤＲ回路は、この一連の動作により、入力データＩＤＴに含まれるジッタ量に応じて、内部クロックＲＣＫの立ち上がりエッジが入力データＩＤＴのアイの中心近辺に位置するように内部クロックＲＣＫの位相をＣＤＲループ１で調整することにより、内部クロックＲＣＫを入力データ論理判定用クロックとして復元すると共に、この内部クロックＲＣＫを使用して送信データを復元するとしている。   The conventional CDR circuit shown in FIG. 12 performs the above-described series of operations so that the rising edge of the internal clock RCK is positioned near the center of the eye of the input data IDT according to the amount of jitter included in the input data IDT. By adjusting the phase of RCK by the CDR loop 1, the internal clock RCK is restored as an input data logic determination clock, and transmission data is restored using the internal clock RCK.

図１２に示す従来のＣＤＲ回路では、入力データＩＤＴのジッタ量を検出する能力は内部クロックＲＣＫの位相シフト精度に依存する。例えば、位相補間器９の位相分解能が６ビットの場合、位相補間器９は、６ビットの位相調整コードＰＩＣＯＤＥ［５：０］に応じて、内部クロックＲＣＫの位相を0.015625（＝1／26）ＵＩ（Unit Interval）ステップで変化させることができる。これは非常に高感度であり、ジッタが多い環境下では必要不可欠な能力である。他方、位相補間器９は、きめ細かな位相シフトを実現するために、ＣＭＬ（Current Mode Logic）回路を有しており、これが定常的な電流を消費するために、図１２に示す従来のＣＤＲ回路は消費電力が大きいという不都合がある。 In the conventional CDR circuit shown in FIG. 12, the ability to detect the jitter amount of the input data IDT depends on the phase shift accuracy of the internal clock RCK. For example, when the phase resolution of the phase interpolator 9 is 6 bits, the phase interpolator 9 changes the phase of the internal clock RCK to 0.015625 (= 1/2 6 in accordance with the 6-bit phase adjustment code PICODE [5: 0]. ) It can be changed in a UI (Unit Interval) step. This is very sensitive and is an indispensable capability in an environment with a lot of jitter. On the other hand, the phase interpolator 9 has a CML (Current Mode Logic) circuit in order to realize a fine phase shift. Since this consumes a steady current, the conventional CDR circuit shown in FIG. Has the disadvantage of high power consumption.

ここで、携帯電話のように、高感度なジッタ検出能力が要求されないアプリケーションにおいては、位相補間器９による位相分解能はオーバースペックであり、このため、ＣＤＲ回路として、図１２に示す従来のＣＤＲ回路を使用する場合には、無駄に電力を消費することになる。そこで、高感度なジッタ検出能力が要求されないアプリケーションにおいては、電力消費の少ないＣＤＲ回路が要求される。
特開２００４−２０８２２２号公報 Here, in an application where a highly sensitive jitter detection capability is not required, such as a cellular phone, the phase resolution by the phase interpolator 9 is overspec. Therefore, as a CDR circuit, the conventional CDR circuit shown in FIG. When using this, power is consumed wastefully. Therefore, a CDR circuit with low power consumption is required for an application that does not require a highly sensitive jitter detection capability.
JP 2004-208222 A

本発明は、かかる点に鑑み、入力データ論理判定用クロックとして、周波数の安定したクロックを得ることができ、しかも、消費電力を低減することができるＣＤＲ回路を提供することを目的とする。   In view of the above, an object of the present invention is to provide a CDR circuit capable of obtaining a clock with a stable frequency as an input data logic determination clock and reducing power consumption.

ここで開示するＣＤＲ回路は、ＰＬＬと、ＣＤＲループと、制御部とを有する。前記ＰＬＬは、複数のインバータをリング接続してなる第１のリング発振回路を有する第１の電圧制御発振器を備えるものである。前記ＣＤＲループは、複数のインバータをリング接続し、前記第１のリング発振回路の制御電圧が与えられる第２のリング発振回路を有する第２の電圧制御発振器を備えるものである。前記制御部は、前記第１の電圧制御発振器の出力クロックの遷移タイミングを検出し、前記第２の電圧制御発振器の第２の発振周波数が前記第１の電圧制御発振器の第１の発振周波数に近づくように前記第２の電圧制御発振器を制御するものである。   The CDR circuit disclosed here has a PLL, a CDR loop, and a control unit. The PLL includes a first voltage controlled oscillator having a first ring oscillation circuit formed by ring-connecting a plurality of inverters. The CDR loop includes a second voltage controlled oscillator having a second ring oscillation circuit to which a plurality of inverters are ring-connected and a control voltage of the first ring oscillation circuit is applied. The control unit detects a transition timing of an output clock of the first voltage controlled oscillator, and a second oscillation frequency of the second voltage controlled oscillator becomes a first oscillation frequency of the first voltage controlled oscillator. The second voltage controlled oscillator is controlled so as to approach.

開示したＣＤＲ回路では、前記制御部は、前記第１の電圧制御発振器の出力クロックの遷移タイミングを検出し、前記第２の電圧制御発振器の第２の発振周波数が前記第１の電圧制御発振器の第１の発振周波数に近づくように前記第２の電圧制御発振器を制御する。ここで、前記第１の電圧制御発振器は、前記ＰＬＬを構成するものであるから、前記第１の電圧制御発振器の第１の発振周波数は安定したものであり、前記第２の電圧制御発振器の第２の発振周波数も安定したものとなる。   In the disclosed CDR circuit, the control unit detects a transition timing of an output clock of the first voltage controlled oscillator, and a second oscillation frequency of the second voltage controlled oscillator is equal to that of the first voltage controlled oscillator. The second voltage controlled oscillator is controlled to approach the first oscillation frequency. Here, since the first voltage-controlled oscillator constitutes the PLL, the first oscillation frequency of the first voltage-controlled oscillator is stable, and the second voltage-controlled oscillator The second oscillation frequency is also stable.

即ち、開示したＣＤＲ回路によれば、前記第２の電圧制御発振器は、前記第１の電圧制御発振器と同一周波数のクロックを安定的に出力することになるので、前記第２の電圧制御発振器を入力データ論理判定用クロック源として使用することができる。また、前記第２のリング発振回路は、インバータをリング接続して構成されるので、定常的に電流を消費するということがなく、消費電力を低減することができる。   In other words, according to the disclosed CDR circuit, the second voltage controlled oscillator stably outputs a clock having the same frequency as that of the first voltage controlled oscillator. It can be used as a clock source for input data logic determination. In addition, since the second ring oscillation circuit is configured by connecting the inverters in a ring connection, the current is not constantly consumed and the power consumption can be reduced.

（第１実施形態）
図１は本発明の第１実施形態を示す回路図である。本発明の第１実施形態は、図１２に示す従来のＣＤＲ回路と同様に、伝送速度を１ＧbpsとするＮＲＺデータを入力データＩＤＴとするものであり、ＣＤＲループ１１と、ＰＬＬ１２と、両エッジ検出部１３とを有している。 (First embodiment)
FIG. 1 is a circuit diagram showing a first embodiment of the present invention. In the first embodiment of the present invention, as in the conventional CDR circuit shown in FIG. 12, NRZ data with a transmission rate of 1 Gbps is used as input data IDT, and a CDR loop 11, a PLL 12, and both edge detection are performed. Part 13.

ＣＤＲループ１１は、入力データＩＤＴと、ＰＬＬ１２から与えられる制御電圧ＶＣＮＴＬと、両エッジ検出部１３から与えられるインジェクションロック信号ＩＮＪ＿Ｐ、ＩＮＪ＿Ｎとを入力し、入力データ論理判定用クロック及び送信データの復元を行い、ユーザデータＵＳＥＲ＿ＤＴ及びユーザクロックＵＳＥＲ＿ＣＫを出力するものである。このＣＤＲループ１１は、図１２に示す従来のＣＤＲループ１が備える位相補間器９の代わりに内部クロック生成回路１４を設け、その他については、図１２に示す従来のＣＤＲループ１と同様に構成したものである。   The CDR loop 11 inputs the input data IDT, the control voltage VCNTL given from the PLL 12, and the injection lock signals INJ_P and INJ_N given from the both edge detectors 13, and restores the input data logic determination clock and transmission data. To output user data USER_DT and user clock USER_CK. This CDR loop 11 is provided with an internal clock generation circuit 14 in place of the phase interpolator 9 included in the conventional CDR loop 1 shown in FIG. 12, and the other configuration is the same as the conventional CDR loop 1 shown in FIG. Is.

内部クロック生成回路１４は、電圧制御発振器１５と、セレクタ１６と、レベル変換器１７とを有している。電圧制御発振器１５は、位相を２０°ずつずらしてなる１８個のクロックＰＣＫ０〜ＰＣＫ１７を生成するものである。セレクタ１６は、デジタルフィルタ８が出力する位相調整コードＰＩＣＯＤＥに制御され、電圧制御発振器１５が出力する１８個のＰＣＫ０〜ＰＣＫ１７から１個のクロックを選択するものである。レベル変換器１７は、セレクタ１６が選択した制御電圧（ＶＣＮＴＬ）レベルのクロックの高レベルを電源電圧（ＶＤＤ）レベルに変換して内部クロックＲＣＫとするものである。   The internal clock generation circuit 14 includes a voltage controlled oscillator 15, a selector 16, and a level converter 17. The voltage controlled oscillator 15 generates 18 clocks PCK0 to PCK17 having phases shifted by 20 °. The selector 16 is controlled by the phase adjustment code PICODE output from the digital filter 8 and selects one clock from the 18 PCK0 to PCK17 output from the voltage controlled oscillator 15. The level converter 17 converts the high level clock of the control voltage (VCNTL) level selected by the selector 16 into the power supply voltage (VDD) level and uses it as the internal clock RCK.

図２はＰＬＬ１２の構成を示す回路図である。ＰＬＬ１２は、リファレンス・クロックＲef＿ＣＫを入力し、１ＧＨzのクロックＶＣＯ＿ＣＫを生成し、これを両エッジ検出部１３に与えると共に、制御電圧ＶＣＮＴＬをＣＤＲループ１１の電圧制御発振器１５に与えるものである。このＰＬＬ１２は、位相周波数検出器１８と、チャージポンプ１９と、ローパスフィルタ２０と、電圧制御発振器２１と、分周器２２とを有している。   FIG. 2 is a circuit diagram showing the configuration of the PLL 12. The PLL 12 receives the reference clock Ref_CK, generates a 1 GHz clock VCO_CK, supplies it to both edge detectors 13, and supplies the control voltage VCNTL to the voltage controlled oscillator 15 of the CDR loop 11. The PLL 12 includes a phase frequency detector 18, a charge pump 19, a low-pass filter 20, a voltage controlled oscillator 21, and a frequency divider 22.

位相周波数検出器１８は、リファレンス・クロックＲef＿ＣＫと、分周器２２が出力する分周クロックＦＣＫ２とを入力し、リファレンス・クロックＲef＿ＣＫと分周クロックＦＣＫ２との位相差及び周波数差を検出するものである。チャージポンプ１９は、位相周波数検出器１８の検出結果に応じた電流の流出又は流入を行うものである。   The phase frequency detector 18 receives the reference clock Ref_CK and the frequency-divided clock FCK2 output from the frequency divider 22, and detects the phase difference and frequency difference between the reference clock Ref_CK and the frequency-divided clock FCK2. is there. The charge pump 19 performs the outflow or inflow of current according to the detection result of the phase frequency detector 18.

ローパスフィルタ２０は、チャージポンプ１９から流出する電流又はチャージポンプ１９に流入する電流を平均化して制御電圧ＶＣＮＴＬを生成するものである。電圧制御発振器２１は、ローパスフィルタ２０が出力する制御電圧ＶＣＮＴＬに制御されて１ＧＨzのクロックＶＣＯ＿ＣＫを生成するものである。分周器２２は、電圧制御発振器２１の出力クロックＶＣＯ＿ＣＫを分周して分周クロックＦＣＫ２を生成するものである。   The low-pass filter 20 generates a control voltage VCNTL by averaging the current flowing out from the charge pump 19 or the current flowing into the charge pump 19. The voltage controlled oscillator 21 is controlled by the control voltage VCNTL output from the low-pass filter 20 and generates a 1 GHz clock VCO_CK. The frequency divider 22 divides the output clock VCO_CK of the voltage controlled oscillator 21 to generate a frequency-divided clock FCK2.

図３は電圧制御発振器２１の構成を示す回路図である。図３中、２３はローパスフィルタ２０から与えられる制御電圧ＶＣＮＴＬを入力するための制御電圧入力端子、２４は接地される接地端子、２５はリング発振回路である。リング発振回路２５は相補型金属絶縁膜半導体インバータの一種であるＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータ２６〜３４をリング接続して構成される。   FIG. 3 is a circuit diagram showing the configuration of the voltage controlled oscillator 21. In FIG. 3, 23 is a control voltage input terminal for inputting the control voltage VCNTL given from the low pass filter 20, 24 is a ground terminal to be grounded, and 25 is a ring oscillation circuit. The ring oscillation circuit 25 is configured by ring-connecting CMOS (Complementary Metal Oxide Semiconductor) inverters 26 to 34 which are a kind of complementary metal insulating semiconductor inverters.

３５はクロック出力回路であり、３６〜７１はＣＭＯＳインバータ、７２〜８０はＰＭＯＳトランジスタ及びＮＭＯＳトランジスタからなる伝送ゲートである。クロック出力回路３５は、ＣＭＯＳインバータ２６〜３４が出力するクロックを入力し、位相が２０°ずつずれている１８個の出力クロックＱＣＫ０〜ＱＣＫ１７を出力するものである。出力クロックＱＣＫ０〜ＱＣＫ１７のうちの１個がＰＬＬ１２の出力クロックＶＣＯ＿ＣＫとされる。   35 is a clock output circuit, 36 to 71 are CMOS inverters, and 72 to 80 are transmission gates composed of PMOS transistors and NMOS transistors. The clock output circuit 35 inputs the clocks output from the CMOS inverters 26 to 34 and outputs 18 output clocks QCK0 to QCK17 whose phases are shifted by 20 °. One of the output clocks QCK0 to QCK17 is used as the output clock VCO_CK of the PLL 12.

図４はＣＭＯＳインバータ２６の構成を示す回路図である。ＣＭＯＳインバータ２７〜３４もＣＭＯＳインバータ２６と同様に構成される。図４中、８１は信号入力端子、８２は信号出力端子、８３、８４はＰＭＯＳトランジスタ、８５、８６はＮＭＯＳトランジスタである。ＰＭＯＳトランジスタ８３は、ソース及びバルクを制御電圧入力端子２３に接続し、ゲートを接地端子２４に接続している。ＰＭＯＳトランジスタ８４は、ソースをＰＭＯＳトランジスタ８３のドレインに接続し、バルクを制御電圧入力端子２３に接続し、ゲートを信号入力端子８１に接続し、ドレインを信号出力端子８２に接続している。   FIG. 4 is a circuit diagram showing the configuration of the CMOS inverter 26. The CMOS inverters 27 to 34 are configured similarly to the CMOS inverter 26. In FIG. 4, 81 is a signal input terminal, 82 is a signal output terminal, 83 and 84 are PMOS transistors, and 85 and 86 are NMOS transistors. The PMOS transistor 83 has a source and a bulk connected to the control voltage input terminal 23, and a gate connected to the ground terminal 24. The PMOS transistor 84 has a source connected to the drain of the PMOS transistor 83, a bulk connected to the control voltage input terminal 23, a gate connected to the signal input terminal 81, and a drain connected to the signal output terminal 82.

ＮＭＯＳトランジスタ８５は、ソース及びバルクを接地端子２４に接続し、ゲートを制御電圧入力端子２３に接続している。ＮＭＯＳトランジスタ８６は、ソースをＮＭＯＳトランジスタ８５のドレインに接続し、バルクを接地端子２４に接続し、ゲートを信号入力端子８１に接続し、ドレインを信号出力端子８２に接続している。   The NMOS transistor 85 has a source and a bulk connected to the ground terminal 24 and a gate connected to the control voltage input terminal 23. The NMOS transistor 86 has a source connected to the drain of the NMOS transistor 85, a bulk connected to the ground terminal 24, a gate connected to the signal input terminal 81, and a drain connected to the signal output terminal 82.

このように構成されたＣＭＯＳインバータ２６においては、通常動作時は、ＰＭＯＳトランジスタ８３及びＮＭＯＳトランジスタ８５は常にＯＮとなる。また、リング発振回路２５の発振周波数は、ローパスフィルタ２０が出力する制御電圧ＶＣＮＴＬに応じた周波数となる。   In the CMOS inverter 26 configured as described above, the PMOS transistor 83 and the NMOS transistor 85 are always ON during normal operation. The oscillation frequency of the ring oscillation circuit 25 is a frequency corresponding to the control voltage VCNTL output from the low pass filter 20.

図５はＣＭＯＳインバータ３６の構成を示す回路図である。ＣＭＯＳインバータ３７〜７１もＣＭＯＳインバータ３６と同様に構成される。図４中、８７は信号入力端子、８８は信号出力端子、８９はＰＭＯＳトランジスタ、９０はＮＭＯＳトランジスタである。ＰＭＯＳトランジスタ８９は、ソース及びバルクを制御電圧入力端子２３に接続し、ゲートを信号入力端子８７に接続し、ドレインを信号出力端子８８に接続している。ＮＭＯＳトランジスタ９０は、ソース及びバルクを接地端子２４に接続し、ゲートを信号入力端子８７に接続し、ドレインを信号出力端子８８に接続している。   FIG. 5 is a circuit diagram showing a configuration of the CMOS inverter 36. The CMOS inverters 37 to 71 are configured similarly to the CMOS inverter 36. In FIG. 4, 87 is a signal input terminal, 88 is a signal output terminal, 89 is a PMOS transistor, and 90 is an NMOS transistor. The PMOS transistor 89 has a source and a bulk connected to the control voltage input terminal 23, a gate connected to the signal input terminal 87, and a drain connected to the signal output terminal 88. The NMOS transistor 90 has a source and a bulk connected to the ground terminal 24, a gate connected to the signal input terminal 87, and a drain connected to the signal output terminal 88.

図６は両エッジ検出部１３の構成を示す回路図である。両エッジ検出部１３は、電圧制御発振器２１の出力クロックＶＣＯ＿ＣＫと、ＣＤＲループ１１をパワーダウン状態に設定するためのパワーダウン設定信号ＰＤとを入力し、電圧制御発振器２１の出力クロックＶＣＯ＿ＣＫの立ち上がりエッジ及び立ち下がりエッジを検出し、インジェクションロック信号ＩＮＪ＿Ｐ、ＩＮＪ＿Ｎを生成するものである。パワーダウン設定信号ＰＤは、ＣＤＲループ１１をパワーダウン状態に設定する場合にはＨレベル、ＣＤＲループ１１を通常動作状態に設定する場合にはＬレベルとなる信号である。   FIG. 6 is a circuit diagram showing a configuration of the both-edge detection unit 13. Both edge detectors 13 receive the output clock VCO_CK of the voltage controlled oscillator 21 and the power down setting signal PD for setting the CDR loop 11 in the power down state, and the rising edge of the output clock VCO_CK of the voltage controlled oscillator 21 In addition, the falling edge is detected and the injection lock signals INJ_P and INJ_N are generated. The power-down setting signal PD is a signal that is at an H level when the CDR loop 11 is set in a power-down state, and is at an L level when the CDR loop 11 is set in a normal operation state.

図６中、９１は遅延回路、９２はＥＯＲ（排他的論理和）回路、９３、９４はインバータ、９５はＯＲ回路、９６はＡＮＤ回路である。遅延回路９１は、電圧制御発振器２１の出力クロックＶＣＯ＿ＣＫを遅延するものである。ＥＯＲ回路９２は、遅延回路９１の出力クロックＣＫＤと電圧制御発振器２１の出力クロックＶＣＯ＿ＣＫとをＥＯＲ処理し、電圧制御発振器２１の出力クロックＶＣＯ＿ＣＫの立ち上がりエッジ及び立ち下がりエッジを検出し、電圧制御発振器２１の出力クロックＶＣＯ＿ＣＫの立ち上がりエッジ及び立ち下がりエッジの時間的位置を示す両エッジ検出信号ＩＮＪを出力するものである。   In FIG. 6, 91 is a delay circuit, 92 is an EOR (exclusive OR) circuit, 93 and 94 are inverters, 95 is an OR circuit, and 96 is an AND circuit. The delay circuit 91 delays the output clock VCO_CK of the voltage controlled oscillator 21. The EOR circuit 92 performs EOR processing on the output clock CKD of the delay circuit 91 and the output clock VCO_CK of the voltage controlled oscillator 21, detects the rising edge and the falling edge of the output clock VCO_CK of the voltage controlled oscillator 21, and detects the voltage controlled oscillator 21. The both-edge detection signal INJ indicating the temporal position of the rising edge and the falling edge of the output clock VCO_CK is output.

インバータ９３は、ＥＯＲ回路９２が出力する両エッジ検出信号ＩＮＪを反転するものである。インバータ９４は、パワーダウン設定信号ＰＤを反転するものである。ＯＲ回路９５は、インバータ９３の出力信号とパワーダウン設定信号ＰＤとをＯＲ処理し、パワーダウン時に、インジェクションロック信号ＩＮＪ＿Ｐを出力するものである。ＡＮＤ回路９６は、ＥＯＲ回路９２が出力する両エッジ検出信号ＩＮＪとインバータ９４の出力信号とをＡＮＤ処理し、パワーダウン時に、インジェクションロック信号ＩＮＪ＿Ｎを出力するものである。   The inverter 93 inverts the both-edge detection signal INJ output from the EOR circuit 92. The inverter 94 inverts the power down setting signal PD. The OR circuit 95 ORs the output signal of the inverter 93 and the power-down setting signal PD, and outputs an injection lock signal INJ_P at the time of power-down. The AND circuit 96 AND-processes both the edge detection signals INJ output from the EOR circuit 92 and the output signal of the inverter 94, and outputs an injection lock signal INJ_N at the time of power down.

図７は両エッジ検出部１３の動作を示すタイミングチャートである。（Ａ）はパワーダウン設定信号ＰＤ、（Ｂ）は電圧制御発振器２１の出力クロックＶＣＯ＿ＣＫ、（Ｃ）は遅延回路９１の出力クロックＣＫＤ、（Ｄ）は両エッジ検出信号ＩＮＪ、（Ｅ）はインジェクションロック信号ＩＮＪ＿Ｐ、（Ｆ）はインジェクションロック信号ＩＮＪ＿Ｎを示している。   FIG. 7 is a timing chart showing the operation of both edge detectors 13. (A) is a power-down setting signal PD, (B) is an output clock VCO_CK of the voltage controlled oscillator 21, (C) is an output clock CKD of the delay circuit 91, (D) is a double edge detection signal INJ, and (E) is an injection. Lock signals INJ_P and (F) indicate the injection lock signal INJ_N.

このように、両エッジ検出部１３は、パワーダウン設定信号ＰＤがＨレベルのとき、即ち、ＣＤＲループ１１のパワーダウン時は、インジェクションロック信号ＩＮＪ＿ＰをＨレベル、インジェクションロック信号ＩＮＪ＿ＮをＬレベルとする。また、両エッジ検出部１３は、パワーダウン信号ＰＤがＬレベルのとき、即ち、ＣＤＲループ１１の通常動作時は、電圧制御発振器２１の出力クロックＶＣＯ＿ＣＫが遷移する毎に、遅延回路９１の遅延時間だけ、インジェクションロック信号ＩＮＪ＿ＰをＬレベル、インジェクションロック信号ＩＮＪ＿ＮをＨベルとし、それ以外の期間は、インジェクションロック信号ＩＮＪ＿ＰをＨレベル、インジェクションロック信号ＩＮＪ＿ＮをＬレベルとする。   As described above, when the power-down setting signal PD is at the H level, that is, when the CDR loop 11 is powered down, the both-edge detection unit 13 sets the injection lock signal INJ_P to the H level and the injection lock signal INJ_N to the L level. . Further, the both edge detection unit 13 delays the delay time of the delay circuit 91 every time the output clock VCO_CK of the voltage controlled oscillator 21 transits when the power down signal PD is at L level, that is, during normal operation of the CDR loop 11. Therefore, the injection lock signal INJ_P is set at L level, the injection lock signal INJ_N is set at H level, and during other periods, the injection lock signal INJ_P is set at H level and the injection lock signal INJ_N is set at L level.

図８はＣＤＲループ１１内の電圧制御発振器１５の構成を示す回路図である。図８中、９７はＰＬＬ１２のローパスフィルタ２０から与えられる制御電圧ＶＣＮＴＬを入力するための制御電圧入力端子、９８は接地される接地端子、９９は両エッジ検出部１３から与えられるインジェクションロック信号ＩＮＪ＿Ｐを入力するためのインジェクションロック信号入力端子、１００は両エッジ検出部１３から与えられるインジェクションロック信号ＩＮＪ＿Ｎを入力するためのインジェクションロック信号入力端子である。   FIG. 8 is a circuit diagram showing the configuration of the voltage controlled oscillator 15 in the CDR loop 11. In FIG. 8, 97 is a control voltage input terminal for inputting the control voltage VCNTL given from the low-pass filter 20 of the PLL 12, 98 is a ground terminal to be grounded, and 99 is an injection lock signal INJ_P given from the both edge detection unit 13. An injection lock signal input terminal for input, and 100 is an injection lock signal input terminal for inputting the injection lock signal INJ_N given from the both-edge detection unit 13.

１０１はリング発振回路である。リング発振回路１０１は、ＣＭＯＳインバータ１０２〜１１０をリング接続して構成される。１１１はクロック出力回路であり、１１２〜１４７はＣＭＯＳインバータ、１４８〜１５６はＰＭＯＳトランジスタ及びＮＭＯＳトランジスタからなる伝送ゲートである。クロック出力回路１１１は、ＣＭＯＳインバータ１０２〜１１０の出力クロックを入力し、位相が２０°ずつずれている１８個の出力クロックＰＣＫ０〜ＰＣＫ１７を出力するものである。   Reference numeral 101 denotes a ring oscillation circuit. The ring oscillation circuit 101 is configured by ring-connecting CMOS inverters 102 to 110. Reference numeral 111 denotes a clock output circuit, 112 to 147 are CMOS inverters, and 148 to 156 are transmission gates composed of PMOS transistors and NMOS transistors. The clock output circuit 111 receives the output clocks of the CMOS inverters 102 to 110 and outputs 18 output clocks PCK0 to PCK17 whose phases are shifted by 20 °.

リング発振回路１０１のＣＭＯＳインバータ１０２〜１０９は、電圧制御発振器２１のリング発振回路２５が有するＣＭＯＳインバータ２６と同様に構成される。クロック出力回路１１１のＣＭＯＳインバータ１１２〜１４７は、電圧制御発振器２１のクロック出力回路３５が有するＣＭＯＳインバータ３６と同様に構成される。   The CMOS inverters 102 to 109 of the ring oscillation circuit 101 are configured in the same manner as the CMOS inverter 26 included in the ring oscillation circuit 25 of the voltage controlled oscillator 21. The CMOS inverters 112 to 147 of the clock output circuit 111 are configured in the same manner as the CMOS inverter 36 included in the clock output circuit 35 of the voltage controlled oscillator 21.

図９はＣＭＯＳインバータ１１０の構成を示す回路図である。図９中、１５７は信号入力端子、１５８は信号出力端子、１５９、１６０はＰＭＯＳトランジスタ、１６１、１６２はＮＭＯＳトランジスタである。ＰＭＯＳトランジスタ１５９は、ソース及びバルクを制御電圧入力端子９７に接続し、ゲートをインジェクションロック信号入力端子９９に接続している。ＰＭＯＳトランジスタ１６０は、ソースをＰＭＯＳトランジスタ１５９のドレインに接続し、バルクを制御電圧入力端子９７に接続し、ゲートを信号入力端子１５７に接続し、ドレインを信号出力端子１５８に接続している。   FIG. 9 is a circuit diagram showing a configuration of the CMOS inverter 110. In FIG. 9, 157 is a signal input terminal, 158 is a signal output terminal, 159 and 160 are PMOS transistors, and 161 and 162 are NMOS transistors. The PMOS transistor 159 has a source and a bulk connected to the control voltage input terminal 97, and a gate connected to the injection lock signal input terminal 99. The PMOS transistor 160 has a source connected to the drain of the PMOS transistor 159, a bulk connected to the control voltage input terminal 97, a gate connected to the signal input terminal 157, and a drain connected to the signal output terminal 158.

ＮＭＯＳトランジスタ１６１は、ソース及びバルクを接地端子９８に接続し、ゲートをインジェクションロック信号入力端子１００に接続している。ＮＭＯＳトランジスタ１６２は、ソースをＮＭＯＳトランジスタ１６１のドレインに接続し、バルクを接地端子９８に接続し、ゲートを信号入力端子１５７に接続し、ドレインを信号出力端子１５８に接続している。   The NMOS transistor 161 has a source and a bulk connected to the ground terminal 98 and a gate connected to the injection lock signal input terminal 100. The NMOS transistor 162 has a source connected to the drain of the NMOS transistor 161, a bulk connected to the ground terminal 98, a gate connected to the signal input terminal 157, and a drain connected to the signal output terminal 158.

このように構成されたＣＭＯＳインバータ１１０においては、インジェクションロック信号ＩＮＪ＿ＰがＬレベル、インジェクションロック信号ＩＮＪ＿ＮがＨレベルのときは、ＰＭＯＳトランジスタ１５９及びＮＭＯＳトランジスタ１６１がＯＮとなり、ＣＭＯＳインバータ１１０は活性状態となる。これに対して、インジェクションロック信号ＩＮＪ＿ＰがＨレベル、インジェクションロック信号ＩＮＪ＿ＮがＬレベルのときは、ＰＭＯＳトランジスタ１５９及びＮＭＯＳトランジスタ１６１がＯＦＦとなり、ＣＭＯＳインバータ１１０は非活性状態となる。   In the CMOS inverter 110 configured as described above, when the injection lock signal INJ_P is at the L level and the injection lock signal INJ_N is at the H level, the PMOS transistor 159 and the NMOS transistor 161 are turned on, and the CMOS inverter 110 is activated. . On the other hand, when the injection lock signal INJ_P is at the H level and the injection lock signal INJ_N is at the L level, the PMOS transistor 159 and the NMOS transistor 161 are turned off, and the CMOS inverter 110 is inactivated.

図１０はＣＭＯＳインバータ１１０の動作を説明するためのタイミングチャートである。（Ａ）は電圧制御発振器２１の出力クロックＶＣＯ＿ＣＫ、（Ｂ）はインジェクションロック信号ＩＮＪ＿Ｐ、（Ｃ）はインジェクションロック信号ＩＮＪ＿Ｎ、（Ｄ）はＣＭＯＳインバータ１０９の出力クロック、（Ｅ）はＣＭＯＳインバータ１１０の出力クロックを示している。但し、（Ｄ）に示すＣＭＯＳインバータ１０９の出力クロックの波形は、電圧制御発振器１５の発振周波数が電圧制御発振器２１の発振周波数と一致している場合を示している。   FIG. 10 is a timing chart for explaining the operation of the CMOS inverter 110. (A) is an output clock VCO_CK of the voltage controlled oscillator 21, (B) is an injection lock signal INJ_P, (C) is an injection lock signal INJ_N, (D) is an output clock of the CMOS inverter 109, and (E) is an output clock of the CMOS inverter 110. The output clock is shown. However, the waveform of the output clock of the CMOS inverter 109 shown in (D) shows a case where the oscillation frequency of the voltage controlled oscillator 15 matches the oscillation frequency of the voltage controlled oscillator 21.

ここで、ＣＭＯＳインバータ１１０は、インジェクションロック信号ＩＮＪ＿ＰがＬレベル、インジェクションロック信号ＩＮＪ＿ＮがＨレベルのときに活性状態とされ、インジェクションロック信号ＩＮＪ＿ＰがＨレベル、インジェクションロック信号ＩＮＪ＿ＮがＬレベルのときに非活性状態とされる。   Here, the CMOS inverter 110 is activated when the injection lock signal INJ_P is L level and the injection lock signal INJ_N is H level, and is not activated when the injection lock signal INJ_P is H level and the injection lock signal INJ_N is L level. Activated.

この結果、リング発振回路１０１の発振周波数が時間の経過とともに変動し、例えば、ＣＭＯＳインバータ１０９の出力クロックの遷移タイミングが早まり、ＣＭＯＳインバータ１０９の出力クロックの立ち下がりエッジが破線Ｅ１に示すように変動した場合であっても、ＣＭＯＳインバータ１１０の出力クロックは、電圧制御発振器２１の出力クロックＶＣＯ＿ＣＫの遷移タイミングで遷移し、ＣＭＯＳインバータ１０９の出力クロックの遷移タイミングの変動の影響を受けることはない。   As a result, the oscillation frequency of the ring oscillation circuit 101 varies with time, for example, the transition timing of the output clock of the CMOS inverter 109 is advanced, and the falling edge of the output clock of the CMOS inverter 109 varies as indicated by a broken line E1. Even in this case, the output clock of the CMOS inverter 110 transitions at the transition timing of the output clock VCO_CK of the voltage controlled oscillator 21, and is not affected by the fluctuation of the transition timing of the output clock of the CMOS inverter 109.

また、ＣＭＯＳインバータ１０９の出力クロックの遷移タイミングが遅れ、ＣＭＯＳインバータ１０９の出力クロックの立ち下がりエッジが破線Ｅ２に示すように変動した場合であっても、ＣＭＯＳインバータ１０９の出力クロックの遷移タイミングの遅れがＣＭＯＳインバータ１０２〜１１０の１個分の遅延時間より小さい場合には、ＣＭＯＳインバータ１１０の出力クロックは、電圧制御発振器２１の出力クロックＶＣＯ＿ＣＫの遷移タイミングで遷移し、ＣＭＯＳインバータ１０９の出力クロックの遷移タイミングの変動の影響を受けることはない。   Even if the transition timing of the output clock of the CMOS inverter 109 is delayed and the falling edge of the output clock of the CMOS inverter 109 fluctuates as shown by the broken line E2, the transition timing of the output clock of the CMOS inverter 109 is delayed. Is smaller than the delay time of one of the CMOS inverters 102 to 110, the output clock of the CMOS inverter 110 transitions at the transition timing of the output clock VCO_CK of the voltage controlled oscillator 21, and the transition of the output clock of the CMOS inverter 109 It is not affected by timing variations.

ＣＭＯＳインバータ１０９の出力クロックの立ち上がりエッジの位置が変動した場合においても同様のことが言える。したがって、ＣＭＯＳインバータ１１０の出力クロックは電圧制御発振器２１の出力クロックＶＣＯ＿ＣＫと同期し、電圧制御発振器１５の発振周波数は電圧制御発振器２１の発振周波数に一致することになる。これが両エッジ検出部１３による電圧制御発振器１５に対するインジェクションロック技術を用いた発振周波数の制御である。   The same is true when the position of the rising edge of the output clock of the CMOS inverter 109 changes. Therefore, the output clock of the CMOS inverter 110 is synchronized with the output clock VCO_CK of the voltage controlled oscillator 21, and the oscillation frequency of the voltage controlled oscillator 15 matches the oscillation frequency of the voltage controlled oscillator 21. This is the control of the oscillation frequency using the injection lock technique for the voltage controlled oscillator 15 by the both edge detection unit 13.

このように構成された本発明の第１実施形態においては、ＰＬＬ１２は、リファレンス・クロックＲef＿ＣＫを入力し、ローパスフィルタ２０が出力する制御電圧ＶＣＮＴＬを電圧制御発振器１５に与えると共に、電圧制御発振器２１の出力クロックＶＣＯ＿ＣＫを両エッジ検出部１３に与える。   In the first embodiment of the present invention configured as described above, the PLL 12 receives the reference clock Ref_CK, provides the control voltage VCNTL output from the low-pass filter 20 to the voltage controlled oscillator 15, and the voltage controlled oscillator 21. The output clock VCO_CK is supplied to the both-edge detection unit 13.

電圧制御発振器１５においては、リング発振回路１０１は、制御電圧ＶＣＮＴＬを受けて発振動作を行い、クロック出力回路１１１は、クロックＰＣＫ０〜ＰＣＫ１７を出力する。両エッジ検出部１３は、電圧制御発振器２１の出力クロックＶＣＯ＿ＣＫの立ち上がりエッジ及び立ち下がりエッジを検出し、インジェクションロック信号ＩＮＪ＿Ｐ、ＩＮＪ＿Ｎを電圧制御発振器１５に与え、電圧制御発振器１５の発振周波数が電圧制御発振器２１の発振周波数と同一となるように制御する。   In the voltage controlled oscillator 15, the ring oscillation circuit 101 receives the control voltage VCNTL to perform an oscillation operation, and the clock output circuit 111 outputs clocks PCK0 to PCK17. Both edge detectors 13 detect the rising edge and the falling edge of the output clock VCO_CK of the voltage controlled oscillator 21 and provide injection lock signals INJ_P and INJ_N to the voltage controlled oscillator 15, and the oscillation frequency of the voltage controlled oscillator 15 is voltage controlled. Control is made to be the same as the oscillation frequency of the oscillator 21.

また、ラッチ回路３は、入力データＩＤＴを内部クロックＲＣＫの立ち上がりタイミングでラッチする。ラッチ回路４は、入力データＩＤＴを内部クロックＲＣＫの立ち下がりタイミングでラッチする。１：１６デマルチプレクサ６は、ラッチ回路３、４の出力データＲＤＴ、ＢＤＴをそれぞれデマルチプレクスしてそれぞれ１６列のデータＲＤＭＸ０〜ＲＤＭＸ１５、ＢＤＭＸ０〜ＢＤＭＸ１５に変換する。位相デジタル変換器７は、１：１６デマルチプレクサ６の出力データＲＤＭＸ０〜ＲＤＭＸ１５、ＢＤＭＸ０〜ＢＤＭＸ１５を比較処理し、内部クロックＲＣＫの位相が入力データＩＤＴの位相に比べて進んでいるか、遅れているかを示す位相差情報コードＰＤＣＣＯＤＥを生成する。   The latch circuit 3 latches the input data IDT at the rising timing of the internal clock RCK. The latch circuit 4 latches the input data IDT at the falling timing of the internal clock RCK. The 1:16 demultiplexer 6 demultiplexes the output data RDT and BDT of the latch circuits 3 and 4, respectively, and converts them into 16 columns of data RDMX0 to RDMX15 and BDMX0 to BDMX15, respectively. The phase digital converter 7 compares the output data RDMX0 to RDMX15 and BDMX0 to BDMX15 of the 1:16 demultiplexer 6 to determine whether the phase of the internal clock RCK is ahead or behind that of the input data IDT. A phase difference information code PDCCODE is generated.

デジタルフィルタ８は、位相デジタル変換器７が出力する位相情報コードＰＤＣＣＯＤＥを時間平均し、内部クロックＲＣＫの位相シフト量を示す位相調整コードＰＩＣＯＤＥを出力する。セレクタ１６は、電圧制御発振器１５が出力するクロックＰＣＫ０〜ＰＣＫ１７から位相調整コードＰＩＣＯＤＥに応じたクロックを選択する。レベル変換器１７は、セレクタ１６が出力する高レベルを制御電圧ＶＣＮＴＬとするクロックを入力し、このクロックの高レベルを電源電圧レベルに変換して内部クロックＲＣＫとして出力する。   The digital filter 8 averages the phase information code PDCCODE output from the phase digital converter 7 and outputs a phase adjustment code PICODE indicating the phase shift amount of the internal clock RCK. The selector 16 selects a clock corresponding to the phase adjustment code PICODE from the clocks PCK0 to PCK17 output from the voltage controlled oscillator 15. The level converter 17 receives a clock whose control voltage VCNTL is the high level output from the selector 16, converts the high level of this clock into a power supply voltage level, and outputs it as the internal clock RCK.

なお、パワーダウン信号ＰＤがＨレベルのとき、即ち、ＣＤＲループ１１のパワーダウン時には、両エッジ検出部１３は、インジェクションロック信号ＩＮＪ＿ＰをＨレベル、インジェクションロック信号ＩＮＪ＿ＮをＬレベルにし、ＣＭＯＳインバータ１１０を非活性状態とし、電圧制御発振器１５の発振動作を停止させる。   When the power down signal PD is at the H level, that is, when the CDR loop 11 is powered down, the both-edge detecting unit 13 sets the injection lock signal INJ_P to the H level and the injection lock signal INJ_N to the L level, The inactive state is set, and the oscillation operation of the voltage controlled oscillator 15 is stopped.

以上のように、本発明の第１実施形態によれば、両エッジ検出部１３は、電圧制御発振器２１の出力クロックＶＣＯ＿ＣＫの遷移タイミングを検出し、電圧制御発振器１５の発振周波数が電圧制御発振器２１の発振周波数と同一となるように電圧制御発振器１５を制御する。ここで、電圧制御発振器２１は、ＰＬＬ１２を構成するものであるから、電圧制御発振器２１の発振周波数は安定したものであり、電圧制御発振器１５の発振周波数も安定したものとなる。   As described above, according to the first embodiment of the present invention, the both-edge detection unit 13 detects the transition timing of the output clock VCO_CK of the voltage controlled oscillator 21, and the oscillation frequency of the voltage controlled oscillator 15 is the voltage controlled oscillator 21. The voltage controlled oscillator 15 is controlled to be the same as the oscillation frequency. Here, since the voltage controlled oscillator 21 constitutes the PLL 12, the oscillation frequency of the voltage controlled oscillator 21 is stable, and the oscillation frequency of the voltage controlled oscillator 15 is also stable.

この結果、電圧制御発振器１５により電圧制御発振器２１と同一周波数のクロックを安定的に得ることができる。したがって、電圧制御発振器１５を内部クロック（ＲＣＫ）源とすることができる。ここで、電圧制御発振器１５内のリング発振回路１０１はＣＭＯＳインバータ１０２〜１１０をリング接続して構成されているので、定常的に電流を消費するということがない。したがって、ＰＬＬ１２の出力クロックＶＣＯ＿ＣＫの位相を調整して内部クロックＲＣＫを生成する位相補間器を設ける場合に比較して消費電力を大幅に低減することができる。本発明の第１実施形態の消費電力を、例えば、図１２に示す従来のＣＤＲ回路の１／５とすることができる。   As a result, the voltage controlled oscillator 15 can stably obtain a clock having the same frequency as that of the voltage controlled oscillator 21. Therefore, the voltage controlled oscillator 15 can be used as an internal clock (RCK) source. Here, since the ring oscillation circuit 101 in the voltage controlled oscillator 15 is configured by ring-connecting the CMOS inverters 102 to 110, current is not constantly consumed. Therefore, the power consumption can be greatly reduced as compared with the case where a phase interpolator that generates the internal clock RCK by adjusting the phase of the output clock VCO_CK of the PLL 12 is provided. The power consumption of the first embodiment of the present invention can be set to, for example, 1/5 of the conventional CDR circuit shown in FIG.

（第２実施形態）
図１１は本発明の第２実施形態を示す回路図である。本発明の第２実施形態は、伝送速度を１ＧbpsとするＮＲＺデータからなる４つの入力データＩＤＴ０〜ＩＤＴ３に対応して４個のＣＤＲループ１６３〜１６６を設けると共に、ＣＤＲループ１６３〜１６６に対応して、ＰＬＬ１２と、両エッジ検出部１３とを設けてなるものである。ＣＤＲループ１６３〜１６６は、本発明の第１実施形態が備えるＣＤＲループ１１と同一の構成を有するものである。 (Second Embodiment)
FIG. 11 is a circuit diagram showing a second embodiment of the present invention. In the second embodiment of the present invention, four CDR loops 163 to 166 are provided corresponding to four input data IDT0 to IDT3 composed of NRZ data with a transmission rate of 1 Gbps, and corresponding to the CDR loops 163 to 166. Thus, the PLL 12 and the both-edge detection unit 13 are provided. The CDR loops 163 to 166 have the same configuration as that of the CDR loop 11 included in the first embodiment of the present invention.

本発明の第２実施形態においては、ＰＬＬ１２のローパスフィルタ２０が出力する制御電圧ＶＣＮＴＬは、ＣＤＲループ１６３〜１６６内の入力データ論理判定用クロック源をなす電圧制御発振器に与えられる。また、両エッジ検出部１３が出力するインジェクションロック信号ＩＮＪ＿Ｐ、ＩＮＪ＿Ｎは、ＣＤＲループ１６３〜１６６内の入力データ論理判定用クロック源をなす電圧制御発振器内の図８に示すＣＭＯＳインバータ１１０に相当するＣＭＯＳインバータに与えられる。   In the second embodiment of the present invention, the control voltage VCNTL output from the low-pass filter 20 of the PLL 12 is applied to a voltage controlled oscillator that forms a clock source for determining input data logic in the CDR loops 163 to 166. Also, the injection lock signals INJ_P and INJ_N output from both edge detectors 13 are CMOS equivalent to the CMOS inverter 110 shown in FIG. 8 in the voltage controlled oscillator that forms the input data logic determination clock source in the CDR loops 163 to 166. Given to the inverter.

このように構成された本発明の第２実施形態によれば、４つの入力データＩＤＴ０〜ＩＤＴ３が与えられるＣＤＲ回路に関し、本発明の第１実施形態と同様に、入力データ論理判定用クロック（本発明の第１実施形態における内部クロックＲＣＫに相当する内部クロック）として、周波数の安定したクロックを得ることができ、しかも、ＣＤＲループ１６３〜１６６に位相補間器を設ける場合よりも消費電力を低減することができる。   According to the second embodiment of the present invention thus configured, the CDR circuit to which the four input data IDT0 to IDT3 are given, as in the first embodiment of the present invention, is the input data logic determination clock (this As an internal clock corresponding to the internal clock RCK in the first embodiment of the invention, a clock with a stable frequency can be obtained, and power consumption is reduced as compared with the case where the CDR loops 163 to 166 are provided with phase interpolators. be able to.

なお、本発明の第１実施形態及び第２実施形態では、電圧制御発振器のリング発振回路を構成するインバータとして、ＣＭＯＳインバータを使用した場合について説明したが、ＣＭＯＳインバータ以外の相補型金属絶縁膜半導体インバータを使用することもできるし、抵抗負荷形インバータや、ＮＭＯＳインバータ等、相補型金属絶縁膜半導体インバータ以外のインバータを使用することもできる。   In the first and second embodiments of the present invention, the case where a CMOS inverter is used as the inverter constituting the ring oscillation circuit of the voltage controlled oscillator has been described. However, a complementary metal insulating film semiconductor other than the CMOS inverter is used. An inverter can be used, and an inverter other than a complementary metal insulating film semiconductor inverter such as a resistance load type inverter or an NMOS inverter can be used.

本発明の第１実施形態を示す回路図である。1 is a circuit diagram showing a first embodiment of the present invention. 本発明の第１実施形態が備えるＰＬＬの構成を示す回路図である。It is a circuit diagram which shows the structure of PLL with which 1st Embodiment of this invention is provided. 本発明の第１実施形態が備えるＰＬＬ内の電圧制御発振器の構成を示す回路図である。It is a circuit diagram which shows the structure of the voltage controlled oscillator in PLL with which 1st Embodiment of this invention is provided. 本発明の第１実施形態が備えるＰＬＬ内の電圧制御発振器内のリング発振回路が備えるＣＭＯＳインバータの構成を示す回路図である。It is a circuit diagram which shows the structure of the CMOS inverter with which the ring oscillation circuit in the voltage control oscillator in PLL with which 1st Embodiment of this invention is provided is provided. 本発明の第１実施形態が備えるＰＬＬ内の電圧制御発振器内のクロック出力回路が備えるＣＭＯＳインバータの構成を示す回路図である。It is a circuit diagram which shows the structure of the CMOS inverter with which the clock output circuit in the voltage control oscillator in PLL with which 1st Embodiment of this invention is provided is provided. 本発明の第１実施形態が備える両エッジ検出部の構成を示す回路図である。It is a circuit diagram which shows the structure of the both-edge detection part with which 1st Embodiment of this invention is provided. 本発明の第１実施形態が備える両エッジ検出部の動作を示すタイミングチャートである。It is a timing chart which shows operation | movement of the both edge detection part with which 1st Embodiment of this invention is provided. 本発明の第１実施形態が備えるＣＤＲループ内の電圧制御発振器の構成を示す回路図である。It is a circuit diagram which shows the structure of the voltage controlled oscillator in the CDR loop with which 1st Embodiment of this invention is provided. 本発明の第１実施形態が備えるＣＤＲループ内の電圧制御発振器内のリング発振回路を構成するＣＭＯＳインバータのうち、インジェクションロック信号が与えられるＣＭＯＳインバータの構成を示す回路図である。It is a circuit diagram which shows the structure of the CMOS inverter to which an injection lock signal is given among the CMOS inverters which comprise the ring oscillation circuit in the voltage controlled oscillator in the CDR loop with which 1st Embodiment of this invention is provided. 本発明の第１実施形態が備えるＣＤＲループ内の電圧制御発振器内のリング発振回路を構成するＣＭＯＳインバータのうち、インジェクションロック信号が与えられるＣＭＯＳインバータの動作を説明するためのタイミングチャートである。It is a timing chart for demonstrating operation | movement of the CMOS inverter to which an injection lock signal is given among the CMOS inverters which comprise the ring oscillation circuit in the voltage control oscillator in the CDR loop with which 1st Embodiment of this invention is provided. 本発明の第２実施形態を示す回路図である。It is a circuit diagram which shows 2nd Embodiment of this invention. 従来のＣＤＲ回路の一例を示す回路図である。It is a circuit diagram which shows an example of the conventional CDR circuit. 図１２に示すＣＤＲ回路が備える位相デジタル変換器が内部コードを生成する場合に使用する真理値表を示す図である。It is a figure which shows the truth table used when the phase digital converter with which the CDR circuit shown in FIG. 12 is provided produces | generates an internal code. 図１２に示すＣＤＲ回路が備える位相デジタル変換器の内部コード生成動作を具体的に説明するためのタイミングチャートである。13 is a timing chart for specifically explaining an internal code generation operation of the phase digital converter included in the CDR circuit shown in FIG. 12.

符号の説明Explanation of symbols

１…ＣＤＲループ
２…ＰＬＬ
３、４…ラッチ回路
５…分周器
６…１：１６デマルチプレクサ
７…位相デジタル変換器
８…デジタルフィルタ
９…位相補間器
１１…ＣＤＲループ
１２…ＰＬＬ
１３…両エッジ検出部
１４…内部クロック生成回路
１５…電圧制御発振器
１６…セレクタ
１７…レベル変換器
１８…位相周波数検出器
１９…チャージポンプ
２０…ローパスフィルタ
２１…電圧制御発振器
２２…分周器
２３…制御電圧入力端子
２４…接地端子
２５…リング発振回路
２６〜３４…ＣＭＯＳインバータ
３５…クロック出力回路
３６〜７１…ＣＭＯＳインバータ
７２〜８０…伝送ゲート
８１…信号入力端子
８２…信号出力端子
８３、８４…ＰＭＯＳトランジスタ
８５、８６…ＮＭＯＳトランジスタ
８７…信号入力端子
８８…信号出力端子
８９…ＰＭＯＳトランジスタ
９０…ＮＭＯＳトランジスタ
９１…遅延回路
９２…ＥＯＲ回路
９３、９４…インバータ
９５…ＯＲ回路
９６…ＡＮＤ回路
９７…制御電圧入力端子
９８…接地端子
９９、１００…インジェクションロック信号入力端子
１０１…リング発振回路
１０２〜１１０…ＣＭＯＳインバータ
１１１…クロック出力回路
１１２〜１４７…ＣＭＯＳインバータ
１４８〜１５６…伝送ゲート
１５７…信号入力端子
１５８…信号出力端子
１５９、１６０…ＰＭＯＳトランジスタ
１６１、１６２…ＮＭＯＳトランジスタ
１６３〜１６６…ＣＤＲループ 1 ... CDR loop 2 ... PLL
3, 4 ... Latch circuit 5 ... Divisor 6 ... 1:16 demultiplexer 7 ... Phase digital converter 8 ... Digital filter 9 ... Phase interpolator 11 ... CDR loop 12 ... PLL
DESCRIPTION OF SYMBOLS 13 ... Both edge detection part 14 ... Internal clock generation circuit 15 ... Voltage control oscillator 16 ... Selector 17 ... Level converter 18 ... Phase frequency detector 19 ... Charge pump 20 ... Low pass filter 21 ... Voltage control oscillator 22 ... Divider 23 ... Control voltage input terminal 24 ... Ground terminal 25 ... Ring oscillation circuit 26-34 ... CMOS inverter 35 ... Clock output circuit 36-71 ... CMOS inverter 72-80 ... Transmission gate 81 ... Signal input terminal 82 ... Signal output terminal 83, 84 ... PMOS transistors 85, 86 ... NMOS transistors 87 ... Signal input terminals 88 ... Signal output terminals 89 ... PMOS transistors 90 ... NMOS transistors 91 ... Delay circuits 92 ... EOR circuits 93, 94 ... Inverters 95 ... OR circuits 96 ... AND circuits 97 ... Control voltage input terminal 98 ... Ground terminal 99, 100 ... Injection lock signal input terminal 101 ... Ring oscillation circuit 102-110 ... CMOS inverter 111 ... Clock output circuit 112-147 ... CMOS inverter 148-156 ... Transmission gate 157 ... Signal input terminal 158 ... Signal output Terminals 159, 160 ... PMOS transistors 161,162 ... NMOS transistors 163 to 166 ... CDR loop

Claims (5)

複数のインバータをリング接続してなる第１のリング発振回路を有する第１の電圧制御発振器を備える位相同期ループと、
複数のインバータをリング接続し、前記第１のリング発振回路の制御電圧が与えられる第２のリング発振回路を有する第２の電圧制御発振器を備えるクロック及びデータ復元ループと、
前記第１の電圧制御発振器の出力クロックの遷移タイミングを検出し、前記第２の電圧制御発振器の第２の発振周波数が前記第１の電圧制御発振器の第１の発振周波数に近づくように前記第２の電圧制御発振器を制御する制御部と、
を有することを特徴とするクロック及びデータ復元回路。 A phase-locked loop including a first voltage-controlled oscillator having a first ring oscillation circuit formed by ring-connecting a plurality of inverters;
A clock and data recovery loop comprising a second voltage controlled oscillator having a second ring oscillation circuit to which a plurality of inverters are connected in a ring and the control voltage of the first ring oscillation circuit is applied;
The transition timing of the output clock of the first voltage controlled oscillator is detected, and the second oscillation frequency of the second voltage controlled oscillator approaches the first oscillation frequency of the first voltage controlled oscillator. A control unit for controlling the voltage-controlled oscillator 2;
A clock and data recovery circuit comprising: 前記第２の電圧制御発振器は、前記第２のリング発振回路が生成するクロックを入力して位相の異なる複数のクロックを出力するクロック出力回路を有し、
前記クロック及びデータ復元ループは、前記クロック出力回路が出力する前記複数のクロックの１つを選択するセレクタを有すること
を特徴とする請求項１に記載のクロック及びデータ復元回路。 The second voltage controlled oscillator has a clock output circuit that inputs a clock generated by the second ring oscillation circuit and outputs a plurality of clocks having different phases,
The clock and data recovery circuit according to claim 1, wherein the clock and data recovery loop includes a selector that selects one of the plurality of clocks output from the clock output circuit. 前記クロック及びデータ復元ループは、前記セレクタが出力するクロックの第１レベルを電源電圧レベルに変換して、入力データ論理判定用クロックを生成するレベル変換器を有すること
を特徴とする請求項２に記載のクロック及びデータ復元回路。 The clock and data restoration loop includes a level converter that converts a first level of a clock output from the selector into a power supply voltage level to generate an input data logic determination clock. The clock and data recovery circuit described. 前記制御部は、前記第２のリング発振回路内のいずれか１つのインバータを、前記第１のリング発振回路の前記出力クロックの前記遷移タイミング毎に所定時間だけ活性状態とすることにより、前記第２の発振周波数が前記第１の発振周波数に近づくように前記第２の電圧制御発振器を制御すること
を特徴とする請求項１乃至３のいずれか一項に記載のクロック及びデータ復元回路。 The control unit activates any one of the inverters in the second ring oscillation circuit for a predetermined time for each transition timing of the output clock of the first ring oscillation circuit. 4. The clock and data recovery circuit according to claim 1, wherein the second voltage-controlled oscillator is controlled so that an oscillation frequency of 2 approaches the first oscillation frequency. 5. 前記制御部は、所定の信号に制御され、パワーダウン時は、前記第２の電圧制御発振器が発振動作を停止するように前記第２の電圧制御発振器を制御すること
を特徴とする請求項１乃至４のいずれか一項に記載のクロック及びデータ復元回路。 2. The control unit according to claim 1, wherein the control unit is controlled by a predetermined signal, and controls the second voltage-controlled oscillator so that the second voltage-controlled oscillator stops an oscillation operation when the power is down. 5. The clock and data recovery circuit according to any one of items 1 to 4.
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