JP2009231389A - 半導体パッケージ及びその製造方法 - Google Patents

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Abstract

【課題】機能素子が保護基板により封止されたパッケージを簡便に製造することができ、かつ接合状態の信頼性が高い半導体パッケージを提供する。
【解決手段】本発明に係る半導体パッケージ1は、機能素子12が一方の面に配された半導体基板11と、該一方の面上に接着層14を介して接合された保護基板16とを少なくとも備える半導体パッケージであって、前記接着層14は、前記機能素子12と重ならない領域αに複数の第一空間13a(13)を有し、該第一空間13は互いに独立していることを特徴とする。
【選択図】図1

Description

本発明は、半導体パッケージ及びその製造方法に係り、より詳細には、機能素子が一方の面に配された半導体基板と、該一方の面上に該機能素子と重ならない領域に複数の独立した空間を有する接着層を介して接合された保護基板を備える半導体パッケージ及びその製造方法に関する。
従来、イメージセンサ等の機能素子を備えてなる半導体パッケージとして、製造工程中及び使用中の外部雰囲気から機能素子を保護するために、半導体基板上に配された機能素子を保護基板により封止してなる構造が広く用いられている。
たとえば、特許文献1には、機能素子を一方の面に設け、該機能素子と電気的に接続され他方の面まで至る貫通電極を有する半導体基板と、キャップ基板とが、該機能素子の周囲に配された封止材を用いて該機能素子が内側となるように接合された構成の半導体パッケージ及びその製造方法が記載されている。
機能素子が一方の面に配された半導体基板と、該一方の面上に接着層を介して接合された保護基板とを備える半導体パッケージの構造においては、接合の信頼性を向上させることが重要である。
しかしながら、半導体基板に接着層を形成し熱圧着で保護基板と接合する際には、様々な理由により、接着層と基板界面に気泡が発生する。該気泡の発生は、たとえば、接着樹脂を熱硬化する際に発生するガスや、接着樹脂や基板表面の凹凸に起因するものである。接着層が接着エリア全域に形成された構成とした場合、その気泡により接合不良、ひいては信頼性の低下をまねく虞があった。
特開2006−19428
本発明は、上記事情に鑑みてなされたものであり、半導体基板と保護基板の間に接着層を配して両者を接合した際に、接着層と各基板との界面における気泡の発生を低減するとともに、発生した気泡が接合状態の不良を誘導しにくい構造を備えた半導体パッケージを提供することを第一の目的とする。
また、本発明は、半導体基板と保護基板の間に接着層を配して両者を接合した際に、接着層と各基板との界面における気泡の発生を低減し、良好な接合状態を簡便に形成できる半導体パッケージの製造方法を提供することを第二の目的とする。
前記課題を解決するため、本発明の請求項1に係る半導体パッケージは、機能素子が一方の面に配された半導体基板と、該一方の面上に接着層を介して接合された保護基板とを備える半導体パッケージであって、前記接着層は、前記機能素子と重ならない領域に複数の第一空間を有し、該第一空間は互いに独立していることを特徴とする。
本発明の請求項2に係る半導体パッケージは、請求項1において、前記第一空間が前記半導体基板の外周域に配されていることを特徴とする。
本発明の請求項3に係る半導体パッケージは、請求項1又は2において、前記接着層が前記機能素子と重なる領域に第二空間を有することを特徴とする。
本発明の請求項4に係る半導体パッケージは、請求項1乃至3のいずれか一項において、前記接着層が接着機能を備えた樹脂からなることを特徴とする。
本発明の請求項5に係る半導体パッケージの製造方法は、機能素子が一方の面に配された半導体基板を用い、該一方の面において該機能素子と重ならない領域に、複数の第一空間が互いに独立して内在してなる接着層を形成する工程Aと、前記接着層を介して保護基板を取り付ける工程Bとを、少なくとも備えたことを特徴とする。
本発明の請求項6に係る半導体パッケージの製造方法は、請求項5において、前記工程Aが前記第一空間とともに、前記機能素子と重なる領域に第二空間が内在するように前記接着層を設けることを特徴とする。
本発明に係る半導体パッケージ(請求項1)は、半導体基板と保護基板とを接合する接着層に複数の互いに独立した第一空間を内在させて設けたことにより、これらの第一空間は接着樹脂を熱硬化させて接着層を形成した際に発生する出ガスのたまり場として機能する。ゆえに、接着層と各基板との界面付近から第一空間へ出ガスは誘導されるので、この界面付近に出ガスは残存しにくくなり、ひいては界面における気泡の発生を低減させることができる(第一効果)。また、これらの第一空間の存在は、両基板に対して接着層が凹凸をなして接触する構成をもたらすので、接着層を挟んで両基板を圧着した際に、樹脂からなる接着層が過度に外力を受ける虞がなくなり、ひいては接着層自体の変形が抑制される(第二効果)。本発明は、これら2つの効果を兼ね備えることにより、接合状態の信頼性が高い半導体パッケージの提供に寄与する。
本発明に係る半導体パッケージの製造方法(請求項5)は、機能素子が一方の面に配された半導体基板を用い、該一方の面において該機能素子と重ならない領域に、複数の互いに独立した第一開口部を有する接着層を形成する工程Aに続けて、前記接着層を介して保護基板を取り付ける工程Bを行うことにより、工程Bにおいて接着層と各基板との界面付近で発生した出ガスを、機能素子と重ならない領域に設けた第一空間へ誘導することができる。これにより、機能素子と重なる領域において出ガスが残存しにくくなり、機能素子と重なる領域に発生する気泡を著しく低減できる。ゆえに、本発明によれば、良好な接合状態とされた半導体パッケージを簡便に形成できる製造方法が得られる。
以下、本発明に係る半導体パッケージの実施形態を図面に基づいて説明する。
図1は、本発明の第一実施形態に係る半導体パッケージの一例を示す図面であり、図1(a)は図1(b)のA−A線における接着層の形状を示す模式的な平面図、(b)は半導体パッケージを厚さ方向から見た模式的な断面図である。
本発明の第一実施形態に係る半導体パッケージ1は、機能素子12が一方の面に配された半導体基板11と保護基板16とが、機能素子12と重ならない領域αに複数の第一空間13a(13)を有する接着層14を介して接合されることにより構成されている。このとき第一空間13a(13)は互いに独立していることを特徴とする。
その際、図2に示すように、半導体基板11と保護基板16との間を貫通してなる第一空間13b(13)としても良いし、半導体基板11あるいは保護基板16の何れか一方のみに開口するように配してなる第一空間13c(13)としても構わない。
本発明に係る半導体パッケージの構造によれば、半導体基板11と保護基板16を接合する接着層14において、機能素子12と重ならない領域αに複数の互いに独立した第一空間13を内在させて設けたことにより、これらの第一空間13は接着樹脂を熱硬化させて接着層14を形成した際に発生する出ガスのたまり場として機能する。ゆえに、接着層14と各基板との界面付近から第一空間13へ出ガスは誘導されるので、この界面付近に出ガスは残存しにくくなり、ひいては界面における気泡(以下、「ボイド」とも呼ぶ)の発生を低減させることができる(第一効果)。また、第一空間13の存在により、両基板に対して接着層14が凹凸をなして接触する構成となり、接着層14を挟んで両基板を圧着した際に、樹脂からなる接着層14が過度に外力を受ける虞がなくなり、ひいては接着層自体の変形が抑制される(第二効果)。その結果、接着層14を介して接合された両基板間の接合状態の信頼性の向上が図れる。
さらに本発明の半導体パッケージ1において、複数の互いに独立した第一空間13は、半導体基板11に設けた機能素子12から見て、半導体基板11の外周寄りの領域に配されていることが好ましい。このような配置を採用することにより、外周域で発生する気泡(ボイド)を積極的に無くすことができるため、接合不良をより一層低減することが可能となる。
その際、第一空間13を構成するパターンの形状や面積、あるいは個数は、接着強度を満足するものであればいかようにでも可能である。たとえば、接着層14の形状の一例としては、図3(a)〜(d)に示すものが挙げられる。
図3(a)は、4辺の外周に沿って長手方向を有するように矩形状の第一空間13d、13eを設けた配置例である。図3(b)は、対向する2辺の外周に沿って長手方向を有するように矩形状の第一空間13f、13gを千鳥状に設け、特に一方の第一空間13gが局部的に半導体パッケージ1の外部と連通している配置例である。図3(c)は、対向する2辺の外周に沿って円形状の第一空間13hを設けた配置例である。図3(d)は、4辺の外周に沿って長手方向が全て一方向を成すように矩形状の第一空間13i、13jを設けた配置例である。
このように第一空間13を外周域に配する構造を採用することにより、外周域において、接着層と各基板との界面における気泡の発生を低減することができる。これにより、ウエハレベルパッケージ技術においてダイシングして半導体パッケージをチップ化した際の、特に側面付近における接合状態の信頼性の向上が図れる。
図4は、本発明の第二実施形態に係る半導体パッケージの一例を説明する図面であり、図4(a)は図4(b)のB−B線に沿う接着層の形状を示す図、(b)は厚さ方向に沿う断面図である。
本発明の第二実施形態に係る半導体パッケージ2は、第一実施形態に係る半導体パッケージと同様、機能素子12が一方の面に配された半導体基板11と保護基板16が、接着層14を介して接合された構成である。
第二実施形態に係る半導体パッケージ2では、前記接着層14に機能素子12と重ならない領域αに配された複数の互いに独立した第一空間13k(13)の他に、機能素子12と重なる領域βに第二空間15を有することを特徴とする。
第二実施形態に係る半導体パッケージの構造によれば、まず第一実施形態と同様に、第一空間13k(13)を配したことによる効果、すなわち、上述した第一効果及び第二効果を備えている。これに加えて、さらに機能素子12と重なる領域βに第二空間15を有することにより、機能素子12の上部に気泡が残存し、その気泡の影響により機能素子12の能力が阻害される虞がなくなる。ゆえに、第二空間15を備えたことにより、たとえば機能素子12として撮像素子や発光素子などを搭載してなる半導体パッケージが提供できる。
本発明を利用することが可能な半導体パッケージ(デバイス)としては、イメージセンサやMEMSデバイスといった、基板表面に三次元構造を持つ機能素子を有するデバイスが挙げられる。本発明の半導体パッケージは、ウエハレベルパッケージ技術を用いた製造にも好適に用いることができる。
保護基板16としては、たとえばガラス基板やシリコン基板など、用途によって選択することが可能である。イメージセンサなどの光学デバイスをパッケージングする場合は、ガラス基板などの透明な基板が一般的に使用される。
接着層14は、接着機能を有する樹脂を用いて形成されることが好ましく、これにより製造プロセスの低温化が図れる。特に、温度耐性の低い(200℃程度)素子、たとえば個体撮像素子のパッケージ等に応用できる。また、接着層14が接着機能を有する樹脂からなる接着樹脂層である場合は、ウエハレベルパッケージ技術において、パッケージ後にダイシングを行うとき、メタルにより接着層を形成した場合に比べてダイシングブレードで比較的容易に切断することができる。またさらに、感光性接着樹脂等を用いれば、プロセスの簡略化を図ることができる。
また本発明の半導体パッケージの構造は、表面に機能素子を有さない半導体基板の場合にも有効である。たとえば、ウエハサポートシステムのように、デバイス基板かサポート基板かの全面に接着剤を塗布して接合する場合にも、接着層に中空構造を持たせることにより、接着層と各基板との界面における気泡の発生を低減することができ、接合状態の信頼性の向上が図れる。
次に、これらの半導体パッケージの製造方法の一例について、図面に基づいて説明する。
図5は、本発明の第一実施形態に係る半導体パッケージの製造方法の工程を説明する図面であり、機能素子と重ならない領域に複数の互いに独立した第一空間を有する接着層を備えた半導体基板の一例を示す断面図である。図6は、図5に続く工程として、半導体基板に保護基板を接合した状態を説明する図面であり、図6(a)は図6(b)のC−C線に沿う接着層の形状を示す図、図6(b)は厚さ方向に沿う断面図である。
本発明の第一実施形態に係る半導体パッケージの製造方法は、まず、図5に示すように、半導体基板11の機能素子12が配された側の面上に、機能素子12と重ならない領域αに第一開口部13Aを有する接着層14を形成する(工程A)。
ここでは、半導体基板11に接着層14を形成した例について詳述するが、保護基板16に接着層14を形成してもよい。
接着層の形成には、ワニス状やペースト状の感光性接着剤をスピンコート法、印刷法、ディスペンス法などにより塗布したり、フィルム状の感光性接着剤をラミネートにより形成し、フォトリソグラフィにより任意のパターンを形成したりする方法を用いることができる。接着樹脂としては、たとえばエポキシ樹脂、シリコーン樹脂、アクリル樹脂、ポリイミド樹脂、ベンゾシクロブテン樹脂が挙げられる。
次に、図6に示すように、第一開口部13Aは半導体基板11の機能素子12が配された側の面と保護基板16との間に設けられた空隙であり、半導体基板11が接着層14を介して保護基板16と接合されることにより形成される(工程B)。
その際の接合方法としては、たとえば熱圧着法が挙げられる。この方法では、真空チャンバ内で加熱プレスし、その最中またはプレス後に所定の硬化温度で接着剤を熱硬化させる。硬化温度は、材料により異なるが、150〜400℃程度が一般的である。
第一実施形態に係る半導体パッケージの製造方法は、工程Aとそれに続く工程Bとを少なくとも備えることを特徴とし、これにより、半導体基板11と保護基板16との間に配される接着層14に、複数の互いに独立した第一空間13a(13)を有する構造の半導体パッケージを得ることができる。
その際、工程Bにおいて、接着層14と各基板との界面付近で発生した出ガスを、機能素子12と重ならない領域αに設けた第一空間13a(13)へ誘導することができる。これにより、機能素子12と重なる領域βにおいて出ガスが残存しにくくなり、機能素子12と重なる領域βに発生する気泡を著しく低減することができる。ゆえに、本発明によれば、接合状態の信頼性の高い半導体パッケージを簡便な工程で形成できる製造方法が得られる。
次いで図6に示すように、二重の二点鎖線で示した箇所[たとえば、接着層14b(14)の部分]において切断処理を行うことにより、個片化された半導体パッケージが形成される。
本発明に係る半導体パッケージの製造方法は工程Aと工程Bを少なくとも備えているが、工程Aと工程Bによる作用・効果が得られる限り、これら2つの工程以外の工程を別に備えていても構わない。
図7は、本発明の第二実施形態に係る半導体パッケージの製造方法の工程を説明する図面であり、機能素子と重ならない領域の複数の互いに独立した第一空間とともに、機能素子と重なる領域に第二空間を有する接着層を備えた半導体基板の一例を示す断面図である。図8は、図7に続く工程として、半導体基板に保護基板を接合した状態を説明する図面であり、図8(a)は図8(b)のC−C線に沿う接着層の形状を示す図、図6(b)は厚さ方向に沿う断面図である。
本発明の第二実施形態に係る半導体パッケージの製造方法は、第一実施形態に係る半導体パッケージの製造方法と同様、まず、半導体基板11の上に接着層14を形成した後、その接着層14の上に保護基板16を接合する方法である。
第二実施形態に係る半導体パッケージの製造方法は、図7に示すように、接着層14を形成する工程Aにおいて、機能素子12と重ならない領域αに配された複数の互いに独立した第一開口部13Kと同時に、機能素子12と重なる領域βに配された第二開口部15Kを設けることを特徴とする。
その後図8に示すように、第一開口部13K及び第二開口部15Kにおいて半導体基板11の機能素子12が配された側の面と保護基板16との間に空隙を備えるように、接着層14を介して保護基板16を接合する工程Bを行うことにより、半導体基板11と保護基板16との間に配される接着層14において、機能素子12に重ならない領域αに内在する複数の互いに独立した第一空間13k(13)とともに機能素子12に重なる領域βに第二空間15を有する構造の半導体パッケージを得ることができる。
次いで図8に示すように、二重の二点鎖線で示した箇所[たとえば、接着層14e(14)の部分]において切断処理を行うことにより、個片化された半導体パッケージが形成される。切断後の半導体パッケージにはそれぞれ、第一空間13k、13k’(13)が設けられる。
第二実施形態に係る半導体パッケージの製造方法によれば、まず第一実施形態と同様に、工程Bにおいて、接着層14と各基板との界面付近で発生した出ガスを、第一空間13k(13)へ誘導することにより、基板界面に発生する気泡を著しく低減することができる効果を備えている。これに加えて、機能素子12と重なる領域βに同時に第二空間15を形成することにより、機能素子12の上部に気泡が残存し、その気泡の影響により機能素子12の能力が阻害される虞がなくなる。
この方法によると、第一開口部13Kと第二開口部15Kを同時に形成するため工程数の増加は少なく、たとえば機能素子12として撮像素子や発光素子などを搭載する場合に好適な半導体パッケージを簡便に形成できる製造方法が得られる。
本発明は、機能素子が配された半導体基板と保護基板が、複数の独立した空間を有する接着層を介して接合された半導体パッケージ及びその製造に利用することが可能であり、たとえば、イメージセンサやMEMSデバイスといった、基板表面に三次元構造を持つ機能素子を有するデバイス等に好適である。
本発明に係る第一実施形態の半導体パッケージの一例を示す模式図。 本発明に係る第一実施形態の半導体パッケージの他の一例を示す模式図。 本発明に係る第一実施形態の半導体パッケージの他の一例を示す模式図。 本発明に係る第二実施形態の半導体パッケージの一例を示す模式図。 図1に示した半導体パッケージの製造方法の工程を表す模式図。 図5に続く工程を表す模式図。 図4に示した半導体パッケージの製造方法の工程を表す模式図。 図7に続く工程を表す模式図。
符号の説明
α 機能素子と重ならない領域、β 機能素子と重なる領域、1,2 半導体パッケージ、11 半導体基板、12 機能素子、13(13a、13b、13c、13d、13e、13f、13g、13h、13i、13j、13k、13k’) 第一空間、 13A、13K 第一開口部、14 接着層、15 第二空間、15K 第二開口部、16 保護基板、17 ダイシングライン。

Claims (6)

  1. 機能素子が一方の面に配された半導体基板と、該一方の面上に接着層を介して接合された保護基板とを備える半導体パッケージであって、
    前記接着層は、前記機能素子と重ならない領域に複数の第一空間を有し、該第一空間は互いに独立していることを特徴とする半導体パッケージ。
  2. 前記第一空間は、前記半導体基板の外周域に配されていることを特徴とする請求項1に記載の半導体パッケージ。
  3. 前記接着層は、前記機能素子と重なる領域に第二空間を有することを特徴とする請求項1又は2に記載の半導体パッケージ。
  4. 前記接着層は、接着機能を備えた樹脂からなることを特徴とする請求項1乃至3のいずれか一項に記載の半導体パッケージ。
  5. 機能素子が一方の面に配された半導体基板を用い、該一方の面において該機能素子と重ならない領域に、複数の第一空間が互いに独立して内在してなる接着層を形成する工程Aと、
    前記接着層を介して保護基板を取り付ける工程Bとを、少なくとも備えたことを特徴とする半導体パッケージの製造方法。
  6. 前記工程Aは、前記第一空間とともに、前記機能素子と重なる領域に第二空間が内在するように前記接着層を設けることを特徴とする請求項5に記載の半導体パッケージの製造方法。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1012757A (ja) * 1996-06-25 1998-01-16 Kokusai Electric Co Ltd マイクロパッケージ
JP2006049700A (ja) * 2004-08-06 2006-02-16 Fuji Photo Film Co Ltd 固体撮像装置の製造方法
JP2008147234A (ja) * 2006-12-06 2008-06-26 Denso Corp 半導体基板のキャップ固着方法
WO2009090895A1 (ja) * 2008-01-17 2009-07-23 Murata Manufacturing Co., Ltd. 圧電デバイス

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1012757A (ja) * 1996-06-25 1998-01-16 Kokusai Electric Co Ltd マイクロパッケージ
JP2006049700A (ja) * 2004-08-06 2006-02-16 Fuji Photo Film Co Ltd 固体撮像装置の製造方法
JP2008147234A (ja) * 2006-12-06 2008-06-26 Denso Corp 半導体基板のキャップ固着方法
WO2009090895A1 (ja) * 2008-01-17 2009-07-23 Murata Manufacturing Co., Ltd. 圧電デバイス

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