JP2009224363A - Manufacturing method of semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置の製造方法に関し、特に、局所酸化(LOCOS:LoCal Oxidation of Silicon)膜の形成に関する。 The present invention relates to a method for manufacturing a semiconductor device, and more particularly to formation of a local oxidation (LOCOS) film.
シリコン基板表面に集積回路において、シリコン基板表面に形成される素子間の分離などを目的としてLOCOS構造が用いられる。基本的なLOCOSは、シリコン基板表面をシリコン窒化膜(Si3N4膜)などの耐酸化性マスクで覆い、当該マスクの開口部におけるシリコン基板表面を選択的に熱酸化する。これにより形成される酸化膜であるLOCOS膜は、酸化による体積膨張により厚く成長し、その厚さの約半分が基板表面より下に成長し素子分離に寄与する一方、約半分は基板表面より上に成長し、基板表面に段差を形成する。この段差は、この後の工程にて露光むらや段切れの原因となるという問題がある。また、LOCOS膜は横方向にも成長してマスク下にまで広がり、バーズ・ビークを形成する。バーズ・ビークによるストレスはシリコン基板の欠陥を生じる原因となるという問題があった。バーズ・ビークが横方向に広がることは、素子の集積度向上に対する障害ともなる。 In an integrated circuit on the surface of a silicon substrate, a LOCOS structure is used for the purpose of separating elements formed on the surface of the silicon substrate. In basic LOCOS, a silicon substrate surface is covered with an oxidation-resistant mask such as a silicon nitride film (Si 3 N 4 film), and the silicon substrate surface in the opening of the mask is selectively thermally oxidized. The LOCOS film, which is an oxide film formed thereby, grows thick due to volume expansion due to oxidation, and about half of the thickness grows below the substrate surface, contributing to element isolation, while about half of the thickness is above the substrate surface. To form a step on the substrate surface. This step has a problem that it causes uneven exposure and step breakage in subsequent steps. The LOCOS film also grows in the lateral direction and extends under the mask to form a bird's beak. There was a problem that stress due to bird's beaks caused defects in the silicon substrate. The spread of bird's beaks in the lateral direction is an obstacle to improving the integration degree of elements.
これらの問題点に対して改良を図る技術としてリセスLOCOS法が知られている。リセスLOCOS法では、LOCOS膜の形成予定領域のシリコン基板をエッチングで掘り下げて凹部を形成し、この凹部にLOCOS膜を形成する。これにより、シリコン基板表面上の段差を低くすることができ、その分、シリコン基板内に埋設される厚みが増える。その結果、上述の基本的なLOCOS法と同じ素子分離の効果をより少ない酸化量で実現可能であり、その分、バーズ・ビークの縮小が図られる。 A recess LOCOS method is known as a technique for improving these problems. In the recess LOCOS method, a silicon substrate in a region where a LOCOS film is to be formed is dug by etching to form a recess, and a LOCOS film is formed in this recess. Thereby, the level | step difference on the silicon substrate surface can be made low, and the thickness embed | buried in the silicon substrate correspondingly increases. As a result, the same element isolation effect as that of the basic LOCOS method described above can be realized with a smaller amount of oxidation, and the bird's beak can be reduced accordingly.
なお、一層の高集積化が必要な半導体装置では、LOCOS法に代えて、シリコン基板表面に形成したトレンチに絶縁物を埋め込むトレンチ素子分離(STI:Shallow Trench Isolation)法が用いられる。高集積化は、素子分離構造の微細化だけでなく、各種の構造の微細化を要求し、その要求に応えるために新たな技術が開発されている。例えば、コンタクトホールの微細化に対応して、タングステンプラグ構造や、コンタクトと拡散層との間にシリサイドを形成してコンタクト抵抗を低減する構造などが用いられる。ここで、コンタクトの下地膜となるシリサイドは、サリサイド(SALICIDE:self-aligned-silicide)技術を用いて、STIで囲まれたシリコン基板表面に自己整合的に形成することができる。
リセスLOCOSを形成するシリコン基板の凹部を異方性エッチングを用いて形成することにより、LOCOSの水平方向のサイズを縮小することが可能である。図10は、異方性エッチングにより形成したリセスLOCOSの凹部2の垂直断面図である。凹部2は、シリコン基板4に積層したシリコン窒化膜6及びフォトレジスト膜8をエッチングマスクとして、シリコン基板4に異方性エッチングを施すことにより形成される。異方性エッチングとして例えば、反応性イオンエッチング(RIE:Reactive Ion Etching)が用いられる。異方性エッチングを用いることで、凹部2の開口は、ほぼエッチングマスクの開口10に応じた形状・大きさとなり、横方向への拡大が抑制される。また、凹部2の側面12と底面14とは鋭い隅(コーナー16)を形成する。例えば、エッチングにて照射されるイオンがフォトレジスト膜8に引き寄せられるといった効果により、凹部2の中央部よりも縁でのイオンの照射密度が高くなり、コーナー16が鋭角に形成される場合もある。
It is possible to reduce the size of the LOCOS in the horizontal direction by forming the recess of the silicon substrate for forming the recess LOCOS by using anisotropic etching. FIG. 10 is a vertical sectional view of the
上述のように異方性エッチングで形成した凹部2は、等方性エッチングで形成した場合よりも横方向の広がりを抑制できるので、それに応じて凹部2に形成するLOCOSの面積も抑制できる。しかし、異方性エッチングによる凹部2にLOCOS膜を成長させると、その近傍の拡散層と基板との間のリーク電流が増加しやすいという問題があった。図11は、凹部2にLOCOS膜20を形成した状態の垂直断面図である。異方性エッチングによる凹部2にLOCOS膜20を成長すると、そのストレスによって、コーナー16に対応する部分からLOCOS膜20の外側下方に斜めに伸びる領域22にシリコン基板4の欠陥が生じやすいことが観察された。上述のリーク電流はこの欠陥に起因するものであると理解される。
As described above, the
本発明は上記問題点を解決するためになされたものであり、リーク電流を抑制しつつ面積が小さなリセスLOCOS構造を形成可能な半導体装置の製造方法を提供することにある。 The present invention has been made to solve the above problems, and it is an object of the present invention to provide a method of manufacturing a semiconductor device capable of forming a recessed LOCOS structure with a small area while suppressing leakage current.
本発明に係る半導体装置の製造方法は、シリコン基板表面に局所酸化膜を有する半導体装置を製造する方法であって、前記局所酸化膜を形成する領域の前記シリコン基板表面を異方性エッチングにより掘り下げて凹部を形成する異方性エッチング工程と、前記異方性エッチング工程により形成された前記凹部に等方性エッチングを施し、前記凹部の側面と底面とに挟まれる隅を丸める等方性エッチング工程と、前記等方性エッチング工程後に、前記凹部の前記シリコン基板を選択酸化して前記凹部を埋める前記局所酸化膜を形成する局所酸化工程と、を有する。 A method for manufacturing a semiconductor device according to the present invention is a method for manufacturing a semiconductor device having a local oxide film on a surface of a silicon substrate, wherein the silicon substrate surface in a region where the local oxide film is formed is dug down by anisotropic etching. An anisotropic etching step for forming a concave portion, and an isotropic etching step for subjecting the concave portion formed by the anisotropic etching step to isotropic etching and rounding a corner sandwiched between a side surface and a bottom surface of the concave portion. And a local oxidation step of selectively oxidizing the silicon substrate in the recess to form the local oxide film filling the recess after the isotropic etching step.
本発明によれば、凹部の掘り下げは基本的に異方性エッチングで行われるので、等方性エッチングで掘り下げる場合より、開口の大きさを小さくできる。これにより、開口に成長されるLOCOS膜の面積も抑制される。また、凹部を掘り下げた後、等方性エッチングを施して、凹部の側面と底面とに挟まれる隅を丸めることで、当該隅でのLOCOS膜の成長によるストレスの集中が緩和される。これにより、シリコン基板内の欠陥の発生が抑制され、リーク電流の低減が図られる。 According to the present invention, since the recess is dug down basically by anisotropic etching, the size of the opening can be made smaller than when dug down by isotropic etching. Thereby, the area of the LOCOS film grown in the opening is also suppressed. Further, after the recess is dug down, isotropic etching is performed to round the corner sandwiched between the side surface and the bottom surface of the recess, thereby reducing the stress concentration due to the growth of the LOCOS film at the corner. Thereby, generation | occurrence | production of the defect in a silicon substrate is suppressed, and reduction of a leakage current is aimed at.
以下、本発明の実施の形態(以下実施形態という)について、図面に基づいて説明する。図1から図8は、実施形態に係る半導体装置の製造過程を示す模式的な垂直断面図である。本半導体装置はシリコン基板50の表面にトランジスタ等の素子を形成され、その素子分離としてリセスLOCOS構造を用いている。図1から図8は、本半導体装置のうちリセスLOCOS構造に係る部分を示しており、各種素子等の構造は基本的に図示を省略している。
Hereinafter, embodiments of the present invention (hereinafter referred to as embodiments) will be described with reference to the drawings. 1 to 8 are schematic vertical cross-sectional views showing the manufacturing process of the semiconductor device according to the embodiment. In this semiconductor device, an element such as a transistor is formed on the surface of a
工程1(図1参照):シリコン基板50の表面にCVD(Chemical Vapor Deposition)法(減圧CVD法、プラズマCVD法、高密度プラズマCVD法又は常圧CVD法)を用いて、シリコン窒化膜52を形成する。このシリコン窒化膜52は後述のLOCOS膜成長のための熱酸化処理に対するマスクとして機能し得る厚さに形成される。
Step 1 (see FIG. 1): A
なお、シリコン窒化膜52を堆積する前に、シリコン窒化膜52とシリコン基板50の表面との応力を緩和するためのパッド酸化膜を、シリコン基板50の表面を薄く熱酸化して形成してもよい。
Before depositing the
工程2(図2参照):シリコン窒化膜52の上にフォトレジストをスピンコート法により塗布し、フォトレジスト膜54を成膜する。このフォトレジスト膜54を露光・現像処理によりパターニングして、LOCOSを形成する領域に開口56を形成する。
Step 2 (see FIG. 2): A photoresist is applied on the
工程3(図3参照):フォトレジスト膜54をマスクとして、RIE等の異方性エッチングを行い、シリコン窒化膜52(パッド酸化膜を形成した場合は、シリコン窒化膜52及びパッド酸化膜)を除去し、さらにシリコン基板50を、形成予定のLOCOS膜の膜厚の半分程度の深さに掘り下げ、シリコン基板50に凹部58aを形成する。凹部58aの深さは例えば、300Å程度とすることができる。ここで、異方性エッチングで形成された凹部58aは、その側面と底面とが鋭いコーナー60aを形成する。
Step 3 (see FIG. 3): Using the
工程4(図4参照):次に、フォトレジスト膜54をマスクとするウェットエッチング等の等方性エッチング法により、シリコン基板50の凹部58aの内側面をエッチングする。この等方性エッチングにより、側面と底面とに挟まれるコーナー60bが丸められた凹部58bが形成される。この等方性エッチングは、凹部58bのコーナー60bを丸めることを主眼とし、凹部58bと凹部58aとの深さの差は、凹部58aの深さと比較して基本的に小さく設定される。
Step 4 (see FIG. 4): Next, the inner surface of the
工程5(図5参照):フォトレジスト膜54を剥離した後、水蒸気雰囲気中にて1100℃程度の温度で熱酸化を行って、凹部58bが埋まる程度の厚さのLOCOS膜62を形成する。
Step 5 (see FIG. 5): After the
工程6(図6参照):シリコン窒化膜52をウェットエッチングにより除去した後(パッド酸化膜を形成した場合は、シリコン窒化膜52下に残存していたパッド酸化膜も除去する)、LOCOS膜62の表面も含むシリコン基板50の表面に、スパッタリングによりチタン(Ti)膜64を蒸着する。
Step 6 (see FIG. 6): After the
工程7(図7参照):Ti膜64を用いてサリサイドプロセスにより、LOCOS膜62の表面を除いたシリコン基板50の表面に自己整合的にTiシリサイド膜66を形成する。このTiシリサイド膜66の形成は、窒素雰囲気中でのアニール処理により実現される。このアニール処理においてシリサイド化されなかった部分のTi膜64は、例えば、アンモニア過水を用いた洗浄処理で除去される。ちなみにアンモニア過水は、アンモニア(NH4OH)、過酸化水素(H2O2)及び水(H2O)の混合液である。
Step 7 (see FIG. 7): A
工程8(図8参照):シリコン基板50上に層間絶縁膜68を堆積し、フォトリソグラフィ技術により、これをパターニングして、LOCOS膜62が形成されていない領域、すなわち活性領域にコンタクトホール70を形成する。コンタクトホール70の底面にはTiシリサイド膜66が露出する。コンタクトホール70の内側面にはバリアメタルとしてTi膜72が形成され、そのコンタクトホール70内にタングステンプラグ74が埋め込まれる。層間絶縁膜68の上にはアルミニウム(Al)膜を堆積しパターニングして、配線76が形成される。配線76はタングステンプラグ74、Tiシリサイド膜66を介して、シリコン基板50の活性領域に形成される拡散層(図示せず)と電気的に接続される。
Step 8 (see FIG. 8): An interlayer
本半導体装置では、異方性エッチングで凹部58aを掘り下げた後、等方性エッチングでその底部のコーナーを、鋭い角を有した形状(コーナー60a)から角が丸められた形状(コーナー60b)にする。これにより、凹部58bの開口の大きさは、同じ深さを全て等方性エッチングで掘り下げる場合よりも小さくなり、LOCOS膜62の面積も小さくできる。
In this semiconductor device, after the
また、コーナー60bを丸くしたことで、コーナー60bの外側のシリコン基板50におけるLOCOS膜62の成長時のストレスの集中が緩和される。これにより、シリコン基板50内の欠陥の発生が抑制され、リーク電流の低減が図られる。
Further, since the
特に、本実施形態の半導体装置のようにシリコン基板50の表面にサリサイドプロセスでシリサイド膜(Tiシリサイド膜66)を形成した場合、当該シリサイド膜はLOCOS膜62のすぐ外側まで配置される。そのため、図11に示す欠陥が生じやすい領域22が存在するシリコン基板上に図8に示すTiシリサイド膜66を用いる構造を適用すると、領域22とTiシリサイド膜66との距離が近い部分が存在し、配線76とシリコン基板との間でのリーク電流が一層発生しやすくなる問題があった。この点、本発明によれば、領域22でのシリコン基板50の欠陥の発生を抑制することで、サリサイドプロセスでシリコン基板50表面にシリサイドを形成する半導体装置においてもリーク電流を好適に抑制できる。すなわち、LOCOSを素子分離に用いた半導体装置において、シリサイドを用いたコンタクト抵抗の低減が容易となることにより、コンタクトの微細化を図ることができ、半導体装置の集積度向上に資する。
In particular, when a silicide film (Ti silicide film 66) is formed on the surface of the
なお、コーナー60bを丸めるほどその外側のシリコン基板50でのストレスは緩和され欠陥は生じにくくなり得るが、一方、等方性エッチングによる凹部58bの開口の拡大が大きくなり、LOCOS膜62の面積縮小の効果が低減し得る。よって、工程4の等方性エッチングの程度は、丸めの程度と開口の拡大との両方を考慮しつつ設定される。
Note that as the
図9は、異方性エッチングで形成される凹部58aの形状80及び、それに対する等方性エッチング後の凹部58bの形状82,84を模式的に示す垂直断面図である。例えば、工程3の異方性エッチングにて、照射イオンとフォトレジスト膜54等との電気的な相互作用によりイオンが凹部58の縁の方に引き寄せられ、凹部58の中央部より縁にてエッチングが速く進み得る。この場合、凹部58は形状80のように底面が凸面(上に凸)となり、コーナー60の鋭さが増す。この形状80の凹部58に対して等方性エッチングを行うと、凹部58はエッチング時間(エッチング量)に応じて形状82、形状84の順に変化する。形状82では、コーナー60は丸まっているが、凹部58の底部はまだ凸面である。一方、形状84では、コーナー60の丸みはさらに増し、凹部58の底部は凹面(下に凸)になっている。この形状84のように凹部58の底面が凹面となる形状は、凹部58の側面と底面との間にて面の向きが広い範囲にわたって緩やかに変わるものであり、シリコン基板50内のストレスが好適に抑制される。よって、工程4の等方性エッチングの程度は、この底面が凹面に形成されることを目安として好適に設定することが可能である。
FIG. 9 is a vertical sectional view schematically showing the
50 シリコン基板、52 シリコン窒化膜、54 フォトレジスト膜、56 開口、58a,58b 凹部、60a,60b コーナー、62 LOCOS膜、64,72 Ti膜、66 Tiシリサイド膜、68 層間絶縁膜、70 コンタクトホール、74 タングステンプラグ、76 配線。
50 silicon substrate, 52 silicon nitride film, 54 photoresist film, 56 opening, 58a, 58b recess, 60a, 60b corner, 62 LOCOS film, 64, 72 Ti film, 66 Ti silicide film, 68 interlayer insulating film, 70
Claims (3)
前記局所酸化膜を形成する領域の前記シリコン基板表面を異方性エッチングにより掘り下げて凹部を形成する異方性エッチング工程と、
前記異方性エッチング工程により形成された前記凹部に等方性エッチングを施し、前記凹部の側面と底面とに挟まれる隅を丸める等方性エッチング工程と、
前記等方性エッチング工程後に、前記凹部の前記シリコン基板を選択酸化して前記凹部を埋める前記局所酸化膜を形成する局所酸化工程と、
を有することを特徴とする半導体装置の製造方法。 In a method for manufacturing a semiconductor device having a local oxide film on a silicon substrate surface,
An anisotropic etching step of forming a recess by digging the surface of the silicon substrate in a region for forming the local oxide film by anisotropic etching;
Isotropic etching step for applying isotropic etching to the recess formed by the anisotropic etching step and rounding a corner sandwiched between a side surface and a bottom surface of the recess;
After the isotropic etching step, a local oxidation step of selectively oxidizing the silicon substrate in the recess to form the local oxide film filling the recess;
A method for manufacturing a semiconductor device, comprising:
さらに、前記局所酸化膜が形成された前記シリコン基板表面に、サリサイド技術によりシリサイドを形成するサリサイド工程を有すること、を特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
And a salicide step of forming silicide on the surface of the silicon substrate on which the local oxide film is formed by a salicide technique.
前記等方性エッチング工程は、前記凹部の底面を凹面に形成すること、を特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1 or 2,
The method of manufacturing a semiconductor device, wherein the isotropic etching step forms a bottom surface of the concave portion into a concave surface.
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