JP2009207294A - Overvoltage protection device for voltage drive type semiconductor element - Google Patents

Overvoltage protection device for voltage drive type semiconductor element Download PDF

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Hiroshi Shinohara
博 篠原
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Abstract

<P>PROBLEM TO BE SOLVED: To solve the problem that, in a power converter device constituted with a semiconductor element, loss is increased when controlling a gate voltage so as to keep a constant value of overvoltage to be applied to the semiconductor element when turned off. <P>SOLUTION: A gate driving device for performing an overvoltage protection operation detects an element current after a turn-off signal is input and varies an overvoltage suppression value according to the current value at the time of turn-off. The overvoltage suppression value is controlled low until the current drops to a specified value, and then controlled high, thereby reducing the loss. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、ＩＧＢＴ等の電圧駆動型半導体素子を用いた半導体電力変換装置において、これら半導体素子をオン及びオフ制御するために設けられるゲート駆動回路に関し、特に素子がターンオフするときの過電圧保護技術に関する。   The present invention relates to a gate drive circuit provided to control on and off of a semiconductor power conversion device using a voltage driven semiconductor element such as an IGBT, and more particularly to an overvoltage protection technique when the element is turned off. .

図７に半導体電力変換装置の一例を示す。図示の半導体電力変換装置は、半導体素子１ａ、１ｂ及びダイオード２ａ、２ｂを直列に接続し、半導体素子１ａと半導体素子１ｂを交互にオン、オフさせることで、コンデンサ６の直流電力を交流電力として端子７に出力したり、端子７からの交流電力を直流電力としてコンデンサ６へ変換するインバータ回路である。実際の装置では、図示の回路を複数個並列接続して三相インバータ回路や単相インバータ回路として使用される。
半導体素子１ａ、１ｂには、それぞれゲート駆動回路３ａ、３ｂが接続される。ゲート駆動回路は図示しない制御装置によって演算されたオン／オフ信号に基づいて、半導体素子１ａ、１ｂをオン及びオフ制御するゲート信号を出力する。また、抵抗４ａ、５ａ及び抵抗４ｂ、５ｂによって、半導体素子１ａ、１ｂに印加される電圧を検出する。
次に、ゲート駆動回路３ａ、３ｂの構成を図８に示す。この回路は、特許文献１に記載されているゲート駆動回路である。本ゲート駆動回路は、抵抗４ａと抵抗５ａで半導体素子１ａの両端電圧を分圧検出した素子電圧をゲート電圧に変換するバッファ８、ドライブ回路９、正側電源１０、負側電源１１、制御信号入力端子１２で構成される。
図示しない半導体電力変換装置の制御装置からオン又はオフ信号が、制御信号入力端子１２に入力され、ドライブ回路９により、半導体素子１ａのゲートへ正側電源１０の正電圧又は負側電源１１の負電圧を出力する。正電圧を出力した場合には半導体素子１ａをオン、負電圧を出力した場合には、半導体素子１ａをオフさせるように制御される。ここで、半導体素子１ａの両端に印加される電圧を抵抗４ａ及び５ａにより検出し、この検出電圧Ｖｉｎによりゲート電流Ｉｇを制御するように動作する。
以下にこの動作を説明する。図７の半導体電力変換装置において、半導体素子１ａがオン状態からオフ状態に変化する時に、コンデンサ６→半導体素子１ａ→半導体素子１ｂ→コンデンサ６の経路の配線インダクタス成分と電流減少率によって決まる電圧がコンデンサ６の電圧に重畳される。この電圧は、場合によっては半導体素子１ａの耐圧以上の電圧（過電圧）となり、半導体素子１ａを故障に至らせる可能性がある。これを防止するため、このような過電圧が印加された場合には、バッファ８を介してゲートに電流Ｉｇを流し、ゲート電圧が閾値レベルとなるように制御し、ゆっくりとオフさせることで過大な電圧が印加されないようにする。
この回路が動作した時の素子電圧電流波形を図９示す。この時、過電圧保護レベルは、抵抗４ａ（Ｒ１）、５ａ（Ｒ２）の値（バッファ入力電圧Ｖｉｎ）によって決まる。例えば、過電圧保護動作レベルをＶとすると、Ｖｉｎ＝Ｖ×Ｒ２／（Ｒ１＋Ｒ２）となる。この電圧によって流れる電流を、ドライブ回路９から流れる電流と加算して、ゲート電圧閾値レベルに保つようにする。この結果、半導体素子１ａに過電圧Ｖが印加された状態で素子電圧を一定電圧に保つことができる。
特開２００２−４４９３４号公報 FIG. 7 shows an example of a semiconductor power converter. In the illustrated semiconductor power conversion device, the semiconductor elements 1a and 1b and the diodes 2a and 2b are connected in series, and the semiconductor element 1a and the semiconductor element 1b are alternately turned on and off, whereby the DC power of the capacitor 6 is converted into AC power. It is an inverter circuit that outputs to the terminal 7 or converts the AC power from the terminal 7 into DC 6 as DC power. In an actual apparatus, a plurality of illustrated circuits are connected in parallel and used as a three-phase inverter circuit or a single-phase inverter circuit.
Gate drive circuits 3a and 3b are connected to the semiconductor elements 1a and 1b, respectively. The gate drive circuit outputs a gate signal for controlling on and off of the semiconductor elements 1a and 1b based on an on / off signal calculated by a control device (not shown). Further, the voltages applied to the semiconductor elements 1a and 1b are detected by the resistors 4a and 5a and the resistors 4b and 5b.
Next, the configuration of the gate drive circuits 3a and 3b is shown in FIG. This circuit is a gate drive circuit described in Patent Document 1. The gate drive circuit includes a buffer 8 that converts an element voltage obtained by dividing the voltage across the semiconductor element 1a with a resistor 4a and a resistor 5a into a gate voltage, a drive circuit 9, a positive power supply 10, a negative power supply 11, and a control signal. It consists of an input terminal 12.
An ON or OFF signal is input to the control signal input terminal 12 from a control device of the semiconductor power converter (not shown), and the positive voltage of the positive power supply 10 or the negative voltage of the negative power supply 11 is applied to the gate of the semiconductor element 1a by the drive circuit 9. Output voltage. When a positive voltage is output, the semiconductor element 1a is turned on, and when a negative voltage is output, the semiconductor element 1a is turned off. Here, the voltage applied to both ends of the semiconductor element 1a is detected by the resistors 4a and 5a, and the gate current Ig is controlled by the detected voltage Vin.
This operation will be described below. In the semiconductor power conversion device of FIG. 7, when the semiconductor element 1a changes from the on state to the off state, the voltage determined by the wiring inductance component of the path of the capacitor 6 → semiconductor element 1a → semiconductor element 1b → capacitor 6 and the current reduction rate. Is superimposed on the voltage of the capacitor 6. In some cases, this voltage becomes a voltage (overvoltage) that is equal to or higher than the withstand voltage of the semiconductor element 1a, and may cause the semiconductor element 1a to fail. In order to prevent this, when such an overvoltage is applied, the current Ig is supplied to the gate through the buffer 8, and the gate voltage is controlled so as to become the threshold level, and is slowly turned off. Avoid applying voltage.
FIG. 9 shows the element voltage current waveform when this circuit operates. At this time, the overvoltage protection level is determined by the values of the resistors 4a (R1) and 5a (R2) (buffer input voltage Vin). For example, if the overvoltage protection operation level is V, Vin = V × R2 / (R1 + R2). The current flowing by this voltage is added to the current flowing from the drive circuit 9 to keep the gate voltage threshold level. As a result, the element voltage can be maintained at a constant voltage in a state where the overvoltage V is applied to the semiconductor element 1a.
JP 2002-44934 A

半導体素子には、図１０に示すような安全動作領域があり、素子を安全に使用するためには、この安全領域内で使用する必要がある。特に図１０（ｂ）のような安全動作領域を持つ半導体素子の場合、この動作レベルをＶ１にすると、Ｉｃ１以上の電流では、Ｖ１までの耐圧が無いため、半導体素子の破壊を引起こす可能性がある。また、動作レベルをＶ２とすると、Ｖ１までの耐圧特性を活用することができないばかりか、図９に示す波形のように、半導体素子の発生損失（電圧×電流）が増えるという課題がある。この課題解決のためには半導体素子の数を増やす必要が生じ、装置のコストアップ、大型化の要因となってしまう。   The semiconductor element has a safe operation area as shown in FIG. 10, and in order to use the element safely, it is necessary to use within the safe area. In particular, in the case of a semiconductor device having a safe operation region as shown in FIG. 10B, if this operation level is set to V1, there is no breakdown voltage up to V1 at a current of Ic1 or higher, and this may cause destruction of the semiconductor device. There is. Further, if the operation level is V2, not only can the withstand voltage characteristic up to V1 be utilized, but there is a problem that the generated loss (voltage × current) of the semiconductor element increases as in the waveform shown in FIG. In order to solve this problem, it is necessary to increase the number of semiconductor elements, which increases the cost and size of the apparatus.

上述の課題を解決するために、第1の発明においては、電力変換回路を構成する半導体素子に接続され、前記半導体素子をオン及びオフ制御すると共に、半導体素子に過電圧が印加されたときに、オン電圧信号を前記半導体素子の制御端子に出力することで、過電圧保護動作を行うゲート駆動装置において、半導体素子に流れる電流に基づいて、過電圧保護動作レベルを可変する手段を設ける。
第２の発明においては、第１の発明における過電圧保護動作レベルを可変する手段は、オフ信号入力後の半導体素子に流れる電流値が所定値より大きい時の過電圧保護動作レベルを、半導体素子に流れる電流値が所定値より小さい時の過電圧保護動作レベルより低い値に設定する。
第３の発明においては、電力変換回路を構成する半導体素子に接続され、前記半導体素子をオン及びオフ制御すると共に、半導体素子に過電圧が印加されたときに、前記半導体素子の制御端子にオン電圧信号を出力することで、過電圧保護動作を行うゲート駆動装置において、半導体素子をオン及びオフ制御するための信号に基づいて、過電圧保護動作レベルを可変する手段を設けする。
第４の発明においては、第３の発明における過電圧保護動作レベルを可変する手段は、オフ信号出力時点から所定時間後に動作させる。 In order to solve the above-mentioned problem, in the first invention, when connected to a semiconductor element constituting a power conversion circuit to control on and off of the semiconductor element, and when an overvoltage is applied to the semiconductor element, In the gate driving device that performs an overvoltage protection operation by outputting an on-voltage signal to the control terminal of the semiconductor element, means for varying the overvoltage protection operation level based on the current flowing through the semiconductor element is provided.
In the second invention, the means for varying the overvoltage protection operation level in the first invention flows the overvoltage protection operation level to the semiconductor element when the current value flowing through the semiconductor element after the OFF signal is input is larger than a predetermined value. A value lower than the overvoltage protection operation level when the current value is smaller than a predetermined value is set.
In a third aspect of the invention, the semiconductor element is connected to a semiconductor element constituting a power conversion circuit, and the semiconductor element is turned on and off. When an overvoltage is applied to the semiconductor element, an on-voltage is applied to the control terminal of the semiconductor element. In a gate driving device that performs an overvoltage protection operation by outputting a signal, means for varying the overvoltage protection operation level is provided based on a signal for controlling on and off of the semiconductor element.
In the fourth invention, the means for varying the overvoltage protection operation level in the third invention is operated after a predetermined time from the OFF signal output time point.

第５の発明においては、第３及び第４の発明における過電圧保護動作レベルを可変する手段は、オフ信号が入力されてから所定時間内の過電圧保護動作レベルを、所定時間後の過電圧保護動作レベルより低い値に設定する。   In the fifth invention, the means for varying the overvoltage protection operation level in the third and fourth inventions is the overvoltage protection operation level within a predetermined time after the OFF signal is input, and the overvoltage protection operation level after the predetermined time. Set to a lower value.

本発明では、半導体素子がターンオフするときの過電圧抑制レベルを可変としているため、素子電流が大きい時の過電圧抑制レベルは低く、素子電流が小さい時の過電圧抑制レベルは高く設定でき、ターンオフ時の損失を低減することが可能となる。   In the present invention, since the overvoltage suppression level when the semiconductor element is turned off is variable, the overvoltage suppression level when the element current is large is low, the overvoltage suppression level when the element current is small can be set high, and the loss at turn-off Can be reduced.

本発明の要点は、半導体素子がターンオフするときの過電圧抑制レベルを可変にすることである。この手段としては、素子の電流を検出して所定値の電流で抑制レベルを切替える方法やオフ信号を入力してから所定時間後に抑制レベルを切替える方法を提案する。   The main point of the present invention is to make the overvoltage suppression level variable when the semiconductor element is turned off. As this means, there are proposed a method of detecting the current of the element and switching the suppression level with a predetermined value of current, or a method of switching the suppression level after a predetermined time after inputting the OFF signal.

図１に、本発明の第1の実施例を示す。図１は、図８に示すゲート駆動回路の素子電圧検出用抵抗４ａ、５ａの接続点にゲイン調整回路１３ａ、電流検出器１４を設けた構成である。このゲイン調整回路１３ａは、半導体素子電流検出器１４の検出値に応じてゲインを決定するもので、バッファ８を介してゲート電流Ｉｇを注入する。
図２にゲイン調整回路１３ａの構成例を示す。素子電圧検出用抵抗４ａ、５ａの接続点の電圧Ｖｉｎと切替器ＳＷで選択したゲインを入力とする乗算器Ｍ、素子電流検出器１４の出力と電流設定器ＩＳの出力を入力としたコンパレータＣＰ、ゲインを切替えるための切替器ＳＷで構成される。この例では、素子の電流が所定値（ＩＳの設定値）より大きい場合は切替器ＳＷをゲイン１側に、素子の電流が所定値（ＩＳの設定値）より小さい場合は切替器ＳＷをゲインＶ２／Ｖ１側に、切替える。
以下に図１の動作を説明する。半導体素子１ａがオン状態で電流を流しているときに、図示していない制御装置から制御信号入力端子１２にオフ信号が入力されると、Ｉｇが負となり半導体素子１ａをオフ状態にしようとする。この時、半導体素子１ａを流れる電流が減少していき、この電流減少率とコンデンサ６→半導体素子１ａ→半導体素子１ｂ→コンデンサ６の経路の配線インダクタス成分によって決まる電圧がコンデンサ６の電圧に重畳されて半導体素子１ａに印加される。
この電圧が過電圧保護レベルＶ２に達すると、バッファ８を介して正の電流を流し、ゲート電位を閾値レベルに保つようなＩｇとすることで、素子電圧の上昇を抑制する。
さらに、素子電流がＩｃ１レベル以下となると、この電流を電流検出器１４にて検出し、ゲイン調整回路１３ａによりバッファ８から出力する電流を抑制し、半導体素子１ａのオフ状態への移行を促進させる。この過程において、過電圧保護動作レベルがＶ２からＶ１へと切り替わることになる。つまり、Ｖ２／Ｖ１のゲインを乗じることで、Ｖ１の電圧が印加された場合に過電圧保護回路が動作するようにしておく。
その後、半導体素子１ａに印加される電圧が、Ｖ１レベルに達した場合、再度、ゲート電流が抑制され、ゲート電位を閾値レベルに保つようなＩｇとし、素子電圧の上昇を抑制する。
この回路が動作した時の素子電圧電流波形を図３に示す。素子電圧は、オフ信号が入力された後、素子電流ＩｃがＩｃ１より大きい時はＶ２に、Ｉｃ１より小さい時はＶ１に各々クランプされていることがわかる。 FIG. 1 shows a first embodiment of the present invention. FIG. 1 shows a configuration in which a gain adjustment circuit 13a and a current detector 14 are provided at a connection point between the element voltage detection resistors 4a and 5a of the gate drive circuit shown in FIG. The gain adjustment circuit 13 a determines the gain according to the detection value of the semiconductor element current detector 14, and injects the gate current Ig through the buffer 8.
FIG. 2 shows a configuration example of the gain adjustment circuit 13a. A comparator CP having as inputs the voltage Vin at the connection point of the element voltage detection resistors 4a and 5a and the gain selected by the switch SW, the output of the element current detector 14 and the output of the current setting unit IS as inputs. And a switch SW for switching the gain. In this example, when the current of the element is larger than a predetermined value (IS set value), the switch SW is gain 1 side, and when the current of the element is smaller than the predetermined value (IS set value), the switch SW is gained. Switch to V2 / V1 side.
The operation of FIG. 1 will be described below. When an off signal is input to the control signal input terminal 12 from a control device (not shown) while the semiconductor element 1a is in the on state, Ig becomes negative and attempts to turn off the semiconductor element 1a. . At this time, the current flowing through the semiconductor element 1a decreases, and the voltage determined by the current reduction rate and the wiring inductance component of the path of the capacitor 6 → the semiconductor element 1a → the semiconductor element 1b → the capacitor 6 is superimposed on the voltage of the capacitor 6. And applied to the semiconductor element 1a.
When this voltage reaches the overvoltage protection level V2, a positive current is made to flow through the buffer 8, and Ig is set to keep the gate potential at the threshold level, thereby suppressing an increase in the element voltage.
Further, when the element current becomes equal to or lower than the Ic1 level, this current is detected by the current detector 14, the current output from the buffer 8 is suppressed by the gain adjustment circuit 13a, and the transition of the semiconductor element 1a to the OFF state is promoted. . In this process, the overvoltage protection operation level is switched from V2 to V1. That is, by multiplying the gain of V2 / V1, the overvoltage protection circuit is operated when the voltage of V1 is applied.
Thereafter, when the voltage applied to the semiconductor element 1a reaches the V1 level, the gate current is again suppressed to Ig that keeps the gate potential at the threshold level, thereby suppressing the increase in the element voltage.
FIG. 3 shows the element voltage current waveform when this circuit operates. It can be seen that the device voltage is clamped to V2 when the device current Ic is larger than Ic1 and to V1 when the device current Ic is smaller than Ic1, after the OFF signal is inputted.

以上の動作によって、半導体素子１ａの特性を利用したオフ状態への移行が可能となり、半導体素子１ａで発生する損失が低減可能となる。   By the above operation, it is possible to shift to the off state using the characteristics of the semiconductor element 1a, and it is possible to reduce the loss generated in the semiconductor element 1a.

図４に、本発明の第２の実施例を示す。図４は、図８に示すゲート駆動回路の素子電圧検出用抵抗４ａ、５ａの出力にゲイン調整回路１３ｂを設けた構成である。このゲイン調整回路１３ｂは、制御信号入力端子１２の入力値に応じてゲインを決定し、バッファ８を介してゲート電流Ｉｇを注入する。
図５にゲイン調整回路１３ｂの構成例を示す。素子電圧検出用抵抗４ａ、５ａの接続点の電圧Ｖｉｎと切替器ＳＷで選択したゲインを入力とする乗算器Ｍ、オン／オフ信号を入力としたオフディレータイマーＴＤ、ゲインを切替えるための切替器ＳＷで構成される。この例では、オフ信号が入力され、オフディレータイマー時間内（Ｔ１内）は切替器ＳＷをゲイン１側に、オフディレータイマー時間後（Ｔ１以降）は切替器ＳＷをゲインＶ２／Ｖ１側に切替える。
図４の構成は、図１において、電流検出器１４を不要とした構成としているため、安価で、ノイズ等の誤検出が低減可能な構成である。
図４に示すゲート駆動回路は以下のように動作する。半導体素子１ａがオン状態で電流を流しているときに、図示していない制御装置から制御信号入力端子にオフ信号が入力されると、Ｉｇが負となり半導体素子１ａをオフ状態にしようとする。
この時、半導体素子１ａを流れる電流が減少していき、この電流減少率とコンデンサ６→半導体素子１ａ→半導体素子１ｂ→コンデンサ６の経路の配線インダクタス成分によって決まる電圧がコンデンサ６の電圧に重畳され、半導体素子１ａに印加される。この電圧が過電圧保護レベルＶ２に達した場合、バッファ８を介して正の電流を流し、ゲート電位を閾値レベルに保つようなＩｇとするとことで、素子電圧の上昇を抑制する。
さらに、オフ信号が入力されてから一定時間Ｔ１経過後、ゲイン調整回路１３ｂによりバッファ８から出力する電流を抑制し、半導体素子１ａのオフ状態への移行を促進させる。この過程において、過電圧保護動作レベルがＶ２からＶ１へと切り替わることになる。つまり、Ｖ２／Ｖ１のゲインにすることで、Ｖ１の電圧が印加された場合に過電圧保護回路が動作するようにしておく。ここで、一定時間Ｔ１は、半導体素子１ａの電流がＩｃ１以下となる時間を測定しておき、予め設定しておく。その後、半導体素子１ａに印加される電圧が、Ｖ１レベルに達した場合、再度、ゲート電流が抑制され、ゲート電位を閾値レベルに保つようなＩｇとし、素子電圧の上昇を抑制する。 FIG. 4 shows a second embodiment of the present invention. FIG. 4 shows a configuration in which a gain adjustment circuit 13b is provided at the output of the element voltage detection resistors 4a and 5a of the gate drive circuit shown in FIG. The gain adjustment circuit 13 b determines the gain according to the input value of the control signal input terminal 12 and injects the gate current Ig through the buffer 8.
FIG. 5 shows a configuration example of the gain adjustment circuit 13b. Multiplier M that receives the voltage Vin at the connection point of the element voltage detection resistors 4a and 5a and the gain selected by the switch SW, an off-delay timer TD that receives an on / off signal, and a switch for switching the gain It consists of SW. In this example, an OFF signal is input, and the switch SW is switched to the gain 1 side within the OFF delay timer time (T1), and the switch SW is switched to the gain V2 / V1 side after the OFF delay timer time (after T1). .
The configuration of FIG. 4 is a configuration that does not require the current detector 14 in FIG. 1, and is therefore inexpensive and can reduce false detection of noise and the like.
The gate drive circuit shown in FIG. 4 operates as follows. When an off signal is input to the control signal input terminal from a control device (not shown) while the semiconductor element 1a is in the on state, Ig becomes negative and tries to turn off the semiconductor element 1a.
At this time, the current flowing through the semiconductor element 1a decreases, and the voltage determined by the current reduction rate and the wiring inductance component of the path of the capacitor 6 → the semiconductor element 1a → the semiconductor element 1b → the capacitor 6 is superimposed on the voltage of the capacitor 6. And applied to the semiconductor element 1a. When this voltage reaches the overvoltage protection level V2, a positive current is made to flow through the buffer 8, and the gate potential is kept at the threshold level, thereby suppressing an increase in the element voltage.
Further, after a lapse of a certain time T1 from the input of the off signal, the current output from the buffer 8 is suppressed by the gain adjustment circuit 13b, and the transition of the semiconductor element 1a to the off state is promoted. In this process, the overvoltage protection operation level is switched from V2 to V1. In other words, the gain of V2 / V1 is set so that the overvoltage protection circuit operates when the voltage of V1 is applied. Here, the predetermined time T1 is set in advance by measuring the time during which the current of the semiconductor element 1a is equal to or less than Ic1. Thereafter, when the voltage applied to the semiconductor element 1a reaches the V1 level, the gate current is again suppressed to Ig that keeps the gate potential at the threshold level, thereby suppressing the increase in the element voltage.

この回路が動作した時の素子電圧電流波形を図６に示す。素子電圧は、オフ信号入力後オフディレータイマーの動作時間Ｔ１までの期間はＶ２に、動作時間Ｔ１以降はＶ１に抑制されていることがわかる。
以上の動作により、半導体素子１ａの特性を利用したオフ状態への移行が可能となり、半導体素子１ａで発生する損失が低減可能となる。
尚、上記実施例にはゲイン切替器で２段のゲイン切替例を示したが、ゲイン切替段数を多段にする方法やアナログ的に切替える方法も実現可能である。 FIG. 6 shows the element voltage current waveform when this circuit operates. It can be seen that the element voltage is suppressed to V2 during the period from the input of the off signal to the operation time T1 of the off-delay timer, and to V1 after the operation time T1.
By the above operation, it is possible to shift to the off state using the characteristics of the semiconductor element 1a, and it is possible to reduce the loss generated in the semiconductor element 1a.
In the above embodiment, an example of gain switching of two stages using a gain switching device is shown, but a method of increasing the number of gain switching stages or a method of switching in an analog manner can be realized.

本発明は、半導体スイッチング素子を使用するインバータ、ＵＰＳ、高圧電源装置など電力用変換装置全般への適用が可能である。   The present invention can be applied to all power conversion devices such as inverters, UPSs, and high-voltage power supply devices that use semiconductor switching elements.

本発明の第１の実施例を示す回路図である。1 is a circuit diagram showing a first embodiment of the present invention. 図１のゲイン調整回路の構成例である。2 is a configuration example of a gain adjustment circuit in FIG. 1. 図１の動作波形例を示す。The example of an operation waveform of FIG. 1 is shown. 本発明の第２の実施例を示す回路図である。It is a circuit diagram which shows the 2nd Example of this invention. 図４のゲイン調整回路の構成例である。5 is a configuration example of a gain adjustment circuit in FIG. 4. 図４の動作波形例を示す。The example of an operation waveform of FIG. 4 is shown. 従来の実施例を示す。A conventional example is shown. 図７のゲート駆動回路の詳細図を示す。FIG. 8 shows a detailed view of the gate drive circuit of FIG. 7. 図８の動作波形例を示す。9 shows an example of operation waveforms in FIG. 半導体素子の安全動作領域例を示す。The example of the safe operation area | region of a semiconductor element is shown.

符号の説明Explanation of symbols

１ａ、１ｂ・・・半導体素子（ＩＧＢＴ） ２ａ、２ｂ・・・ダイオード
３ａ、３ｂ・・・ゲート駆動回路 ４ａ、４ｂ、５ａ、５ｂ・・・抵抗
６・・・コンデンサ ８・・・バッファ ９・・・ドライブ回路
１０・・・正側電源 １１・・・負側電源
１２・・・オン／オフ信号入力端子 １３ａ、１３ｂ・・・ゲイン調整回路
１４・・・電流検出器
Ｍ・・・乗算器 ＳＷ・・・切替器 ＣＰ・・・コンパレータ
ＩＳ・・・電流設定器 ＴＤ・・・オフディレータイマー
DESCRIPTION OF SYMBOLS 1a, 1b ... Semiconductor element (IGBT) 2a, 2b ... Diode 3a, 3b ... Gate drive circuit 4a, 4b, 5a, 5b ... Resistance 6 ... Capacitor 8 ... Buffer 9. ..Drive circuit 10... Positive side power supply 11... Negative side power supply 12... ON / OFF signal input terminal 13 a, 13 b... Gain adjustment circuit 14. SW ・ ・ ・ Switching device CP ・ ・ ・ Comparator IS ・ ・ ・ Current setting device TD ・ ・ ・ Off delay timer

Claims (5)

電力変換回路を構成する半導体素子に接続され、前記半導体素子をオン及びオフ制御すると共に、半導体素子に過電圧が印加されたときに、オン電圧信号を前記半導体素子の制御端子に出力することで、過電圧保護動作を行うゲート駆動装置において、
半導体素子に流れる電流に基づいて、過電圧保護動作レベルを可変する手段を設けたことを特徴とするゲート駆動装置。 By connecting to a semiconductor element constituting a power conversion circuit, and controlling the on / off of the semiconductor element, and when an overvoltage is applied to the semiconductor element, an on-voltage signal is output to a control terminal of the semiconductor element, In the gate drive device that performs overvoltage protection operation,
A gate driving device comprising means for varying an overvoltage protection operation level based on a current flowing through a semiconductor element. 前記過電圧保護動作レベルを可変する手段は、オフ信号入力後の半導体素子に流れる電流値が所定値より大きい時の過電圧保護動作レベルを、半導体素子に流れる電流値が所定値より小さい時の過電圧保護動作レベルより低い値に設定したことを特徴とする請求項１に記載のゲート駆動装置。   The means for varying the overvoltage protection operation level is an overvoltage protection operation level when the current value flowing through the semiconductor element after the off signal is input is greater than a predetermined value, and an overvoltage protection when the current value flowing through the semiconductor element is less than the predetermined value. 2. The gate driving device according to claim 1, wherein the gate driving device is set to a value lower than an operation level. 電力変換回路を構成する半導体素子に接続され、前記半導体素子をオン及びオフ制御すると共に、半導体素子に過電圧が印加されたときに、前記半導体素子の制御端子にオン電圧信号を出力することで、過電圧保護動作を行うゲート駆動装置において、
半導体素子をオン及びオフ制御するための信号に基づいて、過電圧保護動作レベルを可変する手段を設けたことを特徴とするゲート駆動装置。 By connecting to a semiconductor element constituting a power conversion circuit, and controlling the semiconductor element on and off, and when an overvoltage is applied to the semiconductor element, by outputting an on-voltage signal to the control terminal of the semiconductor element, In the gate drive device that performs overvoltage protection operation,
A gate driving apparatus comprising means for varying an overvoltage protection operation level based on a signal for controlling on and off of a semiconductor element. 前記過電圧保護動作レベルを可変する手段は、オフ信号出力時点から所定時間後に動作させたことを特徴とする請求項３に記載のゲート駆動回路。   4. The gate drive circuit according to claim 3, wherein the means for varying the overvoltage protection operation level is operated after a predetermined time from the off signal output time point. 前記過電圧保護動作レベルを可変する手段は、オフ信号が入力されてから前記所定時間内の過電圧保護動作レベルを、前記所定時間後の過電圧保護動作レベルより低い値に設定したことを特徴とする請求項３及び４に記載のゲート駆動装置。
The means for varying the overvoltage protection operation level sets the overvoltage protection operation level within the predetermined time after an OFF signal is input to a value lower than the overvoltage protection operation level after the predetermined time. Item 5. The gate drive device according to Item 3 and 4.
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