JP2009206229A - Semiconductor device and its manufacturing method - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device which laminates and loads a plurality of semiconductor elements on one wiring board, and its manufacturing method. <P>SOLUTION: In the semiconductor device 200, insulating layers 220a and 220b are respectively formed on the outer surfaces of adhesion layers 131 and 132, and circuit patterns 210a and 210b are respectively formed on the outer surfaces. The circuit patterns 210a and 210b are respectively electrically connected to the circuit patterns 112 and 113 of an inner layer by conductor layers 212a and 212b formed on the inner surfaces of through-holes 211a and 211b. It is made possible to load a semiconductor element on the circuit patterns 210a and 210b further. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、パッケージングを行う半導体装置およびその製造方法に係り、特に複数の半導体素子のパッケージングを行う半導体装置およびその製造方法に関する。   The present invention relates to a semiconductor device for packaging and a manufacturing method thereof, and more particularly to a semiconductor device for packaging a plurality of semiconductor elements and a manufacturing method thereof.

近年、集積回路等の半導体素子の実装技術として、ダイシング前のウエハ状態のままでパッケージングまで行うＷＬＣＳＰ（Ｗａｆｅｒ Ｌｅｖｅｌ Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）の実用化が進んでいる。ＷＬＣＳＰは、ベアチップとほぼ同サイズで配線長が短いことから、小型・薄型・高速という特徴を有しており、例えば携帯電話向けのＣＳＰとして採用されている。   In recent years, as a technology for mounting semiconductor elements such as integrated circuits, WLCSP (Wafer Level Chip Size Package) for performing packaging in a wafer state before dicing has been put into practical use. Since WLCSP is almost the same size as a bare chip and has a short wiring length, it has features of small size, thinness, and high speed, and is adopted as a CSP for mobile phones, for example.

ＷＬＣＳＰは、たとえばバンプ付きテープ基板を配線基板に用い、半導体ウエハ側に形成されたバンプと、テープ基板に形成されたバンプとをフリップチップ接続方式を用いて接続し、これをチップ単位に切断（ダイシング）することで得られる（例えば、下記特許文献１）。   WLCSP uses, for example, a tape substrate with bumps as a wiring substrate, and bumps formed on the semiconductor wafer side and bumps formed on the tape substrate are connected using a flip chip connection method, and this is cut into chips ( It can be obtained by dicing (for example, Patent Document 1 below).

従来のＷＬＣＳＰの構造の一例として、図１３にその断面図を示す。同図に示す半導体装置（ＷＬＣＳＰ）９００は、配線基板９１０と半導体素子９２０とが絶縁性樹脂からなる接着層９３０で接着された構造を有している。半導体素子９２０は、一方の面に例えばＡｌからなる外部接続用の電極パッド９２１を有し、電極パッド９２１の少なくとも一部を露出させて保護層９２２が形成されている。一方、配線基板９１０には、絶縁基材９１１の一方の面に回路パターン９１２が形成され、他方の面に突起状電極部９１３が配置されている。   As an example of the structure of a conventional WLCSP, a cross-sectional view thereof is shown in FIG. A semiconductor device (WLCSP) 900 shown in the figure has a structure in which a wiring substrate 910 and a semiconductor element 920 are bonded with an adhesive layer 930 made of an insulating resin. The semiconductor element 920 has an electrode pad 921 for external connection made of, for example, Al on one surface, and a protective layer 922 is formed by exposing at least a part of the electrode pad 921. On the other hand, on the wiring substrate 910, a circuit pattern 912 is formed on one surface of an insulating base material 911, and a protruding electrode portion 913 is disposed on the other surface.

半導体素子９２０の電極パッド９２１上には、例えばＡｕからなるスタッドバンプ９２３が設けられており、回路パターン９１２上には、たとえばＳｎＡｇからなるバンプ９１４が形成されている。上記のように構成された配線基板９１０と半導体素子９２０とが接着層９３０で接着され、半導体素子９２０側のスタッドバンプ９２３と配線基板９１０側のバンプ９１４とがフリップチップ接合により電気的に接続されている。このように構成された半導体装置９００は、配線基板９１０に設けられた外部接続用の突起状電極部９１３にはんだボール９４０を載置し、これを実装基板に接続することで実装が行われる。
特許第３４４５４４１号公報 A stud bump 923 made of, for example, Au is provided on the electrode pad 921 of the semiconductor element 920, and a bump 914 made of, for example, SnAg is formed on the circuit pattern 912. The wiring board 910 and the semiconductor element 920 configured as described above are bonded by the adhesive layer 930, and the stud bump 923 on the semiconductor element 920 side and the bump 914 on the wiring board 910 side are electrically connected by flip chip bonding. ing. The semiconductor device 900 configured as described above is mounted by mounting the solder balls 940 on the protruding electrode portions 913 for external connection provided on the wiring substrate 910 and connecting them to the mounting substrate.
Japanese Patent No. 3445441

配線基板と半導体ウエハとを貼り合わせ、これをチップ単位に切断して半導体装置を製造する従来の方法では、配線基板に半導体素子を１層だけ搭載していた。このような製造方法では、複数の半導体素子を配線基板上に水平方向に配置して１層だけで搭載することは可能であるが、半導体素子を積層化して配置することはできない。複数の半導体素子を１層だけで配置するためには、必要数の半導体素子を載置できるように配線基板の面積も大きくする必要がある。そのため、半導体装置を設置するのに広いスペースが必要となり、小型化、省スペース化のニーズに対応できないといった問題があった。   In a conventional method of manufacturing a semiconductor device by bonding a wiring substrate and a semiconductor wafer and cutting them into chips, only one layer of semiconductor elements is mounted on the wiring substrate. In such a manufacturing method, it is possible to arrange a plurality of semiconductor elements on the wiring board in the horizontal direction and mount them with only one layer, but it is impossible to arrange the semiconductor elements in a stacked manner. In order to arrange a plurality of semiconductor elements in only one layer, it is necessary to increase the area of the wiring board so that a required number of semiconductor elements can be placed. Therefore, a large space is required to install the semiconductor device, and there is a problem that it is not possible to meet the needs for miniaturization and space saving.

そこで、本発明は上記問題を解決するためになされたものであり、一つの配線基板に複数の半導体素子を積層して搭載した半導体装置及びその製造方法を提供することを目的とする。   Accordingly, the present invention has been made to solve the above problems, and an object of the present invention is to provide a semiconductor device in which a plurality of semiconductor elements are stacked and mounted on one wiring board, and a method for manufacturing the same.

本発明の半導体装置の第１の態様は、絶縁基材の少なくとも一方の面に回路パターンを有する配線基板と、一方の面に電極部を有する２以上の半導体素子と、前記配線基板と前記半導体素子とを一体に固定する接着層と、を備え、前記配線基板の両面に前記半導体素子が配置され、それぞれが前記回路パターンに電気的に接続されていることを特徴とする。   According to a first aspect of the semiconductor device of the present invention, there is provided a wiring board having a circuit pattern on at least one surface of an insulating base, two or more semiconductor elements having electrode portions on one surface, the wiring board and the semiconductor An adhesive layer for integrally fixing the elements, wherein the semiconductor elements are disposed on both sides of the wiring board, and each of the semiconductor elements is electrically connected to the circuit pattern.

本発明の半導体装置の他の態様は、前記半導体素子の前記配線基板とは反対側に絶縁層が配置され、前記絶縁層の面上に別の回路パターンが形成され、前記絶縁層を貫通して前記配線基板の回路パターンに電気的に接続されていることを特徴とする。   In another aspect of the semiconductor device of the present invention, an insulating layer is disposed on the opposite side of the semiconductor element from the wiring substrate, and another circuit pattern is formed on the surface of the insulating layer, and penetrates the insulating layer. And electrically connected to the circuit pattern of the wiring board.

本発明の半導体装置の他の態様は、前記電極部を前記配線基板側に向けて配置された前記半導体素子の他方の面に、前記電極部を前記配線基板の反対側に向けて配置された別の前記半導体素子が接着固定されていることを特徴とする。   In another aspect of the semiconductor device of the present invention, the electrode portion is disposed on the other surface of the semiconductor element disposed with the electrode portion facing the wiring substrate side, and the electrode portion is disposed on the opposite side of the wiring substrate. Another semiconductor element is bonded and fixed.

本発明の半導体装置の他の態様は、前記半導体素子は前記回路パターンに直接フリップチップ接続され、前記別の半導体素子は前記回路パターンにワイヤボンディング接続されていることを特徴とする。   Another aspect of the semiconductor device of the present invention is characterized in that the semiconductor element is directly flip-chip connected to the circuit pattern, and the another semiconductor element is wire-bonded to the circuit pattern.

本発明の半導体装置の他の態様は、前記配線基板は、前記絶縁基材の他方の面に前記回路パターンに電気的に接続された２以上の外部接続用電極部を備え、前記外部接続用電極部の隣接する２つの間に前記半導体素子が配置されていることを特徴とする。   In another aspect of the semiconductor device of the present invention, the wiring board includes two or more external connection electrode portions electrically connected to the circuit pattern on the other surface of the insulating base material, The semiconductor element is disposed between two adjacent electrode portions.

本発明の半導体装置の他の態様は、前記配線基板の前記回路パターン側には、他方の面同士が接着された前記２つの半導体素子が配置され、前記外部接続用電極部の間には別の前記半導体素子が配置されていることを特徴とする。   According to another aspect of the semiconductor device of the present invention, the two semiconductor elements having the other surfaces bonded to each other are disposed on the circuit pattern side of the wiring board, and are separated between the external connection electrode portions. The semiconductor element is arranged.

本発明の半導体装置の他の態様は、前記回路パターンまたは前記絶縁層上の別の回路パターンに電気的に接続された受動部品をさらに備えることを特徴とする。   Another aspect of the semiconductor device of the present invention is characterized by further comprising a passive component electrically connected to the circuit pattern or another circuit pattern on the insulating layer.

本発明の半導体装置の製造方法の第１の態様は、絶縁基材の両面に回路パターンを有する配線基板と、一方の面に電極部を有する２以上の半導体素子と、前記配線基板と前記半導体素子とを一体に固定する接着層と、を備えた半導体装置の製造方法であって、前記配線基板の両面に前記半導体素子を配置して前記回路パターンに電気的に接続する工程を含むことを特徴とする。   According to a first aspect of the method for manufacturing a semiconductor device of the present invention, there is provided a wiring board having a circuit pattern on both sides of an insulating base, two or more semiconductor elements having electrode portions on one side, the wiring board and the semiconductor A method for manufacturing a semiconductor device, comprising: an adhesive layer that integrally fixes an element; and including a step of electrically connecting to the circuit pattern by disposing the semiconductor element on both surfaces of the wiring board. Features.

本発明の半導体装置の製造方法の他の態様は、前記半導体素子が配置された層の上部に絶縁層を形成する工程と、前記絶縁層に別の回路パターンを形成して前記回路パターンに電気的に接続する工程と、をさらに含むことを特徴とする。   According to another aspect of the method for manufacturing a semiconductor device of the present invention, an insulating layer is formed on an upper layer of the semiconductor element, and another circuit pattern is formed on the insulating layer to electrically connect the circuit pattern. And connecting them to each other.

本発明の半導体装置の製造方法の他の態様は、前記半導体素子の電極部を前記配線基板と反対側に向け、前記電極部を前記配線基板側に向けて配置された別の前記半導体素子上に背中合わせに搭載する工程を含むことを特徴とする。   According to another aspect of the method for manufacturing a semiconductor device of the present invention, the electrode portion of the semiconductor element is directed to the side opposite to the wiring substrate, and the electrode portion is directed to the other semiconductor element disposed toward the wiring substrate side. Including a step of mounting them back to back.

本発明の半導体装置の製造方法の他の態様は、前記半導体素子の電極部と前記配線基板上の前記回路パターンとをワイヤボンディングする工程を含むことを特徴とする。   Another aspect of the method for manufacturing a semiconductor device of the present invention includes a step of wire bonding the electrode portion of the semiconductor element and the circuit pattern on the wiring board.

本発明の半導体装置の製造方法の他の態様は、前記絶縁基材の他方の面に別の回路パターンを形成する工程と、前記別の回路パターン上に前記半導体素子を配置して前記別の回路パターンに電気的に接続する工程を含むことを特徴とする。   According to another aspect of the method for manufacturing a semiconductor device of the present invention, there is provided a step of forming another circuit pattern on the other surface of the insulating base, and the semiconductor element is disposed on the other circuit pattern. The method includes a step of electrically connecting to a circuit pattern.

本発明によれば、一つの配線基板に複数の半導体素子を積層して搭載した半導体装置及びその製造方法を提供することができる。これにより、半導体装置を小型化して省スペース化を図ることができる。   ADVANTAGE OF THE INVENTION According to this invention, the semiconductor device which laminated | stacked and mounted the several semiconductor element on the one wiring board, and its manufacturing method can be provided. As a result, the semiconductor device can be miniaturized to save space.

本発明の好ましい実施の形態における異種材料接合体およびその製造方法について、図面を参照して詳細に説明する。なお、同一機能を有する各構成部については、図示及び説明簡略化のため、同一符号を付して示す。   A dissimilar material joined body and a manufacturing method thereof according to a preferred embodiment of the present invention will be described in detail with reference to the drawings. In addition, about each structural part which has the same function, the same code | symbol is attached | subjected and shown for simplification of illustration and description.

（第１の実施形態）
本発明の半導体装置は、回路パターンを有する配線基板に複数の半導体素子が搭載されており、特に配線基板の垂直方向に距離が異なる２層以上に半導体素子が配置された多層構造となっていることを特徴としている。本発明の第１の実施形態に係る半導体装置を、図１を用いて以下に説明する。図１は、本発明の第１の実施形態の半導体装置１００の構造を示す断面図であり、配線基板１１０の上下面に対し垂直に切断したときの断面図を示している。 (First embodiment)
The semiconductor device of the present invention has a multilayer structure in which a plurality of semiconductor elements are mounted on a wiring board having a circuit pattern, and in particular, the semiconductor elements are arranged in two or more layers having different distances in the vertical direction of the wiring board. It is characterized by that. A semiconductor device according to a first embodiment of the present invention will be described below with reference to FIG. FIG. 1 is a cross-sectional view showing the structure of the semiconductor device 100 according to the first embodiment of the present invention, and shows a cross-sectional view when cut perpendicularly to the upper and lower surfaces of the wiring board 110.

配線基板１１０は、絶縁基材１１１の一方の面（図の上方）に回路パターン１１２が形成されるとともに、他方の面（図の下方）にも回路パターン１１３が形成されている。そして、回路パターン１１２上には半導体素子１２０ａが搭載され、回路パターン１１３上には半導体素子１２０ｂが搭載されている。本実施形態の半導体装置１００は、１つの配線基板１１０の両面に２つの半導体素子１２０ａ、１２０ｂを搭載した構造を有している。配線基板１１０と半導体素子１２０ａとの間、および配線基板１１０と半導体素子１２０ｂとの間には、それぞれ接着層１３１、１３２が配置され、これによって配線基板１１０に半導体素子１２０ａ、１２０ｂが接着されている。   The wiring substrate 110 has a circuit pattern 112 formed on one surface (upper side in the drawing) of the insulating base 111 and a circuit pattern 113 formed on the other surface (lower side in the drawing). A semiconductor element 120 a is mounted on the circuit pattern 112, and a semiconductor element 120 b is mounted on the circuit pattern 113. The semiconductor device 100 of the present embodiment has a structure in which two semiconductor elements 120a and 120b are mounted on both surfaces of one wiring board 110. Adhesive layers 131 and 132 are disposed between the wiring board 110 and the semiconductor element 120a and between the wiring board 110 and the semiconductor element 120b, respectively, whereby the semiconductor elements 120a and 120b are bonded to the wiring board 110. Yes.

配線基板１１０には、回路パターン１１２と一体に形成された外部接続用電極部１１４が設けられている。外部接続用電極部１１４は、銅からなる金属層の内部に樹脂を内蔵した突起状電極とすることができ、ここでは接着層１３１と同じ樹脂を内蔵した電極部としている。本実施形態では、回路パターン１１２と回路パターン１１３とが、外部接続用電極部１１４で電気的に接続されている。回路パターン１１２、１１３には、それぞれ半導体素子１２０ａ，１２０ｂと接続するためのバンプ１１５ａ、１１５ｂがさらに形成されている。   The wiring board 110 is provided with an external connection electrode portion 114 formed integrally with the circuit pattern 112. The external connection electrode portion 114 can be a protruding electrode in which a resin is built in a metal layer made of copper, and here, is an electrode portion in which the same resin as the adhesive layer 131 is built. In the present embodiment, the circuit pattern 112 and the circuit pattern 113 are electrically connected by the external connection electrode portion 114. The circuit patterns 112 and 113 are further formed with bumps 115a and 115b for connecting to the semiconductor elements 120a and 120b, respectively.

一方、半導体素子１２０ａ、１２０ｂはそれぞれ、一方の面に電極パッド（電極部）１２１を有し、さらに電極パッド１２１の少なくとも一部が露出するように保護層１２２を有している。電極パッド１２１には、それぞれ金からなるスタッドバンプ１２３ａ、１２３ｂが設けられ、スタッドバンプ１２３ａ、１２３ｂがそれぞれ回路パターン１１２、１１３上のバンプ１１５ａ、１１５ｂと電気的に接続されている。   On the other hand, each of the semiconductor elements 120a and 120b has an electrode pad (electrode part) 121 on one surface, and further has a protective layer 122 so that at least a part of the electrode pad 121 is exposed. The electrode pad 121 is provided with stud bumps 123a and 123b made of gold, and the stud bumps 123a and 123b are electrically connected to the bumps 115a and 115b on the circuit patterns 112 and 113, respectively.

上記のとおり、本実施形態の半導体装置１００は、配線基板１１０の両面にそれぞれ半導体素子１２０ａ、１２０ｂを搭載しており、半導体素子が２層に配置された構造となっている。半導体素子１２０ａ、１２０ｂを配線基板１１０の両面に搭載可能とすることにより、従来の半導体素子を１層だけ搭載するのに用いられていた配線基板と同程度の大きさの配線基板１１０で、２つの半導体素子１２０ａ、１２０ｂを搭載することが可能となっている。また、本実施形態は部品を内蔵する半導体装置にも適用可能である。   As described above, the semiconductor device 100 according to the present embodiment has a structure in which the semiconductor elements 120a and 120b are mounted on both surfaces of the wiring substrate 110, and the semiconductor elements are arranged in two layers. By making it possible to mount the semiconductor elements 120a and 120b on both sides of the wiring board 110, the wiring board 110 having the same size as the wiring board used to mount only one layer of the conventional semiconductor element can be used. Two semiconductor elements 120a and 120b can be mounted. The present embodiment can also be applied to a semiconductor device having a built-in component.

（第２の実施形態）
本発明の半導体装置の第２の実施形態として、第１の実施形態の半導体装置１００にさらに別の半導体素子を搭載可能にした半導体装置２００の構造を図２に示す。図２は、図１と同じ断面で切断したときの半導体装置２００の断面図である。本実施形態の半導体装置２００は、第１の実施形態の半導体装置１００の上下面に別の半導体装置を搭載するための別の回路パターン２１０ａ、２１０ｂを備えた構造を有している。 (Second Embodiment)
As a second embodiment of the semiconductor device of the present invention, FIG. 2 shows a structure of a semiconductor device 200 in which another semiconductor element can be mounted on the semiconductor device 100 of the first embodiment. FIG. 2 is a cross-sectional view of the semiconductor device 200 taken along the same cross section as FIG. The semiconductor device 200 of the present embodiment has a structure provided with other circuit patterns 210a and 210b for mounting other semiconductor devices on the upper and lower surfaces of the semiconductor device 100 of the first embodiment.

半導体装置２００は、接着層１３１、１３２の外表面にそれぞれ絶縁層２２０ａ、２２０ｂを形成しており、その外表面に回路パターン２１０ａ、２１０ｂがそれぞれ形成されている。半導体装置１００の半導体素子１２０ａ、１２０ｂが接着層１３１、１３２から露出している場合には、絶縁層２２０ａ、２２０ｂは半導体素子１２０ａ、１２０ｂを覆うような層厚で形成する。これにより、絶縁層２２０ａ、２２０ｂの外表面に回路パターン２１０ａ、２１０ｂを形成することができる。   In the semiconductor device 200, insulating layers 220a and 220b are formed on the outer surfaces of the adhesive layers 131 and 132, respectively, and circuit patterns 210a and 210b are formed on the outer surfaces, respectively. When the semiconductor elements 120a and 120b of the semiconductor device 100 are exposed from the adhesive layers 131 and 132, the insulating layers 220a and 220b are formed with a layer thickness so as to cover the semiconductor elements 120a and 120b. Thereby, the circuit patterns 210a and 210b can be formed on the outer surfaces of the insulating layers 220a and 220b.

絶縁層２２０ａ、２２０ｂの外表面に形成された回路パターン２１０ａ、２１０ｂは、貫通孔２１１ａ、２１１ｂの内面に形成された導体層２１３ａ、２１３ｂによって内層の回路パターン１１２、１１３にそれぞれ電気的に接続されている。このような構成とすることで、外層に形成された回路パターン２１０ａ、２１０ｂに搭載された半導体素子も、配線基板１１０の回路パターン１１２に電気的に接続され、複数の半導体素子を積層した多層化構造の半導体装置２００を提供することができる。   The circuit patterns 210a and 210b formed on the outer surfaces of the insulating layers 220a and 220b are electrically connected to the inner layer circuit patterns 112 and 113 by conductor layers 213a and 213b formed on the inner surfaces of the through holes 211a and 211b, respectively. ing. With this configuration, the semiconductor elements mounted on the circuit patterns 210a and 210b formed on the outer layer are also electrically connected to the circuit pattern 112 of the wiring substrate 110, and a plurality of semiconductor elements are stacked. A semiconductor device 200 having a structure can be provided.

本実施形態の半導体装置２００によれば、絶縁層２２０を設けてこれに回路パターン２１０を形成することで、その上に半導体素子をさらに搭載することが可能となっている。このように、絶縁層と半導体素子を多層化することで、配線基板１１０を大きくすることなく、半導体素子を追加して容易に搭載することができ、半導体装置の設置スペースの効率化を図ることが可能となる。また、本実施形態は部品を内蔵する半導体装置にも適用可能である。   According to the semiconductor device 200 of the present embodiment, the semiconductor layer can be further mounted thereon by providing the insulating layer 220 and forming the circuit pattern 210 thereon. As described above, by multilayering the insulating layer and the semiconductor element, it is possible to easily mount additional semiconductor elements without increasing the size of the wiring board 110, and to improve the efficiency of installation space of the semiconductor device. Is possible. The present embodiment can also be applied to a semiconductor device having a built-in component.

本発明の第１の実施形態の半導体装置１００の製造方法を、図３、４、５に示す断面図を用いて説明する。図３は、配線基板１１０の回路パターン１１２を形成するための回路パターン用導体層１１２ａを作製するまでの製造工程を示しており、図４は、回路パターン用導体層１１２ａに回路パターン１１２およびバンプ１１５を作製する工程を示している。図３、４の工程によって配線基板１１０が作製される。さらに図５では、配線基板１１０に半導体素子を複数積層する製造方法を示しており、これにより本発明の第１の実施形態の半導体装置１００が作製される。   A method for manufacturing the semiconductor device 100 according to the first embodiment of the present invention will be described with reference to cross-sectional views shown in FIGS. FIG. 3 shows a manufacturing process until the circuit pattern conductor layer 112a for forming the circuit pattern 112 of the wiring board 110 is formed. FIG. 4 shows the circuit pattern 112 and the bumps on the circuit pattern conductor layer 112a. 115 shows a process of manufacturing 115. The wiring board 110 is manufactured by the steps of FIGS. Further, FIG. 5 shows a manufacturing method in which a plurality of semiconductor elements are stacked on the wiring board 110, whereby the semiconductor device 100 according to the first embodiment of the present invention is manufactured.

図３に示す回路パターン用導体層１１２ａを形成するまでの工程では、まずステップＳ０１において、銅層５１とピーラブル銅箔５２からなる基台５０を用い、ロール・ツー・ロール方式で半導体装置１００を作製するために、基台５０をローラに係止するための穴５３をパンチングにより形成する。ピーラブル銅箔５２として、たとえば５/３０μｍのものを用いることができる。   In the process until the circuit pattern conductor layer 112a shown in FIG. 3 is formed, first, in step S01, the base 50 including the copper layer 51 and the peelable copper foil 52 is used to fabricate the semiconductor device 100 by the roll-to-roll method. In order to produce, the hole 53 for latching the base 50 to a roller is formed by punching. As the peelable copper foil 52, for example, 5/30 μm copper foil can be used.

つぎのステップＳ０２において、銅層５１の上面に感光性カバーレイ５４をラミネートする。感光性カバーレイ５４として、たとえば２５、３８、５０μｍのいずれかの厚さのものを用いることができる。つぎのステップＳ０３では、感光性カバーレイ５４を露光、現像し、さらにＵＶキュア、加熱キュアの処理を行う。これにより、配線基板１１０の絶縁基材１１１が形成される。絶縁基材１１１には、外部接続用電極部１１４を形成するための貫通孔１１４ａが形成される。   In the next step S02, a photosensitive coverlay 54 is laminated on the upper surface of the copper layer 51. As the photosensitive coverlay 54, for example, one having a thickness of 25, 38, or 50 μm can be used. In the next step S03, the photosensitive coverlay 54 is exposed and developed, and further UV curing and heating curing are performed. Thereby, the insulating base material 111 of the wiring board 110 is formed. The insulating base 111 is formed with a through hole 114 a for forming the external connection electrode portion 114.

ステップＳ０４では、ピ−ラブル銅箔５２側に保護膜５５をラミネートし、その後、外部接続用電極部１１４を形成する貫通孔１１４ａの底部にＮｉめっき６１を施す。ここでＮｉめっきに変えて、Ａｕめっきを施した上にＮｉめっき６１を施すことも可能である。次のステップＳ０５からステップＳ０７において、回路パターン用導体層１１２ａを形成する。   In step S04, the protective film 55 is laminated on the peelable copper foil 52 side, and then Ni plating 61 is applied to the bottom of the through hole 114a for forming the external connection electrode portion 114. Here, instead of Ni plating, it is also possible to apply Ni plating 61 after Au plating. In the next step S05 to step S07, the circuit pattern conductor layer 112a is formed.

まずステップＳ０５において、絶縁基材１１１上にＮｉＣｒをスパッタリングして第１の下地層１１７を形成し、ステップＳ０６でＣｕをスパッタリングして第２の下地層１１８を形成する。つぎのステップＳ０７では、さらにＣｕをめっきして第２の下地層１１８の銅層を厚くする。これにより、十分な厚さの銅層からなる回路パターン用導体層１１２ａが作製される。   First, in step S05, NiCr is sputtered on the insulating substrate 111 to form the first underlayer 117, and in step S06, Cu is sputtered to form the second underlayer 118. In the next step S07, Cu is further plated to thicken the copper layer of the second base layer 118. Thus, the circuit pattern conductor layer 112a made of a sufficiently thick copper layer is produced.

つぎに、回路パターン用導体層１１２ａに回路パターン１１２およびバンプ１１５ａが作製されるまでの工程を、図４を用いて以下に説明する。図４（ａ）に示すステップＳ０８では、たとえばサブトラクティブ法等を用いて回路パターン用導体層１１２ａに回路パターン１１２を形成している。つぎのステップＳ０９では、回路パターン１１２の所定の位置にバンプ１１５ａを形成している。   Next, a process until the circuit pattern 112 and the bump 115a are formed on the circuit pattern conductor layer 112a will be described with reference to FIG. In step S08 shown in FIG. 4A, the circuit pattern 112 is formed on the circuit pattern conductor layer 112a using, for example, a subtractive method or the like. In the next step S09, bumps 115a are formed at predetermined positions of the circuit pattern 112.

つぎに、配線基板１１０に２つの半導体素子１２０ａ、１２０ｂを積層する製造方法を、図５を用いて説明する。ステップＳ１１では、回路パターン１１２上にアンダーフィル接着剤（樹脂）を貼付して接着層１３１を作製する。ステップＳ１２では、接着層１３１の上に半導体素子１２０ａを接着させ、フリップチップ接続により回路パターン１１２に接続する。半導体素子１２０ａには、電極パッド１２１と保護層１２２とがあらかじめ形成されており、電極パッド１２１の上にはスタッドバンプ１２３ａが設けられている。保護層１２２の面を接着層１３１の方に向け、スタッドバンプ１２３ａが回路パターン１１２上のバンプ１１５ａに接続されるように位置決めした上で、半導体素子１２０ａを接着層１３１に押圧する。   Next, a manufacturing method for stacking two semiconductor elements 120a and 120b on the wiring board 110 will be described with reference to FIG. In step S11, an underfill adhesive (resin) is pasted on the circuit pattern 112 to produce the adhesive layer 131. In step S12, the semiconductor element 120a is adhered on the adhesive layer 131 and connected to the circuit pattern 112 by flip chip connection. An electrode pad 121 and a protective layer 122 are formed in advance on the semiconductor element 120 a, and a stud bump 123 a is provided on the electrode pad 121. The semiconductor element 120a is pressed against the adhesive layer 131 after positioning the stud bump 123a to be connected to the bump 115a on the circuit pattern 112 with the surface of the protective layer 122 facing the adhesive layer 131.

次のステップＳ１３からステップＳ１５では、配線基板１１０の回路パターン１１２とは反対側の面、すなわち、外部接続用電極部１１４が形成された面に、別の回路パターン１１３を形成する。まずステップＳ１３では、ピーラブル銅箔５２を剥離除去して銅層５１を露出させる。次のステップＳ１４では、露出された銅層５１にサブトラクティブ法等を用いて所定の回路パターン１１３を形成している。回路パターン１１３を形成した後、さらに回路パターン１１３上の所定の位置にバンプ１１５ｂを作製する。   In the next step S13 to step S15, another circuit pattern 113 is formed on the surface of the wiring board 110 opposite to the circuit pattern 112, that is, the surface on which the external connection electrode portion 114 is formed. First, in step S13, the peelable copper foil 52 is peeled off and the copper layer 51 is exposed. In the next step S14, a predetermined circuit pattern 113 is formed on the exposed copper layer 51 using a subtractive method or the like. After the circuit pattern 113 is formed, bumps 115b are formed at predetermined positions on the circuit pattern 113.

ステップＳ１５では、ステップＳ１１およびステップＳ１２と同様に、回路パターン１１３上にアンダーフィル接着剤を貼付して接着層１３２を作製する。その後、接着層１３２の上に半導体素子１２０ｂを接着させ、フリップチップ接続により回路パターン１１３と接続する。半導体素子１２０ｂには、半導体素子１２０ａと同様に、電極パッド１２１と保護層１２２とが設けられており、電極パッド１２１の上にはスタッドバンプ１２３ｂが設けられている。半導体素子１２０ｂを接着層１３２に押圧することにより、スタッドバンプ１２３ｂが回路パターン１１３上のバンプ１１５ｂに電気的に接続される。これにより、第１の実施形態の半導体装置１００が作製される。   In step S15, as in step S11 and step S12, an underfill adhesive is pasted on the circuit pattern 113 to produce the adhesive layer 132. Thereafter, the semiconductor element 120b is bonded onto the adhesive layer 132 and connected to the circuit pattern 113 by flip chip connection. Similar to the semiconductor element 120a, the semiconductor element 120b is provided with an electrode pad 121 and a protective layer 122, and a stud bump 123b is provided on the electrode pad 121. By pressing the semiconductor element 120 b against the adhesive layer 132, the stud bump 123 b is electrically connected to the bump 115 b on the circuit pattern 113. Thereby, the semiconductor device 100 of the first embodiment is manufactured.

本発明の第２の実施形態の半導体装置２００の製造方法を、図６に示す断面図を用いて説明する。半導体装置２００は、第１の実施形態の半導体装置１００をもとに、これに図６に示す処理をさらに加えることで作製される。ステップＳ２１では、半導体素子１２０ａが搭載された接着層１３１の上面、および半導体素子１２０ｂが搭載された接着層１３２の上面、の両面に絶縁材を貼付し、これを硬化させることで絶縁層２２０ａ、２２０ｂを作製する。   A method for manufacturing the semiconductor device 200 according to the second embodiment of the present invention will be described with reference to the cross-sectional view shown in FIG. The semiconductor device 200 is manufactured based on the semiconductor device 100 of the first embodiment by further adding the processing shown in FIG. In step S21, an insulating material is applied to both surfaces of the upper surface of the adhesive layer 131 on which the semiconductor element 120a is mounted and the upper surface of the adhesive layer 132 on which the semiconductor element 120b is mounted, and the insulating layer 220a, 220b is produced.

次のステップＳ２２では、絶縁層２２０ａ、２２０ｂの所定の位置にレーザ光を照射して貫通孔２１１を形成する。その後、貫通孔２１１を形成する過程で発生したスミアを除去して銅との密着強度を高めるための樹脂粗化の処理を行うデスミアを行う。ステップＳ２３では、絶縁層２２０ａ、２２０ｂの表面および貫通孔２１１の表面にＮｉＣrのスパッタリング、Ｃｕのスパッタリングを行い、さらにＣｕめっき（無電解Ｃｕめっき）を行う。これにより、絶縁層２２０ａ、２２０ｂの表面にそれぞれ導体層２１２ａ、２１２ｂが形成され、貫通孔２１１ａ、２１１ｂの表面にそれぞれ導体層２１３ａ、２１３ｂが形成される。   In the next step S22, a through hole 211 is formed by irradiating a predetermined position of the insulating layers 220a and 220b with laser light. Thereafter, desmearing is performed in which a smear generated in the process of forming the through hole 211 is removed and a resin roughening process is performed to increase the adhesion strength with copper. In step S23, NiCr sputtering and Cu sputtering are performed on the surfaces of the insulating layers 220a and 220b and the surface of the through holes 211, and further Cu plating (electroless Cu plating) is performed. Thereby, conductor layers 212a and 212b are formed on the surfaces of the insulating layers 220a and 220b, respectively, and conductor layers 213a and 213b are formed on the surfaces of the through holes 211a and 211b, respectively.

ステップＳ２４では、絶縁層２２０ａ、２２０ｂの表面にそれぞれ形成された導体層２１２ａ、２１２ｂに、サブトラクティブ法あるいはセミアディティブ法を用いて所定の回路パターン２１０ａ、２１０ｂを形成する。これにより、本発明の第２の実施形態の半導体装置２００が作製される。   In step S24, predetermined circuit patterns 210a and 210b are formed on the conductor layers 212a and 212b formed on the surfaces of the insulating layers 220a and 220b, respectively, using a subtractive method or a semi-additive method. Thereby, the semiconductor device 200 according to the second embodiment of the present invention is manufactured.

以下、図５に示すステップＳ１１からの工程に従って、回路パターン２１０ａ、２１０ｂ上にさらに別の半導体素子を搭載することが可能となる。本実施形態の半導体装置の製造方法によれば、配線基板１１０の上部に複数の半導体装置を積層して搭載することが可能となり、半導体装置の設置スペースを効率的に利用することが可能となる。   Hereinafter, according to the process from step S11 shown in FIG. 5, it becomes possible to mount another semiconductor element on the circuit patterns 210a and 210b. According to the method for manufacturing a semiconductor device of this embodiment, a plurality of semiconductor devices can be stacked and mounted on the wiring substrate 110, and the installation space for the semiconductor device can be used efficiently. .

本発明の第３の実施形態に係る半導体装置３００を、図７に示す断面図を用いて説明する。図７に示す第３の実施形態の半導体装置３００は、第２の実施形態の半導体装置２００を横に並べた形状を有している。本発明によれば、配線基板１１０に対し、その垂直方向に複数の半導体素子を積層することが可能となるが、配線基板１１０の面積を拡大して水平方向にも複数の半導体素子を搭載することが可能となっている。   A semiconductor device 300 according to a third embodiment of the present invention will be described with reference to a cross-sectional view shown in FIG. A semiconductor device 300 according to the third embodiment shown in FIG. 7 has a shape in which the semiconductor devices 200 according to the second embodiment are arranged side by side. According to the present invention, it is possible to stack a plurality of semiconductor elements in the vertical direction on the wiring board 110, but the area of the wiring board 110 is enlarged and the plurality of semiconductor elements are mounted in the horizontal direction. It is possible.

図７に示す半導体装置３００は、配線基板１１０を水平方向に２倍に拡大した配線基板３１０を作製し、回路パターン３１２上に２つの半導体素子３２０ａ、３２０ｂを搭載している。また、配線基板３１０の回路パターン３１２とは反対の面に形成された回路パターン３１３にも、半導体素子３２０ｃ、３２０ｄの２つが搭載されている。このように本実施形態では、配線基板の垂直方向に複数の半導体素子を搭載できるだけでなく、水平方向にも複数の半導体素子を搭載することが可能となり、半導体装置の設置スペースを効率的に用いることが可能となる。また、本実施形態は部品を内蔵する半導体装置にも適用可能である。   In the semiconductor device 300 shown in FIG. 7, a wiring board 310 is produced by doubling the wiring board 110 in the horizontal direction, and two semiconductor elements 320 a and 320 b are mounted on the circuit pattern 312. Two semiconductor elements 320 c and 320 d are also mounted on a circuit pattern 313 formed on the surface of the wiring board 310 opposite to the circuit pattern 312. Thus, in this embodiment, not only can a plurality of semiconductor elements be mounted in the vertical direction of the wiring board, but also a plurality of semiconductor elements can be mounted in the horizontal direction, and the installation space of the semiconductor device is efficiently used. It becomes possible. The present embodiment can also be applied to a semiconductor device having a built-in component.

本発明の第４の実施形態の半導体装置４００を、図８を用いて以下に説明する。本実施形態の波動隊装置４００は、第３の実施形態の半導体装置３００と同様の構造を有しているが、本実施形態では半導体素子３２０ｂに代えて受動部品４２０を搭載している。このように、本発明の半導体装置では、半導体素子に限らず、コンデンサーや抵抗部品等の受動部品を配線基板１１０あるいは３１０に搭載することも可能である。   A semiconductor device 400 according to a fourth embodiment of the present invention will be described below with reference to FIG. The wave corps device 400 of this embodiment has the same structure as the semiconductor device 300 of the third embodiment, but in this embodiment, a passive component 420 is mounted instead of the semiconductor element 320b. Thus, in the semiconductor device of the present invention, not only the semiconductor element but also passive components such as a capacitor and a resistance component can be mounted on the wiring board 110 or 310.

本発明の第５の実施形態に係る半導体装置５００を、図９を用いて説明する。半導体装置５００は、第１の実施形態の半導体装置１００と同様に、配線基板１１０の両面に半導体素子１２０ａと１２０ｂをそれぞれ搭載している。本実施形態では、外部接続用電極部１１４にはんだボール１４０を載置して外部の基板等に接続できるように構成されている。外部接続用電極部１１４上にはんだボール１４０を載置可能とするために、接着層５３２を少なくとも外部接続用電極部１１４上には形成しない構造としている。   A semiconductor device 500 according to a fifth embodiment of the present invention will be described with reference to FIG. Similar to the semiconductor device 100 of the first embodiment, the semiconductor device 500 has the semiconductor elements 120a and 120b mounted on both surfaces of the wiring board 110, respectively. In the present embodiment, the solder ball 140 is placed on the external connection electrode portion 114 so as to be connected to an external substrate or the like. In order to make it possible to place the solder ball 140 on the external connection electrode portion 114, the adhesive layer 532 is not formed on at least the external connection electrode portion 114.

半導体装置５００では、配線基板１１０の回路パターン１１３側の半導体素子１２０ｂを搭載する領域近傍のみに接着層５３２を形成し、外部接続用電極部１１４が外部に露出した構造としている。そして、露出された外部接続用電極部１１４上には、それぞれはんだボール１４０が載置されている。本実施形態では、はんだボール１４０に挟まれた空間に半導体素子１２０ｂを搭載することで、無駄な空間を減らして省スペース化を図っている。   In the semiconductor device 500, the adhesive layer 532 is formed only in the vicinity of the region where the semiconductor element 120b on the circuit pattern 113 side of the wiring substrate 110 is mounted, and the external connection electrode portion 114 is exposed to the outside. The solder balls 140 are placed on the exposed external connection electrode portions 114, respectively. In the present embodiment, by mounting the semiconductor element 120b in a space sandwiched between the solder balls 140, a useless space is reduced to save space.

本発明の第６の実施形態に係る半導体装置６００を、図１０を用いて説明する。本実施形態の半導体装置６００は、第５の実施形態の半導体装置５００に半導体素子６２０をさらに追加しており、配線基板１１０の回路パターン１１２側に半導体素子１２０ａと６２０の２つを搭載し、回路パターン１１３側には半導体素子１２０ｂを搭載した３層構造に形成されている。   A semiconductor device 600 according to a sixth embodiment of the present invention will be described with reference to FIG. In the semiconductor device 600 of this embodiment, a semiconductor element 620 is further added to the semiconductor device 500 of the fifth embodiment, and two semiconductor elements 120a and 620 are mounted on the circuit pattern 112 side of the wiring board 110, On the circuit pattern 113 side, a three-layer structure with a semiconductor element 120b mounted thereon is formed.

半導体素子６２０は、半導体素子１２０ａの上部に積層されている。半導体素子１２０ａは、電極パッド１２１及びスタッドバンプ１２３を下側（配線基板１１０側）に向けたフェイスダウンの向きに搭載されており、半導体素子６２０は、半導体素子１２０ａとは逆向きのフェイスアップの向きに搭載されている。これにより、接着層であるＤＡＦテープ６４０を挟んで半導体素子６２０を半導体素子１２０ａと背中合わせに搭載することができる。   The semiconductor element 620 is stacked on the semiconductor element 120a. The semiconductor element 120a is mounted in a face-down orientation with the electrode pads 121 and the stud bumps 123 facing downward (wiring board 110 side), and the semiconductor element 620 is face-up opposite to the semiconductor element 120a. It is mounted in the direction. Thereby, the semiconductor element 620 can be mounted back-to-back with the semiconductor element 120a with the DAF tape 640 as an adhesive layer interposed therebetween.

半導体素子６２０をフェイスアップに搭載する場合、スタッドバンプを用いて電極パッド６２１を回路パターンに接続することができない。そこで、半導体装置６００では、電極パッド６２１と所定の回路パターン（本実施形態では回路パターン１１２）とをワイヤ６５０でワイヤボンディングして接続している。そして、半導体素子６２０とワイヤ６５０を所定の樹脂６６０でモールドしている。
上記のとおり、本実施形態によれば、配線基板１１０の回路パターン１１２側に半導体素子１２０ａ、６２０の２つを搭載し、回路パターン１１３側には半導体素子１２０ｂを搭載した３層構造を有する半導体装置６００を提供することができる。 When the semiconductor element 620 is mounted face up, the electrode pad 621 cannot be connected to the circuit pattern using the stud bump. Therefore, in the semiconductor device 600, the electrode pad 621 and a predetermined circuit pattern (circuit pattern 112 in the present embodiment) are connected by wire bonding with a wire 650. The semiconductor element 620 and the wire 650 are molded with a predetermined resin 660.
As described above, according to this embodiment, a semiconductor having a three-layer structure in which two semiconductor elements 120a and 620 are mounted on the circuit pattern 112 side of the wiring substrate 110 and the semiconductor element 120b is mounted on the circuit pattern 113 side. An apparatus 600 can be provided.

本発明の第５の実施形態の半導体装置５００を作製するための製造方法を、図１１を用いて説明する。半導体装置５００の製造方法では、回路パターン１１３およびバンプ１１５ｂを作製するまでの工程は、回路パターン１１２の左右両端に接着層１３１を設けない領域を形成する点を除いて、図５に示した半導体装置１００を作製する工程のステップＳ１４までと同じである。図１１（ａ）は、ステップＳ１４の状態を示している。   A manufacturing method for manufacturing the semiconductor device 500 according to the fifth embodiment of the present invention will be described with reference to FIGS. In the manufacturing method of the semiconductor device 500, the steps until the circuit pattern 113 and the bump 115 b are manufactured are the semiconductors shown in FIG. 5 except that regions where the adhesive layer 131 is not provided are formed on the left and right ends of the circuit pattern 112. The process is the same as that up to step S14 in the process of manufacturing the device 100. FIG. 11A shows the state of step S14.

図１１（ｂ）に示すステップＳ３１では、次のステップＳ３２で貼付するアンダーフィル接着剤を接着しない領域に対し、感光性カバーレイなどを用いてレジストを形成する。ここでは、少なくとも外部接続用電極部１１４の上にレジストを形成しておく。つぎのステップＳ３２で配線基板１１０の回路パターン１１３側にアンダーフィル接着剤を貼付する。これにより、ステップＳ３１でレジストが形成されていない領域に接着剤が貼付される。この接着剤の上に、スタッドバンプ１２３ｂを備えた半導体素子１２０ｂを搭載したのち、接着材を硬化して接着層５３２を形成する。   In step S31 shown in FIG. 11B, a resist is formed by using a photosensitive coverlay or the like on the region where the underfill adhesive applied in the next step S32 is not adhered. Here, a resist is formed at least on the external connection electrode portion 114. In the next step S32, an underfill adhesive is applied to the circuit pattern 113 side of the wiring board 110. Thereby, an adhesive agent is affixed on the area | region in which the resist is not formed by step S31. After mounting the semiconductor element 120b including the stud bump 123b on the adhesive, the adhesive is cured to form the adhesive layer 532.

ステップＳ３１において、外部接続用電極部１１４の上にレジストを形成したことから、外部接続用電極部１１４は、その上に接着層５３２が形成されておらず、外部に露出されている。ステップＳ３３では、露出した外部接続用電極部１１４の上にはんだボール１４０を載置する。これにより、第５の実施形態の半導体装置５００が作製される。   In step S31, since the resist is formed on the external connection electrode portion 114, the external connection electrode portion 114 is exposed to the outside without the adhesive layer 532 formed thereon. In step S33, the solder balls 140 are placed on the exposed external connection electrode portions 114. Thereby, the semiconductor device 500 of the fifth embodiment is manufactured.

次に、本発明の第６の実施形態の半導体装置６００を製造する方法を、図１２を用いて説明する。半導体装置６００は、図１１に示した第５の半導体装置５００の製造方法のステップＳ３１の次に、半導体装置６２０を搭載するステップＳ４１を追加している。ステップＳ４１では、半導体素子１２０ａの上部に、ＤＡＦテープ６４０を挟んで半導体素子１２０ａと背中合わせに半導体素子６２０を積層する。すなわち、フェイスダウンの向きに回路パターン１１２上に搭載された半導体素子１２０ａの上部に、半導体素子６２０をフェイスアップの向きに積層してＤＡＦテープ６４０で接着する。その後、半導体素子６２０の電極パッド６２１と回路パターン１１２とを、ワイヤ６５０でワイヤボンディングする。さらに、半導体素子６２０及びワイヤ６５０を覆うように、所定の樹脂６６０でモールドする。   Next, a method for manufacturing the semiconductor device 600 according to the sixth embodiment of the present invention will be described with reference to FIG. In the semiconductor device 600, step S41 for mounting the semiconductor device 620 is added after step S31 of the method for manufacturing the fifth semiconductor device 500 shown in FIG. In step S41, the semiconductor element 620 is laminated on the semiconductor element 120a back to back with the semiconductor element 120a with the DAF tape 640 interposed therebetween. That is, the semiconductor element 620 is laminated in the face-up direction on the upper part of the semiconductor element 120 a mounted on the circuit pattern 112 in the face-down direction, and is bonded by the DAF tape 640. Thereafter, the electrode pads 621 of the semiconductor element 620 and the circuit pattern 112 are wire-bonded with wires 650. Furthermore, it molds with predetermined resin 660 so that the semiconductor element 620 and the wire 650 may be covered.

ステップＳ４２では、ステップＳ３２と同様に、配線基板１１０の回路パターン１１３側にアンダーフィル接着剤を貼付する。これにより、ステップＳ３１でレジストが形成されていない領域に接着剤が貼付される。この接着剤の上に、スタッドバンプ１２３ｂを備えた半導体素子１２０ｂを搭載したのち、接着材を硬化して接着層５３２を形成する。   In step S42, as in step S32, an underfill adhesive is applied to the circuit pattern 113 side of the wiring board 110. Thereby, an adhesive agent is affixed on the area | region in which the resist is not formed by step S31. After mounting the semiconductor element 120b including the stud bump 123b on the adhesive, the adhesive is cured to form the adhesive layer 532.

ステップＳ４３では、ステップＳ３３と同様に、露出した外部接続用電極部１１４の上にはんだボール１４０を載置する。これにより、第６の実施形態の半導体装置６００が作製される。   In step S43, as in step S33, the solder ball 140 is placed on the exposed external connection electrode portion 114. Thereby, the semiconductor device 600 of the sixth embodiment is manufactured.

なお、本実施の形態における記述は、本発明に係る半導体装置およびその製造方法の一例を示すものであり、これに限定されるものではない。本実施の形態における半導体装置およびその製造方法の細部構成及び詳細な動作等に関しては、本発明の趣旨を逸脱しない範囲で適宜変更可能である。   Note that the description in this embodiment mode shows an example of a semiconductor device and a manufacturing method thereof according to the present invention, and the present invention is not limited to this. The detailed configuration and detailed operation of the semiconductor device and the manufacturing method thereof in the present embodiment can be changed as appropriate without departing from the spirit of the present invention.

本発明の第１の実施形態に係る半導体装置を示す断面図である。1 is a cross-sectional view showing a semiconductor device according to a first embodiment of the present invention. 本発明の第２の実施形態に係る半導体装置を示す断面図である。It is sectional drawing which shows the semiconductor device which concerns on the 2nd Embodiment of this invention. 第１の実施形態に係る半導体装置の製造工程を示す断面図（その１）である。FIG. 6 is a cross-sectional view (part 1) illustrating the manufacturing process of the semiconductor device according to the first embodiment; 第１の実施形態に係る半導体装置の製造工程を示す断面図（その２）である。FIG. 6 is a cross-sectional view (part 2) illustrating the manufacturing process of the semiconductor device according to the first embodiment; 第１の実施形態に係る半導体装置の製造工程を示す断面図（その３）である。FIG. 6 is a cross-sectional view (part 3) illustrating the manufacturing process of the semiconductor device according to the first embodiment; 第２の実施形態に係る半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor device which concerns on 2nd Embodiment. 本発明の第３の実施形態に係る半導体装置を示す断面図である。It is sectional drawing which shows the semiconductor device which concerns on the 3rd Embodiment of this invention. 本発明の第４の実施形態に係る半導体装置を示す断面図である。It is sectional drawing which shows the semiconductor device which concerns on the 4th Embodiment of this invention. 本発明の第５の実施形態に係る半導体装置を示す断面図である。It is sectional drawing which shows the semiconductor device which concerns on the 5th Embodiment of this invention. 本発明の第６の実施形態に係る半導体装置を示す断面図である。It is sectional drawing which shows the semiconductor device which concerns on the 6th Embodiment of this invention. 第５の実施形態に係る半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor device which concerns on 5th Embodiment. 第６の実施形態に係る半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor device which concerns on 6th Embodiment. 従来の半導体装置を示す断面図である。It is sectional drawing which shows the conventional semiconductor device.

符号の説明Explanation of symbols

５０ 基台
５１ 銅層
５２ ピーラブル銅箔
５４ 感光性カバーレイ
５５ 保護膜
６１ Ｎｉめっき
１００、２００、９００ 半導体装置
１１０、３１０、９１０ 配線基板
１１１、９１１ 絶縁基材
１１２、１１３、２１０、３１２、３１３、９１２ 回路パターン
１１４、９１３ 外部接続用電極部（突起状電極部）
１１５、９１４ バンプ
１１７ 第１の下地層
１１８ 第２の下地層
１２０ａ、１２０ｂ、３２０、６２０、９２０ 半導体素子
１２１、６２１、９２１ 電極パッド
１２２、９２２ 保護層
１２３、９２３ スタッドバンプ
１３１、１３２、５３２、９３０ 接着層
１４０、９４０ はんだボール
２１１ 貫通孔
２１２、２１３ 導体層
２２０ 絶縁層
４２０ 受動部品
６４０ ＤＡＦテープ
６５０ ワイヤ
６６０ 樹脂 50 Base 51 Copper layer 52 Peelable copper foil 54 Photosensitive cover lay 55 Protective film 61 Ni plating 100, 200, 900 Semiconductor device 110, 310, 910 Wiring substrate 111, 911 Insulating base material 112, 113, 210, 312, 313 , 912 Circuit pattern 114, 913 External connection electrode part (protruding electrode part)
115, 914 Bump 117 First underlayer 118 Second underlayer 120a, 120b, 320, 620, 920 Semiconductor element 121, 621, 921 Electrode pad 122, 922 Protective layer 123, 923 Stud bump 131, 132, 532, 930 Adhesive layer 140, 940 Solder ball 211 Through hole 212, 213 Conductor layer 220 Insulating layer 420 Passive component 640 DAF tape 650 Wire 660 Resin

Claims (12)

絶縁基材の少なくとも一方の面に回路パターンを有する配線基板と、
一方の面に電極部を有する２以上の半導体素子と、
前記配線基板と前記半導体素子とを一体に固定する接着層と、を備え、
前記配線基板の両面に前記半導体素子が配置され、それぞれが前記回路パターンに電気的に接続されている
ことを特徴とする半導体装置。 A wiring board having a circuit pattern on at least one surface of the insulating base;
Two or more semiconductor elements having electrode portions on one surface;
An adhesive layer that integrally fixes the wiring board and the semiconductor element;
The semiconductor device is characterized in that the semiconductor elements are arranged on both surfaces of the wiring board, and each is electrically connected to the circuit pattern. 前記半導体素子の前記配線基板とは反対側に絶縁層が配置され、
前記絶縁層の面上に別の回路パターンが形成され、前記絶縁層を貫通して前記配線基板の回路パターンに電気的に接続されている
ことを特徴とする請求項１に記載の半導体装置。 An insulating layer is disposed on the side of the semiconductor element opposite to the wiring board;
2. The semiconductor device according to claim 1, wherein another circuit pattern is formed on the surface of the insulating layer, penetrates the insulating layer, and is electrically connected to the circuit pattern of the wiring board. 前記電極部を前記配線基板側に向けて配置された前記半導体素子の他方の面に、前記電極部を前記配線基板の反対側に向けて配置された別の前記半導体素子が接着固定されている
ことを特徴とする請求項１または２に記載の半導体装置。 Another semiconductor element arranged with the electrode portion facing the other side of the wiring board is bonded and fixed to the other surface of the semiconductor element arranged with the electrode portion facing the wiring board side. The semiconductor device according to claim 1, wherein: 前記半導体素子は前記回路パターンに直接フリップチップ接続され、
前記別の半導体素子は前記回路パターンにワイヤボンディング接続されている
ことを特徴とする請求項３に記載の半導体装置。 The semiconductor element is directly flip-chip connected to the circuit pattern,
The semiconductor device according to claim 3, wherein the another semiconductor element is connected to the circuit pattern by wire bonding. 前記配線基板は、前記絶縁基材の他方の面に前記回路パターンに電気的に接続された２以上の外部接続用電極部を備え、
前記外部接続用電極部の隣接する２つの間に前記半導体素子が配置されている
ことを特徴とする請求項１に記載の半導体装置。 The wiring board includes two or more external connection electrode portions electrically connected to the circuit pattern on the other surface of the insulating base material,
The semiconductor device according to claim 1, wherein the semiconductor element is disposed between two adjacent external connection electrode portions. 前記配線基板の前記回路パターン側には、他方の面同士が接着された前記２つの半導体素子が配置され、
前記外部接続用電極部の間には別の前記半導体素子が配置されている
ことを特徴とする請求項５に記載の半導体装置。 On the circuit pattern side of the wiring board, the two semiconductor elements with the other surfaces bonded together are disposed,
The semiconductor device according to claim 5, wherein another semiconductor element is disposed between the external connection electrode portions. 前記回路パターンまたは前記絶縁層上の別の回路パターンに電気的に接続された受動部品をさらに備える
ことを特徴とする請求項１乃至６に記載の半導体装置。 The semiconductor device according to claim 1, further comprising a passive component electrically connected to the circuit pattern or another circuit pattern on the insulating layer. 絶縁基材の両面に回路パターンを有する配線基板と、一方の面に電極部を有する２以上の半導体素子と、前記配線基板と前記半導体素子とを一体に固定する接着層と、を備えた半導体装置の製造方法であって、
前記配線基板の両面に前記半導体素子を配置して前記回路パターンに電気的に接続する工程を含む
ことを特徴とする半導体装置の製造方法。 A semiconductor device comprising: a wiring board having circuit patterns on both sides of an insulating base; two or more semiconductor elements having electrode portions on one side; and an adhesive layer for integrally fixing the wiring board and the semiconductor elements. A device manufacturing method comprising:
A method of manufacturing a semiconductor device, comprising a step of disposing the semiconductor elements on both surfaces of the wiring board and electrically connecting to the circuit pattern. 前記半導体素子が配置された層の上部に絶縁層を形成する工程と、
前記絶縁層に別の回路パターンを形成して前記回路パターンに電気的に接続する工程と、をさらに含む
ことを特徴とする請求項８に記載の半導体装置の製造方法。 Forming an insulating layer on top of the layer in which the semiconductor element is disposed;
The method for manufacturing a semiconductor device according to claim 8, further comprising: forming another circuit pattern on the insulating layer and electrically connecting to the circuit pattern. 前記半導体素子の電極部を前記配線基板と反対側に向け、前記電極部を前記配線基板側に向けて配置された別の前記半導体素子上に背中合わせに搭載する工程を含む
ことを特徴とする請求項８に記載の半導体装置の製造方法。 The semiconductor device includes a step of mounting the electrode portions back to back on the other semiconductor elements arranged with the electrode portions facing away from the wiring substrate and the electrode portions facing toward the wiring substrate. Item 9. A method for manufacturing a semiconductor device according to Item 8. 前記半導体素子の電極部と前記配線基板上の前記回路パターンとをワイヤボンディングする工程を含む
ことを特徴とする請求項１０に記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 10, further comprising wire bonding the electrode portion of the semiconductor element and the circuit pattern on the wiring board. 前記絶縁基材の他方の面に別の回路パターンを形成する工程と、
前記別の回路パターン上に前記半導体素子を配置して前記別の回路パターンに電気的に接続する工程を含む
ことを特徴とする請求項８乃至１１に記載の半導体装置の製造方法。
Forming another circuit pattern on the other surface of the insulating substrate;
12. The method of manufacturing a semiconductor device according to claim 8, further comprising a step of arranging the semiconductor element on the another circuit pattern and electrically connecting the semiconductor element to the other circuit pattern.
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