JP2009205760A - Signal processing device - Google Patents
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Abstract
Description
本発明は信号処理装置に関し、特に、ディスク状記録媒体に対して光ビームを照射して、その反射光を電気信号に変換して処理する装置に関する。 The present invention relates to a signal processing apparatus, and more particularly to an apparatus that irradiates a disk-shaped recording medium with a light beam and converts the reflected light into an electrical signal for processing.
従来、DVDなどの光ディスクに対して映像データなどの情報信号を記録再生する装置が知られている。 2. Description of the Related Art Conventionally, an apparatus for recording and reproducing information signals such as video data on an optical disk such as a DVD is known.
DVDには所定の周期で蛇行するトラック(ウォブル)が予め形成されており、ディスク上に記録されるデータはこの蛇行周期(ウォブル周期)と同期している必要がある。 A track (wobble) that wobbles in a predetermined cycle is formed in advance on the DVD, and data recorded on the disk needs to be synchronized with this wobble cycle (wobble cycle).
そのため、DVDにデータを記録する際、ディスクに対する光ビームの反射光を利用して、ウォブルに位相同期したクロックを生成し、このクロックを用いてディスク上にデータを記録している。(例えば、特許文献1参照)
また、DVDに対してデータの書き込み、読み出しを行うドライブ装置では、ディスクから読み出したデータに同期したクロックを生成し、この再生クロックに従って再生されたデジタルデータを処理している。
For this reason, when recording data on a DVD, a reflected light of the light beam with respect to the disk is used to generate a clock that is phase-synchronized with the wobble, and the data is recorded on the disk using this clock. (For example, see Patent Document 1)
In addition, a drive device that writes and reads data to and from a DVD generates a clock synchronized with the data read from the disk and processes the digital data reproduced according to this reproduction clock.
更に、この種の装置においては、記録時において、ディスクが所定の回転速度で回転するよう制御している。 Further, in this type of apparatus, during recording, the disk is controlled to rotate at a predetermined rotational speed.
また、再生信号に同期したクロックを生成する際には、PLL回路が用いられる。 A PLL circuit is used when generating a clock synchronized with the reproduction signal.
また、上記のクロック生成にはPLL回路を用いるが、PLL回路を従来のアナログ回路で設計した場合、温度変化や経年変化、製造時ばらつきによるクロックの変動の影響が大きいため、デジタル回路で構成することが望まれる。 In addition, a PLL circuit is used for the clock generation described above, but when the PLL circuit is designed with a conventional analog circuit, it is greatly influenced by clock fluctuations due to temperature changes, aging changes, and manufacturing variations. It is desirable.
そのため、信号の増幅やAD変換と言った最低限必要なアナログ信号処理をアナログ専用ICで実行し、後の処理はデジタル信号処理LSIで実行するといった手段がとられる。
しかしながら、アナログ専用ICとデジタル信号処理LSI間で受け渡す信号の種類が多くなると、そのために必要なICのピン数が増加する傾向にある。このピン数増加は、実装上の制約やチップのコスト増加につながるため、ピン数を減らすための仕組みが必要である。 However, as the number of types of signals passed between the analog dedicated IC and the digital signal processing LSI increases, the number of IC pins required for this tends to increase. This increase in the number of pins leads to mounting restrictions and an increase in the cost of the chip, so a mechanism for reducing the number of pins is necessary.
また、元々DVDでは再生データの周波数が高く、更に近年では、2倍速や4倍速など、高速の書き込み、読み出しが一般的となっている。このため、再生RF信号のAD変換後のデータビットレートは非常に広帯域となる。このため、再生RF信号をアナログ信号処理ICでAD変換し、そのデータをデジタル信号処理LSIに渡す場合には、両者間の正確なデータの受け渡しが困難である。 In addition, the reproduction data frequency is originally high in DVD, and in recent years, high-speed writing and reading such as double speed and quadruple speed have become common. For this reason, the data bit rate after AD conversion of the reproduction RF signal has a very wide band. For this reason, when the reproduction RF signal is AD-converted by the analog signal processing IC and the data is transferred to the digital signal processing LSI, accurate data transfer between the two is difficult.
本発明は、上記の点に鑑みてなされたものであり、アナログ信号処理ICとデジタル信号処理LSIにおいて、アナログデジタルの切り分けを最適化することを目的とする。 The present invention has been made in view of the above points, and an object thereof is to optimize analog-digital separation in an analog signal processing IC and a digital signal processing LSI.
また、回路規模を抑えながら、安価な構成で光ディスクからの再生信号を処理することができる装置を提供することを目的とする。 It is another object of the present invention to provide an apparatus capable of processing a reproduction signal from an optical disc with an inexpensive configuration while reducing the circuit scale.
本発明は、所定の周期で蛇行するトラックが形成されたディスク状記録媒体に対して光ビームを照射する照射手段と、前記ディスク状記録媒体からの前記光ビームの反射光を受光し、電気信号を出力する受光手段と、前記受光手段からの出力信号に基づいて前記トラックの蛇行周期に係る周波数を有するウォブル信号を生成する信号生成手段と、制御信号の周波数を逓倍することによりクロックを生成するクロック生成手段と、前記クロックに基づいて前記ウォブル信号に応じた周波数の信号を生成し、前記ウォブル信号と前記ウォブル信号に応じた周波数の信号とを乗算処理することにより前記ウォブル信号と前記クロックとの位相差に応じた信号を出力する乗算手段と、前記乗算手段の出力信号をデジタル信号に変換するAD変換部と、前記AD変換部から出力されたデジタル信号をシリアルデータに変換して出力するシリアル変換部と、前記シリアル変換部から出力されたシリアルデータを入力し、前記シリアルデータから前記ウォブル信号とクロックとの位相差に応じたデジタル信号を検出する受信手段と、前記受信手段により検出されたデジタル信号に基づいて前記ウォブル信号と前記クロックとの位相差を検出する位相差検出手段と、前記位相差検出手段により検出された位相差に応じて前記ウォブル信号に同期した前記制御信号を生成し、前記生成した制御信号を前記クロック生成手段に出力する制御信号生成手段とを備える。 The present invention provides an irradiating means for irradiating a disk-shaped recording medium on which tracks meandering with a predetermined period are formed, light reflected from the disk-shaped recording medium, and an electric signal. A light receiving means for outputting a signal, a signal generating means for generating a wobble signal having a frequency related to the meandering cycle of the track based on an output signal from the light receiving means, and a clock by generating a frequency of the control signal. And generating a signal having a frequency corresponding to the wobble signal based on the clock, and multiplying the wobble signal and a signal having a frequency corresponding to the wobble signal by multiplying the wobble signal and the clock. Multiplying means for outputting a signal corresponding to the phase difference of the above, an AD converter for converting the output signal of the multiplying means into a digital signal, A serial conversion unit that converts the digital signal output from the AD conversion unit into serial data and outputs the serial data; and the serial data output from the serial conversion unit is input, and the order of the wobble signal and clock from the serial data is input. A receiving means for detecting a digital signal corresponding to the phase difference; a phase difference detecting means for detecting a phase difference between the wobble signal and the clock based on the digital signal detected by the receiving means; and the phase difference detecting means. Control signal generating means for generating the control signal synchronized with the wobble signal according to the detected phase difference and outputting the generated control signal to the clock generating means.
本発明により、AD変換後のデータをシリアライズすることによりチップ間のピン削減を実現した。 According to the present invention, pin reduction between chips is realized by serializing data after AD conversion.
以下、図面を用いて本発明の実施形態を説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
図1は、本発明の実施形態におけるディスク装置の構成を示す図である。図1の装置では、予め蛇行するトラックが形成された光ディスクDに対して光ビームを照射して情報信号を記録再生する。本実施形態では、光ディスクDとしてDVD−Rを用いる。 FIG. 1 is a diagram showing a configuration of a disk device according to an embodiment of the present invention. In the apparatus shown in FIG. 1, an optical signal is irradiated onto an optical disk D on which a meandering track has been formed in advance to record and reproduce information signals. In this embodiment, a DVD-R is used as the optical disc D.
図1において、101は映像データなどの情報データを入力する入力部、102は再生されたデータを出力する出力部である。103は、記録時においては入力された情報データを処理して記録に適した形態に変換し、再生時においては、ディスクからの反射光を処理すると共に再生データを処理して出力する信号処理部である。104はレーザドライバ、105はレーザビームを照射するレーザダイオードである。
In FIG. 1, 101 is an input unit for inputting information data such as video data, and 102 is an output unit for outputting reproduced data. A
106はビームスプリッタ、107はレンズである。112はレーザダイオード105の出射パワーを計測するフロントモニターである。レーザダイオード105、ビームスプリッタ106、レンズ107、フロントモニター112は光ピックアップユニット(OPU)113を構成する。108は光ディスクDを回転させるスピンドルサーボ回路であり、公知のスピンドルモータを含む。スピンドルサーボ回路108は、後述の様に信号処理部103から出力されるスピンドルエラー信号に従ってディスクDの回転を制御する。
109はピックアップサーボ回路である。ピックアップサーボ回路109は、OPU113を移動するピックアップモータと、レンズの位置を移動させるアクチュエータを有している。そして、ピックアップサーボ回路109は、後述の様に信号処理部103から出力されたフォーカスエラー、トラッキングエラー信号に従って、ディスクDに対するレーザビームの照射位置、フォーカスを制御する。
110はCPUを含むシステム制御部であり、操作部111からの指示によって各部を制御する。111は電源スイッチや記録、再生スイッチなど、各種のスイッチを有する操作部である。
記録時においては、入力された情報データに対し、信号処理部103により必要な処理を施す。そして、記録データに対してNRZI変調処理を行い、NRZI変調処理後の記録データの1、0のマーク長に応じて、レーザドライバを駆動するための変調信号(ライトストラテジー信号)を生成し、LDD104に出力する。LDD104は、103の出力信号に応じた電流を出力してレーザダイオード105のレーザビーム出射量を制御し、ビームスプリッタ106、レンズ107を介してディスクD上にビームを照射する。
At the time of recording, necessary processing is performed by the
DVD−Rでは、記録時にはディスク上のウォブル周期に同期したクロックでデータ記録を行う必要がある。またウォブルにはディスク上の位置情報を示す物理アドレス情報が埋め込まれている。このため、再生時、記録時ともに、ディスク反射光からウォブル信号を再生して、ウォブル信号に同期した記録クロックを生成すると共に、ウォブルに埋め込まれたアドレス情報を再生する必要がある。 In DVD-R, it is necessary to perform data recording with a clock synchronized with the wobble cycle on the disk during recording. In addition, physical address information indicating position information on the disk is embedded in the wobble. For this reason, it is necessary to reproduce the wobble signal from the disc reflected light to generate a recording clock synchronized with the wobble signal and to reproduce the address information embedded in the wobble during both reproduction and recording.
具体的には、ディスクDに対してレーザダイオード105によりレーザビームを照射する。そして、ディスクDからの反射光をビームスプリッタ102により受け、信号処理部103に送る。信号処理部103では、ディスクからの反射光を処理してウォブル信号を生成し、ウォブル信号を用いて記録用のクロックを生成するとともに、アドレス再生を行う。
Specifically, the
また、再生時においては、ディスクDからの反射光を信号処理部103に送り、再生されたデータに同期したクロックを生成する。そして、この再生クロックに従ってディスクDに既に記録された情報データを検出して出力する。
At the time of reproduction, reflected light from the disk D is sent to the
次に、本実施形態の特徴的な構成である、信号処理部103について説明する。
Next, the
また、再生時においては、ディスクDからの反射光を信号処理部103に送り、再生されたデータに同期したクロックを生成する。そして、この再生クロックに従ってディスクDに既に記録された情報データを検出して出力する。
At the time of reproduction, reflected light from the disk D is sent to the
次に、本実施形態の特徴的な構成である、信号処理部103について説明する。
Next, the
図2は信号処理部103の構成を示す図であり、信号処理部103は、三つの集積回路から構成される。201は光電変換IC(OEIC:Optical Electrical IC)、202はアナログフロントエンド(AFE)、203はデジタル処理回路である。OEIC201、AFE202はそれぞれアナログ信号処理回路として機能し、デジタル処理回路203はデジタル信号処理回路として機能している。そして、AFE202の各回路を一つのアナログ集積回路として構成し、デジタル処理回路203の各回路を一つのデジタル集積回路として構成する。
FIG. 2 is a diagram illustrating a configuration of the
図2において、ビームスプリッタ102からの反射光が受光センサ201aに出力される。受光センサ201aは、反射光を受けて光−電流変換を行い、受光量に応じた電流値をI/V変換器アンプ201bに出力する。I/V変換器201bは、受光センサ201aから出力された電流値を電圧値に変換し、AFE202に出力する。
In FIG. 2, the reflected light from the
図3は受光センサ204aの様子を示している。受光センサ204aは、矢印302方向に移動するディスクDのトラック301に対して図3に示す様に配置される。受光センサ204は、図3に示す様に、A〜Hの八つの受光部を有する。すなわち、A〜DのメインセンサーとE〜Hのサブセンサーである。
FIG. 3 shows a state of the light receiving sensor 204a. The light receiving sensor 204a is arranged as shown in FIG. 3 with respect to the
そして、各受光部から電気信号が出力される。また、後述するデータ再生RF信号処理用にメインセンサーを加算した信号(A+B+C+D)も別途出力される。 Then, an electrical signal is output from each light receiving unit. Further, a signal (A + B + C + D) obtained by adding the main sensor for data reproduction RF signal processing described later is also output separately.
図2に戻り、受光センサ201aの受光部A〜Dの出力信号が、AFE202におけるプレ処理部205、211に出力される。また、受光センサ201aの受光部A〜Hの出力信号が211に出力され、前述のメインセンサーを加算した信号がプレ処理部210に出力される。
Returning to FIG. 2, output signals of the light receiving units A to D of the light receiving sensor 201 a are output to the
また、ビームスプリッタ102における一部の信号はフロントモニターIC(FM)112に出力し、電気信号が信号処理部103へと出力される。
In addition, some signals in the
次に、ウォブル信号の処理について説明する。 Next, wobble signal processing will be described.
プレ処理部205は、受光センサ204aの出力信号に対し、フィルタリングによるノイズ除去や、増幅処理等のプレ処理を施す。そして、受光センサ204aの出力を公知のプッシュプル法(A+D−B−C)により演算することで、ディスクDのトラックの蛇行周期に同期したウォブル信号を生成してAD変換器(ADC)206とLPP検出部209に出力する。
The
本実施形態において、ADC206はΔΣ型AD変換器を用いた。そして、ウォブルクロックを分周したパルスに従ってΔΣAD変換器のSW動作を行う。この様な構成により、ウォブル信号とウォブルクロックの分周パルスとの乗算処理を利用したヘテロダイン検波を行い、その結果としてウォブル信号とウォブルクロックとの位相差に応じた信号を得る。そして、この乗算結果の信号をデジタル信号に変換し、パラレル−シリアル変換部(P/S)207に出力する。
In the present embodiment, the
PLL208には、後述の様に、デジタル処理回路203におけるWBL処理部216から出力された6.54MHzの正弦波信号が供給されている。PLL208は、この正弦波信号の周波数を8逓倍し、DVD−R、2倍速記録時のクロック相当の52.32MHzの動作クロックを発生し、ADC206に対してサンプリングクロックとして出力する。また、PLL208は、この動作クロックをLPP検出部209及び、P/S207に出力する。PLL208の出力クロックは、本実施形態における記録用のクロックとして使用される。
As will be described later, the
ここで、ADC206について説明する。
Here, the
図4はADC206の構成を示す図である。
FIG. 4 is a diagram showing the configuration of the
図4において、ADC206は、スイッチ401、404、符号反転回路402、405、ΔΣAD変換器403、406、カウンタ407及び、分周器408から構成される。
In FIG. 4, the
ウォブル信号は、スイッチ401、404の一方の端子と、符号反転回路402、405に送られる。符号反転回路402、405はそれぞれ、入力されたウォブル信号の符号を反転してスイッチ401、404の他方の端子に出力する。
The wobble signal is sent to one terminal of the
スイッチ401、404はそれぞれ、カウンタ407からの切り替え信号に従い、入力されたウォブル信号と符号反転回路402、405からの反転されたウォブル信号のうちの一方を選択してΔΣ型AD403、406に出力する。
The
カウンタ407はPLL208から出力された動作クロック(例えばDVDの2倍速なら52.32MHz)を186カウントすることで、ウォブル周波数(280KHz)に相当する矩形のサイン波信号とコサイン波信号を生成する。そして、これらの信号をスイッチ401、404の切り替え信号として出力する。
The
スイッチ401、404の出力は、それぞれΔΣAD変換器403、406により、1サンプル1ビットのデジタルデータに変換され、P/S207に出力される。
The outputs of the
次に、ADC206について詳細に説明する。
Next, the
本実施形態では、図4に示したADC206の機能を、ΔΣ型AD変換器の特徴を用いることで実現する。図7は、ADC206のうち、スイッチ401、符号反転回路402、及びΔΣAD403の回路構成を示す図である。
In the present embodiment, the function of the
図7において、702、710はコンデンサ(キャパシタ)であり、その容量をそれぞれC0,C1とする。701、703、704、705、709、711、712、713はそれぞれコンデンサ702、710の周囲に配置され、決められたタイミングでオン、オフされるスイッチである。
In FIG. 7,
そして、キャパシタ702、スイッチ701、703、704、705により一つのスイッチトキャパシタ回路717を構成する。また、キャパシタ710、スイッチ709、711、712、713により一つのスイッチトキャパシタ回路718を構成する。
The
706は容量C2のコンデンサ、707は反転アンプである。708は、PLL208からのクロックを分周器408により4分周したサンプリングクロックに応じて入力されたアナログ信号を閾値と比較して、比較結果に基づき、1サンプル1ビットのデジタル信号に変換するAD変換器である。AD変換器708の出力はP/S207に出力される。
714は、カウンタ407からの矩形波(切り替え信号)とタイミング信号生成部716からのタイミング信号とに基づき、スイッチ701、703、704、705のオン、オフを制御するスイッチ制御部である。また、715はAD変換器706の出力とタイミング信号生成部716からのタイミング信号とに基づいて、スイッチ709、711、712、713のオン、オフを制御するスイッチ制御部である。
A switch control unit 714 controls on / off of the
図7において、コンデンサ702の周囲にはスイッチ701、703、704、705が接続されている。タイミング信号生成部716は、PLL208からの動作クロックを用いて、ウォブル信号周波数に関連した図11に示すタイミング信号1101、1102を生成し、スイッチ制御部714、715に出力する。タイミング信号1101、1102は、カウンタ407からの切り替え信号と同じ周波数の信号であり、互いにハイレベル期間がオーバーラップしない信号である。
In FIG. 7, switches 701, 703, 704, and 705 are connected around the
スイッチ制御部714は、カウンタ407からの矩形波のレベルと、タイミング信号1101、1102に基づいて、各スイッチのオン、オフを制御する。
The switch control unit 714 controls on / off of each switch based on the level of the rectangular wave from the
また、スイッチ703とスイッチ711は、図7のA点を通じて反転アンプ707のマイナス端子に接続されており、反転アンプ707のマイナス端子と出力端子の間にはコンデンサ706が接続されている。
Further, the
A点に流れ込んだ電荷は、反転アンプ707のマイナス端子のインピーダンスが十分大きければ全てコンデンサ706に流れると考えることができ、またA点は仮想接地と考えることができる。
It can be considered that all the electric charge flowing into the point A flows to the
ここで、カウンタ407からの矩形波がローレベルであった場合、信号1101によりスイッチ701、705を切り替え、信号1102によりスイッチ703、704を切り替える。即ち、信号1101がハイレベルとなるタイミングではスイッチ701、705がオンになり、スイッチ703、704はオフされる。
Here, when the rectangular wave from the
これにより、コンデンサ702にQ=C0×Vinに相当する電荷がチャージされる。次に、信号1102がハイレベルとなるタイミングではスイッチ703、704がオンになり、スイッチ701、705はオフされる。
As a result, the
これにより、コンデンサ702にチャージされた電荷が、全てコンデンサ706に移される。
As a result, all the charges charged in the
一方、カウンタ407からの矩形波がハイレベルであった場合、信号1101によりスイッチ701、703を切り替え、信号1102によりスイッチ704、705を切り替える。即ち、信号1101がハイレベルとなるタイミングではスイッチ701、703がオンになり、スイッチ704、705はオフされる。
On the other hand, when the rectangular wave from the
これにより、VinとC0とで定まる電荷がコンデンサ702から引き抜かれる。
As a result, the electric charge determined by Vin and C0 is extracted from the
また、信号1102がハイレベルとなるタイミングでは、スイッチ704、705がオンになり、スイッチ701、703はオフされる。これにより、コンデンサ702がディスチャージされる。
At the timing when the signal 1102 becomes high level, the
このように各スイッチを制御することにより、コンデンサ706のチャージの方向を反転させることができ、結果として符号反転を実現することができる。
By controlling each switch in this way, the charge direction of the
また、ΔΣ型AD変換器として動作させるために、スイッチ709、711、712、713の制御が必要である。
In addition, the
即ち、スイッチ制御部715は、AD変換器708の出力が0の場合は、信号1101によりスイッチ709、713を切り替え、信号1102によりスイッチ711、712を切り替える。即ち、信号1101がハイレベルとなるタイミングでスイッチ709と713がオンになり、Q=C1×Vrefに相当する電荷がコンデンサ710にチャージされる。
That is, when the output of the AD converter 708 is 0, the
一方、AD変換器708の出力が1の場合は、信号1101によりスイッチ709、711を切り替え、信号1102によりスイッチ712、713を切り替える。即ち、信号1101がハイレベルとなるタイミングでスイッチ709と711がオンになり、Q=C1×Vrefに相当する電荷がコンデンサ710から引き抜かれる。そして、信号1102がハイレベルとなるタイミングでスイッチ712と713がオンになることで、コンデンサ710がディスチャージされる。
On the other hand, when the output of the AD converter 708 is 1, the
この様に各スイッチを制御することにより、ウォブル信号の電圧VinはC0/C2倍され、基準信号の電圧VrefはC1/C2倍される。そして、これらが加算されたのち積分されることになり、ウォブル信号をカウンタ407からの矩形波で符号反転した信号をデジタル信号に変換するΔΣ型AD変換器として動作させることがでる。
By controlling each switch in this way, the voltage Vin of the wobble signal is multiplied by C0 / C2, and the voltage Vref of the reference signal is multiplied by C1 / C2. These signals are added and integrated, and can be operated as a ΔΣ AD converter that converts a signal obtained by inverting the sign of the wobble signal with a rectangular wave from the
以上が、ADC206のうち、スイッチ401、符号反転回路402、及びΔΣAD403の構成についての説明であるが、スイッチ404、符号反転回路405、及びΔΣ型AD406も、図7に示した構成により同様に実現できる。
The above is the description of the configuration of the switch 401, the sign inversion circuit 402, and the
次に、ランドプリピット検出部209について説明する。
Next, the land
DVD−Rにおいては、ディスク上のトラックにおける所定の位置にランドプリピット(LPP)が形成されている。このランドプリピットは、ウォブル信号に対して所定の位相を有しており、このランドプリピットを検出することでディスク上のアドレスを検出することができる。図5(a)は、ウォブル信号とLPPの波形を示している。ウォブル信号のレベルをしきい値502と比較することにより、LPP波形501を検出することができる。
In DVD-R, land pre-pits (LPP) are formed at predetermined positions on tracks on the disc. The land pre-pit has a predetermined phase with respect to the wobble signal, and an address on the disc can be detected by detecting the land pre-pit. FIG. 5A shows the wobble signal and the LPP waveform. By comparing the level of the wobble signal with the
図5(b)はLPP検出部209の構成を示す図である。
FIG. 5B is a diagram illustrating a configuration of the
図5(b)において、比較器503にはプレ処理部205からのウォブル信号が入力される。また、カウンタ504は、PLL208から出力された52MHzの動作クロックを0〜185までカウントする。そして、185までカウントすると0に自己リセットする。
In FIG. 5B, the wobble signal from the
比較器503は、このウォブル信号のレベルと閾値とを比較する。そして、信号レベルが閾値よりも小さくなったことを検出すると、その時点でのカウンタ504のカウント値を取得して、LPPの検出タイミングを示すデジタル信号として出力する。
The
カウンタ504が0〜185までカウントする周期は、ウォブル信号の周期に等しい。そのため、比較器503によりLPPを検出した時点におけるカウンタ504のカウント値を取得することで、ウォブル信号に対するLPPの位相を検出することができる。
The cycle in which the
図2に戻り、P/S207は、PLL208からのクロックに従い、ADC206からのデジタル信号と、LPP検出部209からの出力データとを多重してシリアル信号に変換し、デジタル処理回路203に送る。また、P/S207は更に、所定のタイミングで同期データを多重してデジタル処理回路203に送る。
Returning to FIG. 2, the P /
また、PLL208からの動作クロックは、P/S207からのデジタルデータとは独立にデジタル処理回路203に送られる。このPLL208からのクロック(ウォブルクロック)は、デジタル処理回路203において、記録用のクロックとして使用される。
The operation clock from the
デジタル処理回路203において、シリアル−パラレル変換部(S/P)215は、PLL208からのクロックに従い、P/S207から出力されたデジタルデータを入力する。そして、図2におけるΔΣAD変換器403、406の出力、LPP検出データをそれぞれ分離してウォブル処理部(WBL)216に送る。
In the digital processing circuit 203, the serial-parallel conversion unit (S / P) 215 inputs the digital data output from the P /
S/P215は、PLL208からのクロックに応じて、入力したシリアルデータを保持するシフトレジスタと、入力したシリアルデータ列から同期データを検出し、パラレルデータの出力タイミングを制御するタイミング制御部を持つ。
The S / P 215 has a shift register that holds input serial data in accordance with the clock from the
図6はWBL処理部216の構成を示す図である。
FIG. 6 is a diagram illustrating a configuration of the
図6において、図4のΔΣAD変換器403、406の出力がS/P215により分離され、平均化フィルタ601、602に出力される。平均化フィルタ601、602は、入力された1ビットのΔΣADCの高域ノイズをカットし、多ビット化するデシメーションフィルターの効果と共に、デジタルデータを時間方向に平均化し、サンプリングレートの低いデジタルデータに変換して、後段の処理速度を緩和させる。フィルタ結果はそれぞれ乗算器603、604に出力する。
6, the outputs of the
乗算器603、604はそれぞれ、平均化フィルタ601、602の出力に対し、AGC回路606からのゲインを乗算する。そして、乗算器603は乗算結果をRMS回路607に出力する。また、乗算器604は乗算結果をループフィルタ605とRMS回路607に出力する。
RMS回路607は、各乗算器からの出力信号を、それぞれ2乗してから加算し、平方根を求めることで実効値(RMS:Root Mean Square)を求める。そして、その結果をAGC回路606に出力する。AGC回路606は、RMS値と所定の基準値との誤差を積分し、積分結果を乗算器603、604に出力することで、平均化フィルタ601、602の出力ゲインを一定に保つ。
The
乗算器604から出力された信号は、後述するように、PLL208からのクロック(ウォブルクロック)と再生されたウォブル信号(再生データ)との位相差を示している。ループフィルタ605はこの位相差信号を平均化することで周波数誤差信号に変換し、ウォブルエラー信号としてデジタルVCO608とサーボ処理部221に出力する。
The signal output from the
デジタルVCO608は、ループフィルタ605からの周波数情報に従って正弦波を発生し、PLL208に出力する。ここで、本実施形態では、図2に示す固定クロック発生部219から108MHzのクロックをデジタル発振器(VCO)608に供給する。そして、デジタルVCO608から約6.54MHz程度の正弦波を発生する。
The
ここで、プレ処理部205が出力するウォブル信号と、カウンタ407が出力する矩形のサイン波・コサイン波の関係について、図8〜図10を用いて説明する。
Here, the relationship between the wobble signal output from the
図8において、801はプレ処理部205が出力するウォブル信号である。また、802は、カウンタ407が出力し、スイッチ404に出力される矩形のコサイン波である。803はスイッチ404の出力である。図8では、ウォブル信号801の山、谷が最大となるタイミングで、矩形波402の符号が反転している。この状態は、ウォブル信号と、カウンタ407が生成したコサイン波形の位相が合致している状態である。
In FIG. 8,
また、カウンタ407からの矩形波の位相が遅れている場合が図9の901、902の状態、カウンタ407からの矩形波の位相が進んでいる場合が図10の1001、1002の状態である。903、1003はそれぞれ、カウンタ407からの矩形波の位相が遅れている場合、進んでいる場合のスイッチ404の出力を示している。
Further, the case where the phase of the rectangular wave from the
カウンタ407からの矩形波の位相が遅れている場合、903に示すように、スイッチ404の出力が803に比べて点線を超える部分が多く、平均するとプラスとなる。反対に、カウンタ407からの矩形波の位相が進んでいる場合は、1003に示すように、スイッチ404の出力が803に比べて点線を超える部分が少なくなり、平均するとマイナスとなる。
When the phase of the rectangular wave from the
このように、スイッチ404の出力をウォブル信号とカウンタ407からの矩形波との位相誤差、即ち、記録クロックに対するウォブル信号の位相変動量として扱うことができる。
In this way, the output of the
そこで、この位相誤差信号をΔΣAD406でデジタル信号に変換して、平均化フィルタ602で多値のデジタルデータに変換した結果が、多値のデジタル位相誤差信号として乗算器604に出力される。
Therefore, the phase error signal is converted into a digital signal by ΔΣAD 406 and converted into multivalued digital data by the averaging
また、804はカウンタ407が出力し、スイッチ401に出力される矩形のサイン波、805はスイッチ401の出力である。404、405の波形は、例えばDVDの2倍速時であれば280KHzのウォブル信号を、直交する2つの軸で直流に折り返した結果であり、当該2つの波形のRMS値を求めることで、振幅値を求めることができる。
次に、図2に戻り、再生RF信号の処理について説明する。 Next, returning to FIG. 2, processing of the reproduction RF signal will be described.
プレ処理部210は、受光センサ204の出力信号に対し、増幅処理等の処理のプレ処理を施す。そして、受光センサ204における受光部A〜Dの出力を全て加算することにより、再生データを検出するためのRF信号を生成し、アナログ信号の状態でデジタル処理回路203に出力する。
The pre-processing unit 210 performs pre-processing such as amplification processing on the output signal of the
デジタル処理回路203において、RF処理部217は、入力された再生RF信号から元のデジタルデータを検出して再生系処理部218に出力する。
In the digital processing circuit 203, the
図12は、RF処理部217の構成を示す図である。
FIG. 12 is a diagram illustrating a configuration of the
図において、プレ処理部210からのアナログRF信号がプレフィルタ1201に入力され、不要な周波数帯域の成分、ここでは高周波数成分が除去される。このプレフィルタ1201は、次段のAD変換器1202でAD変換する際に高域の折り返しが出ないように、AD変換器1202におけるサンプリング周波数の半分以上の周波数帯域を除去しておくためのアンチエイリアスフィルタである。 In the figure, the analog RF signal from the pre-processing unit 210 is input to the pre-filter 1201, and unnecessary frequency band components, here, high-frequency components are removed. This pre-filter 1201 is an anti-aliasing for removing a frequency band of half or more of the sampling frequency in the AD converter 1202 so that high-frequency aliasing does not occur when AD conversion is performed by the AD converter 1202 in the next stage. It is a filter.
AD変換器1202は、プレフィルタ1201によりフィルタ処理された再生信号を、図2の固定クロック発生部219からのクロックに従ってサンプリングする。そして、1サンプルnビット(nは2以上の整数)デジタル信号に変換してデジタルフィルタ1203に出力する。本実施形態において、DVD−Rからの4倍速再生時でのプレフィルタ1201に入力される再生信号の周波数は101.6MHzであり、2倍速再生時においては4倍速再生時の半分である50.8MHzである。また、AD変換器1202には、固定クロック発生部219により生成された108MHzの基準クロックが供給されており、AD変換器1202はこの108MHzのクロックに従ってプレフィルタ1201からの信号をサンプリングする。
The AD converter 1202 samples the reproduction signal filtered by the
デジタルフィルタ1203は、AD変換器1202からのデジタルデータに対し、以下を目的としてフィルタ処理を行う。
(1)不要な高域を落とす。
(2)デジタルデータのサンプル数を増加させ、次段の補間部1204で必要な4倍オーバーサンプルデータを生成する。
The digital filter 1203 performs a filtering process on the digital data from the AD converter 1202 for the following purpose.
(1) Drop unnecessary high frequencies.
(2) The number of samples of digital data is increased, and the 4-times oversampled data necessary for the interpolation unit 1204 in the next stage is generated.
まず、(1)について、図17を用いて模式的に説明する。 First, (1) will be schematically described with reference to FIG.
図17の1701は、プレフィルタ1201の周波数特性を示す図である。1701に示した様に、プレフィルタ1201は、AD変換器1202のサンプリング周波数である108MHzの半分の54MHz以上の帯域を低減している。
また、図17の1702は、後述の様に、AD変換後、デジタルフィルタ1203、及び補間部1204による処理を通じた周波数特性を示している。補間部1204から出力されるデータの周波数特性は、25MHz以上の帯域が低減されている。
次に、(2)の点について説明する。 Next, point (2) will be described.
本実施形態では、次段の補間部1204において、固定周波数の動作クロックに従いAD変換されたデータから、再生信号に同期したクロックのタイミングに応じた位置の再生データを生成する。そのため、AD変換器1202から出力されたデジタルデータのサンプル数を増加させる。具体的には、AD変換器1202からのデジタルデータにおける二つのサンプル間に三つのサンプルを挿入した4倍オーバーサンプルのデジタルデータを生成する。 In the present embodiment, the interpolation unit 1204 at the next stage generates reproduction data at a position corresponding to the timing of the clock synchronized with the reproduction signal from the data AD-converted according to the operation clock having a fixed frequency. Therefore, the number of samples of digital data output from the AD converter 1202 is increased. Specifically, 4-times oversampled digital data is generated by inserting three samples between two samples in the digital data from the AD converter 1202.
図14を用いてこの様子を説明する。 This situation will be described with reference to FIG.
図14(a)は、AD変換器1202からの二つのサンプル間に三つのサンプルを挿入した様子を示している。図中の白丸はAD変換器1202からの出力データで、黒丸が挿入したサンプルである。ただし、図14(a)では、挿入したサンプルの値は0である。そして、AD変換器1202からの出力サンプル(白丸)を用いて演算(補間)し、この様に挿入されたサンプル(黒丸)の値を求める。 FIG. 14A shows a state in which three samples are inserted between two samples from the AD converter 1202. White circles in the figure are output data from the AD converter 1202 and are samples in which black circles are inserted. However, in FIG. 14A, the value of the inserted sample is zero. Then, calculation (interpolation) is performed using the output sample (white circle) from the AD converter 1202, and the value of the sample (black circle) inserted in this way is obtained.
図14(b)はこの様に補間演算した結果を示す図である。 FIG. 14B is a diagram showing the result of the interpolation calculation in this way.
図14(b)に示すA,B,Cの三つのサンプル値が、複数のDのサンプル値を用いて求められる。 Three sample values A, B, and C shown in FIG. 14B are obtained using a plurality of D sample values.
図13はこの様な処理を行うデジタルフィルタ1203の構成を示す図である。 FIG. 13 is a diagram showing the configuration of a digital filter 1203 that performs such processing.
図13に示した様に、デジタルフィルタ1203は、20タップのFIRフィルタを四つ並べた構成とする。なお、各FIRフィルタをnタップの構成とし、タップ数、及びタップ係数は再生信号の周波数に応じて適宜設定することが可能である。 As shown in FIG. 13, the digital filter 1203 has a configuration in which four 20-tap FIR filters are arranged. Each FIR filter has an n-tap configuration, and the number of taps and tap coefficients can be set as appropriate according to the frequency of the reproduction signal.
そして、AD1202から出力されたデジタルデータの各サンプルが、四つのFIRフィルタ1301〜1304に対し、それぞれ出力される。
Each sample of the digital data output from the AD 1202 is output to the four
各FIRフィルタのタップ係数は、それぞれ、図14(b)におけるサンプルA,B,C,Dの位置に対応して設定されている。そして、各FIRフィルタは入力されたサンプル(ここでは連続した20個のサンプル)値を用いて演算を行い、それぞれ、図14(b)におけるサンプルA,B,C,Dの値を算出する。その結果、FIRフィルタ1301〜1304からは、図14(b)における一つの白丸と三つの黒丸からなるサンプルA〜Dが同時に出力される。 The tap coefficients of each FIR filter are set corresponding to the positions of samples A, B, C, and D in FIG. Each FIR filter performs an operation using the input sample (in this case, 20 consecutive samples) values, and calculates the values of samples A, B, C, and D in FIG. 14B, respectively. As a result, the FIR filters 1301 to 1304 output samples A to D including one white circle and three black circles in FIG.
これにより、AD変換器1202を実際に108MHz×4=432MHzで動作させること無く、基準クロックの4倍の周波数でサンプリングしてAD変換した結果と等しいオーバーサンプルデータを得ることができる。 As a result, it is possible to obtain oversampled data equal to the result of AD conversion after sampling at a frequency four times the reference clock without actually operating the AD converter 1202 at 108 MHz × 4 = 432 MHz.
補間部1204には再生データの他に、システム制御部110からの再生クロックの中心周波数情報と、ループフィルタ1208からの周波数変動の情報が与えられている。そして、これらの周波数情報を用いて、再生データに同期したクロックのタイミングを算出し、算出したクロックタイミングにおける再生データを生成する。
In addition to the reproduction data, the interpolation unit 1204 is provided with center frequency information of the reproduction clock from the
図15は補間部1204の構成を示す図である。 FIG. 15 is a diagram illustrating a configuration of the interpolation unit 1204.
図15において、デジタルフィルタ1203から並列に出力された四つのサンプルA〜Dは、セレクタ1501と1502に供給される。ただし、サンプルDだけは遅延部1504により1クロック期間遅延されてセレクタ1502に供給される。 In FIG. 15, four samples A to D output in parallel from the digital filter 1203 are supplied to selectors 1501 and 1502. However, only the sample D is delayed by one clock period by the delay unit 1504 and supplied to the selector 1502.
変換部1508は、システム制御部110からの再生倍速に応じた再生クロックの中心周波数情報から、ループフィルタ1208からの周波数変動の情報を減算し、更に周波数の逆数に変換する。これにより、次のクロックタイミングまでの間隔Δtを算出し、加算部1506に出力する。
The conversion unit 1508 subtracts the frequency fluctuation information from the loop filter 1208 from the center frequency information of the recovered clock corresponding to the playback double speed from the
変換部1508に出力される周波数情報は、後述の様に、再生信号に位相同期したクロックの周波数変動を示す情報である。この周波数情報をクロックタイミングの情報に変換することにより、再生データの位相変動に同期したクロックタイミングを得ることができる。 The frequency information output to the conversion unit 1508 is information indicating the frequency variation of the clock that is phase-synchronized with the reproduction signal, as will be described later. By converting this frequency information into clock timing information, it is possible to obtain a clock timing synchronized with the phase variation of the reproduction data.
加算部1506のもう一方の入力には、レジスタ1507からの位置情報が入力される。レジスタ1507は、108MHzの基準クロック位置からの前回の再生データの位置情報が格納されており、加算部1506はこれらを加算して区間判別部1505に出力する。
The position information from the register 1507 is input to the other input of the
具体的には、加算部1506は、レジスタ1507の値と変換部1508からの値を加算した和から、基準クロック期間に対応した所定値を減算した結果を出力する。
Specifically, the
区間判別部1505は、再生データのクロックタイミングがサンプルA〜Dを両端とする4系列データのどの区間に入っているかを判別する。そして、サンプルA〜Dのうち、判定した当該区間の両端のサンプルを選択して線形補間部1503に出力するよう、2ビットの制御信号をセレクタ1501、1502に出力する。また、判定結果に従い、更新されたクロックタイミングの基準クロックからの時間情報を算出してレジスタ1507に出力する。 The section discriminating unit 1505 determines which section of the 4 series data whose sample data A to D are the clock timing of the reproduction data is included. Then, 2-bit control signals are output to the selectors 1501 and 1502 so that the samples at both ends of the determined section are selected from the samples A to D and output to the linear interpolation unit 1503. Further, according to the determination result, time information from the reference clock of the updated clock timing is calculated and output to the register 1507.
更に、区間判別部1505は、判定した区間と、基準クロックからの時間情報とに従い、セレクタ1501、1502からのサンプル値を用いて補間演算を行う際に用いる比率を線形補間部1503に出力する。 Further, the section determination unit 1505 outputs to the linear interpolation unit 1503 the ratio used when performing the interpolation calculation using the sample values from the selectors 1501 and 1502 according to the determined section and the time information from the reference clock.
更に、区間判別部1505は、基準クロック間に再生データのクロックタイミングが存在するか否かに応じて、クロックイネーブルの信号を出力する。 Further, the section determination unit 1505 outputs a clock enable signal according to whether or not the clock timing of the reproduction data exists between the reference clocks.
次に、図12の補間部1204の動作の様子を、図16を用いて説明する。 Next, the operation of the interpolation unit 1204 in FIG. 12 will be described with reference to FIG.
図16において、図14と同様、白丸がAD変換部1202から出力されたサンプリングデータ、黒丸がデジタルフィルタ1203により生成された4倍オーバーサンプリングデータである。また、1601、1602の三角が、再生データとして検出すべきサンプルであるとする。また、ts1〜ts5は108MHzの基準クロックのタイミングであり、t1、t2はそれぞれ、再生データに位相同期したクロックによる再生データの検出位置を示している。2倍速再生時においては、再生データの周波数は50.8MHzであるとする。
In FIG. 16, as in FIG. 14, white circles are sampling data output from the AD conversion unit 1202, and black circles are quadruple oversampling data generated by the digital filter 1203. Further, it is assumed that
今、検出データ1602を生成しようとしているものとする。
Now, assume that
この場合、レジスタ1507には、基準クロックのタイミングtsからの前回のデータ検出点t1の時間差A1を示す値が保持されている。そして、変換部1508により再生クロック周波数の逆数を演算することで、再生データのクロック期間Δtを求める。t1にΔtを加えることで、再生データに同期した次のクロックタイミングt2を求める。その結果、レジスタ1507の値は、基準クロックタイミングtsとt2との差であるA2の値に更新される。 In this case, the register 1507 holds a value indicating the time difference A1 of the previous data detection point t1 from the reference clock timing ts. Then, the conversion unit 1508 calculates the reciprocal of the reproduction clock frequency to obtain the reproduction data clock period Δt. By adding Δt to t1, the next clock timing t2 synchronized with the reproduction data is obtained. As a result, the value of the register 1507 is updated to the value of A2, which is the difference between the reference clock timings ts and t2.
また、この時、基準クロックts2とts3の間には再生データのクロック点が無いので、クロックがディスエーブルされる。1607はクロックイネーブル/ディスエーブルを示す2値信号であり、この2値信号1607が図2のビタビ検出部1205、復調部1206、位相検出部1207、ループフィルタ1208に出力される。これら各回路は、クロックイネーブル期間だけ動作する。
At this time, since there is no clock point of reproduced data between the reference clocks ts2 and ts3, the clock is disabled.
また、区間判別部1505は、このA2の値に基づいて、再生データのクロックタイミングが、基準クロックの期間1605におけるどの区間に存在するかを判別する。
Further, the section determination unit 1505 determines in which section in the
具体的には、基準クロックの区間1605を、その間に含まれた隣接する二つのサンプルで四つの区間I〜IVに区切る。そして、再生データのクロックタイミングt2が、この四つの区間の何れに含まれるかを判別する。
Specifically, the
図16では、区間Iに含まれていることがわかる。 In FIG. 16, it can be seen that it is included in section I.
従って、区間Iの両隣接サンプル1603、1604をセレクタ1501、1502により選択し、これらのサンプル値を線形補間演算することにより、再生データの検出タイミングにおけるデータ1602の値を算出する。
Accordingly, both
同様に、再生データに同期したクロックの次のタイミングはt3となる。 Similarly, the next timing of the clock synchronized with the reproduction data is t3.
この時、基準クロックts4とts5の間には再生データのクロック点が無いので、クロックがディスエーブルされる。 At this time, since there is no clock point of the reproduction data between the reference clocks ts4 and ts5, the clock is disabled.
2倍速再生時においては、再生データのクロック周波数が50.8MHzであり、一方、AD変換時の基準クロック周波数は108MHzである。そのため、108MHzのクロックタイミングのうち、ほぼ2クロックに1回、再生データのクロックタイミングが存在しない期間がある。図16では、1606、1608がディスエーブル期間に相当する。 At the time of double speed reproduction, the clock frequency of the reproduction data is 50.8 MHz, while the reference clock frequency at AD conversion is 108 MHz. Therefore, of the 108 MHz clock timing, there is a period in which the clock timing of the reproduced data does not exist approximately once every two clocks. In FIG. 16, 1606 and 1608 correspond to a disable period.
図12に戻って説明を続ける。 Returning to FIG. 12, the description will be continued.
補間部1204により検出されたデータはビタビ復号部1205と位相検出部1207に出力される。また、再生データの検出タイミングで無い場合にクロックをディスエーブルする信号を生成し、ビタビ復号部1205、復調部1206、位相検出部1207、及びループフィルタ1208に出力する。
The data detected by the interpolation unit 1204 is output to the Viterbi decoding unit 1205 and the
ビタビ復号部1205は、補間部1204から出力された再生データから1サンプル1ビットの2値デジタルデータを検出し、復調部1206に出力する。復調部1206は再生データに対して所定の復調処理を施して、図2の再生系処理部218に出力する。
The Viterbi decoding unit 1205 detects binary digital data of 1 sample and 1 bit from the reproduction data output from the interpolation unit 1204, and outputs it to the demodulation unit 1206. The demodulator 1206 performs a predetermined demodulation process on the reproduction data and outputs it to the
また、位相検出部1207は、補間部1204から出力された、再生データに同期したクロック点での再生信号レベルに基づいて、再生した情報信号の位相変動量を検出し、ループフィルタ1208に出力する。ループフィルタ1208は、位相検出部1207の出力をラグリード積分処理することにより周波数情報に変換し、補間部1204に出力する。このように、補間部1204、位相検出部1207、ループフィルタ1208により、再生データに同期したクロックを生成するためのPLLが構成されている。
Further, the
再生系処理部218は、RF処理部217から出力された再生データに対し、エラー訂正処理や復号処理など、必要な処理を施し、図1の出力部102に出力する。
The playback
この様に再生RF信号を処理することにより、再生データが得られる。 By processing the reproduction RF signal in this way, reproduction data can be obtained.
次に、サーボ系の処理について説明する。 Next, processing of the servo system will be described.
プレ処理部211には、受光センサ204aの受光部A〜Hからの八つの出力信号がそれぞれ独立に供給される。プレ処理部211は、受光センサ204からの出力信号に対し、それぞれフィルタリング処理や増幅処理等の処理のプレ処理を施し、ADC212に出力する。
The pre-processing unit 211 is independently supplied with eight output signals from the light receiving units A to H of the light receiving sensor 204a. The pre-processing unit 211 performs pre-processing such as filtering processing and amplification processing on the output signal from the
ADC212は、受光部A〜Hの八つの出力信号をそれぞれデジタル信号に変換する8個のAD変換器から構成される。ADC212は8個のΔΣAD変換器からなり、ΔΣADC変換器はそれぞれ、分周器214から供給されるクロックに従って入力信号をサンプリングし、公知のΔΣの1ビットデジタル信号に変換してP/S213に出力する。
The
分周器214は、デジタル処理回路203の固定クロック発生部229から供給された固定周波数、ここでは108MHzのクロック、を8分周してADC212とP/S213に供給する。
The frequency divider 214 divides the fixed frequency supplied from the fixed clock generation unit 229 of the digital processing circuit 203, here, a 108 MHz clock, by 8, and supplies it to the
P/S213は、デジタル処理回路203からの固定周波数のクロックに従い、ADC212から出力された八つのデジタル信号をシリアル信号に変換して多重する。更に、P/S213は、所定のタイミングで同期データを多重してデジタル処理回路203に送る。この実施形態では受光センサ204aが八つの出力であるため、ADC212は8個のΔΣADCからなるが、受光センサ204aの出力の数に応じてΔΣADCの数を変えて良い。
The P / S 213 converts eight digital signals output from the
デジタル処理回路203において、S/P220は、固定クロック発生部229からのクロックに従い、P/S213から出力されたデジタルデータを入力し、サンプル毎のパラレルデータに変換してサーボ処理部221に送る。 In the digital processing circuit 203, the S / P 220 receives the digital data output from the P / S 213 according to the clock from the fixed clock generation unit 229, converts it into parallel data for each sample, and sends it to the servo processing unit 221.
また、サンプル毎のタイミング信号をSRVCLK(図2においては13.5MHz)としてサーボ処理部221に出力する。サーボ処理部221はSRVCLKに同期して動作する。 Further, the timing signal for each sample is output to the servo processing unit 221 as SRVCLK (13.5 MHz in FIG. 2). The servo processing unit 221 operates in synchronization with SRVCLK.
S/P220は、固定クロック発生部219からのクロックに応じて入力したシリアルデータを保持するシフトレジスタを有する。そして、入力したシリアルデータ列から同期データを検出し、パラレルデータの出力タイミングを決定する。
The S / P 220 has a shift register that holds serial data input according to the clock from the fixed
サーボ処理部221は、S/P220から出力された各受光部A〜Hの出力データに対し公知の作動プッシュプル法に基づくマトリクス演算を行う。そして、この演算結果により、ピックアップユニットと目標トラックとの間の位置ずれを示す、トラッキング制御のためのトラッキングエラー信号を生成する。 The servo processing unit 221 performs matrix calculation based on a known operation push-pull method on the output data of each of the light receiving units A to H output from the S / P 220. Then, based on the calculation result, a tracking error signal for tracking control indicating a positional deviation between the pickup unit and the target track is generated.
また、サーボ処理部221は、S/P220から出力された各受光部A〜Hの出力データに対し、公知の批点収差法に基づくマトリックス演算を行う。そして、この演算結果により、ディスクDに対するレーザビームのフォーカスずれを示す、フォーカス制御のためのフォーカスエラー信号を生成する。 In addition, the servo processing unit 221 performs matrix calculation based on a known critical aberration method on the output data of each of the light receiving units A to H output from the S / P 220. Then, based on the calculation result, a focus error signal for focus control indicating a focus shift of the laser beam with respect to the disk D is generated.
更に、サーボ処理部221は、WBL処理部216からの位相エラー信号に基づいて、ディスクDの目標速度に対する実際の回転速度のずれを示すスピンドルエラー信号を生成する。
Further, the servo processing unit 221 generates a spindle error signal indicating the deviation of the actual rotational speed with respect to the target speed of the disk D based on the phase error signal from the
そして、トラッキングエラー信号、フォーカスエラー信号及びスピンドルエラー信号に対し、サーボ処理内のDSPによりフィルタリング等の信号処理を行い、それぞれDA変換器222に出力する。DAC222は、入力されたトラッキングエラー信号、フォーカスエラー信号及びスピンドルエラー信号をそれぞれアナログ信号に変換する3個のAD変換器を有する。 Then, the tracking error signal, the focus error signal, and the spindle error signal are subjected to signal processing such as filtering by the DSP in the servo processing, and output to the DA converter 222, respectively. The DAC 222 includes three AD converters that convert the input tracking error signal, focus error signal, and spindle error signal into analog signals.
そして、トラッキングエラー信号とフォーカスエラー信号をそれぞれアナログ信号に変換して、図1のピックアップサーボ回路109に出力する。また、スピンドルエラー信号をアナログ信号に変換して、図1のスピンドルサーボ回路108に出力する。
Then, the tracking error signal and the focus error signal are converted into analog signals, respectively, and output to the
最後に、記録系処理部223について説明する。 Finally, the recording system processing unit 223 will be described.
記録系処理部223は、入力部101から入力された情報データに対し、符号化処理やエラー訂正符号化処理などの必要な処理を施す。そして、PLL208から出力されるWBLCLKに従ってデータを変調し、AFE202内のパワー制御回路224に出力する。パワー制御回路はフロントモニターIC112の出力からレーザダイオード105の出射パワーを計測し、出射パワーが最適になるように、レーザドライバ104を駆動する。
The recording system processing unit 223 performs necessary processing such as encoding processing and error correction encoding processing on the information data input from the
この様に、本実施形態では、所定の周期で蛇行するトラックが形成されたディスク状記録媒体に対して光ビームを照射する照射手段と、前記ディスク状記録媒体からの前記光ビームの反射光を受光し、電気信号を出力する受光手段と、前記受光手段からの出力信号に基づいて前記トラックの蛇行周期に係る周波数を有するウォブル信号を生成する信号生成手段と、制御信号の周波数を逓倍することによりクロックを生成するクロック生成手段と、前記クロックに基づいて前記ウォブル信号に応じた周波数の信号を生成し、前記ウォブル信号と前記ウォブル信号に応じた周波数の信号とを乗算処理することにより前記ウォブル信号と前記クロックとの位相差に応じた信号を出力する乗算手段と、前記乗算手段の出力信号をデジタル信号に変換するAD変換部と、前記AD変換部から出力されたデジタル信号をシリアルデータに変換して出力するシリアル変換部と、前記シリアル変換部から出力されたシリアルデータを入力し、前記シリアルデータから前記ウォブル信号とクロックとの位相差に応じたデジタル信号を検出する受信手段と、前記受信手段により検出されたデジタル信号に基づいて前記ウォブル信号と前記クロックとの位相差を検出する位相差検出手段と、前記位相差検出手段により検出された位相差に応じて前記ウォブル信号に同期した前記制御信号を生成し、前記生成した制御信号を前記クロック生成手段に出力する制御信号生成手段と、所定の周波数の固定クロックを生成する固定クロック生成部と、前記受光手段からの出力信号に基づいて前記ディスク状記録媒体に記録されたデータを検出するためのRF信号を生成するRF信号生成部と、前記RF信号生成部から出力されたRF信号を前記固定クロックに応じてデジタル信号に変換する第2のAD変換部と、前記第2のAD変換部から出力されたデジタル信号に基づいて前記ディスク状記録媒体に記録されたデータを検出するデータ検出手段と、前記固定クロックを分周する分周手段と、前記受光手段からの出力信号を前記分周手段により分周されたクロックに応じてデジタル信号に変換する第3のAD変換部と、前記第3のAD変換部から出力されたデジタル信号を前記固定クロックに応じて多重し、シリアルデータとして出力する第2のシリアル変換部と、前記第2のシリアル変換部からのシリアルデータを入力し、前記受光手段からの出力信号に対応するデジタル信号を検出する第2の受信手段と、前記第2の受信手段により検出されたデジタル信号に基づいて前記照射手段のトラッキングを制御するための信号を生成するサーボ処理部とを備え、前記クロック生成手段、前記乗算手段、前記AD変換部、前記シリアル変換部、前記RF信号生成部、前記分周手段、前記第3のAD変換部、及び前記第2のシリアル変換部を一つのアナログ集積回路として構成し、前記受信手段、前記位相差検出手段、前記制御信号生成手段、前記固定クロック生成部、前記第2のAD変換部、前記第2の受信手段、及び前記サーボ処理部を一つのデジタル集積回路として構成した。 As described above, in the present embodiment, the irradiation means for irradiating the light beam to the disk-shaped recording medium on which the meandering track is formed with a predetermined period, and the reflected light of the light beam from the disk-shaped recording medium A light receiving means for receiving light and outputting an electrical signal; a signal generating means for generating a wobble signal having a frequency related to the meandering cycle of the track based on an output signal from the light receiving means; and a frequency of the control signal is multiplied. And generating a signal having a frequency corresponding to the wobble signal based on the clock, and multiplying the wobble signal by a signal having a frequency corresponding to the wobble signal. A multiplier that outputs a signal corresponding to a phase difference between the signal and the clock; and an output signal of the multiplier is converted into a digital signal. An AD conversion unit; a serial conversion unit that converts the digital signal output from the AD conversion unit into serial data; and outputs the serial data output from the serial conversion unit. Receiving means for detecting a digital signal corresponding to the phase difference between the clock and the clock; phase difference detecting means for detecting a phase difference between the wobble signal and the clock based on the digital signal detected by the receiving means; and A control signal generating means for generating the control signal synchronized with the wobble signal according to the phase difference detected by the phase difference detecting means, and outputting the generated control signal to the clock generating means; and fixing a predetermined frequency A fixed clock generator for generating a clock, and the disc-shaped recording medium based on an output signal from the light receiving means; An RF signal generation unit that generates an RF signal for detecting recorded data, and a second AD conversion unit that converts the RF signal output from the RF signal generation unit into a digital signal in accordance with the fixed clock; Data detecting means for detecting data recorded on the disk-shaped recording medium based on the digital signal output from the second AD converter, frequency dividing means for dividing the fixed clock, and the light receiving means A third AD converter for converting the output signal from the digital signal according to the clock divided by the frequency divider, and the digital signal output from the third AD converter according to the fixed clock The second serial conversion unit that multiplexes and outputs the serial data and the serial data from the second serial conversion unit are input to the output signal from the light receiving means. Second receiving means for detecting a corresponding digital signal; and a servo processing unit for generating a signal for controlling tracking of the irradiation means based on the digital signal detected by the second receiving means; The clock generation unit, the multiplication unit, the AD conversion unit, the serial conversion unit, the RF signal generation unit, the frequency division unit, the third AD conversion unit, and the second serial conversion unit are combined into one analog unit. It is configured as an integrated circuit, and the receiving unit, the phase difference detecting unit, the control signal generating unit, the fixed clock generating unit, the second AD converting unit, the second receiving unit, and the servo processing unit are combined. Configured as two digital integrated circuits.
即ち、ウォブル信号、RF信号、及びサーボ処理のための各受光部の出力をそれぞれデジタル信号に変換した後、シリアルデータとしてデジタル処理回路に出力している。 That is, the wobble signal, the RF signal, and the output of each light receiving unit for servo processing are converted into digital signals, and then output as serial data to the digital processing circuit.
そのため、各信号をパラレルのデジタルデータとして伝送する場合に比べ、データを正確にデジタル信号処理回路に送信することができる。 Therefore, compared to the case where each signal is transmitted as parallel digital data, the data can be transmitted to the digital signal processing circuit more accurately.
また、アナログICとデジタルICの間のピン数を削減することが可能となる。 In addition, the number of pins between the analog IC and the digital IC can be reduced.
Claims (11)
前記ディスク状記録媒体からの前記光ビームの反射光を受光し、電気信号を出力する受光手段と、
前記受光手段からの出力信号に基づいて前記トラックの蛇行周期に係る周波数を有するウォブル信号を生成する信号生成手段と、
制御信号の周波数を逓倍することによりクロックを生成するクロック生成手段と、
前記クロックに基づいて前記ウォブル信号に応じた周波数の信号を生成し、前記ウォブル信号と前記ウォブル信号に応じた周波数の信号とを乗算処理することにより前記ウォブル信号と前記クロックとの位相差に応じた信号を出力する乗算手段と、
前記乗算手段の出力信号をデジタル信号に変換するAD変換部と、
前記AD変換部から出力されたデジタル信号をシリアルデータに変換して出力するシリアル変換部と、
前記シリアル変換部から出力されたシリアルデータを入力し、前記シリアルデータから前記ウォブル信号とクロックとの位相差に応じたデジタル信号を検出する受信手段と、
前記受信手段により検出されたデジタル信号に基づいて前記ウォブル信号と前記クロックとの位相差を検出する位相差検出手段と、
前記位相差検出手段により検出された位相差に応じて前記ウォブル信号に同期した前記制御信号を生成し、前記生成した制御信号を前記クロック生成手段に出力する制御信号生成手段とを備える信号処理装置。 Irradiating means for irradiating a light beam onto a disc-shaped recording medium on which tracks meandering with a predetermined period are formed;
A light receiving means for receiving reflected light of the light beam from the disk-shaped recording medium and outputting an electrical signal;
Signal generating means for generating a wobble signal having a frequency related to the meandering period of the track based on an output signal from the light receiving means;
Clock generation means for generating a clock by multiplying the frequency of the control signal;
Based on the clock, a signal having a frequency corresponding to the wobble signal is generated, and the wobble signal is multiplied by a signal having a frequency corresponding to the wobble signal to thereby respond to a phase difference between the wobble signal and the clock. Multiplying means for outputting the received signal;
An AD converter for converting the output signal of the multiplication means into a digital signal;
A serial converter that converts the digital signal output from the AD converter into serial data and outputs the serial data;
Receiving means for inputting serial data output from the serial conversion unit and detecting a digital signal corresponding to a phase difference between the wobble signal and a clock from the serial data;
Phase difference detecting means for detecting a phase difference between the wobble signal and the clock based on the digital signal detected by the receiving means;
A signal processing device comprising: a control signal generating unit that generates the control signal synchronized with the wobble signal according to the phase difference detected by the phase difference detecting unit, and outputs the generated control signal to the clock generating unit .
前記固定クロックを分周する分周手段と、
前記複数の受光部からの出力信号をそれぞれ前記分周手段により分周されたクロックに応じてデジタル信号に変換する第3のAD変換部と、
前記第3のAD変換部から出力された複数のデジタル信号を前記固定クロックに応じて多重し、シリアルデータとして出力する第2のシリアル変換部と、
前記第2のシリアル変換部からのシリアルデータを入力し、前記シリアルデータから前記複数の受光部からの出力信号に対応する複数のデジタル信号を検出する第2の受信手段と、
前記第2の受信手段により検出されたデジタル信号に基づいて前記照射手段のトラッキングを制御するための信号を生成するサーボ処理部とを備えたことを特徴とする請求項4記載の信号処理装置。 The light receiving means has a plurality of light receiving portions,
A frequency dividing means for dividing the fixed clock;
A third AD converter that converts the output signals from the plurality of light receiving units into digital signals according to the clocks divided by the frequency dividing unit,
A second serial conversion unit that multiplexes a plurality of digital signals output from the third AD conversion unit in accordance with the fixed clock and outputs as serial data;
Second receiving means for inputting serial data from the second serial conversion section and detecting a plurality of digital signals corresponding to output signals from the plurality of light receiving sections from the serial data;
5. The signal processing apparatus according to claim 4, further comprising: a servo processing unit that generates a signal for controlling tracking of the irradiation unit based on the digital signal detected by the second receiving unit.
前記ディスク状記録媒体からの前記光ビームの反射光を受光し、電気信号を出力する受光手段と、
前記受光手段からの出力信号に基づいて前記トラックの蛇行周期に係る周波数を有するウォブル信号を生成する信号生成手段と、
制御信号の周波数を逓倍することによりクロックを生成するクロック生成手段と、
前記クロックに基づいて前記ウォブル信号に応じた周波数の信号を生成し、前記ウォブル信号と前記ウォブル信号に応じた周波数の信号とを乗算処理することにより前記ウォブル信号と前記クロックとの位相差に応じた信号を出力する乗算手段と、
前記乗算手段の出力信号をデジタル信号に変換するAD変換部と、
前記AD変換部から出力されたデジタル信号をシリアルデータに変換して出力するシリアル変換部と、
前記シリアル変換部から出力されたシリアルデータを入力し、前記シリアルデータから前記ウォブル信号とクロックとの位相差に応じたデジタル信号を検出する受信手段と、
前記受信手段により検出されたデジタル信号に基づいて前記ウォブル信号と前記クロックとの位相差を検出する位相差検出手段と、
前記位相差検出手段により検出された位相差に応じて前記ウォブル信号に同期した前記制御信号を生成し、前記生成した制御信号を前記クロック生成手段に出力する制御信号生成手段と、
所定の周波数の固定クロックを生成する固定クロック生成部と、
前記受光手段からの出力信号に基づいて前記ディスク状記録媒体に記録されたデータを検出するためのRF信号を生成するRF信号生成部と、
前記RF信号生成部から出力されたRF信号を前記固定クロックに応じてデジタル信号に変換する第2のAD変換部と、
前記第2のAD変換部から出力されたデジタル信号に基づいて前記ディスク状記録媒体に記録されたデータを検出するデータ検出手段と、
前記固定クロックを分周する分周手段と、
前記受光手段からの出力信号を前記分周手段により分周されたクロックに応じてデジタル信号に変換する第3のAD変換部と、
前記第3のAD変換部から出力されたデジタル信号を前記固定クロックに応じて多重し、シリアルデータとして出力する第2のシリアル変換部と、
前記第2のシリアル変換部からのシリアルデータを入力し、前記受光手段からの出力信号に対応するデジタル信号を検出する第2の受信手段と、
前記第2の受信手段により検出されたデジタル信号に基づいて前記照射手段のトラッキングを制御するための信号を生成するサーボ処理部とを備え、
前記クロック生成手段、前記乗算手段、前記AD変換部、前記シリアル変換部、前記RF信号生成部、前記分周手段、前記第3のAD変換部、及び前記第2のシリアル変換部を一つのアナログ集積回路として構成し、前記受信手段、前記位相差検出手段、前記制御信号生成手段、前記固定クロック生成部、前記第2のAD変換部、前記第2の受信手段、及び前記サーボ処理部を一つのデジタル集積回路として構成したことを特徴とする信号処理装置。 Irradiating means for irradiating a light beam onto a disc-shaped recording medium on which tracks meandering with a predetermined period are formed;
A light receiving means for receiving reflected light of the light beam from the disk-shaped recording medium and outputting an electrical signal;
Signal generating means for generating a wobble signal having a frequency related to the meandering period of the track based on an output signal from the light receiving means;
Clock generation means for generating a clock by multiplying the frequency of the control signal;
Based on the clock, a signal having a frequency corresponding to the wobble signal is generated, and the wobble signal is multiplied by a signal having a frequency corresponding to the wobble signal to thereby respond to a phase difference between the wobble signal and the clock. Multiplying means for outputting the received signal;
An AD converter for converting the output signal of the multiplication means into a digital signal;
A serial converter that converts the digital signal output from the AD converter into serial data and outputs the serial data;
Receiving means for inputting serial data output from the serial conversion unit and detecting a digital signal corresponding to a phase difference between the wobble signal and a clock from the serial data;
Phase difference detecting means for detecting a phase difference between the wobble signal and the clock based on the digital signal detected by the receiving means;
Control signal generation means for generating the control signal synchronized with the wobble signal according to the phase difference detected by the phase difference detection means, and outputting the generated control signal to the clock generation means;
A fixed clock generator for generating a fixed clock of a predetermined frequency;
An RF signal generator for generating an RF signal for detecting data recorded on the disc-shaped recording medium based on an output signal from the light receiving means;
A second AD converter that converts the RF signal output from the RF signal generator into a digital signal according to the fixed clock;
Data detection means for detecting data recorded on the disc-shaped recording medium based on a digital signal output from the second AD converter;
A frequency dividing means for dividing the fixed clock;
A third AD converter for converting an output signal from the light receiving means into a digital signal according to the clock divided by the frequency dividing means;
A second serial conversion unit that multiplexes the digital signal output from the third AD conversion unit according to the fixed clock and outputs the multiplexed signal as serial data;
Second receiving means for inputting serial data from the second serial converter and detecting a digital signal corresponding to an output signal from the light receiving means;
A servo processing unit that generates a signal for controlling tracking of the irradiation unit based on the digital signal detected by the second receiving unit;
The clock generation unit, the multiplication unit, the AD conversion unit, the serial conversion unit, the RF signal generation unit, the frequency division unit, the third AD conversion unit, and the second serial conversion unit are combined into one analog unit. It is configured as an integrated circuit, and the receiving unit, the phase difference detecting unit, the control signal generating unit, the fixed clock generating unit, the second AD converting unit, the second receiving unit, and the servo processing unit are combined. A signal processing device characterized in that it is configured as one digital integrated circuit.
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