JP2009205613A - Semiconductor memory apparatus - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor memory apparatus which enables increase in the size and the laminated layer number of a plurality of laminated and mounted semiconductor memory devices. <P>SOLUTION: The semiconductor memory apparatus includes: a wiring substrate equipped with an device mounting part and connection pads arranged along one side of an external shape; and a plurality of semiconductor memory devices having electrode pads arranged along one side of the external shape. In this case, the plurality of semiconductor memory devices are provided with: semiconductor memory device groups which are laminated on the device mounting part of the wiring substrate so that the pad arrangement sides may look toward the same direction; and controller elements which are laminated on the semiconductor memory device groups and have at least the electrode pads arranged along one side of the external shape. The electrode pads of the plurality of semiconductor memory devices and the electrode pads of the controller elements are arranged in parallel in alignment with the arrangement positions of the connection pads on the wiring substrate. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、半導体記憶装置に関し、特に複数の半導体記憶素子を備えた半導体記憶装置に関する。   The present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device including a plurality of semiconductor memory elements.

ＮＡＮＤ型フラッシュメモリ等を内蔵するメモリカードは、小型化と大容量化が進められている。例えば、ＳＤ（登録商標）メモリカードのカードサイズは、通常のＳＤカードサイズ、ミニＳＤカードサイズ、マイクロＳＤカードサイズの三種類が存在し、マイクロＳＤカードにおいても大容量化が進められている。メモリカードの小型化を実現するために、メモリ素子やコントローラ素子等の半導体素子は配線基板上に積層して搭載されている。半導体素子の電極パッドはワイヤボンディングを使用して配線基板の接続パッドと電気的に接続されている。さらに、メモリカードの大容量化を図るために、メモリ素子自体も配線基板上に多段に積層されるようになってきている。   Memory cards incorporating NAND flash memory and the like are being reduced in size and capacity. For example, there are three types of SD (registered trademark) memory card sizes: a normal SD card size, a mini SD card size, and a micro SD card size, and the capacity of micro SD cards is also being increased. In order to reduce the size of the memory card, semiconductor elements such as a memory element and a controller element are stacked and mounted on a wiring board. The electrode pads of the semiconductor element are electrically connected to the connection pads of the wiring board using wire bonding. Furthermore, in order to increase the capacity of memory cards, the memory elements themselves are also stacked in multiple stages on a wiring board.

例えば、特許文献１に記載されたメモリカードでは、片側長辺に沿ってほぼ一列に形成された複数の電極パッドを備える複数のメモリ素子が積層され、複数の電極パッドと配線基板の接続パッドがボンディングワイヤにより接続される。積層されたメモリ素子上にはコントローラ素子が積層され、コントローラ素子の電極パッドはワイヤボンディングにより配線基板の接続パッドと接続される。コントローラ素子は、メモリ素子より小型でかつ細長形状であり、その長辺がボンディング時の超音波印加方向に対して平行になるように配置されている。
特開２００７−１２８９５３号公報 For example, in the memory card described in Patent Document 1, a plurality of memory elements including a plurality of electrode pads formed in a line along one long side are stacked, and the plurality of electrode pads and the connection pads of the wiring board are provided. Connected by bonding wire. Controller elements are stacked on the stacked memory elements, and electrode pads of the controller elements are connected to connection pads of the wiring board by wire bonding. The controller element is smaller and slender than the memory element, and is arranged so that its long side is parallel to the ultrasonic wave application direction during bonding.
JP 2007-128953 A

本発明は、積層して搭載する複数の半導体記憶素子のサイズの拡大や積層数の増大を可能にする半導体記憶装置を提供する。   The present invention provides a semiconductor memory device capable of increasing the size of a plurality of semiconductor memory elements to be stacked and mounted and increasing the number of stacked layers.

本発明の実施の形態に係る半導体記憶装置は、素子搭載部と、外形の一辺に沿って配列された接続パッドとを備える配線基板と、外形の一辺に沿って配列された電極パッドを有する複数の半導体記憶素子を備え、前記複数の半導体記憶素子は前記配線基板の前記素子搭載部上にパッド配列辺を同方向に向けるように積層された半導体記憶素子群と、前記半導体記憶素子群上に積層され、少なくとも外形の一辺に沿って配列された電極パッドを有するコントローラ素子と、前記複数の半導体記憶素子の前記電極パッドと前記配線基板の前記接続パッドとを電気的に接続する第１の金属ワイヤと、前記コントローラ素子の前記電極パッドと前記配線基板の前記接続パッドとを電気的に接続する第２の金属ワイヤと、前記複数の半導体記憶素子の前記電極パッドと前記コントローラ素子の前記電極パッドとを電気的に接続する第３の金属ワイヤと、を具備し、前記複数の半導体記憶素子の前記電極パッドと前記コントローラ素子の前記電極パッドは、前記配線基板の前記接続パッドの配列位置に合わせて平行に配置したことを特徴とする。   A semiconductor memory device according to an embodiment of the present invention includes a wiring board including an element mounting portion, a connection pad arranged along one side of the outer shape, and a plurality of electrode pads arranged along one side of the outer shape. A plurality of semiconductor memory elements, wherein the plurality of semiconductor memory elements are stacked on the element mounting portion of the wiring board so that the pad array sides are directed in the same direction, and on the semiconductor memory element group A controller element having electrode pads that are stacked and arranged along at least one side of the outer shape, and a first metal that electrically connects the electrode pads of the plurality of semiconductor memory elements and the connection pads of the wiring board A wire, a second metal wire that electrically connects the electrode pad of the controller element and the connection pad of the wiring board, and a front of the plurality of semiconductor memory elements A third metal wire that electrically connects the electrode pad and the electrode pad of the controller element, wherein the electrode pad of the plurality of semiconductor memory elements and the electrode pad of the controller element are connected to the wiring It is characterized by being arranged in parallel according to the arrangement position of the connection pads on the substrate.

本発明の実施の形態に係る半導体記憶装置は、素子搭載部と、少なくとも外形の二辺に沿って配列された接続パッドとを備える配線基板と、外形の一辺に沿って配列された電極パッドを有する複数の半導体記憶素子を備え、前記複数の半導体記憶素子は前記配線基板の前記素子搭載部上にパッド配列辺を同方向に向けるように積層される第１の素子群と、外形の他の一辺に沿って配列された電極パッドを有する複数の半導体記憶素子を備え、前記複数の半導体記憶素子は前記配線基板の前記素子搭載部上にパッド配列辺を同方向に向けるように積層される第２の素子群と、前記第２の素子群上に積層され、少なくとも外形の一辺に沿って配列された電極パッドを有するコントローラ素子と、前記第１の素子群を構成する前記複数の半導体記憶素子の前記電極パッドと前記配線基板の前記接続パッドとを電気的に接続する第１の金属ワイヤと、前記第２の素子群を構成する前記複数の半導体記憶素子の前記電極パッドと前記配線基板の前記接続パッドとを電気的に接続する第２の金属ワイヤと、前記コントローラ素子の前記電極パッドと前記配線基板の前記接続パッドとを電気的に接続する第３の金属ワイヤと、を具備し、前記第１の素子群を構成する前記複数の半導体記憶素子と前記第２の素子群を構成する前記複数の半導体記憶素子を前記電極パッドが互いに露出するように交互に積層するとともに、前記複数の半導体記憶素子の前記電極パッドと前記コントローラ素子の前記電極パッドは前記配線基板の前記接続パッドの配列位置に合わせて平行に配置したことを特徴とする。   A semiconductor memory device according to an embodiment of the present invention includes a wiring board including an element mounting portion, connection pads arranged along at least two sides of the outer shape, and electrode pads arranged along one side of the outer shape. A plurality of semiconductor memory elements, wherein the plurality of semiconductor memory elements are stacked on the element mounting portion of the wiring board so that the pad array side faces in the same direction; A plurality of semiconductor memory elements having electrode pads arranged along one side, wherein the plurality of semiconductor memory elements are stacked on the element mounting portion of the wiring board so that the pad array side is directed in the same direction; Two element groups, a controller element having electrode pads stacked on the second element group and arranged along at least one side of the outer shape, and the plurality of semiconductor memories constituting the first element group A first metal wire for electrically connecting the electrode pad of the child and the connection pad of the wiring board; and the electrode pad and the wiring board of the plurality of semiconductor memory elements constituting the second element group A second metal wire that electrically connects the connection pad of the controller, and a third metal wire that electrically connects the electrode pad of the controller element and the connection pad of the wiring board. The plurality of semiconductor memory elements constituting the first element group and the plurality of semiconductor memory elements constituting the second element group are alternately stacked so that the electrode pads are exposed to each other, and the plurality The electrode pad of the semiconductor memory element and the electrode pad of the controller element are arranged in parallel in accordance with the arrangement position of the connection pads on the wiring board.

本発明よれば、積層して搭載する複数の半導体記憶素子のサイズの拡大や積層数の増大を可能にする半導体記憶装置を提供することができる。   According to the present invention, it is possible to provide a semiconductor memory device capable of increasing the size of a plurality of semiconductor memory elements stacked and mounted and increasing the number of stacked layers.

以下、本発明の実施の形態を図面を参照して説明する。実施の形態に係る半導体記憶装置はここではマイクロＳＤカードを例に取って説明する。なお、実施の形態において、同一構成要素には同一符号を付け、実施の形態の間において重複する説明は省略する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. The semiconductor memory device according to the embodiment will be described here taking a micro SD card as an example. Note that, in the embodiments, the same components are denoted by the same reference numerals, and redundant description among the embodiments is omitted.

（第１の実施の形態）
図１は、第１の実施の形態に係るマイクロＳＤカード１の構成を示す平面図である。図２は、図１のＡ−Ａ線に沿った側面図である。図１において、マイクロＳＤカード１は、素子実装基板と端子形成基板とを兼ねる配線基板２を備える。配線基板２は、例えば、絶縁性樹脂基板の内部や表面に配線網を設けたものであり、具体的にはガラス−エポキシ樹脂やＢＴ樹脂（ビスマレイミド・トリアジン樹脂）等を使用したプリント配線基板が適用される。配線基板２は、素子実装面となる第１の主面２ａと、端子形成面となる第２の主面２ｂとを備える。 (First embodiment)
FIG. 1 is a plan view showing the configuration of the micro SD card 1 according to the first embodiment. FIG. 2 is a side view taken along line AA of FIG. In FIG. 1, a micro SD card 1 includes a wiring board 2 that serves as both an element mounting board and a terminal forming board. The wiring board 2 is, for example, provided with a wiring network inside or on the surface of an insulating resin board. Specifically, a printed wiring board using glass-epoxy resin, BT resin (bismaleimide / triazine resin) or the like. Applies. The wiring board 2 includes a first main surface 2a serving as an element mounting surface and a second main surface 2b serving as a terminal formation surface.

配線基板２は、概略矩形状の外形を有する。配線基板２の一方の短辺２Ａは、マイクロＳＤカード１を電子機器のカードスロットに挿入する際の先端部に相当する。他方の短辺２Ｂは、マイクロＳＤカード１の後方部に相当する。配線基板２の一方の長辺２Ｃは、直線形状である。配線基板２の他方の長辺２Ｄには、マイクロＳＤカード１の前後や表裏の向きを示す切り欠き部２Ｅやくびれ部２Ｆが形成されている。   The wiring board 2 has a substantially rectangular outer shape. One short side 2A of the wiring board 2 corresponds to a tip when the micro SD card 1 is inserted into a card slot of an electronic device. The other short side 2 </ b> B corresponds to the rear part of the micro SD card 1. One long side 2C of the wiring board 2 has a linear shape. On the other long side 2D of the wiring board 2, a notch portion 2E and a constricted portion 2F indicating the front and back direction of the micro SD card 1 and the front and back sides are formed.

配線基板２の第２の主面２ｂには、マイクロＳＤカード１の入出力端子となる外部接続端子３が形成されている。外部接続端子３は電解メッキ等により形成された金属層で構成される。なお、配線基板２の第２の主面２ｂはマイクロＳＤカード１の表面に相当する。   On the second main surface 2 b of the wiring board 2, external connection terminals 3 that are input / output terminals of the micro SD card 1 are formed. The external connection terminal 3 is composed of a metal layer formed by electrolytic plating or the like. The second main surface 2b of the wiring board 2 corresponds to the surface of the micro SD card 1.

配線基板２の第１の主面２ａには、素子搭載部４と、ワイヤボンディング時のボンディング部となる接続パッド５が形成されている。なお、配線基板２の第１の主面２ａはマイクロＳＤカード１の裏面に相当する。接続パッド５は、配線基板２の図示を省略した内部配線（スルーホール等）を介して、外部接続端子３と電気的に接続される。接続パッド５は、配線基板２の長辺２Ｄに沿ったパッド領域５Ａに配置されている。   On the first main surface 2a of the wiring board 2, there are formed an element mounting portion 4 and a connection pad 5 serving as a bonding portion at the time of wire bonding. The first main surface 2 a of the wiring board 2 corresponds to the back surface of the micro SD card 1. The connection pad 5 is electrically connected to the external connection terminal 3 via an internal wiring (through hole or the like) (not shown) of the wiring board 2. The connection pads 5 are arranged in a pad region 5A along the long side 2D of the wiring board 2.

配線基板２の第１の主面２ａの素子搭載部４には、複数のＮＡＮＤメモリチップ（半導体記憶素子）６Ａ〜６Ｈが積層されて搭載されている。ＮＡＮＤメモリチップ６Ｈ上にはコントローラチップ（コントローラ素子）７が積層されている。コントローラチップ７は、複数のＮＡＮＤメモリチップ６Ａ〜６Ｈからデータの書き込みや読み出しを行うＮＡＮＤメモリチップ６を選択し、選択したＮＡＮＤメモリチップ６へのデータを書き込み、また選択したＮＡＮＤメモリチップ６に記憶されたデータの読み出し等を行う。   A plurality of NAND memory chips (semiconductor memory elements) 6 </ b> A to 6 </ b> H are stacked and mounted on the element mounting portion 4 of the first main surface 2 a of the wiring board 2. A controller chip (controller element) 7 is stacked on the NAND memory chip 6H. The controller chip 7 selects the NAND memory chip 6 for writing and reading data from the plurality of NAND memory chips 6A to 6H, writes the data to the selected NAND memory chip 6, and stores it in the selected NAND memory chip 6. The read data is read out.

図２に示すように、配線基板２の第１の主面２ａ上には、８段のＮＡＮＤメモリチップ６Ａ〜６Ｈが下から順に積層されている。ＮＡＮＤメモリチップ６Ａは、その下面側に設けられたダイアタッチフィルム８Ａにより配線基板２の素子搭載部４に接着されている。ＮＡＮＤメモリチップ６Ｂ〜６Ｈは、中空フィルム９Ａ〜９Ｇを介して、下層のＮＡＮＤメモリチップ６Ａ〜６Ｇの各上面（積層面）に接着されている。なお、第１の実施の形態では、ＮＡＮＤメモリチップ６の積層数を８段とした場合を示すが、その積層数を特に限定するものではない。   As shown in FIG. 2, on the first main surface 2a of the wiring board 2, eight stages of NAND memory chips 6A to 6H are stacked in order from the bottom. The NAND memory chip 6A is bonded to the element mounting portion 4 of the wiring board 2 by a die attach film 8A provided on the lower surface side thereof. The NAND memory chips 6B to 6H are bonded to the upper surfaces (laminated surfaces) of the lower NAND memory chips 6A to 6G via the hollow films 9A to 9G. Although the first embodiment shows a case where the number of stacked NAND memory chips 6 is eight, the number of stacked layers is not particularly limited.

ダイアタッチフィルム８Ａは、ダイシングテープとボンディング剤としての機能を持ち合わせた接着フィルムである。その接着層には一般的なポリイミド樹脂、エポキシ樹脂、アクリル樹脂等を主成分とするものが用いられる。ダイアタッチフィルム８Ａは、ＮＡＮＤメモリチップ６Ａ〜６Ｈの外形と同一形状の矩形形状のものを用いている。   The die attach film 8A is an adhesive film having a function as a dicing tape and a bonding agent. As the adhesive layer, a material mainly composed of a general polyimide resin, epoxy resin, acrylic resin or the like is used. The die attach film 8A has a rectangular shape that is the same as the outer shape of the NAND memory chips 6A to 6H.

中空フィルム９Ａ〜９Ｇは、ＮＡＮＤメモリチップ６Ａ〜６Ｇの各上面に積層されている。中空フィルム９Ａ〜９Ｇは樹脂等を主成分とするものが用いられる。中空フィルム９Ａ〜９Ｇは、後述するＮＡＮＤメモリチップ６Ａ〜６Ｇの各上面（積層面）に備えられる電極パッド１０Ａ〜１０Ｇと、電極パッド１０Ａ〜１０Ｇに接続されるボンディングワイヤ１２Ａ〜１２Ｇとを樹脂内部に埋め込むように設けられている。中空フィルム９Ａ〜９Ｇは、ＮＡＮＤメモリチップ６Ａ〜６Ｈの外形と同一形状の矩形形状のものを用いている。   The hollow films 9A to 9G are stacked on the upper surfaces of the NAND memory chips 6A to 6G. As the hollow films 9A to 9G, those having a resin or the like as a main component are used. The hollow films 9A to 9G have electrode pads 10A to 10G provided on respective upper surfaces (stacked surfaces) of NAND memory chips 6A to 6G to be described later and bonding wires 12A to 12G connected to the electrode pads 10A to 10G inside the resin. It is provided to be embedded in. As the hollow films 9A to 9G, rectangular films having the same shape as that of the NAND memory chips 6A to 6H are used.

ＮＡＮＤメモリチップ６Ａ〜６Ｈは、矩形状の同一形状を有し、それぞれ上面に電極パッド１０Ａ〜１０Ｈを備えている。図１では、最上層に積層されたＮＡＮＤメモリチップ６Ｈの上面に備えられている電極パッド１０Ｈのみを示し、他の電極パッド１０Ａ〜１０Ｇの図示は省略している。電極パッド１０Ｈは、ＮＡＮＤメモリチップ６Ｈの外形の一辺（図１に示す長辺６ａ）に沿って一列に配列されている。同様に、他のＮＡＮＤメモリチップ６Ａ〜６Ｇの電極パッド１０Ａ〜１０Ｇも各ＮＡＮＤメモリチップ６Ａ〜６Ｇの外形の一辺（図示せず）に沿って一列に配列されている。また、電極パッド１０Ａ〜１０Ｈは、配線基板２の第１の主面２ａに配列された接続パッド５の配列位置に合わせて平行に配置されている。なお、本第１の実施の形態では、ＮＡＮＤメモリチップ６Ａ〜６Ｈの電極パッド１０Ａ〜１０Ｈが配列された辺をパッド配列辺と呼ぶものとする。   The NAND memory chips 6A to 6H have the same rectangular shape, and are provided with electrode pads 10A to 10H on the upper surface, respectively. In FIG. 1, only the electrode pad 10H provided on the upper surface of the NAND memory chip 6H stacked on the uppermost layer is shown, and the other electrode pads 10A to 10G are not shown. The electrode pads 10H are arranged in a line along one side (the long side 6a shown in FIG. 1) of the outer shape of the NAND memory chip 6H. Similarly, the electrode pads 10A to 10G of the other NAND memory chips 6A to 6G are also arranged in a line along one side (not shown) of the outer shape of each NAND memory chip 6A to 6G. The electrode pads 10 </ b> A to 10 </ b> H are arranged in parallel according to the arrangement position of the connection pads 5 arranged on the first main surface 2 a of the wiring board 2. In the first embodiment, the side on which the electrode pads 10A to 10H of the NAND memory chips 6A to 6H are arranged is referred to as a pad arrangement side.

コントローラチップ７は、ダイアタッチフィルム８ＢによりＮＡＮＤメモリチップ６Ｈの上面に接着されている。ダイアタッチフィルム８Ｂはコントローラチップ７の外形と同一形状の矩形形状のものを用いている。コントローラチップ７は、その上面に電極パッド１１を備えている。電極パッド１１は、コントローラチップ７の外形の一辺（図１に示す長辺）に沿って配列されている。また、電極パッド１１は、配線基板２の接続パッド５に直接接続されるものと、ＮＡＮＤメモリチップ６Ｈの電極パッド１０Ｈを介して配線基板２の接続パッド５に接続されるものがある。さらに、コントローラチップ７の電極パッド１１は、ＮＡＮＤメモリチップ６Ｈの電極パッド１０Ｈの配列位置と、配線基板２の接続パット５の配列位置に合わせて平行に配列されている。   The controller chip 7 is bonded to the upper surface of the NAND memory chip 6H by a die attach film 8B. The die attach film 8B has a rectangular shape that is the same as the outer shape of the controller chip 7. The controller chip 7 includes electrode pads 11 on the upper surface. The electrode pads 11 are arranged along one side of the outer shape of the controller chip 7 (long side shown in FIG. 1). In addition, there are electrode pads 11 that are directly connected to the connection pads 5 of the wiring board 2 and those that are connected to the connection pads 5 of the wiring board 2 via the electrode pads 10H of the NAND memory chip 6H. Further, the electrode pads 11 of the controller chip 7 are arranged in parallel in accordance with the arrangement position of the electrode pads 10H of the NAND memory chip 6H and the arrangement position of the connection pads 5 of the wiring board 2.

配線基板２の接続パッド５は、その第１の主面２ａに外形の一辺（図１に示す長辺２Ｄ）に沿って配列されている。配線基板２は、ＮＡＮＤメモリチップ６Ａ〜６Ｈの電極パッド１０Ａ〜１０Ｈと直接接続される接続パッド５を切り欠き部２Ｅ及びくびれ部２Ｆより外側に配置し、コントローラチップ７の電極パッド１１と直接接続される接続パッド５をくびれ部２Ｆに配置している。   The connection pads 5 of the wiring board 2 are arranged on the first main surface 2a along one side of the outer shape (long side 2D shown in FIG. 1). In the wiring board 2, the connection pads 5 directly connected to the electrode pads 10A to 10H of the NAND memory chips 6A to 6H are arranged outside the notch portion 2E and the constricted portion 2F, and are directly connected to the electrode pads 11 of the controller chip 7. The connecting pad 5 is arranged in the constricted portion 2F.

ＮＡＮＤメモリチップ６Ｈの電極パッド１０Ｈは、ボンディングワイヤ１２Ｈ（第１の金属ワイヤ）により配線基板２の接続パッド５と電気的に接続されている。同様に、ＮＡＮＤメモリチップ６Ａ〜６Ｇの電極パッド１０Ａ〜１０Ｇは、ボンディングワイヤ１２Ａ〜１２Ｇ（第１の金属ワイヤ）により配線基板２の接続パッド５と電気的に接続されている。コントローラチップ７の電極パッド１１は、ボンディングワイヤ１３Ａ（第３の金属ワイヤ）によりＮＡＮＤメモリチップ６Ｈの電極パッド１０Ｈと電気的に接続されるとともに、ボンディングワイヤ１３Ｂ（第２の金属ワイヤ）により配線基板２の接続パッド５と電気的に接続されている。   The electrode pads 10H of the NAND memory chip 6H are electrically connected to the connection pads 5 of the wiring board 2 by bonding wires 12H (first metal wires). Similarly, the electrode pads 10A to 10G of the NAND memory chips 6A to 6G are electrically connected to the connection pads 5 of the wiring board 2 by bonding wires 12A to 12G (first metal wires). The electrode pads 11 of the controller chip 7 are electrically connected to the electrode pads 10H of the NAND memory chip 6H by bonding wires 13A (third metal wires), and are also connected to the wiring board by bonding wires 13B (second metal wires). 2 connection pads 5 are electrically connected.

以上のように、図１に示したマイクロＳＤカード１では、配線基板２の長辺２Ｄに沿って一列に配列された電極パッド１０Ａ〜１０Ｈを有する複数のＮＡＮＤメモリチップ６Ａ〜６Ｈを備える。また、複数のＮＡＮＤメモリチップ６Ａ〜６Ｈは、配線基板２の第１の主面２ａの素子搭載部４上に電極パッド１０Ａ〜１０Ｈの配列辺（パッド配列辺）が同方向に向くように積層した。ＮＡＮＤメモリチップ６Ｈの積層面上にはコントローラチップ７を積層した。コントローラチップ７は、少なくとも配線基板２の長辺２Ｄに沿って一列に配列された電極パッド１１を有する。また、ＮＡＮＤメモリチップ６Ａ〜６Ｈの電極パッド１０Ａ〜１０Ｈとコントローラチップ７の電極パッド１１は、配線基板２の第１の主面２ａの接続パッド５の配列位置に合わせて平行に配列した。   As described above, the micro SD card 1 shown in FIG. 1 includes a plurality of NAND memory chips 6A to 6H having the electrode pads 10A to 10H arranged in a line along the long side 2D of the wiring board 2. The plurality of NAND memory chips 6A to 6H are stacked on the element mounting portion 4 on the first main surface 2a of the wiring board 2 so that the array sides (pad array sides) of the electrode pads 10A to 10H face in the same direction. did. A controller chip 7 was stacked on the stacked surface of the NAND memory chip 6H. The controller chip 7 has electrode pads 11 arranged in a line along at least the long side 2D of the wiring board 2. Further, the electrode pads 10A to 10H of the NAND memory chips 6A to 6H and the electrode pad 11 of the controller chip 7 are arranged in parallel according to the arrangement position of the connection pads 5 on the first main surface 2a of the wiring board 2.

配線基板２の第１の主面２ａに備えた複数の接続パッド５は、長辺２Ｄに沿って配列した。ＮＡＮＤメモリチップ６Ａ〜６Ｈの電極パッド１０Ａ〜１０Ｈと直接接続する接続パッド５と、ＮＡＮＤメモリチップ６Ｈの電極パッド１０Ｈを介してコントローラチップ７の電極パッド１１と接続する接続パッド５は、配線基板２の切り欠き部２Ｅ及びくびれ部２Ｆより外側に配置した。コントローラチップ７の電極パッド１１と直接接続する接続パッド５は、配線基板２のくびれ部２Ｆに配置した。   The plurality of connection pads 5 provided on the first main surface 2a of the wiring board 2 were arranged along the long side 2D. The connection pads 5 directly connected to the electrode pads 10A to 10H of the NAND memory chips 6A to 6H and the connection pads 5 connected to the electrode pads 11 of the controller chip 7 through the electrode pads 10H of the NAND memory chip 6H are the wiring board 2 The cutout portion 2E and the constricted portion 2F are arranged outside. The connection pads 5 that are directly connected to the electrode pads 11 of the controller chip 7 are arranged in the constricted portion 2F of the wiring board 2.

さらに、ＮＡＮＤメモリチップ６Ａ〜６Ｈ間には、各ＮＡＮＤメモリチップ６Ａ〜６Ｇの積層面上に中空フィルム９Ａ〜９Ｇを積層した。ダイアタッチフィルム８Ａと中空フィルム９Ａ〜９Ｇは、ＮＡＮＤメモリチップ６Ａ〜６Ｈと同一の外形の矩形形状を有するものを用いた。このため、ＮＡＮＤメモリチップ６Ａ〜６Ｇの電極パッド１０Ａ〜１０Ｇと、配線基板２の接続パッド５とを電気的に接続するボンディングワイヤ１２Ａ〜１２Ｇの接続端部を基板間に埋め込むことを可能にした。このため、ＮＡＮＤメモリチップ６Ａ〜６Ｇの電極パッド１０Ａ〜１０Ｇを露出する段差を設けることなく、ＮＡＮＤメモリチップ６Ａ〜６Ｈの外形の各辺を揃えて垂直方向に積層することを可能にした。   Furthermore, between the NAND memory chips 6A to 6H, hollow films 9A to 9G were stacked on the stacked surface of the NAND memory chips 6A to 6G. As the die attach film 8A and the hollow films 9A to 9G, those having a rectangular shape having the same outer shape as the NAND memory chips 6A to 6H were used. Therefore, it is possible to embed the connection ends of bonding wires 12A to 12G that electrically connect the electrode pads 10A to 10G of the NAND memory chips 6A to 6G and the connection pads 5 of the wiring substrate 2 between the substrates. . For this reason, it is possible to stack the vertical sides of the NAND memory chips 6A to 6H with the sides of the outer shapes aligned without providing a step to expose the electrode pads 10A to 10G of the NAND memory chips 6A to 6G.

以上のようにマイクロＳＤカード１を構成したため、図１に示す配線基板２の第１の主面２ａ上の部品配置限界位置１５内で最大の外形を有するＮＡＮＤメモリチップ６Ａ〜６Ｈを積層することが可能になった。その結果、マイクロＳＤカード１の外形寸法（Ｌ：１５．０ｍｍ，Ｗ：１１．０ｍｍ，Ｔ：１．０ｍｍ）内でＮＡＮＤメモリチップの容量を増大することが可能になった。   Since the micro SD card 1 is configured as described above, the NAND memory chips 6A to 6H having the maximum outer shape within the component placement limit position 15 on the first main surface 2a of the wiring board 2 shown in FIG. 1 are stacked. Became possible. As a result, the capacity of the NAND memory chip can be increased within the external dimensions (L: 15.0 mm, W: 11.0 mm, T: 1.0 mm) of the micro SD card 1.

（第２の実施の形態）
本第２の実施の形態では、上記第１の実施の形態で用いた中空フィルム９Ａ〜９Ｇを不要として、ＮＡＮＤメモリチップの積層数を更に増やしたマイクロＳＤカードの構成例について説明する。 (Second Embodiment)
In the second embodiment, a configuration example of a micro SD card in which the hollow films 9A to 9G used in the first embodiment are not required and the number of stacked NAND memory chips is further increased will be described.

本第２の実施の形態に係るマイクロＳＤカードについて図３及び図４を参照して説明する。図３は、第２の実施の形態に係るマイクロＳＤカード２０の構成を示す平面図である。図４は、図３のＡ−Ａ´線に沿った側面図である。なお、図３及び図４において、図１及び図２に示したマイクロＳＤカード１と同一の構成部分には同一符号を付しており、その構成説明は省略する。   A micro SD card according to the second embodiment will be described with reference to FIGS. FIG. 3 is a plan view showing the configuration of the micro SD card 20 according to the second embodiment. FIG. 4 is a side view taken along the line AA ′ of FIG. 3 and 4, the same reference numerals are given to the same components as those of the micro SD card 1 shown in FIGS. 1 and 2, and the description of the components is omitted.

配線基板２の第１の主面２ａには、素子搭載部４と、ワイヤボンディング時のボンディング部となる接続パッド２３が形成されている。なお、配線基板２の第１の主面２ａはマイクロＳＤカード１の裏面に相当する。接続パッド２３は、配線基板２の図示を省略した内部配線（スルーホール等）を介して、外部接続端子３と電気的に接続される。接続パッド２３は、配線基板２の外形の二つの長辺２Ｃ，２Ｄに沿ったパッド領域２３Ａ，２３Ｂに配置されている。   On the first main surface 2 a of the wiring substrate 2, an element mounting portion 4 and a connection pad 23 serving as a bonding portion at the time of wire bonding are formed. The first main surface 2 a of the wiring board 2 corresponds to the back surface of the micro SD card 1. The connection pad 23 is electrically connected to the external connection terminal 3 via an internal wiring (through hole or the like) (not shown) of the wiring board 2. The connection pads 23 are arranged in pad regions 23A and 23B along the two long sides 2C and 2D of the outer shape of the wiring board 2.

配線基板２の第１の主面２ａの素子搭載部４には、複数のＮＡＮＤメモリチップ（半導体記憶素子）２１Ａ〜２１Ｐが積層されて搭載されている。ＮＡＮＤメモリチップ２１Ｐ上にはコントローラチップ（コントローラ素子）７が積層されている。コントローラチップ７は、複数のＮＡＮＤメモリチップ２１Ａ〜２１Ｐからデータの書き込みや読み出しを行うＮＡＮＤメモリチップ２１を選択し、選択したＮＡＮＤメモリチップ２１へのデータを書き込み、また選択したＮＡＮＤメモリチップ２１に記憶されたデータの読み出し等を行う。   A plurality of NAND memory chips (semiconductor memory elements) 21 </ b> A to 21 </ b> P are stacked and mounted on the element mounting portion 4 of the first main surface 2 a of the wiring board 2. A controller chip (controller element) 7 is stacked on the NAND memory chip 21P. The controller chip 7 selects the NAND memory chip 21 that writes and reads data from the plurality of NAND memory chips 21 </ b> A to 21 </ b> P, writes data to the selected NAND memory chip 21, and stores it in the selected NAND memory chip 21. The read data is read out.

図４に示すように、配線基板２の第１の主面２ａ上には、１６段のＮＡＮＤメモリチップ２１Ａ〜２１Ｐが下から順に積層されている。ＮＡＮＤメモリチップ２１Ａは、その下面側に設けられたダイアタッチフィルム２２Ａにより配線基板２の素子搭載部４に接着されている。ＮＡＮＤメモリチップ２１Ｂ〜２１Ｐは、ダイアタッチフィルム２２Ｂ〜２２Ｐにより、下層のＮＡＮＤメモリチップ２１Ａ〜２１Ｏの各上面（積層面）に接着されている。なお、第２の実施の形態では、ＮＡＮＤメモリチップ２１の積層数を１６段とした場合を示すが、その積層数を特に限定するものではない。   As shown in FIG. 4, 16 stages of NAND memory chips 21 </ b> A to 21 </ b> P are stacked in order from the bottom on the first main surface 2 a of the wiring board 2. The NAND memory chip 21A is bonded to the element mounting portion 4 of the wiring board 2 by a die attach film 22A provided on the lower surface side thereof. The NAND memory chips 21B to 21P are bonded to the upper surfaces (laminated surfaces) of the lower NAND memory chips 21A to 21O by die attach films 22B to 22P. In the second embodiment, the case where the number of stacked NAND memory chips 21 is 16 is shown, but the number of stacked layers is not particularly limited.

ダイアタッチフィルム２２Ａ〜２２Ｐは、ダイシングテープとボンディング剤としての機能を持ち合わせた接着フィルムである。その接着層には一般的なポリイミド樹脂、エポキシ樹脂、アクリル樹脂等を主成分とするものが用いられる。ダイアタッチフィルム２２Ａ〜２２Ｐは、ＮＡＮＤメモリチップ２１Ａ〜２１Ｐの外形と同一形状の矩形形状のものを用いている。   The die attach films 22A to 22P are adhesive films having a function as a dicing tape and a bonding agent. As the adhesive layer, a material mainly composed of a general polyimide resin, epoxy resin, acrylic resin or the like is used. The die attach films 22A to 22P have rectangular shapes that are the same as the outer shapes of the NAND memory chips 21A to 21P.

ＮＡＮＤメモリチップ２１Ａ〜２１Ｐは、矩形状の同一形状を有し、それぞれ上面に電極パッド２４Ａ〜２４Ｐを備えている。図３では、最上層に積層されたＮＡＮＤメモリチップ２１Ｐの上面に備えられている電極パッド２４Ｐと、その下層に積層されたＮＡＮＤメモリチップ２１Ｍ〜２１Ｏの各上面に備えられている電極パッド２４Ｍ〜２４Ｏのみを示し、他の電極パッド２４Ａ〜２４Ｌの図示は省略している。図４に示すように、ＮＡＮＤメモリチップ２１Ａ〜２１Ｐは、各電極パッド２４Ａ〜２４Ｐが互いに露出するように段差をつけて積層している。   The NAND memory chips 21A to 21P have the same rectangular shape, and are provided with electrode pads 24A to 24P on the upper surfaces, respectively. In FIG. 3, the electrode pads 24P provided on the upper surface of the NAND memory chip 21P stacked on the uppermost layer, and the electrode pads 24M˜ provided on the upper surfaces of the NAND memory chips 21M to 21O stacked on the lower layer thereof. Only 24O is shown, and the other electrode pads 24A to 24L are not shown. As shown in FIG. 4, the NAND memory chips 21A to 21P are stacked with a step so that the electrode pads 24A to 24P are exposed to each other.

ＮＡＮＤメモリチップ２１Ａ，２１Ｂ，２１Ｅ，２１Ｆ，２１Ｉ，２１Ｊ，２１Ｍ，２１Ｎの電極パッド２４Ａ，２４Ｂ，２４Ｅ，２４Ｆ，２４Ｉ，２４Ｊ，２４Ｍ，２４Ｎは、ＮＡＮＤメモリチップ２１Ｐの外形の一辺（図３に示す長辺２１ａ）に沿って一列に配列されている。ＮＡＮＤメモリチップ２１Ｃ，２１Ｄ，２１Ｇ，２１Ｈ，２１Ｋ，２１Ｌ，２１Ｏ，２１Ｐの電極パッド２４Ｃ，２４Ｄ，２４Ｇ，２４Ｈ，２４Ｋ，２４Ｌ，２４Ｏ，２４Ｐは、ＮＡＮＤメモリチップ２１Ｐの外形の一辺（図３に示す長辺２１ｂ）に沿って一列に配列されている。   The electrode pads 24A, 24B, 24E, 24F, 24I, 24J, 24M, and 24N of the NAND memory chips 21A, 21B, 21E, 21F, 21I, 21J, 21M, and 21N are sides of the outer shape of the NAND memory chip 21P (see FIG. 3). It is arranged in a line along the long side 21a) shown. The electrode pads 24C, 24D, 24G, 24H, 24K, 24L, 24O, and 24P of the NAND memory chips 21C, 21D, 21G, 21H, 21K, 21L, 21O, and 21P are sides of the outer shape of the NAND memory chip 21P (see FIG. 3). It is arranged in a line along the long side 21b) shown.

また、電極パッド２４Ｃ，２４Ｄ，２４Ｇ，２４Ｈ，２４Ｋ，２４Ｌ，２４Ｏ，２４Ｐは、配線基板２の第１の主面２ａに配列された接続パッド２３のバッド領域２３Ａの配列位置に合わせて平行に配置されている。電極パッド２４Ａ，２４Ｂ，２４Ｅ，２４Ｆ，２４Ｉ，２４Ｊ，２４Ｍ，２４Ｎは、配線基板２の第１の主面２ａに配列された接続パッド２３のバッド領域２３Ｂの配列位置に合わせて平行に配置されている。なお、本第２の実施の形態では、ＮＡＮＤメモリチップ２１Ａ〜２１Ｐの電極パッド２４Ａ〜２４Ｐが配列された各辺をパッド配列辺と呼ぶものとする。   The electrode pads 24C, 24D, 24G, 24H, 24K, 24L, 24O, and 24P are parallel to the arrangement position of the pad region 23A of the connection pad 23 arranged on the first main surface 2a of the wiring board 2. Has been placed. The electrode pads 24A, 24B, 24E, 24F, 24I, 24J, 24M, and 24N are arranged in parallel in accordance with the arrangement positions of the pad regions 23B of the connection pads 23 arranged on the first main surface 2a of the wiring board 2. ing. In the second embodiment, each side where the electrode pads 24A to 24P of the NAND memory chips 21A to 21P are arranged is referred to as a pad arrangement side.

コントローラチップ７は、ダイアタッチフィルム２２ＱによりＮＡＮＤメモリチップ２１Ｐの上面に接着されている。ダイアタッチフィルム２２Ｑはコントローラチップ７の外形と同一形状の矩形形状のものを用いている。コントローラチップ７は、その上面に電極パッド１１を備えている。電極パッド１１は、コントローラチップ７の外形の一辺（図３に示す長辺）に沿って配列されている。また、電極パッド１１は、配線基板２の接続パッド２３に直接接続されるものと、ＮＡＮＤメモリチップ２１Ｐの電極パッド２４Ｐを介して配線基板２の接続パッド２３に接続されるものがある。さらに、コントローラチップ７の電極パッド１１は、ＮＡＮＤメモリチップ２１Ｐの電極パッド１０２４Ｐの配列位置と、配線基板２の接続パット５の配列位置に合わせて平行に配列されている。   The controller chip 7 is bonded to the upper surface of the NAND memory chip 21P with a die attach film 22Q. The die attach film 22Q has a rectangular shape that is the same as the outer shape of the controller chip 7. The controller chip 7 includes electrode pads 11 on the upper surface. The electrode pads 11 are arranged along one side of the outer shape of the controller chip 7 (long side shown in FIG. 3). In addition, there are electrode pads 11 that are directly connected to the connection pads 23 of the wiring board 2 and those that are connected to the connection pads 23 of the wiring board 2 via the electrode pads 24P of the NAND memory chip 21P. Furthermore, the electrode pads 11 of the controller chip 7 are arranged in parallel in accordance with the arrangement position of the electrode pads 1024P of the NAND memory chip 21P and the arrangement position of the connection pads 5 of the wiring board 2.

配線基板２の接続パッド２３は、その第１の主面２ａに外形の二辺（図３に示す長辺２Ｃ，２Ｄ）に沿って配列されている。配線基板２は、ＮＡＮＤメモリチップ２１Ｃ，２１Ｄ，２１Ｇ，２１Ｈ，２１Ｋ，２１Ｌ，２１Ｏ，２１Ｐの電極パッド２４Ｃ，２４Ｄ，２４Ｇ，２４Ｈ，２４Ｋ，２４Ｌ，２４Ｏ，２４Ｐと直接接続される接続パッド２３を切り欠き部２Ｅ及びくびれ部２Ｆより外側に配置し、コントローラチップ７の電極パッド１１と直接接続される接続パッド２３をくびれ部２Ｆに配置している。また、配線基板２は、ＮＡＮＤメモリチップ２１Ａ，２１Ｂ，２１Ｅ，２１Ｆ，２１Ｉ，２１Ｊ，２１Ｍ，２１Ｎの電極パッド２４Ａ，２４Ｂ，２４Ｅ，２４Ｆ，２４Ｉ，２４Ｊ，２４Ｍ，２４Ｎと直接接続される接続パッド２３を第１の主面２ａに外形の一辺（図３に示す長辺２Ｃ）に沿って配置している。   The connection pads 23 of the wiring board 2 are arranged on the first main surface 2a along two outer sides (long sides 2C and 2D shown in FIG. 3). The wiring board 2 has connection pads 23 directly connected to the electrode pads 24C, 24D, 24G, 24H, 24K, 24L, 24O, 24P of the NAND memory chips 21C, 21D, 21G, 21H, 21K, 21L, 21O, 21P. A connection pad 23 arranged outside the notch 2E and the constricted part 2F and directly connected to the electrode pad 11 of the controller chip 7 is arranged in the constricted part 2F. The wiring board 2 is a connection pad that is directly connected to the electrode pads 24A, 24B, 24E, 24F, 24I, 24J, 24M, and 24N of the NAND memory chips 21A, 21B, 21E, 21F, 21I, 21J, 21M, and 21N. 23 is arranged on the first main surface 2a along one side of the outer shape (long side 2C shown in FIG. 3).

図３に示すように、ＮＡＮＤメモリチップ２１Ｏ，２２１Ｐの電極パッド２４Ｏ，２４Ｐは、ボンディングワイヤ２５Ｏ，２５Ｐ（第１の金属ワイヤ）により配線基板２の接続パッド２３と電気的に接続されている。図４に示すように、ＮＡＮＤメモリチップ２１Ｃ，２１Ｄ，２１Ｇ，２１Ｈ，２１Ｋ，２１Ｌの電極パッド２４Ｃ，２４Ｄ，２４Ｇ，２４Ｈ，２４Ｋ，２４Ｌは、ボンディングワイヤ２５Ｃ，２５Ｄ，２５Ｇ，２５Ｈ，２５Ｋ，２５Ｌ（第１の金属ワイヤ）により配線基板２の接続パッド２３と電気的に接続されている。   As shown in FIG. 3, the electrode pads 24O and 24P of the NAND memory chips 21O and 221P are electrically connected to the connection pads 23 of the wiring board 2 by bonding wires 25O and 25P (first metal wires). As shown in FIG. 4, the electrode pads 24C, 24D, 24G, 24H, 24K, and 24L of the NAND memory chips 21C, 21D, 21G, 21H, 21K, and 21L are bonded to the bonding wires 25C, 25D, 25G, 25H, 25K, and 25L. It is electrically connected to the connection pad 23 of the wiring board 2 by (first metal wire).

また、図３に示すように、ＮＡＮＤメモリチップ２１Ｍ，２２１Ｎの電極パッド２４Ｍ，２４Ｎは、ボンディングワイヤ２５Ｍ，２５Ｎ（第１の金属ワイヤ）により配線基板２の接続パッド２３と電気的に接続されている。図４に示すように、ＮＡＮＤメモリチップ２１Ａ，２１Ｂ，２１Ｅ，２１Ｆ，２１Ｉ，２１Ｊの電極パッド２４Ａ，２４Ｂ，２４Ｅ，２４Ｆ，２４Ｉ，２４Ｊは、ボンディングワイヤ２５Ａ，２５Ｂ，２５Ｅ，２５Ｆ，２５Ｉ，２５Ｊ（第１の金属ワイヤ）により配線基板２の接続パッド２３と電気的に接続されている。   Further, as shown in FIG. 3, the electrode pads 24M and 24N of the NAND memory chips 21M and 221N are electrically connected to the connection pads 23 of the wiring board 2 by bonding wires 25M and 25N (first metal wires). Yes. As shown in FIG. 4, the electrode pads 24A, 24B, 24E, 24F, 24I, and 24J of the NAND memory chips 21A, 21B, 21E, 21F, 21I, and 21J are bonded to bonding wires 25A, 25B, 25E, 25F, 25I, and 25J. It is electrically connected to the connection pad 23 of the wiring board 2 by (first metal wire).

コントローラチップ７の電極パッド１１は、ボンディングワイヤ２６Ａ（第３の金属ワイヤ）によりＮＡＮＤメモリチップ２１Ｐの電極パッド２４Ｐと電気的に接続されるとともに、ボンディングワイヤ２６Ｂ（第２の金属ワイヤ）により配線基板２の接続パッド２３と電気的に接続されている。   The electrode pad 11 of the controller chip 7 is electrically connected to the electrode pad 24P of the NAND memory chip 21P by a bonding wire 26A (third metal wire) and is also connected to the wiring board by a bonding wire 26B (second metal wire). The two connection pads 23 are electrically connected.

以上のように、図３に示したマイクロＳＤカード２０では、配線基板２の長辺２Ｃ，２Ｄに沿って一列に配列された電極パッド２４Ａ〜２４Ｐを有する複数のＮＡＮＤメモリチップ２１Ａ〜２１Ｐを備える。また、複数のＮＡＮＤメモリチップ２１Ｃ，２１Ｄ，２１Ｇ，２１Ｈ，２１Ｋ，２１Ｌ，２１Ｏ，２１Ｐ（第１の素子群）は、配線基板２の第１の主面２ａの素子搭載部４上に電極パッド２４Ｃ，２４Ｄ，２４Ｇ，２４Ｈ，２４Ｋ，２４Ｌ，２４Ｏ，２４Ｐの配列辺（パッド配列辺）が同方向に向くように積層した。ＮＡＮＤメモリチップ２４Ｐの積層面上にはコントローラチップ７を積層した。コントローラチップ７は、少なくとも配線基板２の長辺２Ｄに沿って一列に配列された電極パッド１１を有する。また、ＮＡＮＤメモリチップ２１Ｃ，２１Ｄ，２１Ｇ，２１Ｈ，２１Ｋ，２１Ｌ，２１Ｏ，２１Ｐの電極パッド２４Ｃ，２４Ｄ，２４Ｇ，２４Ｈ，２４Ｋ，２４Ｌ，２４Ｏ，２４Ｐとコントローラチップ７の電極パッド１１は、配線基板２の第１の主面２ａの接続パッド２３の配列位置に合わせて平行に配列した。   As described above, the micro SD card 20 illustrated in FIG. 3 includes a plurality of NAND memory chips 21A to 21P having the electrode pads 24A to 24P arranged in a line along the long sides 2C and 2D of the wiring board 2. . The plurality of NAND memory chips 21C, 21D, 21G, 21H, 21K, 21L, 21O, and 21P (first element group) are electrode pads on the element mounting portion 4 on the first main surface 2a of the wiring board 2. Lamination was performed such that the arrangement sides (pad arrangement sides) of 24C, 24D, 24G, 24H, 24K, 24L, 24O, and 24P faced in the same direction. The controller chip 7 was stacked on the stacked surface of the NAND memory chip 24P. The controller chip 7 has electrode pads 11 arranged in a line along at least the long side 2D of the wiring board 2. Further, the electrode pads 24C, 24D, 24G, 24H, 24K, 24L, 24O, and 24P of the NAND memory chips 21C, 21D, 21G, 21H, 21K, 21L, 21O, and 21P and the electrode pads 11 of the controller chip 7 are connected to the wiring board. The two first main surfaces 2a were arranged in parallel in accordance with the arrangement positions of the connection pads 23.

また、複数のＮＡＮＤメモリチップ２１Ａ，２１Ｂ，２１Ｅ，２１Ｆ，２１Ｉ，２１Ｊ，２１Ｍ，２１Ｎ（第２の素子群）は、配線基板２の第１の主面２ａの素子搭載部４上に電極パッド２４Ａ，２４Ｂ，２４Ｅ，２４Ｆ，２４Ｉ，２４Ｊ，２４Ｍ，２４Ｎの配列辺（パッド配列辺）が同方向に向くように積層した。さらに、ＮＡＮＤメモリチップ２１Ｃ，２１Ｄ，２１Ｇ，２１Ｈ，２１Ｋ，２１Ｌ，２１Ｏ，２１Ｐ（第１の素子群）と、ＮＡＮＤメモリチップ２１Ａ，２１Ｂ，２１Ｅ，２１Ｆ，２１Ｉ，２１Ｊ，２１Ｍ，２１Ｎ（第２の素子群）は、各電極パッド２４Ａ〜２４Ｐが互いに露出するように段差をつけて積層した。   The plurality of NAND memory chips 21A, 21B, 21E, 21F, 21I, 21J, 21M, and 21N (second element group) are electrode pads on the element mounting portion 4 on the first main surface 2a of the wiring board 2. The layers 24A, 24B, 24E, 24F, 24I, 24J, 24M, and 24N were stacked so that the array sides (pad array sides) faced in the same direction. Furthermore, NAND memory chips 21C, 21D, 21G, 21H, 21K, 21L, 21O, 21P (first element group) and NAND memory chips 21A, 21B, 21E, 21F, 21I, 21J, 21M, 21N (second) The element group) was laminated with a step so that the electrode pads 24A to 24P were exposed to each other.

配線基板２の接続パッド２３は、その第１の主面２ａに外形の二辺（図３に示す長辺２Ｃ，２Ｄ）に沿って配列されている。配線基板２は、ＮＡＮＤメモリチップ２１Ｃ，２１Ｄ，２１Ｇ，２１Ｈ，２１Ｋ，２１Ｌ，２１Ｏ，２１Ｐの電極パッド２４Ｃ，２４Ｄ，２４Ｇ，２４Ｈ，２４Ｋ，２４Ｌ，２４Ｏ，２４Ｐと直接接続される接続パッド２３を切り欠き部２Ｅ及びくびれ部２Ｆより外側に配置し、コントローラチップ７の電極パッド１１と直接接続される接続パッド２３をくびれ部２Ｆに配置した。   The connection pads 23 of the wiring board 2 are arranged on the first main surface 2a along two outer sides (long sides 2C and 2D shown in FIG. 3). The wiring board 2 has connection pads 23 directly connected to the electrode pads 24C, 24D, 24G, 24H, 24K, 24L, 24O, 24P of the NAND memory chips 21C, 21D, 21G, 21H, 21K, 21L, 21O, 21P. A connection pad 23 arranged outside the cutout portion 2E and the constricted portion 2F and directly connected to the electrode pad 11 of the controller chip 7 is arranged in the constricted portion 2F.

さらに、ＮＡＮＤメモリチップ２１Ａ〜２１Ｐ間には、各ＮＡＮＤメモリチップ２１Ａ〜２１Ｐの積層面上にダイアタッチフィルム２２Ａ〜２２Ｐを積層した。ダイアタッチフィルム２２Ａ〜２２Ｐは、ＮＡＮＤメモリチップ２１Ａ〜２１Ｐと同一の外形の矩形形状を有するものを用いた。このため、マイクロＳＤカード２０では、第１の実施の形態に示したマイクロＳＤカード１のように中空フィルム９Ａ〜９Ｇを用いないため、電極パッド２４Ａ〜２４Ｐ部分に上層のＮＡＮＤメモリチップを重ねて積層することはできず、ＮＡＮＤメモリチップの積層位置を平面方向にずらして積層する必要がある。   Further, die attach films 22A to 22P were stacked on the stacked surface of the NAND memory chips 21A to 21P between the NAND memory chips 21A to 21P. As the die attach films 22A to 22P, those having the same rectangular shape as the NAND memory chips 21A to 21P were used. Therefore, since the micro SD card 20 does not use the hollow films 9A to 9G unlike the micro SD card 1 shown in the first embodiment, an upper layer NAND memory chip is stacked on the electrode pads 24A to 24P. Stacking is not possible, and it is necessary to shift the stacking position of the NAND memory chip in the plane direction.

また、ＮＡＮＤメモリチップ２１Ａ〜２１Ｐは、電極パッド２４Ａ〜２４Ｐ部分を露出するように積層したため、ＮＡＮＤメモリチップ２１Ａ〜２１Ｐの各長辺２１ａ，２１ｂに沿って電極パッド２４Ａ〜２４Ｐを配置する必要がある。このため、ＮＡＮＤメモリチップ２１Ａ〜２１Ｐの大きさは、図３に示す部品配置限界位置２７より内側に配置した電極パッド２４Ａ〜２４Ｐの制約を受ける。すなわち、ＮＡＮＤメモリチップ２１Ａ〜２１Ｐの大きさは、第１の実施の形態に示したマイクロＳＤカード１に搭載したＮＡＮＤメモリチップ６Ａ〜６Ｈの大きさよりも小さくなる。   Further, since the NAND memory chips 21A to 21P are stacked so as to expose the electrode pads 24A to 24P, it is necessary to arrange the electrode pads 24A to 24P along the long sides 21a and 21b of the NAND memory chips 21A to 21P. is there. For this reason, the sizes of the NAND memory chips 21A to 21P are restricted by the electrode pads 24A to 24P arranged inside the component arrangement limit position 27 shown in FIG. That is, the size of the NAND memory chips 21A to 21P is smaller than the size of the NAND memory chips 6A to 6H mounted on the micro SD card 1 shown in the first embodiment.

しかし、ＮＡＮＤメモリチップ２１Ａ〜２１Ｐの電極パッド２４Ａ〜２４Ｐは、ボンディングワイヤ２５Ｂ，２５Ｄ，２５Ｆ，２５Ｈ，２５Ｊ，２５Ｌ，２５Ｎ，２５Ｐにより隣接するＮＡＮＤメモリチップ２１Ａ〜２１Ｐ同士が接続され、ボンディングワイヤ２５Ａ，２５Ｃ，２５Ｅ，２５Ｇ，２５Ｉ，２５Ｋ，２５Ｍ，２５Ｏにより配線基板２上の接続パッド２３に接続される。このため、ＮＡＮＤメモリチップの積層数が多くなっても、配線基板２上のパッド領域２３Ａ，２３Ｂは拡大する必要がない。したがって、第２の実施の形態に示したマイクロＳＤカード２０では、搭載可能なＮＡＮＤメモリチップの大きさは第１の実施の形態に示したマイクロＳＤカード１よりも小さくなるが、ボンディング用のパッドの配置を工夫し、中空フィルムの積層を不要にしたため、ＮＡＮＤメモリチップの積層数を容易に増やすことができる。その結果、マイクロＳＤカード１の外形寸法（Ｌ：１５．０ｍｍ，Ｗ：１１．０ｍｍ，Ｔ：１．０ｍｍ）内でＮＡＮＤメモリチップの容量を更に増大することが可能になった。   However, the adjacent NAND memory chips 21A to 21P are connected to the electrode pads 24A to 24P of the NAND memory chips 21A to 21P by bonding wires 25B, 25D, 25F, 25H, 25J, 25L, 25N, and 25P. , 25C, 25E, 25G, 25I, 25K, 25M, and 25O, the connection pads 23 on the wiring board 2 are connected. For this reason, even if the number of stacked NAND memory chips increases, the pad regions 23A and 23B on the wiring board 2 do not need to be enlarged. Therefore, in the micro SD card 20 shown in the second embodiment, the size of the mountable NAND memory chip is smaller than that of the micro SD card 1 shown in the first embodiment, but the bonding pad is used. Therefore, the number of stacked NAND memory chips can be easily increased. As a result, the capacity of the NAND memory chip can be further increased within the external dimensions (L: 15.0 mm, W: 11.0 mm, T: 1.0 mm) of the micro SD card 1.

なお、上記第１、第２の実施の形態では、本発明をマイクロＳＤカードに適用した場合を示したが、これに限定するものではない。本発明は配線基板上に複数の半導体記憶素子を積層して搭載する各種の半導体記憶装置等に適用可能である。   In the first and second embodiments, the case where the present invention is applied to a micro SD card has been described. However, the present invention is not limited to this. The present invention is applicable to various semiconductor memory devices and the like in which a plurality of semiconductor memory elements are stacked and mounted on a wiring board.

本発明の第１の実施の形態に係るマイクロＳＤカードの構成を示す平面図である。It is a top view which shows the structure of the micro SD card based on the 1st Embodiment of this invention. 第１の実施の形態に係るマイクロＳＤカードの図１のＡ−Ａ´線に沿った側面図である。It is a side view along the AA 'line of FIG. 1 of the micro SD card based on 1st Embodiment. 本発明の第２の実施の形態に係るマイクロＳＤカードの構成を示す平面図である。It is a top view which shows the structure of the micro SD card based on the 2nd Embodiment of this invention. 第２の実施の形態に係るマイクロＳＤカードの図３のＡ−Ａ´線に沿った側面図である。It is a side view along the AA 'line of Drawing 3 of a micro SD card concerning a 2nd embodiment.

符号の説明Explanation of symbols

１，２０…マイクロＳＤカード、２…配線基板、２Ｄ…長辺、２Ｅ…切り欠き部、２Ｆ…くびれ部、４…素子搭載部、５，２３…接続パッド、５Ａ，２３Ａ，２３Ｂ…パッド領域、６Ａ〜６Ｈ，２１Ａ〜２１Ｐ…ＮＡＮＤメモリチップ、７…コントローラチップ、８Ａ，８Ｂ，２２Ａ〜２２Ｑ…ダイアタッチフィルム、９Ａ〜９Ｇ…中空フィルム、１０Ａ〜１０Ｈ，１１，２４Ａ〜２４Ｐ…電極パッド、１２Ａ〜１２Ｈ，１３Ａ，１３Ｂ，２５Ａ〜２５Ｐ，２６Ａ，２６Ｂ…ボンディングワイヤ。
DESCRIPTION OF SYMBOLS 1,20 ... Micro SD card, 2 ... Wiring board, 2D ... Long side, 2E ... Notch part, 2F ... Constriction part, 4 ... Element mounting part, 5, 23 ... Connection pad, 5A, 23A, 23B ... Pad area | region 6A-6H, 21A-21P ... NAND memory chip, 7 ... Controller chip, 8A, 8B, 22A-22Q ... Die attach film, 9A-9G ... Hollow film, 10A-10H, 11, 24A-24P ... Electrode pad, 12A to 12H, 13A, 13B, 25A to 25P, 26A, 26B ... bonding wires.

Claims (5)

素子搭載部と、外形の一辺に沿って配列された接続パッドとを備える配線基板と、
外形の一辺に沿って配列された電極パッドを有する複数の半導体記憶素子を備え、前記複数の半導体記憶素子は前記配線基板の前記素子搭載部上にパッド配列辺を同方向に向けるように積層された半導体記憶素子群と、
前記半導体記憶素子群上に積層され、少なくとも外形の一辺に沿って配列された電極パッドを有するコントローラ素子と、
前記複数の半導体記憶素子の前記電極パッドと前記配線基板の前記接続パッドとを電気的に接続する第１の金属ワイヤと、
前記コントローラ素子の前記電極パッドと前記配線基板の前記接続パッドとを電気的に接続する第２の金属ワイヤと、
前記複数の半導体記憶素子の前記電極パッドと前記コントローラ素子の前記電極パッドとを電気的に接続する第３の金属ワイヤと、を具備し、
前記複数の半導体記憶素子の前記電極パッドと前記コントローラ素子の前記電極パッドは、前記配線基板の前記接続パッドの配列位置に合わせて平行に配置したことを特徴とする半導体記憶装置。 A wiring board comprising an element mounting portion and connection pads arranged along one side of the outer shape;
A plurality of semiconductor memory elements having electrode pads arranged along one side of the outer shape, and the plurality of semiconductor memory elements are stacked on the element mounting portion of the wiring board so that the pad array side faces in the same direction. A group of semiconductor memory elements,
A controller element having electrode pads stacked on the semiconductor memory element group and arranged along at least one side of the outer shape;
A first metal wire that electrically connects the electrode pads of the plurality of semiconductor memory elements and the connection pads of the wiring board;
A second metal wire that electrically connects the electrode pad of the controller element and the connection pad of the wiring board;
A third metal wire that electrically connects the electrode pads of the plurality of semiconductor memory elements and the electrode pads of the controller element;
2. The semiconductor memory device according to claim 1, wherein the electrode pads of the plurality of semiconductor memory elements and the electrode pads of the controller element are arranged in parallel according to the arrangement position of the connection pads of the wiring board. 前記積層される半導体記憶素子間には、前記半導体記憶素子の積層面上に積層され、前記半導体記憶素子の外形と同一形状の中空フィルムを積層したことを特徴とする請求項１に記載の半導体記憶装置。   2. The semiconductor according to claim 1, wherein the semiconductor memory elements are stacked on a stacked surface of the semiconductor memory elements, and a hollow film having the same shape as the outer shape of the semiconductor memory elements is stacked between the stacked semiconductor memory elements. Storage device. 前記半導体記憶素子群は、前記複数の半導体記憶素子の前記電極パッドが配列された一辺と、該一辺以外の他の辺とを揃えて垂直方向に積層したことを特徴とする請求項１又は２に記載の半導体記憶装置。   3. The semiconductor memory element group according to claim 1, wherein one side where the electrode pads of the plurality of semiconductor memory elements are arranged and another side other than the one side are aligned and stacked vertically. The semiconductor memory device described in 1. 素子搭載部と、少なくとも外形の二辺に沿って配列された接続パッドとを備える配線基板と、
外形の一辺に沿って配列された電極パッドを有する複数の半導体記憶素子を備え、前記複数の半導体記憶素子は前記配線基板の前記素子搭載部上にパッド配列辺を同方向に向けるように積層される第１の素子群と、
外形の他の一辺に沿って配列された電極パッドを有する複数の半導体記憶素子を備え、前記複数の半導体記憶素子は前記配線基板の前記素子搭載部上にパッド配列辺を同方向に向けるように積層される第２の素子群と、
前記第２の素子群上に積層され、少なくとも外形の一辺に沿って配列された電極パッドを有するコントローラ素子と、
前記第１の素子群を構成する前記複数の半導体記憶素子の前記電極パッドと前記配線基板の前記接続パッドとを電気的に接続する第１の金属ワイヤと、
前記第２の素子群を構成する前記複数の半導体記憶素子の前記電極パッドと前記配線基板の前記接続パッドとを電気的に接続する第２の金属ワイヤと、
前記コントローラ素子の前記電極パッドと前記配線基板の前記接続パッドとを電気的に接続する第３の金属ワイヤと、を具備し、
前記第１の素子群を構成する前記複数の半導体記憶素子と前記第２の素子群を構成する前記複数の半導体記憶素子を前記電極パッドが互いに露出するように交互に積層するとともに、前記複数の半導体記憶素子の前記電極パッドと前記コントローラ素子の前記電極パッドは前記配線基板の前記接続パッドの配列位置に合わせて平行に配置したことを特徴とする半導体記憶装置。 A wiring board comprising an element mounting portion and connection pads arranged along at least two sides of the outer shape;
A plurality of semiconductor memory elements having electrode pads arranged along one side of the outer shape, and the plurality of semiconductor memory elements are stacked on the element mounting portion of the wiring board so that the pad array side faces in the same direction. A first element group,
A plurality of semiconductor memory elements having electrode pads arranged along another side of the outer shape, wherein the plurality of semiconductor memory elements have their pad arrangement sides directed in the same direction on the element mounting portion of the wiring board; A second element group to be laminated;
A controller element having an electrode pad stacked on the second element group and arranged along at least one side of the outer shape;
A first metal wire for electrically connecting the electrode pads of the plurality of semiconductor memory elements constituting the first element group and the connection pads of the wiring board;
A second metal wire for electrically connecting the electrode pads of the plurality of semiconductor memory elements constituting the second element group and the connection pads of the wiring board;
A third metal wire for electrically connecting the electrode pad of the controller element and the connection pad of the wiring board;
The plurality of semiconductor memory elements constituting the first element group and the plurality of semiconductor memory elements constituting the second element group are alternately stacked so that the electrode pads are exposed to each other, and the plurality of semiconductor memory elements The semiconductor memory device according to claim 1, wherein the electrode pads of the semiconductor memory element and the electrode pads of the controller element are arranged in parallel in accordance with the arrangement position of the connection pads of the wiring board. 前記積層される半導体記憶素子間には、前記半導体記憶素子の積層面上に積層され、前記半導体記憶素子の外形と同一形状の接着フィルムを積層したことを特徴とする請求項４に記載の半導体記憶装置。   5. The semiconductor according to claim 4, wherein an adhesive film having the same shape as the outer shape of the semiconductor memory element is stacked between the stacked semiconductor memory elements on the stacked surface of the semiconductor memory element. Storage device.
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