JP2009201265A - インダクタンスを使用しない電圧降下の小さい整流装置 - Google Patents

Abstract

【課題】
入力である交流から出力である直流を生成する整流装置において、インダクタンスを使用することなく整流にともなう電圧降下の縮小を実現することにより、整流における効率の向上と整流装置の小型化を実現する。

【解決方法】整流素子と制御端子を備えたスイッチ素子との複合素子であるNチャネルのFETとPチャネルのFETとを整流素子がダイオードブリッジを構成し、さらに整流装置の出力電圧からゲートを制御するために必要な電圧を生成できるように、それぞれのFETのゲートを制御する電圧が整流装置の出力電圧の近傍に位置するように組み合わせることにより課題を解決する。

【選択図】図４

Description

本発明は交流から直流を生成する整流装置に関するもので、当該装置の入力である交流から出力である直流を生成する整流における電圧降下の縮小を、インダクタンスを使用することなく実現することにより整流における効率の向上と整流装置の小型化を実現する。

これまでの整流回路は、インダクタンスを使ったいわゆるカレントダブラ方式とインダクタンスを使用しないダイオードブリッジ方式に大別することができる。カレントダブラ方式は、インダクタンスとオン抵抗の低いFETとを組み合わせることにより効率の良い整流を実現する。この方式ではインダクタンスは必須であり、インダクタンスを使用することが適当でない場合にはカレントダブラ方式を採用することができない。

一方のダイオードブリッジ方式ではインダクタンスは必要とされないが、ダイオードの順方向の電圧降下による損失がある。とりわけ直流の出力電圧がダイオードの順方向の電圧降下と同程度となる低い出力電圧では、効率が著しく低下する。

非特許文献１には、整流装置をFETをブリッジに接続したFETブリッジを組み込み、FETのゲートを制御する信号を整流装置の出力からではなくその入力から生成する応用が記述されている。
U.S. Patent 4535203

インダクタンスを使用できない場合にも使うことのできる電圧降下の小さい効率の良い整流装置を実現する。

ダイオードの代わりにオン抵抗の低いFETを使用して、FETによりダイオードをシミュレートすることにより電圧降下の小さい整流装置を実現する。ダイオードのシミュレーションはFETのゲートを制御することに行う。FETのゲートを制御するために必要な電源は整流装置の出力を昇圧することにより生成される。FETのゲートを制御するために必要な電源の電圧が十分に昇圧されるまでFETはオフの状態に保たれ、このときFETをドレインとソースとの２端子として見るとFETはダイオードとして機能するので、整流装置はこれらのダイオードによるダイオードブリッジとして整流を行う。

つまり整流装置に交流が印加された直後にはFETはダイオードとして機能し、整流装置は印加された交流をこれらのダイオードからなるダイオードブリッジによる整流を行い、直流電圧を出力する。このため整流に伴う電圧降下は大きい。たとえばこの整流装置が出力電圧を一定に安定化する帰還ループに組み込まれている場合、出力電圧を参照電圧に近づけるように整流装置に入力される交流の振幅を増加させる。いずれにしても整流装置の出力電圧はやがて昇圧回路が動作を開始する電圧に到達し、昇圧回路の出力電圧は次第に上昇し、やがてFETのゲートを制御できる電圧に到達する。

昇圧回路の出力電圧があらかじめ決められている規定の電圧に到達すると、FETのゲートの制御が開始される。FETをドレインとソースの２端子のダイオードとして見たとき、このダイオードが順方向にバイアスされたときFETがオンすなわち導通するようにゲートを制御する。整流回路に入力される交流電圧が整流回路の出力電圧より大きい場合に、入力である交流の電圧のポラリティに応じてPチャネルのFETとNチャネルのFETのペアをオンにする。

図１にNチャンネル(Nch)のFETを示す。ゲート(G)の電位をソース(S)に対してあるオン閾値より高くするとFETが導通して、ソース(S)とドレイン(D)の間の抵抗（オン抵抗）はきわめて低くなる。またFETのドレイン(D)の電位がソース(S)の電位より低くなると、FETに内蔵されたダイオードを通ってソース(S)からドレイン(D)に電流が流れる。このダイオードを通って電流が流れているときにFETをオンすることにより、FETにより電圧降下の小さいダイオードをシミュレートすることができる。

図２にPチャンネル(Pch)のFETを示す。ゲート(G)の電位をソース(S)に対してあるオン閾値より低くするとFETが導通して、ソース(S)とドレイン(D)の間の抵抗（オン抵抗）はきわめて低くなる。またFETのドレイン(D)の電位がソース(S)の電位より高くなると、FETに内蔵されたダイオードを通ってドレイン(D)からソース(S)に電流が流れる。このダイオードを通って電流が流れているときにFETをオンすることにより、FETにより電圧降下の小さいダイオードをシミュレートすることができる。

図３に整流装置の模式図を示す。交流入力V1とV2に対して、V1の電位がV2の電位の高い場合にPch1とNch2のFETのペアが選択され、V1の電位がV2の電位より低い場合にPch2とNch1のFETのペアが選択される。入力電圧V1-V2の絶対値が、整流装置の出力電圧すなわちV+とV-との電位差より大きいときに選択されたFETのペアがオンになる。すなわちNチャネルではゲートの電位がソースの電位に対してオン閾値以上に高くなり、Pチャネルではゲートの電位がソースの電位に対してオン閾値以上に低くなる。

整流装置に入力である交流が印加された直後には、FETのゲートを制御すために必要な電源の出力があらかじめ決められた電圧に到達していない。出力電圧があらかじめ決められた電圧に到達するまで、NチャネルFETのゲートはV-の電位に固定され、PチャネルFETのゲートはV+の電位に固定される。すなわちすべてのFETはオフの状態に保たれる。この結果すべてのFETはダイオードとして働き、整流装置はダイオードブリッジにより整流を行う。

以上、詳細に説明したように、本発明によれば以下のような効果を奏することができる。

インダクタンスを使用できない場合にも使うことのできる電圧降下の小さい効率の良い整流装置を実現することことができる。

インダクタンスを使用しないので、整流装置を小型化することができる。

インダクタンスを使用しないので、強い磁場の中でも効率的に動作する整流装置を作ることができる。

圧電トランスは磁場の中でも効率的に動作するので、一次側と二次側の絶縁された圧電トランスの二次側の整流にこの整流装置を採用することにより、強い磁場の中で効率よく動作する一次側と二次側の絶縁された電源を実現することができる。

以下、本発明の実施の形態について説明する。

図４は本発明の実施例を示す整流装置のブロック図である。V1とV2がこの整流装置の入力端子であり、交流が印加される。V+とV-がこの整流装置の出力端子である、出力端子の間に生成される直流電圧が出力電圧である。

Nch1とNch2はNチャネルFETである。Pch1とPch2はPチャネルFETである。FETの内蔵するダイオードがダイオードブリッジを構成し、それぞれのFETのゲートが整流装置の出力電圧の近傍の電圧によって制御できるようにNチャネルとPチャネルのFETが組み合わされている。

エレクトロニクスに使用される電圧は近年次第に低下して、最近では2 V以下であることが多くなってきている。一方、FETのオン閾値の電圧は近年次第に低下する傾向にあるが、まだ5 V 前後の電圧が必要とあされる場合が多い。この整流装置の出力電圧が2 V以下である場合、整流装置の出力電圧ではFETのゲートを制御するために十分ではない。

チャージポンプコンバータは、整流回路の出力電圧からFETのゲート制御するために必要な高い電圧を生成する。チャージポンプコンバータはキャパシタとスイッチを組み合わせることで電圧の昇圧を実現する。複数のキャパシタの接続状態をスイッチにより切り替えることにより高い電圧を発生させる。例えば2つのコンデンサを並列に接続した状態で充電したのち、接続を直列に切り替えることによって2倍の電圧を発生する。コンデンサの数を変更することでより高い電圧を発生することができる。負荷電流により電圧が下がるが、スイッチを高速で切り替え、フィルタによってスイッチ切り替えの影響を取り除くことにより高い電圧を維持することができる。

チャージポンプコンバータはインダクタンスを使用することなく、電圧の昇圧を実現する。したがってチャージポンプコンバータは、インダクタンスの使用が適当でない場合にも使うことができる。

チャージポンプコンバータは時間をかけて電圧の昇圧を行う。チャージポンプコンバータの出力電圧がFETのゲートを制御するのに十分なあらかじめ定められた規定の電圧に到達するまでには時間の遅れがある。

コントロール回路はチャージポンプコンバータの出力電圧が規定の電圧に到達するまでFETをオフに保持し、チャージポンプコンバータの出力が規定の電圧に到達したのちにはFETのゲートを制御する。

チャージポンプコンバータの出力電圧はコントロール回路のボルテージディテクタに入力される。最近のボルテージディテクタの動作限界電圧は0.5V程度と低く、またFEＴのオン閾値は数ボルト程度であるので、チャージポンプコンバータの出力電圧が規定の電圧に到達するまでFETをオフに保持することができる。

チャージポンプコンバータの出力電圧が規定の電圧に到達したのちは、整流装置の入力V1とV2および出力V+とV-の電圧に応じてFETのゲートを制御する。すなわちV1の電圧がV2の電圧より高い場合にはPch1とNch2のFETのペアを選択し、V1の電圧がV2の電圧より低い場合にはPch2とNch1のFETのペアを選択する。V1とV2 との間の電圧が出力であるV+とV-のとの間の電圧より高い場合には選択されているFETのペアをオンにする。すなわち選択されているFETのゲートにオン閾値以上の電圧を印加することによりそのFETをオンにする。

順方向の電圧降下の小さいショットキーダイオードがFETに内蔵されたダイオードに並列に接続されている。FETがオフに保持され、FETに内蔵されたダイオードによって整流が行われているとき、このダイオードによる電圧降下を減少させるためにショットキーダイオードが並列に接続されている。

最近では十ミリオーム程度のオン抵抗のFETが広く利用できる。このオン抵抗による電圧降下はダイオードの電圧降下に較べて遙かに小さいので、ダイオードが順方向にバイアスされたときにFETをオンにして電流がダイオードではなくFETを流れるように制御することにより、電圧降下の少ない整流を実現する。

圧電トランスは通常の電磁トランスに較べてエネルギー密度が５倍以上高く、さらに電磁トランスでは損失が増加して実用的ではなくなる高い周波数で動作させることができるので、圧電トランスを使った電源は電磁トランスを使った電源に較べて遙かに小さく作ることができる。本発明の整流装置の採用により電源の小型化をさらに進めることが可能となる。

なお、本発明は上記の実施例に限定されるものではなく、本発明の趣旨に基づいて多様な変形が可能であり、これらを本発明の範囲から除外するものではない。

NチャネルFETの模式図である。 NチャネルFETの模式図である 本発明の整流装置のブロック図である。 本発明の実施例を示す整流装置のブロック図である。

Claims (4)

1. 入力と出力とを備えた整流装置において。切断と導通とを切り替える制御端子を備えたスイッチ素子と、これに並列に接続される整流素子からなる複合素子の組み合わせによって、入力された交流から直流を生成する整流装置において、スイッチ素子の制御により電圧降下の小さい整流を行うことを特徴とする整流装置
   
2. 請求項１に記載の整流装置において、複合素子の制御に必要な電力を整流装置の出力から供給することを特徴とする整流装置
   
3. 請求項１に記載の整流装置において、複合素子としてFETを使用し、FETのゲートを制御する電力を整流装置の出力から供給することを特徴とする整流装置
   
4. 請求項３に記載の整流装置において、複合素子としてPチャネルのFETとNチャネルのFETとを使用し、これらのFETのゲートを制御する電力を整流装置の出力から供給することを特徴とする整流装置

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