JP2009201199A - 降圧型レギュレータおよび半導体集積回路 - Google Patents

Abstract

【課題】小型で効率のよい降圧型レギュレータおよび半導体集積回路を提供する。
【解決手段】スイッチＳ１，Ｓ３が双方とも導通するとき、第３キャパシタＣ３が第１キャパシタＣ１と並列接続する。このとき、スイッチＳ２，Ｓ４が非導通となるため、第３キャパシタＣ３が第２キャパシタＣ２と並列状態から切り離され、第３キャパシタＣ３が第２キャパシタＣ２と直列接続することとなる（第１状態）。反対に、スイッチＳ２，Ｓ４が双方とも導通するとき、第３キャパシタＣ３が第２キャパシタＣ２と並列接続する。このとき、スイッチＳ１，Ｓ３が非導通となるため、第３キャパシタＣ３が第１キャパシタＣ１と並列状態から切り離され、第３キャパシタＣ３が第１キャパシタＣ１と直列接続することとなる（第２状態）。第１状態と第２状態を周期的に切り替える。
【選択図】図１

Description

本発明は、入力端子から入力した入力電源電圧をそれより低い電圧に降圧して出力端子から出力する降圧型レギュレータおよび半導体集積回路に関する。

従来の降圧型レギュレータとして、リニアレギュレータが知られている。リニアレギュレータは、入力電圧と出力電圧の差が大きい場合、可変抵抗（ＭＯＳＦＥＴ）に加わる電圧が大きくなり、効率が悪くなる。また、入力電圧と出力電圧の差が大きい場合でも効率がよい降圧型ＤＣＤＣコンバータとして、インダクタンスを使用するものが知られている。しかしながら、インダクタンスを使用するために周辺部品が高価となるとともに、集積化が困難であるという問題がある。これに対して、図８，図９に示すような降圧型レギュレータが提案されている（非特許文献１，２、参照。）。図８に示す降圧型レギュレータ１においては、まず直列に接続されたキャパシタ２，３にて充電を行うフェーズと、次に電源を遮断し並列に接続されたキャパシタ２，３から放電を行うフェーズとを繰り返して行うことにより、１／２の電圧を出力することが可能となっている。図９に示す降圧型レギュレータ４においては、キャパシタ５，６にて交互に充電、放電を行わせることにより、１／２の電圧を出力することが可能となっている。これらにおいては、インダクタンスを必要とせず、また可変抵抗（ＭＯＳＦＥＴ）に加わる電圧も小さくすることができるため、高効率かつ低コストを実現することができた。
ＴＰＳ６０５００ High Efficiency, 250-mA Step-Down Charge Pump （http://focus.tij.co.jp/jp/lit/ds/symlink/tps60500.pdf） ＬＴＣ３２５１ 製品速報 （http://www.linear-tech.co.jp/pc/downloadDocument.do?navId=H0,C1,C1003,C1039,C1122,P1617,D23802）

しかしながら、図８の構成においてはキャパシタ２，３が放電を行う際に電源が遮断されるため、それにもとなって生じるリップル電流が問題となる。さらに、電源が遮断されることによって断続的な動作となるため、連続的に動作する回路と比較して、制御手段（図の可変抵抗７）の電流を大きくしなければならない。そのため、制御手段における損失電力が大きくなるとともに、制御手段が大型化するという問題があった。また、図９の構成においては、キャパシタ５，６の接続を同時に切り替えなければならないため、多数のスイッチが必要となり、回路規模が大きくなるという問題があった。
本発明は、前記課題にかんがみてなされたもので、小型で効率のよい降圧型レギュレータおよび半導体集積回路を提供することを目的とする。

前記課題を解決するために、本発明は、入力端子から入力した入力電源電圧をそれより低い電圧に降圧して出力端子から出力する降圧型レギュレータであって、前記入力端子と前記出力端子の間に直列接続される制御手段と第１キャパシタと、前記出力端子とグランド端子との間に接続される第２キャパシタと、第３キャパシタと、前記第３キャパシタが前記第１キャパシタと並列接続しつつ前記第２キャパシタと切り離される第１状態と、前記第３のキャパシタが前記第２キャパシタと並列接続しつつ前記第１キャパシタと切り離される第２状態とを周期的に切り替える切替回路と、を具備する構成としてある。

以下、下記の順序に従って本発明の実施形態を説明する。
１．第１の実施形態：
２．第２の実施形態：
３．第３の実施形態：
４．第４の実施形態：
５．第５の実施形態：
６．まとめ

１．第１の実施形態
図１は、第１の実施形態にかかる降圧型レギュレータの回路構成を示している。同図において、降圧型レギュレータ１０は、入力端子１１と基準電圧１２とアンプ１３とＭＯＳＦＥＴ１４とスイッチＳ１〜Ｓ４とキャパシタＣ１〜Ｃ４と出力端子１５と負荷１６とグランド端子１７と抵抗Ｒ１，Ｒ２と切替回路２０から構成されている。なお、本明細書（第５の実施形態は除く。）において入力端子１１と出力端子１５とグランド端子１７における“端子”とは、それぞれ入力側回路と出力側回路とグランドに接続される回路点を意味し、必ずしも物理的な端子を意味するものではない。降圧型レギュレータ１０は、入力端子１１から入力される直流の入力電圧Ｖ_inを降圧して、負荷１６に対して入力電圧Ｖ_inの約半分の出力電圧Ｖ_outを供給するための回路である。出力電圧Ｖ_outは、負荷１６に供給されるとともに、抵抗Ｒ１，Ｒ２によって分圧されている。当該分圧された電圧は、アンプ１３に入力されている。

アンプ１３は、差動入力電圧として、基準電圧１２から一定の基準電圧Ｖ_refと、出力電圧Ｖ_outから分割された電圧とを入力している。アンプ１３は、出力電圧Ｖ_outから分割された電圧の基準電圧１２からの差に応じた出力電圧を出力する。従って、出力電圧Ｖ_outが一定の値から低下すればするほど、アンプ１３の出力電圧は大きくなる。ＭＯＳＦＥＴ１４のソース／ドレインを介して入力端子１１と第１キャパシタＣ１とが直列接続されている。また、ＭＯＳＦＥＴ１４のゲートには、電圧がアンプ１３からの出力電圧が入力されているため、出力電圧Ｖ_outの大きさに応じて第１キャパシタＣ１に入力される電圧を制御することができる。なお、ＭＯＳＦＥＴ１４は実質的に可変抵抗器として機能しており、本発明の制御手段に相当する。以上のような制御手段によれば、出力電圧Ｖ_outを所望の大きさに収束させることができる。

入力端子１１と出力端子１５との間には、ＭＯＳＦＥＴ１４とともに第１キャパシタＣ１が直列接続されている。すなわち、第１キャパシタＣ１が入力端子１１と出力端子１５との間に直列接続されている。一方、出力端子１５とグランド端子１７との間には、第２キャパシタＣ２が直列接続されている。以上の第１キャパシタＣ１と第２キャパシタＣ２に対して、第３キャパシタＣ３がスイッチＳ１〜Ｓ４を介して接続されている。スイッチＳ１〜Ｓ４は、スイッチＳ１，Ｓ３が導通するときスイッチＳ２，Ｓ４が非導通となり、逆にスイッチＳ２，Ｓ４が導通するときスイッチＳ１，Ｓ３が非導通となるように切替回路２０が制御している。

スイッチＳ１，Ｓ３が双方とも導通するとき、第３キャパシタＣ３が第１キャパシタＣ１と並列接続する。このとき、スイッチＳ２，Ｓ４が非導通となるため、第３キャパシタＣ３が第２キャパシタＣ２との並列状態から切り離され、第３キャパシタＣ３が第２キャパシタＣ２と直列接続することとなる（第１状態）。反対に、スイッチＳ２，Ｓ４が双方とも導通するとき、第３キャパシタＣ３が第２キャパシタＣ２と並列接続する。このとき、スイッチＳ１，Ｓ３が非導通となるため、第３キャパシタＣ３が第１キャパシタＣ１と並列状態から切り離され、第３キャパシタＣ３が第１キャパシタＣ１と直列接続することとなる（第２状態）。

図２は、以上のようなスイッチＳ１〜Ｓ４の動作を実現するために構成された切替回路２０の一例を示している。同図において、スイッチＳ１〜Ｓ４が同一チャネルのＭＯＳＦＥＴによって構成されており、各スイッチＳ１〜Ｓ４のゲートに対してオシレータ２１から出力されるクロック信号が入力されている。クロック信号は、例えば０．５〜１．０μsecの周期で発振され、デューティが５０％の矩形波とされている。なお、クロック信号の周期をクロック周期Ｔと表記するものとする。このクロック信号は、スイッチＳ１，Ｓ３のゲートに対して直接入力され、スイッチＳ２，Ｓ４のゲートに対しては反転入力されている。このようにすることにより、上述した第１状態と第２状態とを周期的に切り替えることができる。以下、降圧型レギュレータ１０の動作について説明する。

図３は、第１状態と第２状態における主要部の状態を対比して示している。同図において、ＭＯＳＦＥＴ１４に流れる電流をＩ_regと表し、各キャパシタＣ１〜Ｃ３における電荷の増加量をΔＱ１〜ΔＱ３と表記するものとする。また、第１状態において各キャパシタＣ１〜Ｃ３に流れる平均電流をＩ_C1A，Ｉ_C2A，Ｉ_C3Aと表し、第２状態において各キャパシタＣ１〜Ｃ３に流れる平均電流をＩ_C1B，Ｉ_C2B，Ｉ_C3Bと表すものとする。さらに、出力端子１５に流れる平均電流を出力電流Ｉ_outと表記するものとする。以下において特に示さない限り、電流は平均電流を意味するものとする。まず、第２状態において直列接続されたＭＯＳＦＥＴ１４と第１キャパシタＣ１における電流は同じであり、第２状態となる時間は上述したクロック周期Ｔの半分であるため、第２状態における第１キャパシタＣ１の電流Ｉ_C1Bに関し下記の（１）式が成り立つ。

次に、第１状態となる時間も上述したクロック周期Ｔの半分であるため、第１状態における第１キャパシタＣ１の電流に関し下記の（２）式が成り立つ。

すなわち、第２状態において第１キャパシタＣ１に充電された電荷が第１状態において放出され、第２状態と反対向きの電流が第１キャパシタＣ１に生じることとなる。第１状態においては、第３キャパシタＣ３がＭＯＳＦＥＴ１４に対して直列的に接続され、かつ、第１キャパシタＣ１と並列接続されるため、第１キャパシタＣ１からの電流Ｉ_C1BとＭＯＳＦＥＴ１４の電流Ｉ_regが第３キャパシタＣ３の電流Ｉ_C2Aを構成することとなる。そのため、第１状態における第３キャパシタＣ３の電流Ｉ_C2Aは下記の（３）式によって表すことができる。

すなわち、ＭＯＳＦＥＴ１４の電流Ｉ_regの２倍の大きさの電流が第３キャパシタＣ３に流れることとなり、第１状態の間に第３キャパシタＣ３にて増加する電荷ΔＱ３は、下記の（４）式によって表すことができる。

第１状態における点Ｐの電流の関係から下記の（５）式を得ることができる。

さらに、前記の（５）式に前記の（２）式と（４）式を代入して整理すると、第１状態に関して下記の（６）式を得ることができる。

第１状態において前記の（４）式のように増加した第３キャパシタＣ３の電荷ΔＱ３の放出により、第２状態における第３キャパシタＣ３の電流Ｉ_C3Bは下記の（７）式のように表すことができる。

第２状態における点Ｐの電流の関係から下記の（８）式を得ることができる。

さらに、前記の（８）式に前記の（１）式と（７）式を代入して整理すると、第２状態に関して下記の（９）式を得ることができる。

ここで、第１状態と第２状態における第２キャパシタＣ２の電流について下記の（１０）が成り立つ。

前記の（１０）式に、前記の（６）式，（９）式を代入してＭＯＳＦＥＴ１４の電流Ｉ_regに関して解くと、下記の（１１）式を得ることができる。

前記の（１１）式は、出力電流Ｉ_outに対してＭＯＳＦＥＴ１４の電流Ｉ_regは半分の大きさであることを意味している。従って、ＭＯＳＦＥＴ１４の電流Ｉ_regを抑制することができ、ＭＯＳＦＥＴ１４のサイズを小さくすることができる。さらに、ＭＯＳＦＥＴ１４に加わる電圧Ｖ_regも小さくすることができるため、ＭＯＳＦＥＴ１４における電圧損失を抑えることもできる。また、上述した動作において、各キャパシタＣ１〜Ｃ３に充電される電荷は負荷１６側に転送されることとなるため、高い電力効率を実現することができる。さらに、本実施形態では、３個のキャパシタＣ１〜Ｃ３と４個のスイッチＳ１〜Ｓ４によって回路を構成することができ、回路構成を小規模なものとすることができるとともに、高価なインダクタンスを必要とすることもない。

さらに、入力電圧Ｖ_inとの接続が遮断されることなく連続的に電流を供給することができるため、リップルの発生を防止することができる。また、必要な電流を常時供給することができるため、間欠的に電流が供給される場合と比較して、ＭＯＳＦＥＴ１４を流れる電流Ｉ_regを抑えることができる。従って、ＭＯＳＦＥＴ１４における電力損失を抑制し、またＭＯＳＦＥＴ１４を小規模なものとすることができる。第１状態と第２状態において各キャパシタＣ１〜Ｃ３の電圧の大きさが等しくなるため、ＭＯＳＦＥＴ１４の直後の電圧（Ｖ_in−Ｖ_reg）は出力電圧Ｖ_outの２倍となる。すなわち、本実施形態では、入力電圧Ｖ_inを約半分に降圧しつつ、ＭＯＳＦＥＴ１４によって出力電圧Ｖ_outを調整することができる。なお、ＭＯＳＦＥＴ１４と第１キャパシタＣ１は、入力端子１１と出力端子１５との間において直列接続されていればよく、第１キャパシタＣ１を入力端子１１側に配置し、ＭＯＳＦＥＴ１４を出力端子１５に配置することも可能である。

２．第２の実施形態
図４は、第２の実施形態にかかる降圧型レギュレータ１１０の回路構成を示している。同図において、降圧型レギュレータ１１０には、前実施形態の構成に対して１個の第３キャパシタＣ３が追加されており、第３キャパシタＣ３の追加にともない３個のスイッチＳ５〜Ｓ７が追加されている。スイッチＳ１〜Ｓ７は、単一のクロック信号に基づいて周期的に導通／非導通を切り替えており、スイッチＳ１，Ｓ２，Ｓ４，Ｓ５とスイッチＳ３，Ｓ６，Ｓ７が互いに反転した動作を行う。まず、スイッチＳ１，Ｓ２，Ｓ４，Ｓ５が導通し、スイッチＳ３，Ｓ６，Ｓ７が非導通となる状態（第１状態）においては、２個の第３キャパシタＣ３，Ｃ３が並列接続されることとなる。同時に、第３キャパシタＣ３，Ｃ３は、第１キャパシタＣ１に対しても並列接続されることとなる。反対に、スイッチＳ３，Ｓ６，Ｓ７が導通し、スイッチＳ１，Ｓ２，Ｓ４，Ｓ５が非導通となる状態（第２状態）においては、２個の第３キャパシタＣ３，Ｃ３がスイッチＳ７を介して互いに直列接続されることとなる。同時に、この直列回路は、第１キャパシタＣ１に対して並列接続されることとなる。

本実施形態について、前記の（１）式〜（１１）式と同様の手順で計算を行うと、最終的に下記の（１２）式の関係を得ることができる。

前記の（１２）式が示すように、本実施形態においてもＭＯＳＦＥＴ１１４を流れる電流Ｉ_regを出力電流Ｉ_outの２／３の大きさに抑えることができる。また、第２状態における第３キャパシタＣ３，Ｃ３の直列回路の電圧は、第１状態における第３キャパシタＣ３，Ｃ３の並列回路の電圧の２倍の大きさとなる。従って、ＭＯＳＦＥＴ１４の直後の電圧（Ｖ_in−Ｖ_reg）が１：２に分割され、出力電圧Ｖ_outとして出力されることとなる。従って、ＭＯＳＦＥＴ１４の直後の電圧（Ｖ_in−Ｖ_reg）は出力電圧Ｖ_outの１．５倍となる。すなわち、本実施形態では、入力電圧Ｖ_inを約２／３に降圧しつつ、ＭＯＳＦＥＴ１１４によって出力電圧Ｖ_outを調整することができる。

３．第３の実施形態
図５は、第３の実施形態にかかる降圧型レギュレータ２１０の回路構成を示している。同図において、降圧型レギュレータ２１０には、第１の実施形態の構成に対して１個の第３キャパシタＣ３が追加されており、第３キャパシタＣ３の追加にともない３個のスイッチＳ５〜Ｓ７が追加されている。第２の実施形態とほぼ同様の構成となっているが、各キャパシタＣ１，Ｃ２，Ｃ３，Ｃ３と、各スイッチＳ１〜Ｓ７の配線が変更されている。本実施形態では、スイッチＳ１，Ｓ４，Ｓ７とスイッチＳ２，Ｓ３，Ｓ５，Ｓ６が互いに反転した動作を行う。スイッチＳ１，Ｓ４，Ｓ７が導通し、スイッチＳ２，Ｓ３，Ｓ５，Ｓ６が非導通となる状態（第１状態）においては、２個の第３キャパシタＣ３，Ｃ３が直列接続されることとなる。同時に、この直列回路が第１キャパシタに対して並列接続されることとなる。反対に、スイッチＳ２，Ｓ３，Ｓ５，Ｓ６が導通し、スイッチＳ１，Ｓ４，Ｓ７が非導通となる状態（第２状態）においては、２個の第３キャパシタＣ３，Ｃ３が並列接続されることとなる。同時に、第３キャパシタＣ３，Ｃ３は、第２キャパシタに対しても並列接続されることとなる。

本実施形態について、前記の（１）式〜（１１）式と同様の手順で計算を行うと、最終的に下記の（１３）式の関係を得ることができる。

前記の（１３）式が示すように、本実施形態においてもＭＯＳＦＥＴ２１４を流れる電流Ｉ_regを出力電流Ｉ_outの１／３の大きさに抑えることができる。第２状態における第３キャパシタＣ３，Ｃ３の並列回路の電圧は、第１状態における第３キャパシタＣ３，Ｃ３の直列回路の電圧の１／２倍の大きさとなる。従って、ＭＯＳＦＥＴ１４の直後の電圧（Ｖ_in−Ｖ_reg）が２：１に分割され、出力電圧Ｖ_outとして出力されることとなる。従って、ＭＯＳＦＥＴ１４の直後の電圧（Ｖ_in−Ｖ_reg）は出力電圧Ｖ_outの３倍となる。すなわち、本実施形態では、入力電圧Ｖ_inを約１／３に降圧しつつ、ＭＯＳＦＥＴ２１４によって出力電圧Ｖ_outを調整することができる。なお、第２の実施形態と第３の実施形態では、２個の第３キャパシタＣ３，Ｃ３を備えるようにしたが、３個以上の第３キャパシタＣ３を備えるようにしてもよい。第３キャパシタＣ３の個数をｎ（ｎは整数）とすると、電荷を転送する際の複数の第３キャパシタＣ３の電圧をｎ倍もしくは１／ｎ倍に制御することができ、出力電圧Ｖ_outを任意に調整することができる。

４．第４の実施形態
図６は、第４の実施形態にかかる降圧型レギュレータ３１０の回路構成を例示している。同図において、第１の実施形態の構成に対して、ＭＯＳＦＥＴ３１４と出力端子３１５とを短絡させるスイッチＳ５が追加されている。図６に示すようにスイッチＳ５が導通するとき、スイッチＳ１〜Ｓ４に対して周期的なクロック信号ではなく、スイッチＳ２，Ｓ４を常時導通させスイッチＳ１，Ｓ３を常時非導通とする直流信号が入力されている。第３キャパシタＣ３が常時第１キャパシタから常時切り離される（第３状態）こととなり、いわゆるリニアレギュレータを構成することができる。従って、入力電圧Ｖ_inとの差が少ない出力電圧Ｖ_outを出力したい場合にも、対応可能な降圧型レギュレータ３１０を提供することができる。なお、スイッチＳ５を導通させつつ、スイッチＳ１〜Ｓ４をすべて非導通とするようにしてもよい。

５．第５の実施形態
図７は、第１の実施形態にかかる降圧型レギュレータ１０を具体的に半導体集積回路を用いて実現する場合の構成を例示している。同図において、破線で囲んだ領域の内側が半導体集積回路ＩＣによって提供されている。スイッチＳ１〜Ｓ４を制御するための切替回路２０やＭＯＳＦＥＴ１４が、半導体集積回路ＩＣの内部に備えられている。また、入力端子１５の他に、○で図示する端子ｔ１〜ｔ５が設けられている。端子ｔ１〜ｔ５は、各キャパシタＣ１〜Ｃ３の両端に設けられており、端子ｔ３は本発明のグランド端子を兼ねている。従って、各キャパシタＣ１〜Ｃ３は半導体集積回路ＩＣの外部に実装されることとなる。これにより、各キャパシタＣ１〜Ｃ３として任意のものを使用することができる。なお、実施形態における“端子”は、物理的な端子を意味する。実体的には半導体集積回路ＩＣは所定のパッケージに実装されるため、当該パッケージの各リードが前記の端子ｔ１〜ｔ５に相当することとなる。図７において、基準電圧１２やアンプ１３の図示を省略したが、本実施形態において、これらは半導体集積回路ＩＣの内部に備えられている。なお、これらを半導体集積回路ＩＣの外部に備えるようにしてもよい。

６．まとめ
本発明の一つの態様として、降圧型レギュレータにおいて、制御手段が前記入力端子と前記出力端子との間に接続され、第１キャパシタが前記制御手段と前記出力端子の間に接続される。一方、第２キャパシタは前記出力端子とグランド端子との間に接続される。さらに、第３キャパシタが備えられ、第１状態と第２状態とを切り替える切替回路が備えられる。なお、前記第１状態では前記第３キャパシタが前記第１キャパシタと並列接続しつつ前記第２キャパシタと切り離され、一方の前記２状態では第前記第３のキャパシタが前記第２キャパシタと並列接続しつつ前記第１キャパシタと切り離される。前記切替回路が前記第１状態と前記第２状態とを切り替えることにより、各キャパシタに充電された電荷を前記出力端子側に転送することができ、良好な効率を実現することができる。また、前記制御手段と２個の第１キャパシタと前記第２キャパシタが直列に接続されるため、前記制御手段に加わる電圧を抑えることができる。

さらに、本発明の別の態様として、前記第３キャパシタが複数備えられるようにしてもよい。すなわち、前記第３キャパシタの個数が特に限定されることはない。また、本発明の具体的態様の例として、複数備えられた前記第３キャパシタは、前記第１状態において互いに並列接続し、前記第２状態において互いに直列接続する構成としてもよい。反対に、複数備えられた前記第３キャパシタは、前記第１状態において互いに直列接続し、前記第２状態において互いに並列接続する構成としてもよい。このようにすることにより、出力電圧を任意に調整することができる。

さらに、前記切替回路の具体的構成の一例として、前記切替回路がＭＯＳ型電界効果トランジスタによって構成されるようにしてもよい。さらに、前記切替回路の別の構成として、前記制御手段と前記出力端子とを前記第１キャパシタを介することなく短絡させつつ、前記第２キャパシタを前記第１キャパシタと常時切り離す第３状態に切り替えるようにしてもよい。このようにすることにより、本発明の降圧型レギュレータをリニアレギュレータとして動作させることができる。さらに、本発明の降圧型レギュレータの一部を半導体集積回路によって提供するようにしてもよい。この場合、前記第１〜第３キャパシタを選択できるように、前記第１〜第３キャパシタを半導体集積回路の外部にて接続できるようにするのが望ましい。

第１の実施形態にかかる降圧型レギュレータの回路図である。 第１の実施形態にかかる切替回路の回路図である。 降圧型レギュレータの動作説明図である。 第２の実施形態にかかる降圧型レギュレータの回路図である。 第３の実施形態にかかる降圧型レギュレータの回路図である。 第４の実施形態にかかる降圧型レギュレータの回路図である。 降圧型レギュレータの一部を構成する半導体集積回路を示す図である。 従来例にかかる降圧型レギュレータの回路図である。 従来例にかかる降圧型レギュレータの回路図である。

符号の説明

１，４，１０，１１０，２１０，３１０…降圧型レギュレータ、２，３，５，６，Ｃ１〜Ｃ４…キャパシタ、１１…入力端子、１２…基準電圧、１３…コンパレータ、１４…ＭＯＳＦＥＴ、２０…切替回路、２１…オシレータ、Ｓ１〜Ｓ７…スイッチ。

Claims (7)

1. 入力端子から入力した入力電源電圧をそれより低い電圧に降圧して出力端子から出力する降圧型レギュレータであって、
   前記入力端子と前記出力端子の間に直列接続される制御手段と第１キャパシタと、
   前記出力端子とグランド端子との間に接続される第２キャパシタと、
   第３キャパシタと、
   前記第３キャパシタが前記第１キャパシタと並列接続しつつ前記第２キャパシタと切り離される第１状態と、前記第３のキャパシタが前記第２キャパシタと並列接続しつつ前記第１キャパシタと切り離される第２状態とを周期的に切り替える切替回路と、を具備することを特徴とする降圧型レギュレータ。
2. 前記第３キャパシタが複数備えられることを特徴とする請求項１に記載の降圧型レギュレータ。
3. 複数備えられた前記第３キャパシタは、前記第１状態において互いに並列接続し、前記第２状態において互いに直列接続することを特徴とする請求項２に記載の降圧型レギュレータ。
4. 複数備えられた前記第３キャパシタは、前記第１状態において互いに直列接続し、前記第２状態において互いに並列接続することを特徴とする請求項２に記載の降圧型レギュレータ。
5. 前記切替回路がＭＯＳ型電界効果トランジスタによって構成されることを特徴とする請求項１から請求項１から請求項４のいずれか一項に記載の降圧型レギュレータ。
6. 前記切替回路は、前記制御手段と前記出力端子とを前記第１キャパシタを介することなく短絡させ、かつ、前記第２キャパシタを前記第１キャパシタと常時切り離す第３状態に切り替えることを特徴とする請求項１から請求項５のいずれか一項に記載の降圧型レギュレータ。
7. 入力端子から入力した入力電源電圧をそれより低い電圧に降圧して出力端子から出力する降圧型レギュレータのための半導体集積回路であって、
   前記入力端子と前記出力端子との間に外部の第１キャパシタを接続させる第１端子と、
   前記入力端子と前記出力端子との間において前記第１キャパシタと直列接続される制御手段と、
   前記出力端子とグランド端子との間に外部の第２キャパシタを接続させる第２端子と、
   外部の第３キャパシタを接続させる第３端子と、
   前記第３キャパシタが前記第１キャパシタと並列接続しつつ前記第２キャパシタと切り離される第１状態と、前記第３のキャパシタが前記第２キャパシタと並列接続しつつ前記第１キャパシタと切り離される第２状態とを周期的に切り替える切替回路と、を具備することを特徴とする半導体集積回路。

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