JP2009200535A - Serial data transmission device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide an inexpensive serial data transmission device enabling the number of signal lines needed for data transmission and reception to be reduced. <P>SOLUTION: The serial data transmission device includes a transmission circuit 1 and a reception circuit 2 which are connected by an LR clock line 31, a transmission clock line 32, and a data line 33a. The transmission circuit includes: first and second conversion means 13a, 13b for sampling a first and a second input signal in synchronism with an LR clock to output them as first data and second data, respectively; data superposing means 14a for superposing the first and the second data such that each bit position is not overlapped; and data output means 15a for transmitting the superimposed data to the data line in synchronism with the transmission clock. The reception circuit includes: data input means 23a for entering the data from the data line in synchronism with the LR clock and the transmission clock; signal separation means 24a for separating the input data into the first data and the second data; and data output means 25a, 25b to output the separated data to outside. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

この発明は、シリアルデータ伝送装置に関し、特に音声データをシリアル伝送する技術に関する。   The present invention relates to a serial data transmission apparatus, and more particularly to a technique for serially transmitting audio data.

従来、音声データをシリアル伝送する技術が知られている。このシリアル伝送には、ビットクロックと呼ばれる伝送クロックを送受するための伝送クロック線、伝送周期を示すＬＲクロックを送受するためのＬＲクロック線および音声データを送受信するためのデータ線といった少なくとも３本の伝送線を用いた３線式が採用されている。音声データはステレオ信号として伝送されるため、左チャンネル用の音声データであるか右チャンネル用の音声データであるかの識別はＬＲクロックによって行われる。   Conventionally, a technique for serially transmitting audio data is known. The serial transmission includes at least three transmission clock lines for transmitting and receiving a transmission clock called a bit clock, an LR clock line for transmitting and receiving an LR clock indicating a transmission cycle, and a data line for transmitting and receiving audio data. A three-wire system using a transmission line is employed. Since the audio data is transmitted as a stereo signal, it is identified by the LR clock whether the audio data is for the left channel or the right channel.

ＬＲクロックの周波数は音声信号のサンプリング周波数（サンプリングレート）と一致しており、サンプリング周期毎にアナログの音声信号をサンプリングすることにより得られた音声データは、ＬＲクロックに同期して伝送される。このような伝送方式として、例えば、標準的なインタフェースとして広く普及しているＩ２Ｓ（The Inter−IC Sound bus）方式が知られている。   The frequency of the LR clock matches the sampling frequency (sampling rate) of the audio signal, and the audio data obtained by sampling the analog audio signal for each sampling period is transmitted in synchronization with the LR clock. As such a transmission method, for example, an I2S (The Inter-IC Sound bus) method widely known as a standard interface is known.

サンプリングレートと同一の周波数を有するＬＲクロックを用いて複数の音声信号を送信回路から受信回路へ伝送するシリアルデータ伝送装置では、伝送クロック線とＬＲクロック線は各音声データで共用されているが、データ線は、送受信すべきデータ量の如何に拘わらず音声信号毎に独立に設けられている。このため、伝送すべき音声信号の数が増加すると、送信回路と受信回路との間を接続する信号線が多くなり、配線が煩雑になるという問題がある。また、送信回路から送信可能な音声信号の数、または、受信回路で受信可能な音声信号の数に制限がある場合、所望の数の音声信号を伝送できないという問題がある。   In a serial data transmission device that transmits a plurality of audio signals from a transmission circuit to a reception circuit using an LR clock having the same frequency as the sampling rate, the transmission clock line and the LR clock line are shared by each audio data. The data line is provided independently for each audio signal regardless of the amount of data to be transmitted / received. For this reason, when the number of audio signals to be transmitted increases, there is a problem that the number of signal lines connecting between the transmission circuit and the reception circuit increases, and the wiring becomes complicated. Further, when the number of audio signals that can be transmitted from the transmission circuit or the number of audio signals that can be received by the reception circuit is limited, there is a problem that a desired number of audio signals cannot be transmitted.

このような問題を解消するために、通信フォーマットを変換し、デジタルデータとクロックを重畳して１本の線で送受信するデジタル信号送受信回路が知られている（例えば、特許文献１参照）。このデジタル信号送受信回路は送信回路と受信回路から構成されており、送信回路は、クロックに同期して入力されるデータを所定の時間幅のデータに変換するデータ変換手段と、クロックとデータ変換手段の出力とを重畳する重畳手段を備え、受信回路は、受信信号からクロックを抽出するクロック抽出手段と、クロック抽出手段で抽出したクロックを基準として、受信信号からデータを抽出するデータ抽出手段を備えている。   In order to solve such a problem, there is known a digital signal transmission / reception circuit that converts a communication format and superimposes digital data and a clock and transmits / receives them using a single line (see, for example, Patent Document 1). The digital signal transmission / reception circuit includes a transmission circuit and a reception circuit. The transmission circuit converts data input in synchronization with a clock into data having a predetermined time width, and a clock and data conversion unit. The receiving circuit includes a clock extracting unit that extracts a clock from the received signal, and a data extracting unit that extracts data from the received signal based on the clock extracted by the clock extracting unit. ing.

特開平０５−１４３３７号公報Japanese Patent Laid-Open No. 05-14337

しかしながら、上述した特許文献１に開示されたデジタル信号送受信回路では、伝送方式を変換するための変換回路を追加する必要があり、コストの増加や追加した変換回路により装置が小型化できないという問題がある。また、特許文献１に開示されたデジタル信号送受信回路において従来と同等の転送速度を得るためにはクロックを高速化する必要があるが、クロックを高速化すると、ＥＭＣ（Electro−Magnetic Compatibility）性能が低下するという問題がある。   However, in the digital signal transmission / reception circuit disclosed in Patent Document 1 described above, it is necessary to add a conversion circuit for converting the transmission method, and there is a problem in that the cost cannot be increased and the apparatus cannot be reduced in size due to the added conversion circuit. is there. Further, in the digital signal transmission / reception circuit disclosed in Patent Document 1, it is necessary to increase the clock in order to obtain a transfer rate equivalent to the conventional one. However, if the clock is increased, EMC (Electro-Magnetic Compatibility) performance is improved. There is a problem of lowering.

この発明は、上述した問題を解消するためになされたものであり、伝送方式の変換やクロックの高速化を行うことなく、データの送受信に要する信号線の本数を少なくできる安価なシリアルデータ伝送装置を提供することにある。   The present invention has been made to solve the above-described problems, and is an inexpensive serial data transmission device capable of reducing the number of signal lines required for data transmission / reception without converting the transmission method or increasing the clock speed. Is to provide.

この発明に係るシリアルデータ伝送装置は、伝送周期を表すＬＲクロックを送受するためのＬＲクロック線、ＬＲクロック内におけるデータの送受タイミングを規定する伝送クロックを送受するための伝送クロック線およびデータを送受するためのデータ線によって接続された送信回路と受信回路とを備えたシリアルデータ伝送装置において、送信回路は、外部から入力される第１入力信号を、受信回路で発生されてＬＲクロック線を介して送られてくるＬＲクロックに同期してサンプリングすることにより得られたデジタル信号を第１データとして出力する第１データ変換手段と、外部から入力される第２入力信号を、受信回路で発生されてＬＲクロック線を介して送られてくるＬＲクロックに同期してサンプリングすることにより得られたデジタル信号を第２データとして出力する第２データ変換手段と、第１データ変換手段からの第１データのビット位置と、第２データ変換手段からの第２データのビット位置が重ならないように重畳するデータ重畳手段と、データ重畳手段で重畳されたデータを受信回路から伝送クロック線を介して送られてくる伝送クロックに同期してデータ線にシリアルに送出するデータ出力手段とを備え、受信回路は、データ線からシリアルに送られてくるデータを、自己の内部で発生したＬＲクロックおよび伝送クロックに同期して入力するデータ入力手段と、データ入力手段により入力されたデータを第１データと第２データとに分離する信号分離手段と、信号分離手段で分離された第１データおよび第２データを外部に出力するデータ出力手段とを備えている。   The serial data transmission apparatus according to the present invention transmits / receives an LR clock line for transmitting / receiving an LR clock representing a transmission cycle, a transmission clock line for transmitting / receiving a transmission clock defining data transmission / reception timing within the LR clock, and data. In a serial data transmission apparatus including a transmission circuit and a reception circuit connected by a data line for transmitting, a transmission circuit generates a first input signal input from the outside via an LR clock line by being generated by the reception circuit. The receiving circuit generates a first data conversion means for outputting a digital signal obtained by sampling in synchronization with the LR clock sent as the first data and a second input signal inputted from the outside. Is obtained by sampling in synchronization with the LR clock sent via the LR clock line. The second data converting means for outputting the digital signal as the second data, the bit position of the first data from the first data converting means and the bit position of the second data from the second data converting means are superimposed so as not to overlap. A data superimposing means, and a data output means for serially sending the data superimposed by the data superimposing means to the data line in synchronization with a transmission clock sent from the receiving circuit via the transmission clock line. Includes data input means for inputting data sent serially from the data line in synchronization with an LR clock and a transmission clock generated within the data line, and data input by the data input means for the first data and the first data. Signal separating means for separating the data into two data, and data output means for outputting the first data and the second data separated by the signal separating means to the outside It is equipped with a.

この発明に係るシリアルデータ伝送装置によれば、第１データのビット位置と第２データのビット位置とが重ならないように重畳してデータ線をシリアルに伝送するように構成したので、伝送方式の変換やクロックの高速化を行うことなく、データの送受信に要する信号線の本数を少なくできる。また、従来は未使用のビット位置を使用してデータを送受信できるので、ハードウェアの追加などは不要であり、安価なシリアルデータ伝送装置を提供できる。   According to the serial data transmission apparatus according to the present invention, the data line is serially transmitted so that the bit position of the first data and the bit position of the second data do not overlap with each other. The number of signal lines required for data transmission / reception can be reduced without performing conversion or increasing the clock speed. In addition, since data can be transmitted and received using unused bit positions in the past, no additional hardware is required, and an inexpensive serial data transmission device can be provided.

以下、この発明の実施の形態を、図面を参照しながら詳細に説明する。以下では、シリアルデータの伝送方式の標準的なインタフェースとして広く普及しているＩ２Ｓフォーマットにより音声データを伝送する場合について説明する。
実施の形態１．
一般に、音声データのシリアル伝送は、伝送クロックとしてのビットクロックを送受信する伝送クロック線、伝送周期を示すＬＲクロックを送受信するＬＲクロック線および音声データを送受信するデータ線といった３本の線を用いる３線式で行われる。音声データのシリアル伝送は、送信側と受信側は同一方式で動作することが前提である。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the following, a case will be described in which audio data is transmitted in the I2S format that is widely used as a standard interface for serial data transmission.
Embodiment 1 FIG.
Generally, serial transmission of audio data uses three lines: a transmission clock line for transmitting and receiving a bit clock as a transmission clock, an LR clock line for transmitting and receiving an LR clock indicating a transmission cycle, and a data line for transmitting and receiving audio data. It is done with a wire system. The serial transmission of audio data is based on the premise that the transmission side and the reception side operate in the same manner.

伝送クロックとしては、様々な品質の音声を伝送できるように、多くの場合は、図２（ａ）に示すように、ＬＲクロックの６４倍の周波数を有するクロックが用いられる。この場合において、音楽ＣＤ相当の品質の音声に対応する１６ビットの音声データを伝送する場合は、データ線で音声データを伝送する時間帯の半分は未使用となる。したがって、音楽ＣＤ相当の品質の音声を伝送すれば十分なシステムにおいては、この未使用部分に同一サンプリングレートの他の音声データを重畳することによりデータ線を効率的に利用することが可能となる。この発明は、このような未使用部分を有効に活用するようにしたものである。なお、図２（ｂ）に示すように、伝送クロックとして、ＬＲクロックの４８倍の周波数が用いられる場合もある。この場合も、上述したＬＲクロックの６４倍の周波数が用いられる場合と同様に、未使用部分を有効に活用することができる。   In many cases, a clock having a frequency 64 times that of the LR clock is used as the transmission clock, as shown in FIG. In this case, when transmitting 16-bit audio data corresponding to audio of quality equivalent to a music CD, half of the time zone for transmitting audio data over the data line is unused. Therefore, in a system that only needs to transmit audio of quality equivalent to a music CD, it is possible to efficiently use the data line by superimposing other audio data of the same sampling rate on this unused portion. . The present invention effectively utilizes such unused portions. As shown in FIG. 2B, a frequency 48 times that of the LR clock may be used as the transmission clock. In this case as well, the unused portion can be effectively utilized as in the case where the frequency of 64 times the LR clock is used.

この発明の実施の形態１に係るシリアルデータ伝送装置は、音楽ＣＤ相当の品質を有する４種類のステレオ音声データを、Ｉ２Ｓフォーマットによって伝送する。音楽ＣＤはＰＣＭ（Pulse-code modulation）方式を採用しているため、音楽ＣＤに記録されている音声データの伝送にもビットクロック線、ＬＲクロック線およびデータ線を利用したシリアルデータ伝送方式が採用されている。音楽ＣＤの音楽データは、サンプリング周波数４４．１ｋＨｚ（１秒問に４４１００回の数値化）でサンプリングされ、１６ビット（０〜６５５３５の６５５３６段階で音声データを表現）に量子化されている。つまり１６ビットのデータ長で音楽ＣＤ相当の品質の音声を得ることが可能である。以下では、伝送クロックとして、図２（ａ）に示すような、ＬＲクロックの６４倍の周波数が用いられる場合について説明する。   The serial data transmission apparatus according to Embodiment 1 of the present invention transmits four types of stereo audio data having a quality equivalent to a music CD in the I2S format. Since music CDs use the PCM (Pulse-code modulation) method, serial data transmission methods using bit clock lines, LR clock lines, and data lines are also used to transmit audio data recorded on music CDs. Has been. Music data of a music CD is sampled at a sampling frequency of 44.1 kHz (quantized 44100 times per second) and quantized to 16 bits (expressing voice data in 65536 levels from 0 to 65535). That is, it is possible to obtain a sound with a quality equivalent to a music CD with a data length of 16 bits. Hereinafter, a case will be described in which a frequency that is 64 times the LR clock as shown in FIG. 2A is used as the transmission clock.

図１は、この発明の実施の形態１に係るシリアルデータ伝送装置の構成を示すブロック図である。このシリアルデータ伝送装置は、大きく分けると、送信回路１と受信回路２とから構成されている。これら送信回路１と受信回路２との間は、ＬＲクロック線３１、ビットクロック線３２、第１データ線３３ａおよび第２データ線３３ｂによって接続されている。ビットクロック線３２は、この発明の伝送クロック線に対応する。   1 is a block diagram showing a configuration of a serial data transmission apparatus according to Embodiment 1 of the present invention. This serial data transmission apparatus is roughly composed of a transmission circuit 1 and a reception circuit 2. The transmission circuit 1 and the reception circuit 2 are connected by an LR clock line 31, a bit clock line 32, a first data line 33a, and a second data line 33b. The bit clock line 32 corresponds to the transmission clock line of the present invention.

送信回路１は、クロック抽出手段１１、タイミング制御手段１２、データ変換手段１３ａ、１３ｂ、１３ｃおよび１３ｄ、データ重畳手段１４ａおよび１４ｂ、ならびに、データ出力手段１５ａおよび１５ｂを備えている。   The transmission circuit 1 includes clock extraction means 11, timing control means 12, data conversion means 13a, 13b, 13c and 13d, data superimposing means 14a and 14b, and data output means 15a and 15b.

クロック抽出手段１１は、受信回路２からＬＲクロック線３１を介して送られてくる信号からＬＲクロックを抽出するとともに、ビットクロック線３２を介して送られてくる信号からビットクロックを抽出する。このクロック抽出手段１１で抽出されたＬＲクロックおよびビットクロックはタイミング制御手段１２に送られる。   The clock extraction means 11 extracts the LR clock from the signal sent from the receiving circuit 2 via the LR clock line 31 and extracts the bit clock from the signal sent via the bit clock line 32. The LR clock and the bit clock extracted by the clock extraction unit 11 are sent to the timing control unit 12.

タイミング制御手段１２は、音声データの送信タイミングを制御するための制御信号を生成する。このタイミング制御手段１２で生成された制御信号は、データ変換手段１３ａ、１３ｂ、１３ｃおよび１３ｄ、データ重畳手段１４ａおよび１４ｂ、ならびに、データ出力手段１５ａおよび１５ｂに送られる。   The timing control means 12 generates a control signal for controlling the transmission timing of the audio data. The control signal generated by the timing control means 12 is sent to the data conversion means 13a, 13b, 13c and 13d, the data superimposing means 14a and 14b, and the data output means 15a and 15b.

データ変換手段１３ａ、１３ｂ、１３ｃおよび１３ｄは、例えばＡ／Ｄ変換器から構成されている。データ変換手段１３ａ（この発明の第１データ変換手段に対応する）は、外部から送られてくるステレオのアナログ音声信号Ａ（この発明の第１入力信号に対応する）を、タイミング制御手段１２から送られてくる制御信号に含まれるＬＲクロックに同期して、例えば４４．１ｋＨｚでサンプリングし、データＡ（この発明の第１データおよび第１ステレオ音声データに対応する）としてデータ重畳手段１４ａに送る。   The data conversion means 13a, 13b, 13c and 13d are composed of, for example, A / D converters. The data conversion means 13a (corresponding to the first data conversion means of the present invention) receives a stereo analog audio signal A (corresponding to the first input signal of the present invention) sent from the outside from the timing control means 12. In synchronization with the LR clock included in the transmitted control signal, sampling is performed at, for example, 44.1 kHz, and the data A (corresponding to the first data and the first stereo audio data of the present invention) is sent to the data superimposing means 14a. .

データ変換手段１３ｂ（この発明の第２データ変換手段に対応する）は、外部から送られてくるステレオのアナログ音声信号Ｂ（この発明の第２入力信号に対応する）を、タイミング制御手段１２から送られてくる制御信号に含まれるＬＲクロックに同期して、例えば４４．１ｋＨｚでサンプリングし、データＢ（この発明の第２データおよび第２ステレオ音声データに対応する）としてデータ重畳手段１４ａに送る。   The data conversion means 13b (corresponding to the second data conversion means of the present invention) receives a stereo analog audio signal B (corresponding to the second input signal of the present invention) sent from the outside from the timing control means 12. In synchronization with the LR clock included in the transmitted control signal, for example, sampling is performed at 44.1 kHz, and the data B (corresponding to the second data and the second stereo audio data of the present invention) is sent to the data superimposing means 14a. .

データ変換手段１３ｃ（この発明の第１データ変換手段に対応する）は、外部から送られてくるステレオのアナログ音声信号Ｃ（この発明の第１入力信号に対応する）を、タイミング制御手段１２から送られてくる制御信号に含まれるＬＲクロックに同期して、例えば４４．１ｋＨｚでサンプリングし、データＣ（この発明の第１データおよび第１ステレオ音声データに対応する）としてデータ重畳手段１４ｂに送る。   The data conversion unit 13c (corresponding to the first data conversion unit of the present invention) receives a stereo analog audio signal C (corresponding to the first input signal of the present invention) sent from the outside from the timing control unit 12. In synchronization with the LR clock included in the transmitted control signal, for example, sampling is performed at 44.1 kHz, and the data C (corresponding to the first data and the first stereo audio data of the present invention) is sent to the data superimposing means 14b. .

データ変換手段１３ｄ（この発明の第２データ変換手段に対応する）は、外部から送られてくるステレオのアナログ音声信号Ｄ（この発明の第２入力信号に対応する）を、タイミング制御手段１２から送られてくる制御信号に含まれるＬＲクロックに同期して、例えば４４．１ｋＨｚでサンプリングし、データＤ（この発明の第２データおよび第２ステレオ音声データに対応する）としてデータ重畳手段１４ｂに送る。   The data conversion means 13d (corresponding to the second data conversion means of the present invention) receives a stereo analog audio signal D (corresponding to the second input signal of the present invention) sent from the outside from the timing control means 12. In synchronization with the LR clock included in the transmitted control signal, for example, sampling is performed at 44.1 kHz, and the data D (corresponding to the second data and the second stereo audio data of the present invention) is sent to the data superimposing means 14b. .

データ重畳手段１４ａは、１６ビットシフトレジスタ１４ａ１および論理和回路（以下、「ＯＲ回路」という）１４ａ２を備えている。１６ビットシフトレジスタ１４ａ１は、１６ビット幅のシフタであり、データ変換手段１３ｂから送られてくるデータＢを、１６ビットだけシフトし、データＢ’としてＯＲ回路１４ａ２に送る。ＯＲ回路１４ａ２は、データ変換手段１３ａから送られてくるデータＡと、１６ビットシフトレジスタ１４ａ１から送られてくるデータＢ’との論理和演算を行う。これにより、データＡがＬＲクロックの前半周期の前部分（左チャンネル用音声データ）と後半周期の前部分（右チャンネル用音声データ）に位置し、データＢがＬＲクロックの前半周期の後部分（左チャンネル用音声データ）と後半周期の後部分（右チャンネル用音声データ）に位置するように制御される。このデータ重畳手段１４ａでデータＡとデータＢとが重畳されたデータは、データ出力手段１５ａに送られる。   The data superimposing means 14a includes a 16-bit shift register 14a1 and an OR circuit (hereinafter referred to as “OR circuit”) 14a2. The 16-bit shift register 14a1 is a 16-bit width shifter, shifts the data B sent from the data conversion means 13b by 16 bits, and sends it to the OR circuit 14a2 as data B '. The OR circuit 14a2 performs a logical OR operation on the data A sent from the data conversion means 13a and the data B 'sent from the 16-bit shift register 14a1. As a result, data A is located in the first part of the first half cycle of the LR clock (left channel audio data) and the first part of the second half cycle (right channel audio data), and data B is the second part of the first half cycle of the LR clock ( The left channel audio data) and the latter part of the second half cycle (right channel audio data) are controlled. The data on which the data A and the data B are superimposed by the data superimposing means 14a is sent to the data output means 15a.

データ重畳手段１４ｂは、１６ビットシフトレジスタ１４ｂ１およびＯＲ回路１４ｂ２を備えている。１６ビットシフトレジスタ１４ｂ１は、１６ビット幅のシフタであり、データ変換手段１３ｄから送られてくるデータＤを、１６ビットだけシフトし、データＤ’としてＯＲ回路１４ｂ２に送る。ＯＲ回路１４ｂ２は、データ変換手段１３ｃから送られてくるデータＣと、１６ビットシフトレジスタ１４ｂ１から送られてくるデータＤ’との論理和演算を行う。これにより、データＣがＬＲクロックの前半周期の前部分（左チャンネル用音声データ）と後半周期（右チャンネル用音声データ）の前部分に位置し、データＤがＬＲクロックの前半周期の後部分（左チャンネル用音声データ）と後半周期の後部分（右チャンネル用音声データ）に位置するように制御される。このデータ重畳手段１４ｂでデータＣとデータＤとが重畳されたデータは、データ出力手段１５ａに送られる。   The data superimposing means 14b includes a 16-bit shift register 14b1 and an OR circuit 14b2. The 16-bit shift register 14b1 is a 16-bit width shifter, shifts the data D sent from the data conversion means 13d by 16 bits, and sends the data D 'to the OR circuit 14b2. The OR circuit 14b2 performs a logical OR operation on the data C sent from the data conversion unit 13c and the data D 'sent from the 16-bit shift register 14b1. As a result, data C is located in the front part of the first half cycle of the LR clock (left channel audio data) and the front part of the second half cycle (right channel audio data), and data D is the rear part of the first half cycle of the LR clock ( The left channel audio data) and the latter part of the second half cycle (right channel audio data) are controlled. The data on which the data C and the data D are superimposed by the data superimposing means 14b is sent to the data output means 15a.

データ出力手段１５ａは、タイミング制御手段１２から送られてくる制御信号に含まれるＬＲクロックおよびビットクロックに同期して、データ重畳手段１４ａのＯＲ回路１４ａ２から送られてくるデータを第１データ線３３ａに送出する。データ出力手段１５ｂは、タイミング制御手段１２から送られてくる制御信号に含まれるＬＲクロックおよびビットクロックに同期して、データ重畳手段１４ｂのＯＲ回路１４ｂ２から送られてくるデータを第２データ線３３ｂに送出する。   The data output means 15a synchronizes the data sent from the OR circuit 14a2 of the data superimposing means 14a with the first data line 33a in synchronization with the LR clock and bit clock included in the control signal sent from the timing control means 12. To send. The data output means 15b synchronizes the data sent from the OR circuit 14b2 of the data superimposing means 14b with the second data line 33b in synchronization with the LR clock and bit clock included in the control signal sent from the timing control means 12. To send.

受信回路２は、クロック発生手段２１、タイミング制御手段２２、データ入力手段２３ａおよび２３ｂ、信号分離手段２４ａおよび２４ｂ、ならびに、データ出力手段２５ａ、２５ｂ、２５ｃおよび２５ｄを備えている。   The receiving circuit 2 includes a clock generation unit 21, a timing control unit 22, data input units 23a and 23b, signal separation units 24a and 24b, and data output units 25a, 25b, 25c and 25d.

クロック発生手段２１は、データ伝送の基準となる４４．１ｋＨｚのＬＲクロックを発生してＬＲクロック線３１に送出するとともに、ＬＲクロックの６４倍の周波数である２８２２．４ｋＨｚのビットクロックを発生してビットクロック線３２に送出する。また、クロック発生手段２１は、発生したＬＲクロックおよびビットクロックをタイミング制御手段２２に送る。   The clock generation means 21 generates a 44.1 kHz LR clock serving as a reference for data transmission and sends it to the LR clock line 31, and generates a 2822.4 kHz bit clock which is 64 times the frequency of the LR clock. The data is sent to the bit clock line 32. The clock generation means 21 sends the generated LR clock and bit clock to the timing control means 22.

タイミング制御手段２２は、音声データの受信タイミングを制御するための制御信号を生成する。このタイミング制御手段２２で生成された制御信号は、データ入力手段２３ａおよび２３ｂ、信号分離手段２４ａおよび２４ｂ、ならびに、データ出力手段２５ａ、２５ｂ、２５ｃおよび２５ｄに送られる。   The timing control means 22 generates a control signal for controlling the reception timing of the audio data. The control signal generated by the timing control means 22 is sent to the data input means 23a and 23b, the signal separation means 24a and 24b, and the data output means 25a, 25b, 25c and 25d.

データ入力手段２３ａは、タイミング制御手段２２から送られてくる制御信号に含まれるＬＲクロックおよびビットクロックに同期して、第１データ線３３ａから音声データを取り込み、信号分離手段２４ａに送る。データ入力手段２３ｂは、タイミング制御手段２２から送られてくる制御信号に含まれるＬＲクロックおよびビットクロックに同期して、第２データ線３３ｂから音声データを取り込み、信号分離手段２４ｂに送る。   The data input means 23a takes in the audio data from the first data line 33a in synchronization with the LR clock and the bit clock included in the control signal sent from the timing control means 22, and sends it to the signal separation means 24a. The data input means 23b takes in audio data from the second data line 33b in synchronization with the LR clock and bit clock included in the control signal sent from the timing control means 22, and sends it to the signal separation means 24b.

信号分離手段２４ａは、上位１６ビット抽出手段２４ａ１および下位１６ビット抽出手段２４ａ２から構成されている。上位１６ビット抽出手段２４ａ１は、タイミング制御手段１２から送られてくる制御信号に応じて、データ入力手段２３ａから送られてくる３２ビットのデータの上位１６ビットを抽出し、データ出力手段２５ａに送る。下位１６ビット抽出手段２４ａ２は、タイミング制御手段１２から送られてくる制御信号に応じて、データ入力手段２３ａから送られてくる３２ビットのデータの下位１６ビットを抽出し、データ出力手段２５ｂに送る。この信号分離手段２４ａで分離された上位１６ビットのデータは、この発明の第１データに対応し、下位１６ビットのデータは、この発明の第２データに対応する。   The signal separation unit 24a includes an upper 16-bit extraction unit 24a1 and a lower 16-bit extraction unit 24a2. The upper 16-bit extracting means 24a1 extracts the upper 16 bits of the 32-bit data sent from the data input means 23a in response to the control signal sent from the timing control means 12, and sends it to the data output means 25a. . In response to the control signal sent from the timing control means 12, the lower 16 bit extraction means 24a2 extracts the lower 16 bits of the 32-bit data sent from the data input means 23a and sends it to the data output means 25b. . The upper 16-bit data separated by the signal separation means 24a corresponds to the first data of the present invention, and the lower 16-bit data corresponds to the second data of the present invention.

信号分離手段２４ｂは、上位１６ビット抽出手段２４ｂ１および下位１６ビット抽出手段２４ｂ２から構成されている。上位１６ビット抽出手段２４ｂ１は、タイミング制御手段１２から送られてくる制御信号に応じて、データ入力手段２３ｂから送られてくる３２ビットのデータの上位１６ビットを抽出し、データ出力手段２５ｃに送る。下位１６ビット抽出手段２４ｂ２は、タイミング制御手段１２から送られてくる制御信号に応じて、データ入力手段２３ｂから送られてくる３２ビットのデータの下位１６ビットを抽出し、データ出力手段２５ｄに送る。この信号分離手段２４ｂで分離された上位１６ビットのデータは、この発明の第１データに対応し、下位１６ビットのデータは、この発明の第２データに対応する。   The signal separation unit 24b includes an upper 16-bit extraction unit 24b1 and a lower 16-bit extraction unit 24b2. The upper 16-bit extracting means 24b1 extracts the upper 16 bits of the 32-bit data sent from the data input means 23b in response to the control signal sent from the timing control means 12, and sends it to the data output means 25c. . The lower 16-bit extracting means 24b2 extracts the lower 16 bits of the 32-bit data sent from the data input means 23b in response to the control signal sent from the timing control means 12, and sends it to the data output means 25d. . The upper 16-bit data separated by the signal separation means 24b corresponds to the first data of the present invention, and the lower 16-bit data corresponds to the second data of the present invention.

データ出力手段２５ａは、信号分離手段２４ａの上位１６ビット抽出手段２４ａ１から送られてくるデータを、タイミング制御手段２２から送られてくる制御信号に応じて、外部に送出する。データ出力手段２５ｂは、信号分離手段２４ａの下位１６ビット抽出手段２４ａ２から送られてくるデータを、タイミング制御手段２２から送られてくる制御信号に応じて、外部に送出する。   The data output means 25a sends the data sent from the upper 16-bit extraction means 24a1 of the signal separation means 24a to the outside according to the control signal sent from the timing control means 22. The data output means 25b sends the data sent from the lower 16-bit extraction means 24a2 of the signal separation means 24a to the outside according to the control signal sent from the timing control means 22.

データ出力手段２５ｃは、信号分離手段２４ｂの上位１６ビット抽出手段２４ｂ１から送られてくるデータを、タイミング制御手段２２から送られてくる制御信号に応じて、外部に送出する。データ出力手段２５ｄは、信号分離手段２４ｂの下位１６ビット抽出手段２４ｂ２から送られてくるデータを、タイミング制御手段２２から送られてくる制御信号に応じて、外部に送出する。   The data output means 25c sends the data sent from the upper 16-bit extraction means 24b1 of the signal separation means 24b to the outside according to the control signal sent from the timing control means 22. The data output means 25d sends the data sent from the lower 16-bit extraction means 24b2 of the signal separation means 24b to the outside according to the control signal sent from the timing control means 22.

次に、上記のように構成される、この発明の実施の形態１に係るシリアルデータ伝送装置の動作を説明する。   Next, the operation of the serial data transmission apparatus according to Embodiment 1 of the present invention configured as described above will be described.

音声データの伝送が行われる場合は、まず、受信回路２のクロック発生手段２１は、ＬＲクロックおよびビットクロックを発生し、ＬＲクロック線３１およびビットクロック線３２をそれぞれ介して送信回路１に送るとともに、受信回路２の内部のタイミング制御手段２２に送る。   When audio data is transmitted, first, the clock generation means 21 of the reception circuit 2 generates an LR clock and a bit clock, and sends them to the transmission circuit 1 via the LR clock line 31 and the bit clock line 32, respectively. And sent to the timing control means 22 inside the receiving circuit 2.

送信回路１の内部のクロック抽出手段１１は、受信回路２からＬＲクロック線３１を介して送られてくる信号からＬＲクロックを抽出するとともに、ビットクロック線３２を介して送られてくる信号からビットクロックを抽出し、タイミング制御手段２２に送る。タイミング制御手段２２は、クロック抽出手段１１から送られてくるＬＲクロックおよびビットクロックに同期してデータを送信するための制御信号を生成し、データ変換手段１３ａ、１３ｂ、１３ｃおよび１３ｄ、データ重畳手段１４ａおよび１４ｂ、ならびに、データ出力手段１５ａおよび１５ｂに送る。   The clock extraction means 11 inside the transmission circuit 1 extracts the LR clock from the signal sent from the reception circuit 2 via the LR clock line 31 and also transmits a bit from the signal sent via the bit clock line 32. The clock is extracted and sent to the timing control means 22. The timing control means 22 generates a control signal for transmitting data in synchronization with the LR clock and the bit clock sent from the clock extraction means 11, and data conversion means 13a, 13b, 13c and 13d, data superimposing means 14a and 14b and data output means 15a and 15b.

ステレオのアナログ音声信号Ａ〜Ｄは、データ変換手段１３ａ〜１３ｄへそれぞれ入力される。データ変換手段１３ａ〜１３ｄは、タイミング制御手段１２から送られてくる制御信号に含まれるＬＲクロックに同期して、アナログ音声信号Ａ〜Ｄをそれぞれサンプリングし、制御信号に含まれるビットクロックに同期した３２ビットのシリアルデータに変換する。ただし１６ビット精度の音声品質とし、データ長３２ビットに対し上位１６ビットのみが使用される。   Stereo analog audio signals A to D are input to data converters 13a to 13d, respectively. The data conversion units 13a to 13d sample the analog audio signals A to D in synchronization with the LR clock included in the control signal sent from the timing control unit 12, and synchronize with the bit clock included in the control signal. Convert to 32-bit serial data. However, the voice quality is 16-bit precision, and only the upper 16 bits are used for the data length of 32 bits.

データ変換手段１３ａでの変換により得られた３２ビットのシリアルデータであるデータＡは、データ重畳手段１４ａのＯＲ回路１４ａ２に送られる。データ変換手段１３ｂでの変換により得られた３２ビットのシリアルデータであるデータＢは、データ重畳手段１４ａの１６ビットシフトレジスタ１４ａ１に送られる。データ変換手段１３ｃでの変換により得られた３２ビットのシリアルデータであるデータＣは、データ重畳手段１４ｂのＯＲ回路１４ｂ２に送られる。データ変換手段１３ｄでの変換により得られた３２ビットのシリアルデータであるデータＤは、データ重畳手段１４ｂの１６ビットシフトレジスタ１４ｂ１に送られる。   Data A, which is 32-bit serial data obtained by the conversion in the data conversion means 13a, is sent to the OR circuit 14a2 of the data superimposing means 14a. Data B, which is 32-bit serial data obtained by the conversion in the data conversion unit 13b, is sent to the 16-bit shift register 14a1 of the data superimposing unit 14a. Data C, which is 32-bit serial data obtained by the conversion in the data conversion unit 13c, is sent to the OR circuit 14b2 of the data superimposing unit 14b. Data D, which is 32-bit serial data obtained by the conversion by the data conversion means 13d, is sent to the 16-bit shift register 14b1 of the data superimposing means 14b.

１６ビットシフトレジスタ１４ａ１は、タイミング制御手段１２から送られてくる制御信号に含まれるビットクロックに同期して、データＢを下位方向に１６ビットだけシフトし、データＢ’としてＯＲ回路１４ａ２に送る。１６ビットシフトレジスタ１４ｂ１は、タイミング制御手段１２から送られてくる制御信号に含まれるビットクロックに同期して、データＤを下位方向に１６ビットだけシフトし、データＤ’としてＯＲ回路１４ｂ２に送る。   The 16-bit shift register 14a1 shifts the data B by 16 bits in the lower direction in synchronization with the bit clock included in the control signal sent from the timing control means 12, and sends the data B 'to the OR circuit 14a2. The 16-bit shift register 14b1 shifts the data D by 16 bits in the lower direction in synchronization with the bit clock included in the control signal sent from the timing control means 12, and sends the data D 'to the OR circuit 14b2.

ＯＲ回路１４ａ２は、データ変換手段１３ａから送られてくるデータＡと１６ビットシフトレジスタ１４ａ１から送られてくるデータＢ’との論理和をとり、データ出力手段１５ａに送る。これにより、アナログ音声信号Ａに対応する音声データとアナログ音声信号Ｂに対応する音声データとのビット位置が重なることなく、換言すれば、互いに干渉し合うことなく重畳される。同様に、ＯＲ回路１４ｂ２は、データ変換手段１３ｃから送られてくるデータＣと１６ビットシフトレジスタ１４ｂ１から送られてくるデータＤ’との論理和をとり、データ出力手段１５ａに送る。これにより、アナログ音声信号Ｃに対応する音声データとアナログ音声信号Ｄに対応する音声データとのビット位置が重なることなく、換言すれば、互いに干渉し合うことなく重畳される。   The OR circuit 14a2 takes the logical sum of the data A sent from the data conversion means 13a and the data B 'sent from the 16-bit shift register 14a1, and sends it to the data output means 15a. Thus, the bit positions of the audio data corresponding to the analog audio signal A and the audio data corresponding to the analog audio signal B are superimposed without being overlapped, in other words, without interfering with each other. Similarly, the OR circuit 14b2 takes the logical sum of the data C sent from the data conversion means 13c and the data D 'sent from the 16-bit shift register 14b1, and sends it to the data output means 15a. Thus, the bit positions of the audio data corresponding to the analog audio signal C and the audio data corresponding to the analog audio signal D are not overlapped, in other words, superimposed without interfering with each other.

データ出力手段１５ａは、データＡとデータＢとが重畳されたデータを第１データ線３３ａに送出する。また、データ出力手段１５ｂは、データＣとデータＤとが重畳されたデータを第２データ線３３ｂに送出する。   The data output means 15a sends the data A and the data B superimposed on the first data line 33a. Further, the data output means 15b sends the data C and the data D superimposed on the second data line 33b.

受信回路２においては、データ入力手段２３ａは、タイミング制御手段２２から送られてくる制御信号に含まれるＬＲクロックおよびビットクロックに同期して、第１データ線３３ａから２つの音声が多重化されたデータを取り込み、信号分離手段２４ａに送る。同様に、データ入力手段２３ｂは、タイミング制御手段２２から送られてくる制御信号に含まれるＬＲクロックおよびビットクロックに同期して、第２データ線３３ａから２つの音声が多重化されたデータを取り込み、信号分離手段２４ｂに送る。   In the receiving circuit 2, the data input means 23 a has two voices multiplexed from the first data line 33 a in synchronization with the LR clock and bit clock included in the control signal sent from the timing control means 22. Data is captured and sent to the signal separation means 24a. Similarly, the data input means 23b takes in data in which two sounds are multiplexed from the second data line 33a in synchronization with the LR clock and the bit clock included in the control signal sent from the timing control means 22. To the signal separation means 24b.

信号分離手段２４ａの上位１６ビット抽出手段２４ａ１は、タイミング制御手段２２から送られてくる制御信号に応じて、データ入力手段２３ａから送られてくる３２ビットのデータの上位１６ビットを抽出し、データ出力手段２５ａに送る。また、下位１６ビット抽出手段２４ａ２は、タイミング制御手段２２から送られてくる制御信号に応じて、データ入力手段２３ａから送られてくる３２ビットのデータの下位１６ビットを抽出し、データ出力手段２５ｂに送る。   The upper 16-bit extraction unit 24a1 of the signal separation unit 24a extracts the upper 16 bits of the 32-bit data sent from the data input unit 23a in accordance with the control signal sent from the timing control unit 22, and the data It sends to the output means 25a. The lower 16-bit extracting means 24a2 extracts the lower 16 bits of the 32-bit data sent from the data input means 23a according to the control signal sent from the timing control means 22, and the data output means 25b. Send to.

同様に、信号分離手段２４ｂの上位１６ビット抽出手段２４ｂ１は、タイミング制御手段１２から送られてくる制御信号に応じて、データ入力手段２３ｂから送られてくる３２ビットのデータの上位１６ビットを抽出し、データ出力手段２５ｃに送る。また、下位１６ビット抽出手段２４ｂ２は、タイミング制御手段１２から送られてくる制御信号に応じて、データ入力手段２３ｂから送られてくる３２ビットのデータの下位１６ビットを抽出し、データ出力手段２５ｄに送る。   Similarly, the upper 16 bits extraction unit 24b1 of the signal separation unit 24b extracts the upper 16 bits of the 32-bit data sent from the data input unit 23b in accordance with the control signal sent from the timing control unit 12. To the data output means 25c. The lower 16-bit extracting means 24b2 extracts the lower 16 bits of the 32-bit data sent from the data input means 23b in accordance with the control signal sent from the timing control means 12, and the data output means 25d. Send to.

データ出力手段２５ａは、上位１６ビット抽出手段２４ａ１から送られてくるデータを、アナログ音声信号Ａに対応する音声データとして外部に出力する。また、データ出力手段２５ｂは、下位１６ビット抽出手段２４ａ２から送られてくるデータを、アナログ音声信号Ｂに対応する音声データとして外部に出力する。同様に、データ出力手段２５ｃは、上位１６ビット抽出手段２４ｂ１から送られてくるデータを、アナログ音声信号Ｃに対応する音声データとして外部に出力する。また、データ出力手段２５ｄは、下位１６ビット抽出手段２４ｂ２から送られてくるデータを、アナログ音声信号Ｄに対応する音声データとして外部に出力する。   The data output unit 25a outputs the data sent from the upper 16-bit extraction unit 24a1 to the outside as audio data corresponding to the analog audio signal A. The data output means 25b outputs the data sent from the lower 16-bit extraction means 24a2 to the outside as audio data corresponding to the analog audio signal B. Similarly, the data output means 25c outputs the data sent from the upper 16-bit extraction means 24b1 to the outside as audio data corresponding to the analog audio signal C. The data output means 25d outputs the data sent from the lower 16-bit extraction means 24b2 to the outside as sound data corresponding to the analog sound signal D.

以上説明したように、この発明の実施の形態１に係るシリアルデータ伝送装置によれば、音声データを多重化することにより、図３に示す従来のシリアルデータ伝送装置と比較して、同じ通信線の本数で、２倍の音声データを伝送することが可能になる。その結果、伝送方式の変換やクロックの高速化を行うことなく、データの送受信に要する信号線の本数を少なくできる。また、従来は未使用のビット位置を使用してデータを送受信できるので、ハードウェアの追加などは不要であり、安価なシリアルデータ伝送装置を提供できる。   As described above, according to the serial data transmission apparatus according to the first embodiment of the present invention, the same communication line as compared with the conventional serial data transmission apparatus shown in FIG. It becomes possible to transmit twice as many audio data. As a result, the number of signal lines required for data transmission / reception can be reduced without converting the transmission method or increasing the clock speed. In addition, since data can be transmitted and received using unused bit positions in the past, no additional hardware is required, and an inexpensive serial data transmission device can be provided.

なお、上述した実施の形態１に係るシリアルデータ伝送装置では、複数のステレオ音声信号を伝送する場合について説明したが、図４に示すように、１系統のステレオ音声信号（ステレオ音声Ａ（左）およびステレオ音声Ａ（右））と２系統のモノラル音声信号（モノラル音声Ｂおよびモノラル音声Ｃ）とを重畳して伝送するように変形することができる。   In the serial data transmission apparatus according to the first embodiment described above, the case of transmitting a plurality of stereo audio signals has been described. However, as shown in FIG. 4, a single stereo audio signal (stereo audio A (left)) is transmitted. And stereo sound A (right)) and two types of monaural sound signals (monaural sound B and monaural sound C) can be superposed and transmitted.

また、図５に示すように、品質の異なる音声信号を重畳して伝送するように変形することもできる。図５では、１系統の２４ビットステレオ音声信号（２４ビットステレオ音声Ａ（左）および２４ビットステレオ音声Ａ（右））と、１系統のモノラル音声信号（モノラル音声Ｂ（上位８ビット）およびモノラル音声Ｂ（下位８ビット））とを伝送する場合を示している。   Moreover, as shown in FIG. 5, it can also be modified so as to superimpose and transmit audio signals of different qualities. In FIG. 5, one system of 24-bit stereo sound signal (24-bit stereo sound A (left) and 24-bit stereo sound A (right)), one system of monaural sound signal (monaural sound B (upper 8 bits) and monaural) In this case, audio B (lower 8 bits) is transmitted.

この発明の実施の形態１に係るシリアルデータ伝送装置の構成を示すブロック図である。It is a block diagram which shows the structure of the serial data transmission apparatus which concerns on Embodiment 1 of this invention. Ｉ２Ｓフォーマットを用いて音声データを伝送する動作を説明するための図である。It is a figure for demonstrating the operation | movement which transmits audio | voice data using an I2S format. 従来のシリアルデータ伝送装置の構成を示すブロック図である。It is a block diagram which shows the structure of the conventional serial data transmission apparatus. この発明の実施の形態１に係るシリアルデータ伝送装置の変形例の動作を説明するための図である。It is a figure for demonstrating operation | movement of the modification of the serial data transmission apparatus which concerns on Embodiment 1 of this invention. この発明の実施の形態１に係るシリアルデータ伝送装置の他の変形例の動作を説明するための図である。It is a figure for demonstrating operation | movement of the other modification of the serial data transmission apparatus which concerns on Embodiment 1 of this invention.

符号の説明Explanation of symbols

１ 送信回路、２ 受信回路、１１ クロック抽出手段、１２ タイミング制御手段、１３ａ〜１３ｄ データ変換手段、１４ａ，１４ｂ データ重畳手段、１４ａ１，１４ｂ１ １６ビットシフトレジスタ、１４ａ２，１４ｂ２ ＯＲ回路、１５ａ，１５ｂ データ出力手段、２１ クロック発生手段、２２ タイミング制御手段、２３ａ，２３ｂ データ入力手段、２４ａ，２４ｂ 信号分離手段、２４ａ１，２４ｂ１ 上位１６ビット抽出手段、２４ａ２，２４ｂ２ 下位１６ビット抽出手段、２５ａ〜２５ｄ データ出力手段、３１ ＬＲクロック線、３２ ビットクロック線、３３ａ 第１データ線、３３ｂ 第２データ線。
DESCRIPTION OF SYMBOLS 1 Transmission circuit, 2 Reception circuit, 11 Clock extraction means, 12 Timing control means, 13a-13d Data conversion means, 14a, 14b Data superimposition means, 14a1, 14b1 16 bit shift register, 14a2, 14b2 OR circuit, 15a, 15b Data Output means, 21 clock generation means, 22 timing control means, 23a, 23b data input means, 24a, 24b signal separation means, 24a1, 24b1 upper 16-bit extraction means, 24a2, 24b2 lower 16-bit extraction means, 25a-25d data output Means, 31 LR clock line, 32-bit clock line, 33a first data line, 33b second data line.

Claims (5)

伝送周期を表すＬＲクロックを送受するためのＬＲクロック線、ＬＲクロック内におけるデータの送受タイミングを規定する伝送クロックを送受するための伝送クロック線およびデータを送受するためのデータ線によって接続された送信回路と受信回路とを備えたシリアルデータ伝送装置において、
前記送信回路は、
外部から入力される第１入力信号を、前記受信回路で発生されて前記ＬＲクロック線を介して送られてくるＬＲクロックに同期してサンプリングすることにより得られたデジタル信号を第１データとして出力する第１データ変換手段と、
外部から入力される第２入力信号を、前記受信回路で発生されて前記ＬＲクロック線を介して送られてくるＬＲクロックに同期してサンプリングすることにより得られたデジタル信号を第２データとして出力する第２データ変換手段と、
前記第１データ変換手段からの第１データのビット位置と、前記第２データ変換手段からの第２データのビット位置が重ならないように重畳するデータ重畳手段と、
前記データ重畳手段で重畳されたデータを前記受信回路から前記伝送クロック線を介して送られてくる伝送クロックに同期して前記データ線にシリアルに送出するデータ出力手段
とを備え、
前記受信回路は、
前記データ線からシリアルに送られてくるデータを、自己の内部で発生したＬＲクロックおよび伝送クロックに同期して入力するデータ入力手段と、
前記データ入力手段により入力されたデータを前記第１データと前記第２データとに分離する信号分離手段と、
前記信号分離手段で分離された前記第１データおよび前記第２データを外部に出力するデータ出力手段
とを備えたシリアルデータ伝送装置。 Transmission connected by an LR clock line for transmitting / receiving an LR clock representing a transmission cycle, a transmission clock line for transmitting / receiving a transmission clock that defines transmission / reception timing of data in the LR clock, and a data line for transmitting / receiving data In a serial data transmission device comprising a circuit and a receiving circuit,
The transmission circuit includes:
A digital signal obtained by sampling a first input signal input from outside in synchronization with an LR clock generated by the receiving circuit and sent via the LR clock line is output as first data. First data converting means for
A digital signal obtained by sampling a second input signal input from the outside in synchronization with an LR clock generated by the receiving circuit and sent via the LR clock line is output as second data. Second data conversion means for
Data superimposing means for superimposing the bit position of the first data from the first data converting means and the bit position of the second data from the second data converting means so as not to overlap,
Data output means for serially sending the data superimposed by the data superimposing means to the data line in synchronization with a transmission clock sent from the receiving circuit via the transmission clock line;
The receiving circuit is
Data input means for inputting data sent serially from the data line in synchronization with an LR clock and a transmission clock generated inside the data line;
Signal separation means for separating the data input by the data input means into the first data and the second data;
A serial data transmission device comprising: data output means for outputting the first data and the second data separated by the signal separation means to the outside. データ重畳手段は、第１データ変換手段からの第１データがＬＲクロックの前半周期の前部分と後半周期の前部分に位置し、第２データ変換手段からの第２データがＬＲクロックの前半周期の残余部分と後半周期の残余部分に位置するように重畳する
ことを特徴とする請求項１記載のシリアルデータ伝送装置。 In the data superimposing means, the first data from the first data converting means is located in the front part of the first half period of the LR clock and the front part of the second half period, and the second data from the second data converting means is the first half period of the LR clock. 2. The serial data transmission apparatus according to claim 1, wherein the serial data transmission device is superposed so as to be located in the remaining portion of the second half period. 第１データは第１ステレオ音声データから成り、第２データは第２ステレオ音声データから成り、
データ重畳手段は、前記第１ステレオ音声データの一方のチャンネル用の音声データがＬＲクロックの前半周期の前半分に位置し、前記第１ステレオ音声データの他方のチャンネル用の音声データがＬＲクロックの後半周期の前半分に位置し、前記第２ステレオ音声データの一方のチャンネル用の音声データがＬＲクロックの前半周期の後半分に位置し、前記第２ステレオ音声データの他方のチャンネル用の音声データがＬＲクロックの後半周期の後半分に位置するように重畳する
ことを特徴とする請求項２記載のシリアルデータ伝送装置。 The first data consists of first stereo audio data, the second data consists of second stereo audio data,
The data superimposing means is such that the audio data for one channel of the first stereo audio data is located in the first half of the first half of the LR clock, and the audio data for the other channel of the first stereo audio data is the LR clock. Audio data for one channel of the second stereo audio data is located in the latter half of the LR clock, and audio data for the other channel of the second stereo audio data is located in the first half of the second half cycle 3. The serial data transmission apparatus according to claim 2, wherein superimposition is performed so as to be positioned in the second half of the second half period of the LR clock. 第１データはステレオ音声データから成り、第２データは第１モノラル音声データと第２モノラル音声データから成り、
データ重畳手段は、前記ステレオ音声データの一方のチャンネル用の音声データがＬＲクロックの前半周期の前半分に位置し、前記第１ステレオ音声データの他方のチャンネル用の音声データがＬＲクロックの後半周期の前半分に位置し、前記第１モノラル音声データがＬＲクロックの前半周期の後半分に位置し、前記第２モノラル音声データがＬＲクロックの後半周期の後半分に位置するように重畳する
ことを特徴とする請求項２記載のシリアルデータ伝送装置。 The first data consists of stereo audio data, the second data consists of first monaural audio data and second monaural audio data,
The data superimposing means is such that the audio data for one channel of the stereo audio data is located in the first half of the first half cycle of the LR clock, and the audio data for the other channel of the first stereo audio data is the second half cycle of the LR clock. Are superimposed so that the first monaural audio data is located in the second half of the first half cycle of the LR clock and the second monaural audio data is located in the second half of the second half cycle of the LR clock. 3. The serial data transmission apparatus according to claim 2, wherein 第１データはステレオ音声データから成り、第２データはモノラル音声データから成り、
データ重畳手段は、前記ステレオ音声データの一方のチャンネル用の音声データがＬＲクロックの前半周期の前部分に位置し、前記第１ステレオ音声データの他方のチャンネル用の音声データがＬＲクロックの後半周期の前部分に位置し、前記モノラル音声データの一部がＬＲクロックの前半周期の残余部分に位置し、前記モノラル音声データの残余部分がＬＲクロックの後半周期の残余部分に位置するように重畳する
ことを特徴とする請求項２記載のシリアルデータ伝送装置。 The first data consists of stereo audio data, the second data consists of monaural audio data,
In the data superimposing means, the audio data for one channel of the stereo audio data is located in the front part of the first half cycle of the LR clock, and the audio data for the other channel of the first stereo audio data is the second half cycle of the LR clock. Are superimposed so that a part of the monaural audio data is located in the remaining part of the first half cycle of the LR clock and the remaining part of the monaural audio data is located in the remaining part of the second half period of the LR clock. The serial data transmission apparatus according to claim 2, wherein:
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012093588A (en) * 2010-10-27 2012-05-17 Funai Electric Co Ltd Audio system
JP2014116764A (en) * 2012-12-10 2014-06-26 Onkyo Corp Audio signal transmission device

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101077028B1 (en) * 2009-02-23 2011-10-26 주식회사 코아로직 Method and Apparatus for Transmitting Audio Data
CN112379450A (en) * 2020-10-30 2021-02-19 中国石油天然气集团有限公司 Signal-to-noise ratio obtaining method and device for time-frequency electromagnetic square wave signal

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10224426A (en) * 1997-02-03 1998-08-21 Onkyo Corp Data processing unit and data communication method
EP0914739B1 (en) * 1997-03-25 2005-11-23 Koninklijke Philips Electronics N.V. Data transfer system, transmitter and receiver
JPH1127145A (en) * 1997-07-02 1999-01-29 Hitachi Denshi Ltd A/d and d/a conversion system
JPH11298999A (en) * 1998-04-14 1999-10-29 Hitachi Denshi Ltd Multi-channel pcm sound signal transmitting system

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012093588A (en) * 2010-10-27 2012-05-17 Funai Electric Co Ltd Audio system
JP2014116764A (en) * 2012-12-10 2014-06-26 Onkyo Corp Audio signal transmission device

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