JP2009199482A - Band-gap reference circuit - Google Patents

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Masaya Ninomiya
正也 二ノ宮
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セイコーエプソン株式会社
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PROBLEM TO BE SOLVED: To provide a band-gap reference circuit capable of obtaining highly accurate reference voltage with little variation in a reference voltage value even though an error occurs in the channel length or channel width of a MOS transistor constituting a current mirror circuit while using a comparatively simple circuit configuration.
SOLUTION: The circuit comprises: a plurality of first semiconductor elements having PN junctions with power potential VSS connected to an N type semiconductor; a plurality of first P channel MOS transistors for feeding currents to P type semiconductors of the plurality of first semiconductor elements respectively through a plurality of first N channel MOS transistors; a second semiconductor element having PN junctions, the number of parallel connections or size of which is different from the first semiconductor elements with the power potential VSS connected to the N type semiconductor; and a second P channel MOS transistor for feeding current to P type semiconductors of the second semiconductor elements through an impedance element and the second N channel MOS transistor and constituting a current mirror circuit together with the plurality of first P channel MOS transistors.
COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、ダイオードやトランジスタ等の半導体素子のバンドギャップを利用して基準電圧や基準電流を生成するバンドギャップリファレンス回路に関する。 The present invention relates to a bandgap reference circuit for generating a reference voltage and reference current by utilizing the band gap of semiconductor devices such as diodes and transistors.

従来より、様々な回路において動作の基準となる基準電圧や基準電流を生成するために、バンドギャップリファレンス回路が使用されている。 Conventionally, in order to generate the reference voltage or the reference current as a reference for operation in a variety of circuits, a bandgap reference circuit is used. バンドギャップリファレンス回路によれば、温度や電源電圧等が変動しても、高精度で安定した基準電圧や基準電流を得ることができる。 According to the bandgap reference circuit, even if temperature and power supply voltage or the like varies, it is possible to obtain a stable reference voltage and reference current with high accuracy. バンドギャップリファレンス回路の基本的な構成及び動作に関しては、例えば、非特許文献1に記載されている。 For basic configuration and operation of the bandgap reference circuit, for example, described in Non-Patent Document 1.

図5は、従来のバンドギャップリファレンス回路の構成を示す回路図の一例である。 Figure 5 is an example of a circuit diagram showing a configuration of a conventional band gap reference circuit. このバンドギャップリファレンス回路は、PN接合を有するダイオードD1〜D3と、PチャネルMOSトランジスタQP1〜QP3と、NチャネルMOSトランジスタQN1及びQN2と、抵抗R2及びR3とを含んでおり、第1の電源電位V DD及び第2の電源電位V SSが供給されて動作する。 The bandgap reference circuit includes a diode D1~D3 having a PN junction, a P-channel MOS transistors QP1 to QP3, includes an N-channel MOS transistors QN1 and QN2, and resistors R2 and R3, the first power supply potential V DD and a second power supply voltage V SS is operated is supplied.

図5において、PチャネルMOSトランジスタ及びNチャネルMOSトランジスタのそれぞれについて、チャネル長及びチャネル幅が同サイズのトランジスタQP1〜QP3及びQN1〜QN2はカレントミラー回路を構成しているので、それらのトランジスタにそれぞれ流れる電流の大きさは、理想的には互いに等しくなる。 5, for each of the P-channel MOS transistors and N-channel MOS transistors, since the channel length and channel width transistors QP1~QP3 and QN1~QN2 the same size form a current mirror circuit, respectively these transistors the magnitude of the current flowing is equal to each other ideally. また、ダイオードD2におけるPN接合の並列接続個数又は面積は、ダイオードD1におけるPN接合の並列接続個数又は面積のK倍となっているので、ダイオードD1及びD2にそれぞれ流れる電流の大きさが互いに等しくても、それらの電流密度が互いに異なるように設定されている。 Further, the parallel connection number or area of ​​the PN junction in diode D2, since a K times the parallel connection number or area of ​​the PN junction in the diode D1, the magnitude of the currents flowing through the diodes D1 and D2 are equal to each other also, their current density is set to be different from each other.

ここで、ダイオードD1の飽和電流をI とすると、ダイオードD2の飽和電流はK・I となる。 Here, if the saturation current of the diode D1 and I S, the saturation current of the diode D2 becomes K · I S. また、トランジスタQP1〜QP3にそれぞれ流れる電流をIとし、ダイオードD1〜D3の両端電圧をそれぞれV D1 〜V D3とし、抵抗R2及びR3の値をそれぞれR 及びR とすると、以下の式が成立する。 Also, the currents flowing through the transistors QP1~QP3 and I, if the voltage across the diode D1~D3 and V D1 ~V D3 respectively, the values of resistors R2 and R3 respectively and R 2 and R 3, the following formula To establish. なお、kはボルツマン定数であり、Tは絶対温度であり、qは電子の電荷である。 Incidentally, k is the Boltzmann constant, T is the absolute temperature, q is the electron charge.
D1 =(kT/q)ln(I/I ) ・・・(1) V D1 = (kT / q) ln (I / I S) ··· (1)
D2 =(kT/q)ln(I/(K・I )) ・・・(2) V D2 = (kT / q) ln (I / (K · I S)) ··· (2)
D1 =I・R +V D2・・・(3) V D1 = I · R 2 + V D2 ··· (3)

式(3)を変形して式(1)及び式(2)を代入することにより、次式(4)が得られる。 By by modifying Equation (3) Substituting equations (1) and (2), the following equation (4) is obtained.
I=(V D1 −V D2 )/R =(kT/qR )ln(K) ・・・(4) I = (V D1 -V D2) / R 2 = (kT / qR 2) ln (K) ··· (4)
従って、トランジスタQP3のドレインから出力される基準電圧V REFは、次式(5)によって表される。 Therefore, the reference voltage V REF output from the drain of the transistor QP3 is represented by the following formula (5).
REF =I・R +V D3 V REF = I · R 3 + V D3
=(R /R )(kT/q)ln(K)+V D3・・・(5) = (R 3 / R 2) (kT / q) ln (K) + V D3 ··· (5)

基準電圧V REFの温度依存性をキャンセルするためには、式(5)を絶対温度Tで微分した値がゼロになれば良い。 To cancel the temperature dependency of the reference voltage V REF is the value obtained by differentiating equation (5) in absolute temperature T may if zero.
dV REF /dT=(R /R )(k/q)ln(K)+dV D3 /dT=0 dV REF / dT = (R 3 / R 2) (k / q) ln (K) + dV D3 / dT = 0
・・・(6) ... (6)
式(6)において、dV D3 /dTは負の温度特性を持っているので、(R /R )(k/q)ln(K)の値をこれに釣り合う正の値とすれば、基準電圧V REFの温度依存性をキャンセルすることが可能である。 In the formula (6), since dV D3 / dT has a negative temperature characteristic, if a positive value commensurate to the value of (R 3 / R 2) ( k / q) ln (K), it is possible to cancel the temperature dependency of the reference voltage V REF.

しかしながら、カレントミラー回路を構成するトランジスタQP1〜QP3及びQN1〜QN2のチャネル長又はチャネル幅にばらつきが生じた場合には、それらのトランジスタの電流又は電圧に誤差が発生して、基準電圧V REFの値にバラツキが生じて高精度の基準電圧を得ることができなくなってしまう。 However, when variation occurs in the channel length or the channel width of the transistor QP1~QP3 and QN1~QN2 constituting the current mirror circuit is an error occurs in the current or voltage of those transistors, the reference voltage V REF variation it becomes impossible to obtain a high accuracy of the reference voltage generated in the value.

そこで、上記の点に鑑み、本発明は、比較的簡単な回路構成を用いながら、カレントミラー回路を構成するトランジスタのチャネル長又はチャネル幅に誤差が生じても基準電圧のバラツキが少ない高精度な基準電圧を得ることができるバンドギャップリファレンス回路を提供することを目的とする。 In view of the above-mentioned points, the present invention is, while using a relatively simple circuit construction, also the reference voltage variation is less accurate occurs an error in the channel length or channel width of the transistors constituting the current mirror circuit and to provide a bandgap reference circuit which can obtain a reference voltage.

以上の課題を解決するため、本発明の第1の観点に係るバンドギャップリファレンス回路は、PN接合を有し、N型半導体に電源電位V SSが接続された複数の第1の半導体素子と、ゲートとドレインとが互いに接続され、複数の第1の半導体素子のP型半導体にソースがそれぞれ接続された複数の第1のNチャネルMOSトランジスタと、複数の第1のNチャネルMOSトランジスタのゲート及びドレインにドレインがそれぞれ接続され、複数の第1のNチャネルMOSトランジスタを介して複数の第1の半導体素子に電流をそれぞれ供給する複数の第1のPチャネルMOSトランジスタと、第1の半導体素子とは並列接続個数又はサイズが異なるPN接合を有し、N型半導体に電源電位V SSが接続された第2の半導体素子と、第2の半導 To solve the above problems, a band gap reference circuit in accordance with a first aspect of the present invention has a PN junction, a plurality of first semiconductor device supply voltage V SS is connected to the N-type semiconductor, connected gate and the drain each other, a plurality of first N-channel MOS transistor P-type semiconductor in the source is connected each of the plurality of first semiconductor device, the gate of the plurality of first N-channel MOS transistor and drain drain connected respectively to the first P-channel MOS transistor of the plurality to supply current to each of the plurality of first semiconductor element through a plurality of first N-channel MOS transistor, and a first semiconductor element parallel connection number or size have a different PN junction, and a second semiconductor device supply voltage V SS is connected to the N-type semiconductor, the second semiconductor 体素子のP型半導体に第1の端子が接続されたインピーダンス素子と、複数の第1のNチャネルMOSトランジスタのゲート及びドレインにゲートが接続され、インピーダンス素子の第2の端子にソースが接続された第2のNチャネルMOSトランジスタと、複数の第1のPチャネルMOSトランジスタのゲートにゲート及びドレインが接続され、第2のNチャネルMOSトランジスタのドレインにゲート及びドレインが接続され、第2のNチャネルMOSトランジスタ及びインピーダンス素子を介して第2の半導体素子に電流を供給する第2のPチャネルMOSトランジスタとを具備する。 An impedance element first terminal to P-type semiconductor body elements are connected, a gate connected to the gate and drain of the plurality of first N-channel MOS transistor, a source connected to the second terminal of impedance element and a second N-channel MOS transistor, a gate and drain connected to the gates of the first P-channel MOS transistor, a gate and a drain connected to the drain of the second N-channel MOS transistor, a second N the second semiconductor element via the channel MOS transistors and the impedance element includes a second P-channel MOS transistor for supplying a current to.

本発明の第1の観点に係るバンドギャップリファレンス回路は、複数の第1のPチャネルMOSトランジスタ及び第2のPチャネルMOSトランジスタとカレントミラー回路を構成し、ドレインから電流を供給する第3のPチャネルMOSトランジスタと、第3のPチャネルMOSトランジスタのドレインに接続され、基準電位を発生する第2のインピーダンス素子及びPN接合を有する第3の半導体素子とをさらに具備するようにしても良い。 Bandgap reference circuit according to a first aspect of the present invention is to constitute a plurality of first P-channel MOS transistor and a second P-channel MOS transistor and a current mirror circuit, a third P supplying a current from the drain channel MOS transistor is connected to the drain of the third P-channel MOS transistors, the reference potential may be a third, further comprising a semiconductor element having a second impedance element and a PN junction for generating.

また、本発明の第2の観点に係るバンドギャップリファレンス回路は、PN接合を有し、N型半導体に電源電位V SSが接続された第1の半導体素子と、ゲートとドレインとが互いに接続され、第1の半導体素子のP型半導体にソースが接続された第1のNチャネルMOSトランジスタと、第1のNチャネルMOSトランジスタのゲート及びドレインにドレインが接続され、第1のNチャネルMOSトランジスタを介して第1の半導体素子に電流を供給する第1のPチャネルMOSトランジスタと、第1の半導体素子とは並列接続個数又はサイズが異なるPN接合を各々が有し、N型半導体に電源電位V SSが接続された複数の第2の半導体素子と、複数の第2の半導体素子のP型半導体に第1の端子がそれぞれ接続された複数のインピーダン Further, the band gap reference circuit according to the second aspect of the present invention has a PN junction, a first semiconductor device supply voltage V SS to the N-type semiconductor is connected, and the gate and drain are connected to each other a first N-channel MOS transistor having a source to P-type semiconductor of the first semiconductor device is connected, a drain connected to the gate and drain of the first N-channel MOS transistor, the first N-channel MOS transistor a first P-channel MOS transistor for supplying a current to the first semiconductor element through, and the first semiconductor element has the respectively different PN junction parallel connection number or size, the power source potential V in the N-type semiconductor a plurality of second semiconductor devices SS is connected, a plurality of impedance of the first terminal is connected to the P-type semiconductor of the plurality of second semiconductor elements ス素子と、第1のNチャネルMOSトランジスタのゲート及びドレインにゲートが接続され、複数のインピーダンス素子の第2の端子にソースがそれぞれ接続された複数の第2のNチャネルMOSトランジスタと、第1のPチャネルMOSトランジスタのゲートにゲート及びドレインがそれぞれ接続され、複数の第2のNチャネルMOSトランジスタのドレインにゲート及びドレインがそれぞれ接続され、複数の第2のNチャネルMOSトランジスタ及び複数のインピーダンス素子を介して複数の第2の半導体素子に電流をそれぞれ供給する複数の第2のPチャネルMOSトランジスタとを具備する。 And scan element, a gate connected to the gate and the drain of the first N-channel MOS transistor, and a plurality of second N-channel MOS transistor whose source is connected to the second terminal of the plurality of impedance elements, first are respectively the gate and drain to the gate of the P-channel MOS transistor connected gate and drain connected to the drain of the plurality of second N-channel MOS transistor, a plurality of second N-channel MOS transistors and a plurality of impedance elements through comprising a plurality of second second plurality supplies current to each of the semiconductor elements of the P-channel MOS transistor.

本発明の第2の観点に係るバンドギャップリファレンス回路は、第1のPチャネルMOSトランジスタ及び複数の第2のPチャネルMOSトランジスタとカレントミラー回路を構成し、ドレインから電流を供給する第3のPチャネルMOSトランジスタと、第3のPチャネルMOSトランジスタのドレインに接続され、基準電位を発生する第2のインピーダンス素子及びPN接合を有する第3の半導体素子とをさらに具備するようにしても良い。 Bandgap reference circuit according to the second aspect of the present invention, the first P-channel MOS transistors and a plurality of second P-channel MOS transistor and the current mirror circuit constituted, a third P supplying a current from the drain channel MOS transistor is connected to the drain of the third P-channel MOS transistors, the reference potential may be a third, further comprising a semiconductor element having a second impedance element and a PN junction for generating.

さらに、本発明の第3の観点に係るバンドギャップリファレンス回路は、PN接合を有し、N型半導体に電源電位V SSが接続された複数の第1の半導体素子と、ゲートとドレインとが互いに接続され、複数の第1の半導体素子のP型半導体にソースがそれぞれ接続された複数の第1のNチャネルMOSトランジスタと、複数の第1のNチャネルMOSトランジスタのゲート及びドレインにドレインがそれぞれ接続され、複数の第1のNチャネルMOSトランジスタを介して複数の第1の半導体素子に電流をそれぞれ供給する複数の第1のPチャネルMOSトランジスタと、第1の半導体素子とは並列接続個数又はサイズが異なるPN接合を各々が有し、N型半導体に電源電位V SSが接続された複数の第2の半導体素子と、複数の第2の半導 Further, the band gap reference circuit in accordance with a third aspect of the present invention has a PN junction, a plurality of first semiconductor device supply voltage V SS is connected to the N-type semiconductor, a gate and a drain each other are connected, connected to the plurality of first N-channel MOS transistor whose source is connected to the P-type semiconductor of the plurality of first semiconductor device, the drain to the gate and drain of the plurality of first N-channel MOS transistor, respectively is, first P-channel MOS transistors a plurality of current supplied to each of the plurality of first semiconductor element through a plurality of first N-channel MOS transistor, the first semiconductor device connected in parallel number or size possessed respectively different PN junction, and a plurality of second semiconductor elements supply potential V SS is connected to the N-type semiconductor, a plurality of second semiconductor 体素子のP型半導体に第1の端子がそれぞれ接続された複数のインピーダンス素子と、複数の第1のNチャネルMOSトランジスタのゲート及びドレインにゲートが接続され、複数のインピーダンス素子の第2の端子にソースがそれぞれ接続された複数の第2のNチャネルMOSトランジスタと、複数の第1のPチャネルMOSトランジスタのゲートにゲート及びドレインがそれぞれ接続され、複数の第2のNチャネルMOSトランジスタのドレインにゲート及びドレインがそれぞれ接続され、複数の第2のNチャネルMOSトランジスタ及び複数のインピーダンス素子を介して複数の第2の半導体素子に電流をそれぞれ供給する複数の第2のPチャネルMOSトランジスタとを具備する。 A plurality of impedance elements first terminal is connected to the P-type semiconductor body element, a gate connected to the gate and drain of the plurality of first N-channel MOS transistor, the second terminal of the plurality of impedance elements and a second N-channel MOS transistor of the plurality of sources are connected, respectively, gate and drain are respectively connected to the gates of the first P-channel MOS transistor, the drain of the plurality of second N-channel MOS transistor the gate and drain connected respectively, and a plurality of second N-channel MOS transistors and a plurality of through the impedance element and the second plurality supplies current to each of the plurality of the second semiconductor element of the P-channel MOS transistor to.

本発明の第3の観点に係るバンドギャップリファレンス回路は、複数の第1のPチャネルMOSトランジスタ及び複数の第2のPチャネルMOSトランジスタとカレントミラー回路を構成し、ドレインから電流を供給する第3のPチャネルMOSトランジスタと、第3のPチャネルMOSトランジスタのドレインに接続され、基準電位を発生する第2のインピーダンス素子及びPN接合を有する第3の半導体素子とをさらに具備するようにしても良い。 Bandgap reference circuit according to a third aspect of the present invention is to constitute a plurality of first P-channel MOS transistors and a plurality of second P-channel MOS transistor and a current mirror circuit, a third supplies a current from the drain and P-channel MOS transistor is connected to the drain of the third P-channel MOS transistor may be a third, further comprising a semiconductor element having a second impedance element and a PN junction for generating a reference potential .

本発明によれば、複数の第1の半導体素子をそれぞれ含む複数の電流経路、及び/又は、複数の第2の半導体素子をそれぞれ含む複数の電流経路を設けたことにより、比較的簡単な回路構成を用いながら、カレントミラー回路を構成するトランジスタのチャネル長又はチャネル幅に誤差が生じても基準電圧の値に与える誤差を小さくすることができる。 According to the present invention, a plurality of current paths including a plurality of first semiconductor devices each, and / or, by providing a plurality of current paths including a plurality of the second semiconductor element respectively, relatively simple circuit while using the structure, it is possible to reduce the error to be applied to the value of the channel length or the reference voltage even if an error occurs in the channel width of the transistors constituting the current mirror circuit.

以下、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。 Hereinafter, the best mode for carrying out the present invention will be described in detail with reference to the drawings. なお、同一の構成要素には同一の参照番号を付して、説明を省略する。 Incidentally, the same components are denoted by the same reference numerals, and a description thereof will be omitted.
図1は、本発明の第1の実施形態に係るバンドギャップリファレンス回路の構成を示す回路図である。 Figure 1 is a circuit diagram showing the configuration of the bandgap reference circuit according to a first embodiment of the present invention. このバンドギャップリファレンス回路は、第1の電源電位V DD及び第2の電源電位V SSが供給されて動作する。 The band gap reference circuit, the first power supply potential V DD and a second power supply voltage V SS is operated is supplied. 一般的には、第1の電源電位V DDと第2の電源電位V SSとの差(V DD −V SS )が電源電圧となり、第2の電源電位V SSが接地電位(0V)である場合には、V DDが電源電圧となる。 In general, the difference between the first power supply potential V DD and a second power supply voltage V SS (V DD -V SS) is the power supply voltage, a second power supply voltage V SS is at ground potential (0V) case, V DD is the power supply voltage.

本発明の第1の実施形態においては、図5に示すダイオードD1に相当する半導体素子を含む電流経路がM個設けられる。 In the first embodiment of the present invention, the current path including the semiconductor element corresponding to the diode D1 shown in FIG. 5 it is provided M pieces. ここで、Mは2以上の整数である。 Here, M is an integer of 2 or more. 図1においては、PN接合を有する半導体素子としてダイオードD11、D12、D13、・・・をそれぞれ含む電流経路A1、A2、A3、・・・が示されている。 In Figure 1, the diode D11, D12, D13 as a semiconductor element having a PN junction, a current path including each ··· A1, A2, A3, ··· are shown. なお、PN接合を有する半導体素子としては、ダイオードの他に、バイポーラトランジスタやジャンクションFET(電界効果トランジスタ)を用いることも可能である。 As the semiconductor device having a PN junction, in addition to the diode, it is also possible to use a bipolar transistor or junction FET (field effect transistor).

ここで、ダイオードD2におけるPN接合の並列接続個数又は面積は、ダイオードD11等におけるPN接合の並列接続個数又は面積のK倍となっているので、ダイオードD11及びD2にそれぞれ流れる電流の大きさが互いに等しくても、それらの電流密度が互いに異なるように設定されている。 Here, the parallel connection number or area of ​​the PN junction in diode D2, since a K times the parallel connection number or area of ​​the PN junction in the diode D11 and the like, the magnitude of the currents flowing through the diodes D11 and D2 with each other be equal, their current density is set to be different from each other. 先に説明した式(6)において、dV D3 /dTは約−1.5mV/℃の負の温度特性を持っていて、d/dT・(kT/q)は約0.087mV/℃の正の温度特性を持っているので、(R /R )ln(K)の値を、例えば、R :R =10:1及びK=6等として、17〜23程度にすることができる。 In the previously described equation (6), dV D3 / dT is have a negative temperature characteristic of about -1.5mV / ℃, d / dT · (kT / q) is positive about 0.087mV / ℃ because it has a temperature characteristic, the value of (R 3 / R 2) ln (K), for example, R 3: R 2 = 10 : as 1 and K = 6, etc., to be about 17 to 23 it can.

電流経路A1においては、PチャネルMOSトランジスタQP11と、NチャネルMOSトランジスタQN11と、ダイオードD11とが直列に接続されており、電流経路A2においては、PチャネルMOSトランジスタQP12と、NチャネルMOSトランジスタQN12と、ダイオードD12とが直列に接続されており、電流経路A3においては、PチャネルMOSトランジスタQP13と、NチャネルMOSトランジスタQN13と、ダイオードD13とが直列に接続されている。 In the current path A1, and P-channel MOS transistors QP11, N-channel MOS transistor QN11, and a diode D11 are connected in series, in the current path A2, a P-channel MOS transistors QP12, N-channel MOS transistor QN12 , and a diode D12 are connected in series, in the current path A3, and P-channel MOS transistors QP13, N-channel MOS transistor QN13, and a diode D13 are connected in series.

一方、電流経路Bにおいては、PチャネルMOSトランジスタQP2と、NチャネルMOSトランジスタQN2と、インピーダンス素子としての抵抗R2と、ダイオードD2とが直列に接続されており、電流経路Cにおいては、PチャネルMOSトランジスタQP3と、インピーダンス素子としての抵抗R3と、ダイオードD3とが直列に接続されている。 On the other hand, in the current path B, and P-channel MOS transistor QP2, and N-channel MOS transistor QN2, and the resistor R2 as an impedance element, and a diode D2 are connected in series, in the current path C, P-channel MOS a transistor QP3, and a resistor R3 as an impedance element, and a diode D3 are connected in series. 基準電圧V REFは、トランジスタQP3のドレインから出力される。 Reference voltage V REF is outputted from the drain of the transistor QP3. なお、インピーダンス素子としては、抵抗の他に、ゲートとドレインとが互いに接続されたトランジスタ等を用いることも可能である。 As the impedance element, in addition to the resistance, it is also possible to use such as a transistor where the gate and drain connected to each other.

図1において、チャネル長及びチャネル幅が同サイズのトランジスタQP11、QP12、・・・のゲートと、トランジスタQP2のゲート及びドレインと、トランジスタQP3のゲートとが、互いに接続されている。 In Figure 1, the channel length and channel width the same size of the transistors QP11, QP12, and the gate of ..., the gate and the drain of the transistor QP2, and the gate of the transistor QP3, are connected to each other. また、チャネル長及びチャネル幅が同サイズのトランジスタQN11、QN12、・・・のゲート及びドレインと、トランジスタQN2のゲートとが、互いに接続されている。 The channel length and channel width transistors QN11, QN12 of the same size, the gate and drain of ..., and the gate of transistor QN2, are connected to each other. これにより、トランジスタQP11、QP12、・・・、QP2、QP3、及び、トランジスタQN11、QN12、・・・、QN2はカレントミラー回路を構成するので、それらのトランジスタにそれぞれ流れる電流の大きさは、理想的には互いに等しくなる筈である。 Thus, the transistor QP11, QP12, · · ·, QP2, QP3, and the transistors QN11, QN12, · · ·, since QN2 constitute a current mirror circuit, the magnitude of the current flowing through each of these transistors, the ideal it should be equal to each other in manner.

しかしながら、実際には、トランジスタのチャネル長又はチャネル幅にばらつきが生じるので、それらのトランジスタの電流又は電圧に誤差が発生して、基準電圧V REFの値にバラツキが生じて高精度の基準電圧を得ることができなくなってしまう。 However, in practice, since the variations in the channel length or channel width of the transistor occurs, the error in the current or voltage of those transistors is generated, and variation occurs in the value of the reference voltage V REF with high accuracy of the reference voltage get it becomes impossible. そこで、本発明の第1の実施形態においては、電流経路A1と並列に電流経路A2、A3、・・・を接続することにより、M個の電流経路Aにおける電流又は電圧の誤差の影響を平均化して、基準電圧V REFの値にバラツキが小さくなり高精度の基準電圧が得られるように改善している。 Therefore, in the first embodiment of the present invention, the current path A1 and the current path A2, A3 in parallel by connecting the ..., the influence of the error of the current or voltage at the M current path A Average turned into it, high accuracy of the reference voltage variation is reduced to a value of the reference voltage V REF is improved so as to obtain.

図2は、本発明の効果をシミュレーションで確認するために用いられるバンドギャップリファレンス回路の構成を示す回路図である。 Figure 2 is a circuit diagram showing a configuration of a bandgap reference circuit used in order to confirm the effect of the present invention by simulation. このバンドギャップリファレンス回路においては、図1に示すダイオードD11〜D13及びD2の替わりにPNPバイポーラトランジスタQ11〜Q13及びQ2が用いられており、また、トランジスタQP3のドレインから出力される電流を測定電圧V に変換するために、図1に示す抵抗R3及びダイオードD3の替わりにNチャネルMOSトランジスタQN3のゲート及びドレインがトランジスタQP3のドレインに接続されている。 In the band gap reference circuit is PNP bipolar transistor Q11~Q13 and Q2 are used instead of diodes D11~D13 and D2 shown in FIG. 1, also measuring the current output from the drain of the transistor QP3 voltage V to convert to M, the gate and drain of N-channel MOS transistor QN3 is connected to the drain of the transistor QP3 in place of the resistor R3 and the diode D3 shown in FIG. ここで、トランジスタQ11〜Q13をそれぞれ含む電流経路A1〜A3の内の所定の電流経路が接続されている場合の測定電圧V が、汎用のシミュレーションプログラムを用いて算出される。 Here, the measurement voltage V M when the predetermined current path of the current path A1~A3 including transistors Q11~Q13 respectively are connected, is calculated using a general-purpose simulation program. なお、上記のPNPバイポーラトランジスタの替わりに、NPNバイポーラトランジスタを用いても良い。 It should be noted that, instead of the above-mentioned of the PNP bipolar transistor, may be used NPN bipolar transistor.

図3は、本発明の効果を確認するためのシミュレーションの結果を示す図である。 Figure 3 is a diagram showing the results of simulation for confirming the effect of the present invention. 図3において、曲線(1a)〜(3a)は、トランジスタのチャネル長が設計値(6μm)通りである場合の測定電圧V を示している。 3, curve (1a) ~ (3a), the channel length of the transistor represents the measured voltage V M of the case where as the design value (6 [mu] m). 曲線(1a)は、電流経路A1のみが接続されている場合の測定電圧V を表しており、曲線(2a)は、電流経路A1及びA2が接続されている場合の測定電圧V を表しており、曲線(3a)は、電流経路A1〜A3が接続されている場合の測定電圧V を表している。 Curve (1a) represents the measured voltage V M when only current path A1 is connected, the curve (2a) represents the measured voltage V M when the current path A1 and A2 are connected and the curve (3a) represents the measured voltage V M when the current path A1~A3 is connected. 図3に示すように、それらの結果は同一である。 As shown in FIG. 3, the results are the same.

図3において、曲線(1b)〜(3b)は、図2に示すトランジスタQN11のチャネル長が設計値である6μmから外れて5μmになった場合の測定電圧V を示している。 3, the curve (1b) ~ (3b) shows the measured voltage V M when the channel length of the transistor QN11 shown in FIG. 2 becomes 5μm deviates from 6μm a design value. 曲線(1b)は、電流経路A1のみが接続されている場合の測定電圧V を表しており、曲線(2b)は、電流経路A1及びA2が接続されている場合の測定電圧V を表しており、曲線(3b)は、電流経路A1〜A3が接続されている場合の測定電圧V を表している。 Curve (1b) represents the measured voltage V M when only current path A1 is connected, the curve (2b) represents the measured voltage V M when the current path A1 and A2 are connected and the curve (3b) represents the measured voltage V M when the current path A1~A3 is connected.

図3に示すように、電流経路Aの数(M)が増加するにつれて、トランジスタQP3から出力される電流の誤差が減少することが分かる。 As shown in FIG. 3, as the number of current paths A (M) is increased, it is found that the error of the current output from the transistor QP3 is reduced. 具体的には、M=2の場合に誤差が約1/2となり、M=3の場合に誤差が約1/3となる。 Specifically, the error is about 1/3 when the error in the case of M = 2 is about 1/2, M = 3. 従って、Mの値は大きいほど良いが、誤差を約1/10以下とするためには、M≧10とすることが望ましい。 Thus, although better value of M is large, in order to make the error of about one-tenth or less, it is desirable that the M ≧ 10.

次に、本発明の第2の実施形態について説明する。 Next, a description will be given of a second embodiment of the present invention.
図4は、本発明の第2の実施形態に係るバンドギャップリファレンス回路の構成を示す回路図である。 Figure 4 is a circuit diagram showing the configuration of the bandgap reference circuit according to a second embodiment of the present invention. 本発明の第2の実施形態においては、図5に示すダイオードD2に相当する半導体素子を含む電流経路がN個設けられる。 In the second embodiment of the present invention, the current path including the semiconductor element corresponding to the diode D2 shown in FIG. 5 it is provided N pieces. ここで、Nは2以上の整数である。 Here, N is an integer of 2 or more. 図4においては、PN接合を有する半導体素子としてダイオードD21、D22、D23、・・・をそれぞれ含む電流経路B1、B2、B3、・・・が示されている。 In Figure 4, the diode D21, D22, D23 as a semiconductor element having a PN junction, a current path B1 each including a · · ·, B2, B3, · · · are shown. なお、PN接合を有する半導体素子としては、ダイオードの他に、バイポーラトランジスタやジャンクションFET(電界効果トランジスタ)を用いることも可能である。 As the semiconductor device having a PN junction, in addition to the diode, it is also possible to use a bipolar transistor or junction FET (field effect transistor).

ここで、ダイオードD21等におけるPN接合の並列接続個数又は面積は、ダイオードD1におけるPN接合の並列接続個数又は面積のK倍となっているので、ダイオードD1及びD21にそれぞれ流れる電流の大きさが互いに等しくても、それらの電流密度が互いに異なるように設定されている。 Here, the parallel connection number or area of ​​the PN junction in the diode D21 and the like, since a K times the parallel connection number or area of ​​the PN junction in the diode D1, the magnitude of the currents flowing through the diodes D1 and D21 are mutually be equal, their current density is set to be different from each other. 先に説明した式(6)において、dV D3 /dTは約−1.5mV/℃の負の温度特性を持っていて、d/dT・(kT/q)は約0.087mV/℃の正の温度特性を持っているので、(R /R )ln(K)の値を、例えば、R :R =10:1及びK=6等として、17〜23程度とすることができる。 In the previously described equation (6), dV D3 / dT is have a negative temperature characteristic of about -1.5mV / ℃, d / dT · (kT / q) is positive about 0.087mV / ℃ because it has a temperature characteristic, the value of (R 3 / R 2) ln (K), for example, R 3: R 2 = 10 : as 1 and K = 6, etc., be about 17 to 23 it can.

電流経路Aにおいては、PチャネルMOSトランジスタQP1と、NチャネルMOSトランジスタQN1と、ダイオードD1とが直列に接続されている。 In the current path A, and P-channel MOS transistors QP1, and N-channel MOS transistors QN1, and the diode D1 are connected in series. 一方、電流経路B1においては、PチャネルMOSトランジスタQP21と、NチャネルMOSトランジスタQN21と、インピーダンス素子としての抵抗R21と、ダイオードD21とが直列に接続されており、電流経路B2においては、PチャネルMOSトランジスタQP22と、NチャネルMOSトランジスタQN22と、インピーダンス素子としての抵抗R22と、ダイオードD22とが直列に接続されており、電流経路B3においては、PチャネルMOSトランジスタQP23と、NチャネルMOSトランジスタQN23と、インピーダンス素子としての抵抗R23と、ダイオードD23とが直列に接続されている。 On the other hand, in the current path B1, the P-channel MOS transistors QP21, N-channel MOS transistor QN21, and a resistor R21 serving as an impedance element, a diode D21 and are connected in series, the current path B2 is, P-channel MOS a transistor QP22, N-channel MOS transistor QN22, and a resistor R22 serving as an impedance element, a diode and D22 and are connected in series, in the current path B3, the P-channel MOS transistors QP23, N-channel MOS transistor QN23, a resistor R23 serving as an impedance element, and a diode D23 are connected in series.

また、電流経路Cにおいては、PチャネルMOSトランジスタQP3と、インピーダンス素子としての抵抗R3と、ダイオードD3とが直列に接続されている。 In the current path C, a P-channel MOS transistors QP3, and a resistor R3 as an impedance element, and a diode D3 are connected in series. 基準電圧V REFは、トランジスタQP3のドレインから出力される。 Reference voltage V REF is outputted from the drain of the transistor QP3. なお、インピーダンス素子としては、抵抗の替わりに、ゲートとドレインとが互いに接続されたトランジスタ等を用いることも可能である。 As the impedance element, instead of the resistor, it is also possible to use such as a transistor where the gate and drain connected to each other.

図4において、チャネル長又はチャネル幅が同サイズのトランジスタQP1のゲートと、トランジスタQP21、QP22、・・・のゲート及びドレインと、トランジスタQP3のゲートとが、互いに接続されている。 4, the channel length or channel width and the gate of the transistor QP1 of the same size, the transistors QP21, QP22, and the gate and drain of ..., and the gate of the transistor QP3, are connected to each other. また、チャネル長又はチャネル幅が同サイズのトランジスタQN1のゲート及びドレインと、トランジスタQN21、QN22、・・・のゲートとが、互いに接続されている。 The channel length or channel width and the gate and drain of the transistor QN1 of the same size, the transistors QN21, QN22, and the gate of ..., are connected to each other. これにより、トランジスタQP1、QP21、QP22、・・・、QP3、及び、トランジスタQN1、QN21、QN22、・・・はカレントミラー回路を構成するので、それらのトランジスタにそれぞれ流れる電流の大きさは、理想的には互いに等しくなる筈である。 Thus, the transistor QP1, QP21, QP22, ..., QP3, and the transistors QN1, QN21, QN22, so ... constitute a current mirror circuit, the magnitude of the current flowing through each of these transistors, the ideal it should be equal to each other in manner.

しかしながら、実際には、トランジスタのチャネル長又はチャネル幅にばらつきが生じるので、それらのトランジスタの電流又は電圧に誤差が発生して、期待する基準電圧V REFの値を得ることができなくなってしまう。 However, in practice, since the variations in the channel length or channel width of the transistor occurs, and error in the current or voltage of those transistors is generated, it becomes impossible to obtain a value of the reference voltage V REF to be expected. そこで、本発明の第2の実施形態においては、電流経路B1と並列に電流経路B2、B3、・・・を接続することにより、N個の電流経路Bにおける電流又は電圧の誤差の影響を平均化して、期待する基準電圧V REFの値を得られるように改善している。 Therefore, in the second embodiment of the present invention, the current path in parallel with the current path B1 B2, B3, by connecting ..., the influence of the error of the current or voltage at the N current path B average It turned into and have improved so as to obtain the value of the reference voltage V REF to be expected.

電流経路Bの数(N)が増加するにつれて、トランジスタQP3から出力される電流の誤差が減少する。 As the number of the current path B (N) increases, the error of the current output from the transistor QP3 is reduced. 具体的には、N=2の場合に誤差が約1/2となり、N=3の場合に誤差が約1/3となる。 Specifically, the error is about 1/2 in the case of N = 2, the error in the case of N = 3 is about 1/3. 従って、Nの値は大きいほど良いが、誤差を約1/10以下とするためには、N≧10とすることが望ましい。 Therefore, the value of N is preferably larger in order to the error of about one-tenth or less, it is desirable that the N ≧ 10.

さらに、本発明の第1の実施形態と第2の実施形態とを組み合わせることにより、M個の電流経路AとN個の電流経路Bとを設けるようにしても良い。 Further, by combining the first embodiment and the second embodiment of the present invention, it may be provided with M-number of current path A and N current path B. その場合には、トランジスタのチャネル長又はチャネル幅のばらつきの影響をさらに低減することができる。 In that case, it is possible to further reduce the influence of variations in the channel length or the channel width of the transistor.

ところで、ASIC(Application Specific IC:特定用途向けIC)等の半導体集積回路においては、各種の論理回路を実現するための複数のセルを組み合わせてレイアウト領域内に配置し、それらのセル間を配線することにより、レイアウト設計が行われている。 However, ASIC: a semiconductor integrated circuit (Application Specific IC application specific IC) or the like, by combining a plurality of cells for implementing various logic circuits are arranged in the layout area, wiring between those cells by, layout design has been carried out. 各種のセルの中でも、I/Oセル(入出力セル)の数は多いので、レイアウト設計のために用いるライブラリにおいて、本発明において増設される電流経路A2、A3、・・・、及び/又は、電流経路B2、B3、・・・を予めI/Oセルに組み込んでおけば、本発明に係るバンドギャップリファレンス回路の実現を容易にすることができる。 Among the various cell, the number of I / O cells (output cell) is larger, the library used for the layout design, the current path A2 to be added in the present invention, A3, · · ·, and / or, current path B2, B3, if incorporated in advance I / O cell.., the realization of the bandgap reference circuit according to the present invention can be facilitated.

本発明の第1の実施形態に係るバンドギャップリファレンス回路の回路図。 Circuit diagram of a bandgap reference circuit according to a first embodiment of the present invention. 本発明の効果を確認するためのバンドギャップリファレンス回路の回路図。 Circuit diagram of a bandgap reference circuit for confirming the effect of the present invention. 本発明の効果を確認するためのシミュレーションの結果を示す図。 It shows the results of simulation for confirming the effect of the present invention. 本発明の第2の実施形態に係るバンドギャップリファレンス回路の回路図。 Circuit diagram of a bandgap reference circuit according to a second embodiment of the present invention. 従来のバンドギャップリファレンス回路の回路図。 Circuit diagram of a conventional band gap reference circuit.

符号の説明 DESCRIPTION OF SYMBOLS

D1〜D23 ダイオード、 QP1〜QP23 PチャネルMOSトランジスタ、 QN1〜QN23 NチャネルMOSトランジスタ、 R2〜R23 抵抗 D1~D23 diode, QP1~QP23 P-channel MOS transistor, QN1~QN23 N-channel MOS transistor, R2~R23 resistance

Claims (6)

  1. PN接合を有し、N型半導体に電源電位V SSが接続された複数の第1の半導体素子と、 It has a PN junction, a plurality of first semiconductor device supply voltage V SS is connected to the N-type semiconductor,
    ゲートとドレインとが互いに接続され、前記複数の第1の半導体素子のP型半導体にソースがそれぞれ接続された複数の第1のNチャネルMOSトランジスタと、 The gate and the drain connected to each other, a plurality of first N-channel MOS transistor whose source is connected to the P-type semiconductor of the plurality of first semiconductor element,
    前記複数の第1のNチャネルMOSトランジスタのゲート及びドレインにドレインがそれぞれ接続され、前記複数の第1のNチャネルMOSトランジスタを介して前記複数の第1の半導体素子に電流をそれぞれ供給する複数の第1のPチャネルMOSトランジスタと、 The drain to the gate and drain of the plurality of first N-channel MOS transistor are respectively connected, the plurality of first N to said plurality of first semiconductor element via the channel MOS transistor current multiple supplied respectively a first P-channel MOS transistor,
    前記第1の半導体素子とは並列接続個数又はサイズが異なるPN接合を有し、N型半導体に電源電位V SSが接続された第2の半導体素子と、 It has a parallel connection number or different PN junction size and the first semiconductor element, a second semiconductor device supply voltage V SS is connected to the N-type semiconductor,
    前記第2の半導体素子のP型半導体に第1の端子が接続されたインピーダンス素子と、 An impedance element first terminal connected to the P-type semiconductor of the second semiconductor element,
    前記複数の第1のNチャネルMOSトランジスタのゲート及びドレインにゲートが接続され、前記インピーダンス素子の第2の端子にソースが接続された第2のNチャネルMOSトランジスタと、 The gate to the gate and drain of the plurality of first N-channel MOS transistor is connected, and a second N-channel MOS transistor having a source connected to a second terminal of said impedance element,
    前記複数の第1のPチャネルMOSトランジスタのゲートにゲート及びドレインが接続され、前記第2のNチャネルMOSトランジスタのドレインに前記ゲート及びドレインが接続され、前記第2のNチャネルMOSトランジスタ及び前記インピーダンス素子を介して前記第2の半導体素子に電流を供給する第2のPチャネルMOSトランジスタと、 The gate and drain connected to the gate of the plurality of first P-channel MOS transistor, said gate and drain to the drain of the second N-channel MOS transistor is connected to the second N-channel MOS transistors and said impedance a second P-channel MOS transistor for supplying a current to the second semiconductor element through the element,
    を具備するバンドギャップリファレンス回路。 Bandgap reference circuit having a.
  2. 前記第2のPチャネルMOSトランジスタとカレントミラー回路を構成し、ドレインから電流を供給する第3のPチャネルMOSトランジスタと、 Constitute the second P-channel MOS transistor and the current mirror circuit, and a third P-channel MOS transistor for supplying a current from the drain,
    前記第3のPチャネルMOSトランジスタのドレインに接続され、基準電位を発生する第2のインピーダンス素子及びPN接合を有する第3の半導体素子と、 Is connected to the drain of said third P-channel MOS transistor, a third semiconductor device having a second impedance element and a PN junction for generating a reference potential,
    をさらに具備する、請求項1記載のバンドギャップリファレンス回路。 Further comprising a bandgap reference circuit of claim 1, wherein.
  3. PN接合を有し、N型半導体に電源電位V SSが接続された第1の半導体素子と、 It has a PN junction, a first semiconductor device supply voltage V SS is connected to the N-type semiconductor,
    ゲートとドレインとが互いに接続され、前記第1の半導体素子のP型半導体にソースが接続された第1のNチャネルMOSトランジスタと、 Gate and drain and are connected to each other, a first N-channel MOS transistor having a source to the P-type semiconductor of the first semiconductor device is connected,
    前記第1のNチャネルMOSトランジスタのゲート及びドレインにドレインが接続され、前記第1のNチャネルMOSトランジスタを介して前記第1の半導体素子に電流を供給する第1のPチャネルMOSトランジスタと、 And the drain to the gate and drain of the first N-channel MOS transistor is connected, a first P-channel MOS transistor for supplying a current to said first semiconductor element via the first N-channel MOS transistor,
    前記第1の半導体素子とは並列接続個数又はサイズが異なるPN接合を各々が有し、N型半導体に電源電位V SSが接続された複数の第2の半導体素子と、 A plurality of second semiconductor elements connected in parallel number or size respectively different PN junction has, the power supply potential V SS to the N-type semiconductor is connected to the first semiconductor element,
    前記複数の第2の半導体素子のP型半導体に第1の端子がそれぞれ接続された複数のインピーダンス素子と、 A plurality of impedance elements first terminal is connected to the P-type semiconductor of the plurality of second semiconductor elements,
    前記第1のNチャネルMOSトランジスタのゲート及びドレインにゲートが接続され、前記複数のインピーダンス素子の第2の端子にソースがそれぞれ接続された複数の第2のNチャネルMOSトランジスタと、 And the gate to the gate and drain of the first N-channel MOS transistor is connected, a second N-channel MOS transistors a plurality of sources to a second terminal connected each of the plurality of impedance elements,
    前記第1のPチャネルMOSトランジスタのゲートにゲート及びドレインがそれぞれ接続され、前記複数の第2のNチャネルMOSトランジスタのドレインに前記ゲート及びドレインがそれぞれ接続され、前記複数の第2のNチャネルMOSトランジスタ及び前記複数のインピーダンス素子を介して前記複数の第2の半導体素子に電流をそれぞれ供給する複数の第2のPチャネルMOSトランジスタと、 The gate and drain to the gate of the first P-channel MOS transistor are respectively connected, wherein the gate and drain to the drain of the plurality of second N-channel MOS transistor are respectively connected, the plurality of second N-channel MOS a second P-channel MOS transistor of the plurality to supply current to each of said plurality of second semiconductor element via the transistor and the plurality of impedance elements,
    を具備するバンドギャップリファレンス回路。 Bandgap reference circuit having a.
  4. 前記複数の第2のPチャネルMOSトランジスタとカレントミラー回路を構成し、ドレインから電流を供給する第3のPチャネルMOSトランジスタと、 Constitute the plurality of second P-channel MOS transistor and the current mirror circuit, and a third P-channel MOS transistor for supplying a current from the drain,
    前記第3のPチャネルMOSトランジスタのドレインに接続され、基準電位を発生する第2のインピーダンス素子及びPN接合を有する第3の半導体素子と、 Is connected to the drain of said third P-channel MOS transistor, a third semiconductor device having a second impedance element and a PN junction for generating a reference potential,
    をさらに具備する、請求項3記載のバンドギャップリファレンス回路。 Further comprising a bandgap reference circuit of claim 3, wherein.
  5. PN接合を有し、N型半導体に電源電位V SSが接続された複数の第1の半導体素子と、 It has a PN junction, a plurality of first semiconductor device supply voltage V SS is connected to the N-type semiconductor,
    ゲートとドレインとが互いに接続され、前記複数の第1の半導体素子のP型半導体にソースがそれぞれ接続された複数の第1のNチャネルMOSトランジスタと、 The gate and the drain connected to each other, a plurality of first N-channel MOS transistor whose source is connected to the P-type semiconductor of the plurality of first semiconductor element,
    前記複数の第1のNチャネルMOSトランジスタのゲート及びドレインにドレインがそれぞれ接続され、前記複数の第1のNチャネルMOSトランジスタを介して前記複数の第1の半導体素子に電流をそれぞれ供給する複数の第1のPチャネルMOSトランジスタと、 The drain to the gate and drain of the plurality of first N-channel MOS transistor are respectively connected, the plurality of first N to said plurality of first semiconductor element via the channel MOS transistor current multiple supplied respectively a first P-channel MOS transistor,
    前記第1の半導体素子とは並列接続個数又はサイズが異なるPN接合を各々が有し、N型半導体に電源電位V SSが接続された複数の第2の半導体素子と、 A plurality of second semiconductor elements connected in parallel number or size respectively different PN junction has, the power supply potential V SS to the N-type semiconductor is connected to the first semiconductor element,
    前記複数の第2の半導体素子のP型半導体に第1の端子がそれぞれ接続された複数のインピーダンス素子と、 A plurality of impedance elements first terminal is connected to the P-type semiconductor of the plurality of second semiconductor elements,
    前記複数の第1のNチャネルMOSトランジスタのゲート及びドレインにゲートが接続され、前記複数のインピーダンス素子の第2の端子にソースがそれぞれ接続された複数の第2のNチャネルMOSトランジスタと、 The gate to the gate and drain of the plurality of first N-channel MOS transistor is connected, and a plurality of second N-channel MOS transistor whose source is connected to the second terminals of the plurality of impedance elements,
    前記複数の第1のPチャネルMOSトランジスタのゲートにゲート及びドレインがそれぞれ接続され、前記複数の第2のNチャネルMOSトランジスタのドレインに前記ゲート及びドレインがそれぞれ接続され、前記複数の第2のNチャネルMOSトランジスタ及び前記複数のインピーダンス素子を介して前記複数の第2の半導体素子に電流をそれぞれ供給する複数の第2のPチャネルMOSトランジスタと、 The gate and drain to the gate of the plurality of first P-channel MOS transistor are respectively connected, wherein the gate and drain to the drain of the plurality of second N-channel MOS transistor are respectively connected, the plurality of second N channel MOS transistors and said plurality of impedance elements the plurality of second via of the semiconductor element and the second plurality supplies current to each of the P-channel MOS transistor,
    を具備するバンドギャップリファレンス回路。 Bandgap reference circuit having a.
  6. 前記複数の第2のPチャネルMOSトランジスタとカレントミラー回路を構成し、ドレインから電流を供給する第3のPチャネルMOSトランジスタと、 Constitute the plurality of second P-channel MOS transistor and the current mirror circuit, and a third P-channel MOS transistor for supplying a current from the drain,
    前記第3のPチャネルMOSトランジスタのドレインに接続され、基準電位を発生する第2のインピーダンス素子及びPN接合を有する第3の半導体素子と、 Is connected to the drain of said third P-channel MOS transistor, a third semiconductor device having a second impedance element and a PN junction for generating a reference potential,
    をさらに具備する、請求項5記載のバンドギャップリファレンス回路。 Further comprising a bandgap reference circuit of claim 5, wherein.
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