JP2009194343A

JP2009194343A - Semiconductor device and method of manufacturing the same

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Publication number: JP2009194343A
Application number: JP2008036603A
Authority: JP
Inventors: Masahiko Azuma; 雅彦東
Original assignee: Spansion LLC
Current assignee: Spansion LLC
Priority date: 2008-02-18
Filing date: 2008-02-18
Publication date: 2009-08-27
Anticipated expiration: 2028-02-18
Also published as: JP5290592B2

Abstract

<P>PROBLEM TO BE SOLVED: To prevent a silicide layer from being formed on a semiconductor substrate, even when a charge accumulating layer is separated in a channel direction. <P>SOLUTION: A semiconductor device includes: bit lines 12 provided so as to extend in the semiconductor substrate 10; a gate insulation film 20 provided on the semiconductor substrate 10 in a center portion between the bit lines 12 so as to extend in the extending direction of the bit lines 12; the charge accumulating layer 26 provided on the semiconductor substrate 10 so as to extend in the extending direction of the bit lines 12 so that the gate insulation film 20 is sandwiched in the direction of the width of the bit lines 12; a first insulation film 42 provided on the gate insulation film 20 and consisting of a material different from that of the gate insulation film 20; a word line 14 provided on the charge accumulating layer 26 and on the first insulation film 42 and extended so as to cross the bit lines 12; and the silicide layer 22 provided on the upper portion of the word line 14. Also, a method is provided for manufacturing the semiconductor device. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、半導体装置及びその製造方法に関し、より詳細には、分離した電荷蓄積層を有する半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device having a separated charge storage layer and a manufacturing method thereof.

データの書き換えが可能で、電源をＯＦＦしても記憶データを保持し続ける半導体装置である不揮発性メモリが広く利用されている。代表的な不揮発性メモリであるフラッシュメモリにおいては、メモリセルを構成するトランジスタが電荷蓄積層と呼ばれるフローティングゲート若しくは絶縁膜を有している。この電荷蓄積層に電荷を蓄積させることによりデータを記憶する。絶縁膜を電荷蓄積層とするフラッシュメモリとして、ＯＮＯ（oxide nitride oxide）膜中の電荷蓄積層に電荷を蓄積するＳＯＮＯＳ（silicon oxide nitride oxide silicon）型構造を有するフラッシュメモリがある。ＳＯＮＯＳ型構造のフラッシュメモリの１つに、ソースとドレインとを入れ替えて対称的に動作させる仮想接地型メモリセルを有するフラッシュメモリがある。これによれば、１トランジスタに２ビットのデータを記憶させることができる。 Nonvolatile memories, which are semiconductor devices that can rewrite data and retain stored data even when the power is turned off, are widely used. In a flash memory that is a typical nonvolatile memory, a transistor that forms a memory cell has a floating gate or an insulating film called a charge storage layer. Data is stored by accumulating charges in the charge accumulation layer. As a flash memory using an insulating film as a charge storage layer, there is a flash memory having a SONOS (silicon oxide nitride oxide silicon) type structure in which charges are stored in a charge storage layer in an ONO (oxide nitride oxide) film. One type of SONOS type flash memory is a flash memory having virtual ground type memory cells that operate symmetrically by switching the source and drain. According to this, 2-bit data can be stored in one transistor.

近年、メモリセルの微細化、高集積化の要求が大きく、この要求を実現するためには、チャネル長を短くする必要がある。しかしながら、チャネル長が短くなると、ＣＢＤ（Complementary bit disturb）と呼ばれる、２つの電荷蓄積領域に蓄積された電荷が互いに干渉する影響が大きくなる。この課題の解決を図る方法として、電荷蓄積層をチャネル方向で分離させる技術が提案されている。 In recent years, there has been a great demand for miniaturization and high integration of memory cells, and in order to realize this demand, it is necessary to shorten the channel length. However, when the channel length is shortened, the influence of interference accumulated in two charge accumulation regions called CBD (Complementary bit disturb) increases. As a method for solving this problem, a technique for separating the charge storage layer in the channel direction has been proposed.

例えば、特許文献１には、ソース領域とドレイン領域との間に形成された誘電層で覆われたゲート電極を、チャネル方向で挟むようにして電荷蓄積層を形成することで、チャネル方向で分離した電荷蓄積層を形成する技術が開示されている。
特表２００４−５０５４６０号公報 For example, in Patent Document 1, a charge storage layer is formed so that a gate electrode covered with a dielectric layer formed between a source region and a drain region is sandwiched in the channel direction, so that charges separated in the channel direction are formed. A technique for forming a storage layer is disclosed.
JP-T-2004-505460

ワードラインの低抵抗化を図るため、ワードライン上部にはシリサイド層を形成する。電荷蓄積層が半導体基板上全面に設けられた従来の構造では、ワードライン上部にシリサイド層を形成する工程を行っても、電荷蓄積層があることにより、半導体基板上にシリサイド層が形成されることを抑制できていた。しかしながら、電荷蓄積層をチャネル方向で分離させる構造では、電荷蓄積層が形成されていない領域の半導体基板上にシリサイド層が形成される場合が生じる。これにより、隣接するビットライン同士が、シリサイド層により短絡するという課題が生じている。 In order to reduce the resistance of the word line, a silicide layer is formed on the word line. In the conventional structure in which the charge storage layer is provided on the entire surface of the semiconductor substrate, the silicide layer is formed on the semiconductor substrate due to the charge storage layer even when the silicide layer is formed on the word line. I was able to suppress that. However, in the structure in which the charge storage layer is separated in the channel direction, a silicide layer may be formed on the semiconductor substrate in a region where the charge storage layer is not formed. This causes a problem that adjacent bit lines are short-circuited by the silicide layer.

本発明は、上記課題に鑑みなされたものであり、電荷蓄積層をチャネル方向で分離させた場合でも、半導体基板にシリサイド層が形成されることを抑制することができる半導体装置及びその製造方法を提供することを目的とする。 The present invention has been made in view of the above problems, and provides a semiconductor device and a method of manufacturing the same that can suppress the formation of a silicide layer on a semiconductor substrate even when the charge storage layer is separated in the channel direction. The purpose is to provide.

本発明は、半導体基板内に延伸して設けられたビットラインと、前記ビットライン間中央部の前記半導体基板上に、前記ビットライン延伸方向に延伸して設けられたゲート絶縁膜と、前記半導体基板上に、前記ビットライン幅方向で前記ゲート絶縁膜を挟むように、前記ビットライン延伸方向に延伸して設けられた電荷蓄積層と、前記ゲート絶縁膜上に設けられた、前記ゲート絶縁膜と異なる材料からなる第１絶縁膜と、前記電荷蓄積層上と前記第１絶縁膜上とに設けられた、前記ビットラインに交差して延伸するワードラインと、前記ワードライン上部に設けられたシリサイド層と、を具備することを特徴とする半導体装置である。本発明によれば、半導体基板にシリサイド層が形成されることを抑制できる。これにより、隣接するビットライン同士が短絡することを抑制でき、トランジスタに動作不良が発生することを抑制することができる。 The present invention provides a bit line extending in a semiconductor substrate, a gate insulating film extending in the bit line extending direction on the semiconductor substrate in a central portion between the bit lines, and the semiconductor A charge storage layer provided in the bit line extending direction so as to sandwich the gate insulating film in the bit line width direction on the substrate, and the gate insulating film provided on the gate insulating film A first insulating film made of a different material, a word line provided on the charge storage layer and the first insulating film, extending across the bit line, and provided on the word line And a silicide layer. According to the present invention, formation of a silicide layer on a semiconductor substrate can be suppressed. Thereby, it is possible to suppress short circuit between adjacent bit lines, and it is possible to suppress occurrence of malfunction in the transistor.

上記構成において、前記第１絶縁膜は、前記ビットライン延伸方向に延伸して設けられている構成とすることができる。この構成によれば、半導体基板にシリサイド層が形成されることをより抑制することができる。 The said structure WHEREIN: The said 1st insulating film can be set as the structure extended | stretched and provided in the said bit line extending | stretching direction. According to this configuration, it is possible to further suppress the formation of the silicide layer on the semiconductor substrate.

上記構成において、前記第１絶縁膜は、前記電荷蓄積層上に延在して設けられている構成とすることができる。 The said structure WHEREIN: The said 1st insulating film can be set as the structure extended and provided on the said charge storage layer.

上記構成において、前記ビットライン上に、前記ビットライン延伸方向に延伸して設けられた第２絶縁膜を有し、前記電荷蓄積層は前記第２絶縁膜により前記ビットライン幅方向で分離されていて、前記ワードラインは前記第２絶縁膜を覆うように設けられている構成とすることができる。また、上記構成において、前記第１絶縁膜は、前記第２絶縁膜の側面に沿って設けられ、前記第２絶縁膜上で前記ビットライン幅方向に分離されている構成とすることができる。 In the above configuration, the second insulating film is provided on the bit line so as to extend in the bit line extending direction, and the charge storage layer is separated in the bit line width direction by the second insulating film. The word line may be provided so as to cover the second insulating film. In the above structure, the first insulating film may be provided along a side surface of the second insulating film and may be separated in the bit line width direction on the second insulating film.

上記構成において、前記ワードラインの側壁に設けられた側壁絶縁膜を有し、前記ワードラインは、隣接する間隔が広い領域と狭い領域とが周期的に繰り返すように設けられ、前記隣接する間隔が狭い領域の前記ワードライン間は、前記側壁絶縁膜で埋められていて、前記隣接する間隔が広い領域の前記ワードライン間においては、前記側壁絶縁膜の間で前記第１絶縁膜が露出している構成とすることができる。 In the above-described configuration, a side wall insulating film provided on the side wall of the word line is provided, and the word line is provided so that a wide region and a narrow region adjacent to each other are periodically repeated, and the adjacent space is Between the word lines in the narrow region is filled with the sidewall insulating film, and between the word lines in the region where the adjacent interval is wide, the first insulating film is exposed between the sidewall insulating films. It can be set as a structure.

上記構成において、前記第１絶縁膜は、前記ゲート絶縁膜の誘電率より高い誘電率を有する材料からなる構成とすることができる。 In the above structure, the first insulating film can be made of a material having a dielectric constant higher than that of the gate insulating film.

本発明は、半導体基板上に電荷蓄積層を形成する工程と、前記半導体基板内に延伸するビットラインを形成する工程と、前記ビットライン間中央部の前記半導体基板上に形成された前記電荷蓄積層を除去し、前記電荷蓄積層が除去された領域に、前記ビットライン延伸方向に延伸するゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、前記ゲート絶縁膜と異なる材料からなる第１絶縁膜を形成する工程と、前記電荷蓄積層上と前記第１絶縁膜上とに前記ビットラインに交差して延伸するワードラインを形成する工程と、前記ワードライン上部にシリサイド層を形成する工程と、を有することを特徴とする半導体装置の製造方法である。本発明によれば、半導体基板にシリサイド層が形成されることを抑制できる。これにより、隣接するビットライン同士が短絡することを抑制でき、トランジスタに動作不良が発生することを抑制することができる。 The present invention includes a step of forming a charge storage layer on a semiconductor substrate, a step of forming a bit line extending in the semiconductor substrate, and the charge storage formed on the semiconductor substrate at a central portion between the bit lines. Removing a layer and forming a gate insulating film extending in the bit line extending direction in the region where the charge storage layer is removed; and a second layer made of a material different from the gate insulating film on the gate insulating film. Forming a first insulating film; forming a word line extending across the bit line on the charge storage layer and the first insulating film; and forming a silicide layer on the word line. A method for manufacturing a semiconductor device. According to the present invention, formation of a silicide layer on a semiconductor substrate can be suppressed. Thereby, it is possible to suppress short circuit between adjacent bit lines, and it is possible to suppress occurrence of malfunction in the transistor.

上記構成において、前記シリサイド層を形成する工程は、前記ワードラインの表面を露出するためのウエット処理工程を含み、前記第１絶縁膜は、前記ウエット処理工程において、前記ゲート絶縁膜より高いエッチング耐性を有する材料からなる構成とすることができる。 In the above configuration, the step of forming the silicide layer includes a wet processing step for exposing a surface of the word line, and the first insulating film has higher etching resistance than the gate insulating film in the wet processing step. It can be set as the structure which consists of material which has.

上記構成において、前記ビットライン上に、前記ビットライン延伸方向に延伸し、前記電荷蓄積層を前記ビットライン幅方向で分離する第２絶縁膜を形成する工程を有し、前記ワードラインを形成する工程は、前記第２絶縁膜を覆うように、前記ワードラインを形成する工程を含む構成とすることができる。 In the above configuration, the method includes forming a word line on the bit line by forming a second insulating film extending in the bit line extending direction and separating the charge storage layer in the bit line width direction. The step may include a step of forming the word line so as to cover the second insulating film.

本発明によれば、電荷蓄積層をチャネル方向で分離させた場合でも、半導体基板にシリサイド層が形成されることを抑制することができる。これにより、隣接するビットライン同士が短絡することを抑制でき、トランジスタに動作不良が発生することを抑制することができる。 According to the present invention, it is possible to suppress the formation of a silicide layer on a semiconductor substrate even when the charge storage layer is separated in the channel direction. Thereby, it is possible to suppress short circuit between adjacent bit lines, and it is possible to suppress occurrence of malfunction in the transistor.

まず初めに、課題を明確にするため、比較例１に係るフラッシュメモリについて説明する。図１（ａ）は比較例１に係るフラッシュメモリの上面図であり、図１（ｂ）から図１（ｄ）は図１（ａ）のＢ−Ｂ間からＤ−Ｄ間の断面図である。なお、図１（ａ）において、第２絶縁膜３２を透視してビットライン１２を図示している。 First, in order to clarify the problem, a flash memory according to Comparative Example 1 will be described. 1A is a top view of a flash memory according to Comparative Example 1, and FIGS. 1B to 1D are cross-sectional views from BB to DD in FIG. 1A. is there. In FIG. 1A, the bit line 12 is shown through the second insulating film 32.

図１（ａ）を参照に、半導体基板１０内を延伸するビットライン１２が形成されている。ビットライン１２はソース及びドレインを兼ねている。半導体基板１０上にビットライン１２に交差して延伸するワードライン１４が形成されている。ワードライン１４はゲート電極を兼ねている。ワードライン１４は間隔が広い領域１６と狭い領域１８とが周期的に繰り返すように形成されている。間隔が広い領域１６は、ビットライン１２と配線層（不図示）とを接続するためのビットラインコンタクト（不図示）を形成するために設けられた領域である。 Referring to FIG. 1A, a bit line 12 extending in the semiconductor substrate 10 is formed. The bit line 12 serves as a source and a drain. A word line 14 extending across the bit line 12 is formed on the semiconductor substrate 10. The word line 14 also serves as a gate electrode. The word line 14 is formed so that a region 16 having a wide interval and a region 18 having a small interval are periodically repeated. The region 16 having a wide interval is a region provided for forming a bit line contact (not shown) for connecting the bit line 12 and a wiring layer (not shown).

図１（ｂ）から図１（ｄ）を参照に、間隔が広い領域１６を除き、ビットライン１２間中央部の半導体基板１０上にゲート絶縁膜２０が形成されている。間隔が広い領域１６のビットライン１２間中央部の半導体基板１０上には、シリサイド層２２が形成されている。ビットライン１２間両端部の半導体基板１０上に、ビットライン１２幅方向でゲート絶縁膜２０及びシリサイド層２２を挟むように積層膜３０が形成されている。積層膜３０は、トンネル絶縁膜２４と電荷蓄積層２６とトップ絶縁膜２８とからなる。ビットライン１２上には第２絶縁膜３２が形成されている。第２絶縁膜３２間であって、ゲート絶縁膜２０上と積層膜３０上とに第１導電層３６が形成されている。第１導電層３６上と第２絶縁膜３２上とに、ビットライン１２に交差する方向に延伸する第２導電層３８が形成されている。第１導電層３６と第２導電層３８とからワードライン１４が形成されている。ワードライン１４の側壁及び第２絶縁膜３２の側壁には側壁絶縁膜３４が形成されている。間隔が狭い領域１８のビットライン１２間は側壁絶縁膜３４により完全に埋め込まれている。一方、間隔が広い領域１６のビットライン１２間は完全には埋め込まれてなく、ビットライン１２間中央部でシリサイド層２２の表面が露出している。 Referring to FIG. 1B to FIG. 1D, a gate insulating film 20 is formed on the semiconductor substrate 10 in the central portion between the bit lines 12 except for the region 16 having a wide interval. A silicide layer 22 is formed on the semiconductor substrate 10 in the central portion between the bit lines 12 in the wide-space region 16. A laminated film 30 is formed on the semiconductor substrate 10 at both ends between the bit lines 12 so as to sandwich the gate insulating film 20 and the silicide layer 22 in the width direction of the bit line 12. The laminated film 30 includes a tunnel insulating film 24, a charge storage layer 26, and a top insulating film 28. A second insulating film 32 is formed on the bit line 12. A first conductive layer 36 is formed between the second insulating films 32 and on the gate insulating film 20 and the stacked film 30. A second conductive layer 38 extending in a direction intersecting the bit line 12 is formed on the first conductive layer 36 and the second insulating film 32. The word line 14 is formed from the first conductive layer 36 and the second conductive layer 38. A sidewall insulating film 34 is formed on the sidewalls of the word lines 14 and the second insulating film 32. A space between the bit lines 12 in the narrow space 18 is completely filled with the sidewall insulating film 34. On the other hand, the space between the bit lines 12 in the wide space 16 is not completely buried, and the surface of the silicide layer 22 is exposed at the center between the bit lines 12.

次に、図２（ａ）から図６（ｃ）を用い、比較例１に係るフラッシュメモリの製造方法を説明する。なお、比較例１に係るフラッシュメモリの課題を簡明に説明するため、図２（ａ）から図２（ｃ）では詳細な製造工程の説明を省略する。図２（ａ）から図２（ｃ）を参照に、半導体基板１０内に延伸するようにビットライン１２を形成する。ビットライン１２間中央部の半導体基板１０上に酸化シリコン膜からなるゲート絶縁膜２０を形成する。ビットライン１２間両端部の半導体基板１０上に、ゲート絶縁膜２０を挟むように積層膜３０を形成する。ビットライン１２上に第２絶縁膜３２を形成する。第２絶縁膜３２間に埋め込まれるように、積層膜３０上とゲート絶縁膜２０上とに第１導電層３６を形成する。第２絶縁膜３２上及び第１導電層３６上に第２導電層３８を形成する。 Next, a method for manufacturing a flash memory according to Comparative Example 1 will be described with reference to FIGS. In addition, in order to explain the problem of the flash memory according to the comparative example 1 in a simple manner, the detailed description of the manufacturing process is omitted in FIGS. 2 (a) to 2 (c). 2A to 2C, the bit line 12 is formed so as to extend into the semiconductor substrate 10. FIG. A gate insulating film 20 made of a silicon oxide film is formed on the semiconductor substrate 10 in the center between the bit lines 12. A laminated film 30 is formed on the semiconductor substrate 10 at both ends between the bit lines 12 so as to sandwich the gate insulating film 20. A second insulating film 32 is formed on the bit line 12. A first conductive layer 36 is formed on the stacked film 30 and the gate insulating film 20 so as to be embedded between the second insulating films 32. A second conductive layer 38 is formed on the second insulating film 32 and the first conductive layer 36.

図３（ａ）から図３（ｃ）を参照に、第２導電層３８上に、ビットライン１２に交差する方向に延伸するマスク層４０を形成する。マスク層４０は間隔が広い領域と狭い領域とが周期的に繰り返すように形成されている。マスク層４０をマスクに、第２導電層３８と第１導電層３６とを除去する。これにより、第１導電層３６と第２導電層３８とからなるワードライン１４が形成される。ワードライン１４は、ビットライン１２に交差する方向に延伸し、間隔が広い領域１６と狭い領域１８とが周期的に繰り返すように形成される。 With reference to FIGS. 3A to 3C, a mask layer 40 extending in a direction intersecting the bit line 12 is formed on the second conductive layer 38. The mask layer 40 is formed such that a region having a wide interval and a region having a small interval are periodically repeated. Using the mask layer 40 as a mask, the second conductive layer 38 and the first conductive layer 36 are removed. As a result, the word line 14 composed of the first conductive layer 36 and the second conductive layer 38 is formed. The word line 14 extends in a direction crossing the bit line 12 and is formed such that a wide area 16 and a narrow area 18 are periodically repeated.

図４（ａ）から図４（ｃ）を参照に、窒化シリコン膜を全面に堆積し、その後、エッチバックを行うことにより、ワードライン１４の側壁及び第２絶縁膜３２の側壁に、窒化シリコン膜からなる側壁絶縁膜３４を形成する。ワードライン１４の間隔が狭い領域１８のビットライン１２間は、側壁絶縁膜３４で完全に埋め込まれる。一方、間隔が広い領域１６のビットライン１２間は、側壁絶縁膜３４で完全に埋め込まれずに、中央部でゲート絶縁膜２０の表面が露出する。 Referring to FIGS. 4A to 4C, a silicon nitride film is deposited on the entire surface, and then etched back to form silicon nitride on the side walls of the word lines 14 and the second insulating film 32. A sidewall insulating film 34 made of a film is formed. The space between the bit lines 12 in the region 18 where the interval between the word lines 14 is narrow is completely filled with a sidewall insulating film 34. On the other hand, the space between the bit lines 12 in the region 16 having a wide interval is not completely filled with the sidewall insulating film 34, and the surface of the gate insulating film 20 is exposed at the center.

図５（ａ）から図５（ｃ）を参照に、マスク層４０を除去した後、ワードライン１４の表面に形成された自然酸化膜等を除去して、ワードライン１４の表面を露出させるためウエット処理を行う。ウエット処理は、例えばフッ酸を用いることができる。このとき、間隔が広い領域１６のビットライン１２間中央部はゲート絶縁膜２０の表面が露出しているため、ウエット処理によりエッチングが進む。このため、間隔が広い領域１６において、ビットライン１２間中央部のゲート絶縁膜２０の膜厚は小さくなる。 Referring to FIGS. 5A to 5C, the mask layer 40 is removed, and then the natural oxide film formed on the surface of the word line 14 is removed to expose the surface of the word line 14. Wet processing is performed. For the wet treatment, for example, hydrofluoric acid can be used. At this time, since the surface of the gate insulating film 20 is exposed at the central portion between the bit lines 12 in the region 16 having a wide interval, etching proceeds by wet processing. For this reason, the film thickness of the gate insulating film 20 in the central portion between the bit lines 12 becomes small in the region 16 having a wide interval.

図６（ａ）から図６（ｃ）を参照に、例えばＣｏ（コバルト）を全面堆積し、その後、熱処理を行う。これにより、ワードライン１４上部にシリサイド層２２を形成することができる。このとき、間隔が広い領域１６において、ビットライン１２間中央部のゲート絶縁膜２０の膜厚は小さいため、この部分にもシリサイド層２２が形成される。 Referring to FIGS. 6A to 6C, for example, Co (cobalt) is deposited on the entire surface, and then heat treatment is performed. Thereby, the silicide layer 22 can be formed on the word line 14. At this time, since the thickness of the gate insulating film 20 in the central portion between the bit lines 12 is small in the region 16 having a wide interval, the silicide layer 22 is also formed in this portion.

比較例１によれば、電荷蓄積層２６をチャネル方向で分離させるため、図２（ａ）から図２（ｃ）のように、ビットライン１２間中央部の半導体基板１０上にゲート絶縁膜２０を形成している。図４（ａ）から図４（ｃ）のように、間隔が広い領域１６のビットライン１２間中央部は、側壁絶縁膜３４が形成されずに、ゲート絶縁膜２０の表面が露出している。このため、図５（ａ）から図５（ｃ）のように、ウエット処理を行うと、間隔が広い領域１６のビットライン１２間中央部で、表面が露出しているゲート絶縁膜２０は、エッチングが進み、膜厚が小さくなる。これにより、図６（ａ）から図６（ｃ）のように、ワードライン１４上部にシリサイド層２２を形成する工程を行うと、ゲート絶縁膜２０の膜厚が小さい、間隔が広い領域１６のビットライン１２間中央部の半導体基板１０上にシリサイド層２２が形成されてしまう。 According to the comparative example 1, in order to separate the charge storage layer 26 in the channel direction, the gate insulating film 20 is formed on the semiconductor substrate 10 in the center between the bit lines 12 as shown in FIGS. Is forming. As shown in FIG. 4A to FIG. 4C, the sidewall insulating film 34 is not formed in the central portion between the bit lines 12 in the region 16 having a wide interval, and the surface of the gate insulating film 20 is exposed. . Therefore, as shown in FIG. 5A to FIG. 5C, when the wet process is performed, the gate insulating film 20 whose surface is exposed at the central portion between the bit lines 12 in the region 16 having a large interval is Etching advances and the film thickness decreases. As a result, as shown in FIGS. 6A to 6C, when the step of forming the silicide layer 22 on the word line 14 is performed, the gate insulating film 20 has a small thickness and a wide interval 16. A silicide layer 22 is formed on the semiconductor substrate 10 in the center between the bit lines 12.

間隔が広い領域１６のビットライン１２間中央部の半導体基板１０上にシリサイド層２２が形成されると、隣接するビットライン１２同士が短絡することが起こる。これにより、トランジスタに動作不良が発生することがある。このような課題の解決を図り、電荷蓄積層２６をチャネル方向で分離させた場合でも、半導体基板１０にシリサイド層２２が形成されることを抑制でき、トランジスタに動作不良が発生することを抑制することが可能な本発明の実施例を以下に示す。 When the silicide layer 22 is formed on the semiconductor substrate 10 in the central portion between the bit lines 12 in the wide-space region 16, the adjacent bit lines 12 may be short-circuited. This may cause malfunction of the transistor. Even when the charge storage layer 26 is separated in the channel direction by solving such a problem, the formation of the silicide layer 22 on the semiconductor substrate 10 can be suppressed, and the occurrence of malfunction in the transistor can be suppressed. Examples of the present invention that are possible are shown below.

図７（ａ）は実施例１に係るフラッシュメモリの上面図であり、図７（ｂ）から図７（ｄ）は図７（ａ）のＢ−Ｂ間からＤ−Ｄ間の断面図である。図７（ａ）から図７（ｄ）を参照に、ゲート絶縁膜２０は、ビットライン１２間中央部の半導体基板１０上に、ビットライン１２延伸方向に延伸して形成されている。つまり、ワードライン１４の間隔が広い領域１６において、ビットライン１２間中央部の半導体基板１０上に、シリサイド層２２は形成されていなく、ゲート絶縁膜２０が形成されている。ゲート絶縁膜２０及び積層膜３０を覆い、ビットライン１２上に形成された第２絶縁膜３２の側面に沿うように、例えば酸化アルミニウム膜からなる第１絶縁膜４２が形成されている。第１絶縁膜４２は第２絶縁膜３２上でビットライン１２幅方向に分離されている。また、第１絶縁膜４２はビットライン１２延伸方向に延伸している。その他の構成については、比較例１に係るフラッシュメモリと同じであり、図１（ａ）から図１（ｄ）に示しているので説明を省略する。 FIG. 7A is a top view of the flash memory according to the first embodiment, and FIGS. 7B to 7D are cross-sectional views from BB to DD in FIG. 7A. is there. Referring to FIGS. 7A to 7D, the gate insulating film 20 is formed on the semiconductor substrate 10 at the center between the bit lines 12 so as to extend in the extending direction of the bit lines 12. That is, in the region 16 where the distance between the word lines 14 is wide, the silicide layer 22 is not formed on the semiconductor substrate 10 in the center between the bit lines 12, but the gate insulating film 20 is formed. A first insulating film 42 made of, for example, an aluminum oxide film is formed so as to cover the gate insulating film 20 and the laminated film 30 and along the side surface of the second insulating film 32 formed on the bit line 12. The first insulating film 42 is separated on the second insulating film 32 in the bit line 12 width direction. The first insulating film 42 extends in the extending direction of the bit line 12. The other configuration is the same as that of the flash memory according to the comparative example 1 and is shown in FIG. 1A to FIG.

次に、図８（ａ）から図１５（ｃ）を用いて、実施例１に係るフラッシュメモリの製造方法を説明する。図８（ａ）から図８（ｃ）を参照に、ｐ型シリコン基板である半導体基板１０上に積層膜３０を形成する。積層膜３０は、トンネル絶縁膜２４と電荷蓄積層２６とトップ絶縁膜２８とで構成される。トンネル絶縁膜２４とトップ絶縁膜２８とは酸化シリコン膜からなり、電荷蓄積層２６は窒化シリコン膜からなる。トンネル絶縁膜２４の厚さは例えば５ｎｍであり、電荷蓄積層２６の厚さは例えば５ｎｍであり、トップ絶縁膜２８の厚さは例えば１０ｎｍである。また、トンネル絶縁膜２４の形成は、例えば熱酸化法を用いることができ、電荷蓄積層２６の形成及びトップ絶縁膜２８の形成は、例えばＣＶＤ（化学気相成長）法を用いることができる。積層膜３０上に、例えばＣＶＤ法を用いて、窒化シリコン膜からなる犠牲膜４４を形成する。 Next, a method for manufacturing the flash memory according to the first embodiment will be described with reference to FIGS. 8A to 8C, a laminated film 30 is formed on the semiconductor substrate 10 that is a p-type silicon substrate. The laminated film 30 includes a tunnel insulating film 24, a charge storage layer 26, and a top insulating film 28. The tunnel insulating film 24 and the top insulating film 28 are made of a silicon oxide film, and the charge storage layer 26 is made of a silicon nitride film. The thickness of the tunnel insulating film 24 is, for example, 5 nm, the thickness of the charge storage layer 26 is, for example, 5 nm, and the thickness of the top insulating film 28 is, for example, 10 nm. The tunnel insulating film 24 can be formed using, for example, a thermal oxidation method, and the charge storage layer 26 and the top insulating film 28 can be formed using, for example, a CVD (chemical vapor deposition) method. A sacrificial film 44 made of a silicon nitride film is formed on the laminated film 30 by using, for example, a CVD method.

犠牲膜４４上に延伸するように形成されたフォトレジスト（不図示）をマスクに、例えばＲＩＥ（反応性イオンエッチング）法を用いて、犠牲膜４４と積層膜３０とを除去して第１開口部４５を形成する。これにより、犠牲膜４４と積層膜３０とは延伸するように形成される。犠牲膜４４をマスクに、半導体基板１０内に、例えば砒素をイオン注入する。これにより、半導体基板１０内を延伸する、ｎ型拡散領域であるビットライン１２が形成される。第１開口部４５に埋め込まれるように、例えば高密度プラズマＣＶＤ法を用いて、酸化シリコン膜からなる第２絶縁膜３２を形成する。その後、例えばＣＭＰ（化学機械研磨）法を用いて、第２絶縁膜３２を研磨して犠牲膜４４の表面を露出させる。 Using the photoresist (not shown) formed on the sacrificial film 44 as a mask, the sacrificial film 44 and the laminated film 30 are removed by using, for example, RIE (reactive ion etching), and the first opening is formed. A portion 45 is formed. Thereby, the sacrificial film 44 and the laminated film 30 are formed to extend. Arsenic ions, for example, are implanted into the semiconductor substrate 10 using the sacrificial film 44 as a mask. Thereby, the bit line 12 which is an n-type diffusion region extending in the semiconductor substrate 10 is formed. The second insulating film 32 made of a silicon oxide film is formed so as to be embedded in the first opening 45 by using, for example, a high density plasma CVD method. Thereafter, the second insulating film 32 is polished by using, for example, a CMP (Chemical Mechanical Polishing) method to expose the surface of the sacrificial film 44.

図９（ａ）から図９（ｃ）を参照に、例えばリン酸によるウエットエッチング法を用いて、犠牲膜４４を除去する。第２絶縁膜３２を覆うように積層膜３０上にポリマー膜を形成する。ポリマー膜は、ドライエッチング装置内でエッチングガスを用いて形成することができる。ポリマー膜は、Ｃ、Ｆ、Ｈ、Ｏ等で形成される。ポリマー膜を、例えばＲＩＥ法を用いてエッチバックする。これにより、第２絶縁膜３２の側壁にポリマー膜からなるスペーサー層４６が形成される。スペーサー層４６をマスクに、例えばＲＩＥ法を用いて、積層膜３０を除去する。これにより、ビットライン１２間中央部の半導体基板１０上に積層膜３０が除去された領域である第２開口部４８が形成される。積層膜３０は、第２開口部４８により分離され、ビットライン１２間両端部に残存する。 Referring to FIGS. 9A to 9C, the sacrificial film 44 is removed using, for example, a wet etching method using phosphoric acid. A polymer film is formed on the laminated film 30 so as to cover the second insulating film 32. The polymer film can be formed using an etching gas in a dry etching apparatus. The polymer film is formed of C, F, H, O, or the like. The polymer film is etched back using, for example, the RIE method. Thereby, the spacer layer 46 made of the polymer film is formed on the side wall of the second insulating film 32. Using the spacer layer 46 as a mask, the laminated film 30 is removed using, for example, RIE. As a result, the second opening 48 is formed on the semiconductor substrate 10 at the center between the bit lines 12, which is a region where the stacked film 30 has been removed. The laminated film 30 is separated by the second opening 48 and remains at both ends between the bit lines 12.

図１０（ａ）から図１０（ｃ）を参照に、スペーサー層４６を除去した後、例えば熱酸化法を用いて、半導体基板１０を酸化する。これにより、第２開口部４８に酸化シリコン膜からなり、例えば膜厚が１０ｎｍのゲート絶縁膜２０が形成される。言い換えると、ビットライン１２間中央部の半導体基板１０上にゲート絶縁膜２０が形成される。つまり、ビットライン１２間両端部の半導体基板１０上に形成された積層膜３０は、ゲート絶縁膜２０を挟むように形成される。 10A to 10C, after removing the spacer layer 46, the semiconductor substrate 10 is oxidized using, for example, a thermal oxidation method. As a result, the gate insulating film 20 made of a silicon oxide film and having a thickness of, for example, 10 nm is formed in the second opening 48. In other words, the gate insulating film 20 is formed on the semiconductor substrate 10 at the center between the bit lines 12. That is, the stacked film 30 formed on the semiconductor substrate 10 at both ends between the bit lines 12 is formed so as to sandwich the gate insulating film 20.

図１１（ａ）から図１１（ｃ）を参照に、例えばＣＶＤ法を用いて、酸化アルミニウム膜からなる第１絶縁膜４２を全面に堆積する。これにより、第１絶縁膜４２は、ゲート絶縁膜２０と積層膜３０と第２絶縁膜３２を覆うように形成される。第１絶縁膜４２の膜厚は例えば４ｎｍである。 Referring to FIGS. 11A to 11C, a first insulating film 42 made of an aluminum oxide film is deposited on the entire surface by, eg, CVD. Thereby, the first insulating film 42 is formed so as to cover the gate insulating film 20, the stacked film 30, and the second insulating film 32. The film thickness of the first insulating film 42 is 4 nm, for example.

図１２（ａ）から図１２（ｃ）を参照に、第２絶縁膜３２間に埋め込まれるように、例えばＣＶＤ法を用いて、ポリシリコン膜からなる第１導電層３６を形成する。その後、第２絶縁膜３２の表面が露出するよう、ＣＭＰ法を用いて、第１導電層３６と第１絶縁膜４２とを研磨する。これにより、第１導電層３６は、第２絶縁膜３２間に積層膜３０上と第１絶縁膜４２上とに形成される。第１導電層３６上と第２絶縁膜３２上とに、例えばＣＶＤ法を用いて、ポリシリコン膜からなる第２導電層３８を形成する。第２導電層３８上に形成されたマスク層４０をマスクに、例えばＲＩＥ法を用いて、第２導電層３８と第１導電層３６とを除去する。これにより、第１導電層３６と第２導電層３８とからなるワードライン１４が形成される。マスク層４０はビットライン１２に交差する方向に延伸していて、間隔が広い領域と狭い領域とが周期的に繰り返している。したがって、ワードライン１４もビットライン１２に交差する方向に延伸し、間隔が広い領域１６と狭い領域１８とが周期的に繰り返して形成される。 With reference to FIG. 12A to FIG. 12C, the first conductive layer 36 made of a polysilicon film is formed using, for example, a CVD method so as to be embedded between the second insulating films 32. Thereafter, the first conductive layer 36 and the first insulating film 42 are polished by CMP so that the surface of the second insulating film 32 is exposed. Thus, the first conductive layer 36 is formed between the second insulating film 32 on the stacked film 30 and the first insulating film 42. A second conductive layer 38 made of a polysilicon film is formed on the first conductive layer 36 and the second insulating film 32 by using, for example, a CVD method. Using the mask layer 40 formed on the second conductive layer 38 as a mask, the second conductive layer 38 and the first conductive layer 36 are removed using, for example, RIE. As a result, the word line 14 composed of the first conductive layer 36 and the second conductive layer 38 is formed. The mask layer 40 extends in a direction intersecting the bit line 12, and a region having a wide interval and a region having a narrow interval are periodically repeated. Therefore, the word line 14 also extends in a direction intersecting the bit line 12, and a region 16 having a wide interval and a region 18 having a narrow interval are formed periodically and repeatedly.

図１３（ａ）から図１３（ｃ）を参照に、例えばＣＶＤ法を用いて、窒化シリコン膜を全面堆積する。その後、例えばＲＩＥ法を用いて、窒化シリコン膜をエッチバックする。これにより、ワードライン１４の側壁及び第２絶縁膜３２の側壁に、窒化シリコン膜からなる側壁絶縁膜３４が形成される。ワードライン１４の間隔が狭い領域１８は、側壁絶縁膜３４で完全に埋め込まれる。一方、間隔が広い領域１６は、側壁絶縁膜３４で完全に埋め込まれずに、ビットライン１２間中央部の第１絶縁膜４２が露出する。 Referring to FIGS. 13A to 13C, a silicon nitride film is deposited on the entire surface by, eg, CVD. Thereafter, the silicon nitride film is etched back using, for example, RIE. As a result, a sidewall insulating film 34 made of a silicon nitride film is formed on the sidewalls of the word lines 14 and the second insulating film 32. The region 18 where the interval between the word lines 14 is narrow is completely filled with the sidewall insulating film 34. On the other hand, the region 16 having a large interval is not completely filled with the sidewall insulating film 34, and the first insulating film 42 at the center between the bit lines 12 is exposed.

図１４（ａ）から図１４（ｃ）を参照に、マスク層４０を除去する。ワードライン１４上部にシリサイド層２２を形成する前に、ワードライン１４の表面に形成された自然酸化膜等を除去して、ワードライン１４の表面を露出させるため、ウエット処理を行う。ウエット処理は、例えばフッ酸を用いることができる。 Referring to FIGS. 14A to 14C, the mask layer 40 is removed. Before the silicide layer 22 is formed on the word line 14, a wet process is performed to remove the natural oxide film formed on the surface of the word line 14 and expose the surface of the word line 14. For the wet treatment, for example, hydrofluoric acid can be used.

図１５（ａ）から図１５（ｃ）を参照に、例えばＣｏを全面堆積し、その後、熱処理を行う。これにより、ワードライン１４上部にシリサイド層２２が形成される。Ｃｏの他には、例えばＴｉ（チタン）やＮｉ（ニッケル）等を用いることもできる。 Referring to FIGS. 15A to 15C, for example, Co is deposited on the entire surface, and then heat treatment is performed. Thereby, the silicide layer 22 is formed on the word line 14. In addition to Co, for example, Ti (titanium), Ni (nickel), or the like can be used.

実施例１によれば、図８（ａ）から図８（ｃ）のように、半導体基板１０上に延伸する積層膜３０を形成する。半導体基板１０内に積層膜３０で画定されるビットライン１２を形成する。図９（ａ）から図９（ｃ）のように、ビットライン１２間中央部の半導体基板１０上に形成された積層膜３０を除去し、図１０（ａ）から図１０（ｃ）のように、積層膜３０を除去した領域にゲート絶縁膜２０を形成する。これにより、積層膜３０はビットライン１２幅方向でゲート絶縁膜２０を挟むように形成される。つまり、積層膜３０はチャネル方向で分離される。 According to Example 1, the laminated film 30 extending on the semiconductor substrate 10 is formed as shown in FIGS. 8A to 8C. The bit line 12 defined by the laminated film 30 is formed in the semiconductor substrate 10. As shown in FIGS. 9A to 9C, the stacked film 30 formed on the semiconductor substrate 10 in the center between the bit lines 12 is removed, and as shown in FIGS. 10A to 10C. Then, the gate insulating film 20 is formed in the region where the stacked film 30 is removed. Thereby, the stacked film 30 is formed so as to sandwich the gate insulating film 20 in the width direction of the bit line 12. That is, the stacked film 30 is separated in the channel direction.

図１１（ａ）から図１１（ｃ）のように、ゲート絶縁膜２０上にゲート絶縁膜２０の材料（酸化シリコン膜）と異なる材料（酸化アルミニウム膜）からなる第１絶縁膜４２を形成する。このため、図１３（ａ）から図１３（ｃ）のように、側壁絶縁膜３４が形成されない、間隔が広い領域１６のビットライン１２間中央部では、第１絶縁膜４２の表面が露出する。第１絶縁膜４２は酸化アルミニウム膜からなるため、図１４（ａ）から図１４（ｃ）のように、ワードライン１４表面を露出させるため、フッ酸によるウエット処理を行っても、ほとんどエッチングが進まない。つまり、間隔が広い領域１６のビットライン１２間中央部に、ゲート絶縁膜２０は膜厚が大きいまま残存し、ゲート絶縁膜２０上に第１絶縁膜４２が残存する。 As shown in FIGS. 11A to 11C, a first insulating film 42 made of a material (aluminum oxide film) different from the material (silicon oxide film) of the gate insulating film 20 is formed on the gate insulating film 20. . For this reason, as shown in FIGS. 13A to 13C, the surface of the first insulating film 42 is exposed in the central portion between the bit lines 12 in the wide region 16 where the sidewall insulating film 34 is not formed. . Since the first insulating film 42 is made of an aluminum oxide film, as shown in FIGS. 14A to 14C, the surface of the word line 14 is exposed. Not proceed. That is, the gate insulating film 20 remains large in the central portion between the bit lines 12 in the region 16 having a large interval, and the first insulating film 42 remains on the gate insulating film 20.

したがって、図１５（ａ）から図１５（ｃ）のように、ワードライン１４上部にシリサイド層２２を形成する工程を行っても、間隔が広い領域１６のビットライン１２間中央部には、膜厚の大きいゲート絶縁膜２０と第１絶縁膜４２とが形成されているため、半導体基板１０上にシリサイド層２２が形成されることを抑制できる。 Therefore, as shown in FIGS. 15A to 15C, even if the step of forming the silicide layer 22 on the word line 14 is performed, a film is not formed in the central portion between the bit lines 12 in the region 16 having a wide interval. Since the thick gate insulating film 20 and the first insulating film 42 are formed, the formation of the silicide layer 22 on the semiconductor substrate 10 can be suppressed.

このように、実施例１によれば、積層膜３０をチャネル方向で分離させた場合でも、ゲート絶縁膜２０上にゲート絶縁膜２０と異なる材料からなる第１絶縁膜４２を形成することで、ワードライン１４上部にシリサイド層２２を形成する工程を行っても、半導体基板１０上にシリサイド層２２が形成されることを抑制できる。これにより、隣接するビットライン１２同士が短絡することを抑制でき、トランジスタに動作不良が発生することを抑制することができる。 As described above, according to the first embodiment, even when the stacked film 30 is separated in the channel direction, the first insulating film 42 made of a material different from the gate insulating film 20 is formed on the gate insulating film 20. Even if the step of forming the silicide layer 22 on the word line 14 is performed, the formation of the silicide layer 22 on the semiconductor substrate 10 can be suppressed. Thereby, it is possible to prevent the adjacent bit lines 12 from being short-circuited and to suppress the occurrence of malfunction in the transistor.

また、図１２（ａ）から図１２（ｃ）のように、ワードライン１４は、間隔が広い領域１６と狭い領域１８とが周期的に繰り返すように形成される。したがって、図１３（ａ）から図１３（ｃ）のように、ワードライン１４の側壁及び第２絶縁膜３２の側壁に側壁絶縁膜３４を形成することで、間隔が狭い領域１８は側壁絶縁膜３４で完全に埋め込まれる。一方、間隔が広い領域１６は、側壁絶縁膜３４で完全に埋め込まれず、中央部に側壁絶縁膜３４が形成されない領域ができる。つまり、間隔が狭い領域１８に形成された第１絶縁膜４２は側壁絶縁膜３４で覆われているが、間隔が広い領域１６の中央部に形成された第１絶縁膜４２は側壁絶縁膜３４で覆われずに表面が露出している。 Further, as shown in FIGS. 12A to 12C, the word line 14 is formed so that a region 16 having a wide interval and a region 18 having a small interval are periodically repeated. Therefore, as shown in FIG. 13A to FIG. 13C, the sidewall insulating film 34 is formed on the sidewall of the word line 14 and the sidewall of the second insulating film 32, so that the region 18 having a narrow interval is formed in the sidewall insulating film. 34 is completely embedded. On the other hand, the region 16 having a wide interval is not completely filled with the sidewall insulating film 34, and a region in which the sidewall insulating film 34 is not formed at the center portion is formed. That is, the first insulating film 42 formed in the region 18 with the narrow interval is covered with the sidewall insulating film 34, but the first insulating film 42 formed in the center of the region 16 with the large interval is the sidewall insulating film 34. The surface is exposed without being covered with.

したがって、この状態で、図１４（ａ）から図１４（ｃ）のように、ウエット処理を行うと、間隔が狭い領域１８に形成された第１絶縁膜４２はエッチングに曝されない。一方、間隔が広い領域１６の中央部に形成された第１絶縁膜４２はエッチングに曝される。したがって、少なくとも、第１絶縁膜４２は、間隔が広い領域１６のゲート絶縁膜２０上に形成されていれば、ウエット処理によりゲート絶縁膜２０の膜厚が小さくなることを抑制することができる。 Therefore, in this state, as shown in FIGS. 14A to 14C, when the wet process is performed, the first insulating film 42 formed in the region 18 having a narrow interval is not exposed to the etching. On the other hand, the first insulating film 42 formed in the central portion of the region 16 having a wide interval is exposed to etching. Therefore, if at least the first insulating film 42 is formed on the gate insulating film 20 in the region 16 having a wide interval, it is possible to suppress the thickness of the gate insulating film 20 from being reduced by the wet process.

しかしながら、例えば、間隔が狭い領域１８が側壁絶縁膜３４で完全に埋め込まれない場合等が起こることも考えられる。したがって、第１絶縁膜４２は、ゲート絶縁膜２０上をビットライン１２延伸方向に延伸するように形成される場合が好ましい。この場合は、ゲート絶縁膜２０の全面が第１絶縁膜４２で覆われるため、間隔が狭い領域１８が側壁絶縁膜３４で完全に埋め込まれない場合等でも、ウエット処理によりゲート絶縁膜２０の膜厚が小さくなることを抑制することができる。 However, for example, a case where the region 18 with a narrow interval is not completely filled with the sidewall insulating film 34 may occur. Accordingly, the first insulating film 42 is preferably formed so as to extend on the gate insulating film 20 in the extending direction of the bit line 12. In this case, since the entire surface of the gate insulating film 20 is covered with the first insulating film 42, the film of the gate insulating film 20 is formed by wet processing even when the region 18 with a narrow interval is not completely filled with the sidewall insulating film 34. It can suppress that thickness becomes small.

さらに、図１４（ａ）から図１４（ｃ）で示すウエット処理は等方性エッチングである。よって、例えば、積層膜３０上に第１絶縁膜４２が形成されずに、積層膜３０の表面が露出している場合は、積層膜３０はエッチングが進み、第１絶縁膜４２下のゲート絶縁膜２０やワードライン１４下に形成された積層膜３０までエッチングが回り込むことが考えられる。したがって、図１１（ａ）から図１１（ｃ）のように、第１絶縁膜４２は積層膜３０を覆うように形成されている場合が好ましい。言い換えると、第１絶縁膜４２は積層膜３０上に延在して形成されている場合が好ましい。この場合は、積層膜３０がエッチングされることを抑制できる。これにより、第１絶縁膜４２下のゲート絶縁膜２０やワードライン１４下の積層膜３０がエッチングされることを抑制できる。 Further, the wet treatment shown in FIGS. 14A to 14C is isotropic etching. Therefore, for example, when the first insulating film 42 is not formed on the laminated film 30 and the surface of the laminated film 30 is exposed, the laminated film 30 is etched and the gate insulation under the first insulating film 42 is performed. It is conceivable that etching reaches the laminated film 30 formed under the film 20 or the word line 14. Therefore, it is preferable that the first insulating film 42 is formed so as to cover the stacked film 30 as shown in FIGS. In other words, it is preferable that the first insulating film 42 is formed extending on the stacked film 30. In this case, it can suppress that the laminated film 30 is etched. Thereby, it is possible to suppress the etching of the gate insulating film 20 under the first insulating film 42 and the stacked film 30 under the word line 14.

実施例１において、第１絶縁膜４２は酸化アルミニウム膜である場合を例に示したがこれに限られない。図１４（ａ）から図１４（ｃ）で示した、ワードライン１４の表面を露出させるためのウエット処理において、ゲート絶縁膜２０より高いエッチング耐性を有する材料であれば、その他の材料からなる場合でもよい。この場合でも、ゲート絶縁膜２０の膜厚が小さくなることを抑制できる。 In the first embodiment, the first insulating film 42 is an aluminum oxide film. However, the first insulating film 42 is not limited thereto. In the wet process for exposing the surface of the word line 14 shown in FIG. 14A to FIG. 14C, a material having higher etching resistance than the gate insulating film 20 may be used. But you can. Even in this case, it is possible to suppress the thickness of the gate insulating film 20 from being reduced.

また、図７（ｂ）のように、第１絶縁膜４２は、ゲート絶縁膜２０とワードライン１４との間に形成されている。つまり、第１絶縁膜４２とゲート絶縁膜２０との積層膜でゲート絶縁膜としての機能を有する。実施例１によれば、第１絶縁膜４２に、ゲート絶縁膜２０（酸化シリコン膜）の誘電率より大きい誘電率を有する酸化アルミニウム膜を用いている。このように、第１絶縁膜４２の誘電率がゲート絶縁膜２０の誘電率より大きい場合、例えば、第１絶縁膜４２の容量とゲート絶縁膜２０の容量とが同じ大きさになるには、第１絶縁膜４２の膜厚はゲート絶縁膜２０の膜厚より大きくなる。言い換えると、第１絶縁膜４２の膜厚がゲート絶縁膜２０の膜厚と同じ大きさである場合は、ゲート絶縁膜２０の容量は第１絶縁膜４２の容量より小さくなる。特に、実施例１によれば、第１絶縁膜４２の膜厚は、ゲート絶縁膜２０の膜厚より小さいため、ゲート絶縁膜２０の容量は、第１絶縁膜４２の容量に比べて非常に小さくなる。したがって、第１絶縁膜４２とゲート絶縁膜２０との積層膜の容量はゲート絶縁膜２０の容量でほぼ決定されることになる。以上のことより、第１絶縁膜４２は、少なくともゲート絶縁膜２０の誘電率より高い誘電率を有する材料である場合が好ましく、とりわけ、より高い誘電率を有する材料である場合が好ましい。例えば酸化アルミニウム膜や酸化ハフニウム膜等である場合が好ましい。 In addition, as shown in FIG. 7B, the first insulating film 42 is formed between the gate insulating film 20 and the word line 14. That is, the stacked film of the first insulating film 42 and the gate insulating film 20 functions as a gate insulating film. According to the first embodiment, an aluminum oxide film having a dielectric constant larger than that of the gate insulating film 20 (silicon oxide film) is used for the first insulating film 42. Thus, when the dielectric constant of the first insulating film 42 is larger than the dielectric constant of the gate insulating film 20, for example, the first insulating film 42 and the gate insulating film 20 have the same capacity in order to have the same capacity. The film thickness of the insulating film 42 is larger than the film thickness of the gate insulating film 20. In other words, when the thickness of the first insulating film 42 is the same as the thickness of the gate insulating film 20, the capacity of the gate insulating film 20 is smaller than the capacity of the first insulating film 42. In particular, according to the first embodiment, since the thickness of the first insulating film 42 is smaller than the thickness of the gate insulating film 20, the capacity of the gate insulating film 20 is much higher than the capacity of the first insulating film 42. Get smaller. Therefore, the capacity of the laminated film of the first insulating film 42 and the gate insulating film 20 is substantially determined by the capacity of the gate insulating film 20. From the above, the first insulating film 42 is preferably a material having a dielectric constant higher than at least the dielectric constant of the gate insulating film 20, and particularly preferably a material having a higher dielectric constant. For example, an aluminum oxide film or a hafnium oxide film is preferable.

さらに、図１０（ａ）から図１０（ｃ）のように、熱酸化法を用いてゲート絶縁膜２０を形成する場合を例に示したがこれに限られない。例えば、ラジカル酸化やプラズマ酸化等を用いることもできる。さらに、図９（ａ）から図９（ｃ）に示す、スペーサー層４６はポリマー膜からなる場合を例に示したがこれに限られない。積層膜３０や第２絶縁膜３２に対して選択性良く除去できる材料であれば、その他の材料からなる場合でもよい。 Furthermore, as shown in FIG. 10A to FIG. 10C, the case where the gate insulating film 20 is formed using the thermal oxidation method is shown as an example, but the present invention is not limited thereto. For example, radical oxidation or plasma oxidation can also be used. Furthermore, although the spacer layer 46 shown in FIGS. 9A to 9C is shown as an example of a polymer film, it is not limited thereto. The material may be made of other materials as long as the material can be removed with high selectivity with respect to the laminated film 30 and the second insulating film 32.

さらに、実施例１において、図７（ａ）から図７（ｄ）のように、ビットライン１２上にビットライン１２延伸方向に延伸する第２絶縁膜３２が形成されている。積層膜３０は第２絶縁膜３２により、ビットライン１２幅方向で分離されていて、ビットライン１２間両端部の半導体基板１０上に形成されている。そして、ワードライン１４は第２絶縁膜３２を覆うように、第１導電層３６と第２導電層３８との２層で形成されている場合を例に示したがこれに限られない。例えば、図１６（ａ）から図１６（ｄ）のように、ワードライン１４は１層で形成され、ビットライン１２上に第２絶縁膜３２が形成されてなく、積層膜３０はビットライン１２上まで延在している場合でもよい。この場合でも、実施例１と同様に、半導体基板１０上にシリサイド層２２が形成されることを抑制することができる。 Further, in the first embodiment, as shown in FIGS. 7A to 7D, the second insulating film 32 extending in the extending direction of the bit line 12 is formed on the bit line 12. The laminated film 30 is separated in the width direction of the bit line 12 by the second insulating film 32 and is formed on the semiconductor substrate 10 at both ends between the bit lines 12. The case where the word line 14 is formed of two layers of the first conductive layer 36 and the second conductive layer 38 so as to cover the second insulating film 32 is shown as an example, but the present invention is not limited thereto. For example, as shown in FIGS. 16A to 16D, the word line 14 is formed of one layer, the second insulating film 32 is not formed on the bit line 12, and the stacked film 30 is formed of the bit line 12. It may be extended to the top. Even in this case, the formation of the silicide layer 22 on the semiconductor substrate 10 can be suppressed as in the first embodiment.

さらに、実施例１の製造方法を用いると、図７（ａ）から図７（ｄ）のように、第１絶縁膜４２は、第２絶縁膜３２の側面に沿って形成される。そして、第２絶縁膜３２上で、第１絶縁膜４２はビットライン１２幅方向で分離される。 Furthermore, when the manufacturing method of the first embodiment is used, the first insulating film 42 is formed along the side surface of the second insulating film 32 as shown in FIGS. 7A to 7D. Then, the first insulating film 42 is separated on the second insulating film 32 in the width direction of the bit line 12.

以上、本発明の好ましい実施例について記述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。 The preferred embodiments of the present invention have been described above. However, the present invention is not limited to the specific embodiments, and various modifications and changes can be made within the scope of the gist of the present invention described in the claims. It can be changed.

図１（ａ）は比較例１に係るフラッシュメモリの上面図であり、図１（ｂ）から図１（ｄ）は図１（ａ）のＢ−Ｂ間からＤ−Ｄ間の断面図である。1A is a top view of a flash memory according to Comparative Example 1, and FIGS. 1B to 1D are cross-sectional views from BB to DD in FIG. 1A. is there. 図２（ａ）から図２（ｃ）は図１（ａ）のＢ−Ｂ間からＤ−Ｄ間に相当する箇所における、比較例１に係るフラッシュメモリの製造方法を示す断面図（その１）である。2A to 2C are cross-sectional views showing a method for manufacturing a flash memory according to Comparative Example 1 in a portion corresponding to between BB and DD in FIG. 1A (part 1). ). 図３（ａ）から図３（ｃ）は図１（ａ）のＢ−Ｂ間からＤ−Ｄ間に相当する箇所における、比較例１に係るフラッシュメモリの製造方法を示す断面図（その２）である。FIGS. 3A to 3C are cross-sectional views showing a method of manufacturing a flash memory according to Comparative Example 1 in a portion corresponding to between BB and DD in FIG. 1A (part 2). ). 図４（ａ）から図４（ｃ）は図１（ａ）のＢ−Ｂ間からＤ−Ｄ間に相当する箇所における、比較例１に係るフラッシュメモリの製造方法を示す断面図（その３）である。4 (a) to 4 (c) are cross-sectional views (No. 3) showing a method for manufacturing a flash memory according to Comparative Example 1 in a portion corresponding to between BB and DD in FIG. 1 (a). ). 図５（ａ）から図５（ｃ）は図１（ａ）のＢ−Ｂ間からＤ−Ｄ間に相当する箇所における、比較例１に係るフラッシュメモリの製造方法を示す断面図（その４）である。FIG. 5A to FIG. 5C are cross-sectional views showing a method for manufacturing a flash memory according to Comparative Example 1 in a portion corresponding to between BB and DD in FIG. ). 図６（ａ）から図６（ｃ）は図１（ａ）のＢ−Ｂ間からＤ−Ｄ間に相当する箇所における、比較例１に係るフラッシュメモリの製造方法を示す断面図（その５）である。6 (a) to 6 (c) are cross-sectional views (No. 5) showing a method of manufacturing a flash memory according to Comparative Example 1, in a portion corresponding to between BB and DD in FIG. 1 (a). ). 図７（ａ）は実施例１に係るフラッシュメモリの上面図であり、図７（ｂ）から図７（ｄ）は図７（ａ）のＢ−Ｂ間からＤ−Ｄ間の断面図である。FIG. 7A is a top view of the flash memory according to the first embodiment, and FIGS. 7B to 7D are cross-sectional views from BB to DD in FIG. 7A. is there. 図８（ａ）から図８（ｃ）は図７（ａ）のＢ−Ｂ間からＤ−Ｄ間に相当する箇所における、実施例１に係るフラッシュメモリの製造方法を示す断面図（その１）である。8 (a) to 8 (c) are cross-sectional views showing the method for manufacturing the flash memory according to the first embodiment (No. 1) in a portion corresponding to between BB and DD in FIG. 7 (a). ). 図９（ａ）から図９（ｃ）は図７（ａ）のＢ−Ｂ間からＤ−Ｄ間に相当する箇所における、実施例１に係るフラッシュメモリの製造方法を示す断面図（その２）である。FIG. 9A to FIG. 9C are cross-sectional views showing the method for manufacturing the flash memory according to the first embodiment (part 2) in a portion corresponding to between BB and DD in FIG. 7A. ). 図１０（ａ）から図１０（ｃ）は図７（ａ）のＢ−Ｂ間からＤ−Ｄ間に相当する箇所における、実施例１に係るフラッシュメモリの製造方法を示す断面図（その３）である。10 (a) to 10 (c) are cross-sectional views (No. 3) showing the method of manufacturing the flash memory according to the first embodiment in a portion corresponding to between BB and DD in FIG. 7 (a). ). 図１１（ａ）から図１１（ｃ）は図７（ａ）のＢ−Ｂ間からＤ−Ｄ間に相当する箇所における、実施例１に係るフラッシュメモリの製造方法を示す断面図（その４）である。11 (a) to 11 (c) are cross-sectional views (No. 4) showing the method for manufacturing the flash memory according to the first embodiment in the portion corresponding to between BB and DD in FIG. 7 (a). ). 図１２（ａ）から図１２（ｃ）は図７（ａ）のＢ−Ｂ間からＤ−Ｄ間に相当する箇所における、実施例１に係るフラッシュメモリの製造方法を示す断面図（その５）である。12 (a) to 12 (c) are cross-sectional views (No. 5) showing the method of manufacturing the flash memory according to the first embodiment in a portion corresponding to between BB and DD in FIG. 7 (a). ). 図１３（ａ）から図１３（ｃ）は図７（ａ）のＢ−Ｂ間からＤ−Ｄ間に相当する箇所における、実施例１に係るフラッシュメモリの製造方法を示す断面図（その６）である。13 (a) to 13 (c) are cross-sectional views (No. 6) showing a method for manufacturing the flash memory according to the first embodiment in a portion corresponding to between BB and DD in FIG. 7 (a). ). 図１４（ａ）から図１４（ｃ）は図７（ａ）のＢ−Ｂ間からＤ−Ｄ間に相当する箇所における、実施例１に係るフラッシュメモリの製造方法を示す断面図（その７）である。14 (a) to 14 (c) are cross-sectional views (No. 7) showing the method of manufacturing the flash memory according to the first embodiment in a portion corresponding to between BB and DD in FIG. 7 (a). ). 図１５（ａ）から図１５（ｃ）は図７（ａ）のＢ−Ｂ間からＤ−Ｄ間に相当する箇所における、実施例１に係るフラッシュメモリの製造方法を示す断面図（その８）である。15 (a) to 15 (c) are cross-sectional views showing the method for manufacturing the flash memory according to the first embodiment (No. 8) in a portion corresponding to between BB and DD in FIG. 7 (a). ). 図１６（ａ）は実施例１の変形例１に係るフラッシュメモリの上面図であり、図１６（ｂ）から図１６（ｄ）は図１６（ａ）のＢ−Ｂ間からＤ−Ｄ間の断面図である。FIG. 16A is a top view of the flash memory according to the first modification of the first embodiment, and FIGS. 16B to 16D are from BB to DD in FIG. FIG.

Explanation of symbols

１０半導体基板
１２ビットライン
１４ワードライン
１６間隔が広い領域
１８間隔が狭い領域
２０ゲート絶縁膜
２２シリサイド層
２４トンネル絶縁膜
２６電荷蓄積層
２８トップ絶縁膜
３０積層膜
３２第２絶縁膜
３４側壁絶縁膜
３６第１導電層
３８第２導電層
４０マスク層
４２第１絶縁膜
４４犠牲膜
４５第１開口部
４６スペーサー層
４８第２開口部 DESCRIPTION OF SYMBOLS 10 Semiconductor substrate 12 Bit line 14 Word line 16 Area | region with wide space | interval 18 Area | region with narrow space | interval 20 Gate insulating film 22 Silicide layer 24 Tunnel insulating film 26 Charge storage layer 28 Top insulating film 30 Laminated film 32 2nd insulating film 34 Side wall insulating film 36 first conductive layer 38 second conductive layer 40 mask layer 42 first insulating film 44 sacrificial film 45 first opening 46 spacer layer 48 second opening

Claims

A bit line extending in the semiconductor substrate;
On the semiconductor substrate in the central portion between the bit lines, a gate insulating film provided extending in the bit line extending direction, and
A charge storage layer provided on the semiconductor substrate so as to extend in the bit line extending direction so as to sandwich the gate insulating film in the bit line width direction;
A first insulating film formed on the gate insulating film and made of a material different from the gate insulating film;
A word line provided on the charge storage layer and on the first insulating film and extending across the bit line;
And a silicide layer provided on the word line.

The semiconductor device according to claim 1, wherein the first insulating film is provided so as to extend in the bit line extending direction.

The semiconductor device according to claim 1, wherein the first insulating film extends on the charge storage layer.

On the bit line, having a second insulating film provided extending in the bit line extending direction,
The charge storage layer is separated in the bit line width direction by the second insulating film,
4. The semiconductor device according to claim 1, wherein the word line is provided so as to cover the second insulating film.

The semiconductor device according to claim 4, wherein the first insulating film is provided along a side surface of the second insulating film, and is separated in the bit line width direction on the second insulating film.

A sidewall insulating film provided on the sidewall of the word line;
The word line is provided so that a region having a wide adjacent space and a region having a narrow space are periodically repeated,
Between the word lines in the region where the adjacent interval is narrow is filled with the sidewall insulating film,
6. The semiconductor according to claim 1, wherein the first insulating film is exposed between the side wall insulating films between the word lines in the wide adjacent space. 6. apparatus.

The semiconductor device according to claim 1, wherein the first insulating film is made of a material having a dielectric constant higher than that of the gate insulating film.

Forming a charge storage layer on a semiconductor substrate;
Forming a bit line extending in the semiconductor substrate;
Removing the charge storage layer formed on the semiconductor substrate in the central portion between the bit lines, and forming a gate insulating film extending in the bit line extending direction in the region from which the charge storage layer has been removed; ,
Forming a first insulating film made of a material different from the gate insulating film on the gate insulating film;
Forming a word line extending across the bit line on the charge storage layer and the first insulating film; and
And a step of forming a silicide layer on the word line.

The step of forming the silicide layer includes a wet treatment step for exposing a surface of the word line,
9. The method of manufacturing a semiconductor device according to claim 8, wherein the first insulating film is made of a material having higher etching resistance than the gate insulating film in the wet processing step.

Forming a second insulating film on the bit line, extending in the bit line extending direction, and separating the charge storage layer in the bit line width direction;
10. The method of manufacturing a semiconductor device according to claim 8, wherein the step of forming the word line includes a step of forming the word line so as to cover the second insulating film.