JP2009182918A - Voltage controlled oscillation circuit - Google Patents
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Abstract
Description
本発明は、電圧制御発振回路に関し、特には、ＰＬＬ回路に備えられる電圧制御発振回路に関する。 The present invention relates to a voltage controlled oscillator circuit, and more particularly to a voltage controlled oscillator circuit provided in a PLL circuit.
近年では、受信機により扱われる信号の周波数帯域が広くなるに従って、受信機のＰＬＬ回路に備えられる電圧制御発振回路から出力される発振信号の周波数帯域も広くなってきている。 In recent years, the frequency band of the oscillation signal output from the voltage-controlled oscillation circuit provided in the PLL circuit of the receiver has become wider as the frequency band of the signal handled by the receiver becomes wider.
電圧制御発振回路から出力される発振信号の周波数帯域を広くさせる場合、例えば、互いに異なる周波数帯域の発振信号を出力する複数の電圧制御発振器を電圧制御発振回路に備えることが考えられる（例えば、特許文献１参照）。 In the case of widening the frequency band of the oscillation signal output from the voltage controlled oscillation circuit, for example, it is conceivable that the voltage controlled oscillation circuit includes a plurality of voltage controlled oscillators that output oscillation signals in different frequency bands (for example, patents) Reference 1).
このように、複数の電圧制御発振器を電圧制御発振回路に備える場合では、各電圧制御発振器をそれぞれ構成するデバイスのばらつきなどにより、各電圧制御発振器からそれぞれ出力される発振信号の振幅が安定的に一定とならず、電圧制御発振回路の位相雑音が増大するおそれがある。 As described above, when a plurality of voltage-controlled oscillators are provided in the voltage-controlled oscillator circuit, the amplitude of the oscillation signal output from each voltage-controlled oscillator is stable due to variations in the devices constituting each voltage-controlled oscillator. There is a possibility that the phase noise of the voltage controlled oscillation circuit may increase because the voltage is not constant.
ところで、１つの電圧制御発振器の位相雑音を低減するための構成としては、例えば、電圧制御発振器の出力の最大値と最小値との差が所定の電圧になるように電圧制御発振器に流れる電流を制御するものがある（例えば、特許文献２参照）。
本発明では、発振信号の周波数帯域を広くさせつつ振幅を安定的に一定にし、位相雑音を低減することが可能な電圧制御発振回路を提供することを目的とする。 An object of the present invention is to provide a voltage-controlled oscillation circuit capable of reducing the phase noise by making the amplitude stably constant while widening the frequency band of the oscillation signal.
上記の課題を解決するために本発明では、以下のような構成を採用した。
すなわち、本発明の電圧制御発振回路は、それぞれ、互いに異なる周波数帯域で発振信号を出力するとともに、入力電圧に応じた周波数の発振信号を出力する複数の電圧制御発振器と、前記複数の電圧制御発振器から出力される各発振信号のうち、入力される第１の選択信号に対応する発振信号を選択するセレクタと、前記セレクタにより選択された発振信号の振幅値を検出する検出回路と、第１及び第２のスイッチと、前記第１のスイッチがオンし前記第２のスイッチがオフするときに入力される前記入力電圧に対応する第１のデジタル値を出力するとともに、前記第１のスイッチがオフし前記第２のスイッチがオンするときに入力される前記振幅値に対応する第２のデジタル値を出力するＡＤＣ回路と、前記第１のデジタル値に基づいて前記第１の選択信号を出力するとともに、前記セレクタにより選択される発振信号を出力する前記電圧制御発振器の位相雑音が所望な値になるようにその電圧制御発振器に流れる電流値を前記第２のデジタル値に基づいて制御する制御回路とを備え、前記制御回路は、前記第1のデジタル値が所望な値になると、そのときの前記第１の選択信号を固定するとともに前記第１のスイッチをオンからオフ前記第２のスイッチをオフからオンに制御する。
In order to solve the above problems, the present invention adopts the following configuration.
That is, the voltage-controlled oscillation circuit of the present invention outputs a plurality of voltage-controlled oscillators that output an oscillation signal in a frequency band different from each other and output an oscillation signal having a frequency corresponding to an input voltage, and the plurality of voltage-controlled oscillators A selector that selects an oscillation signal corresponding to the first selection signal that is input from among the oscillation signals that are output from the detection circuit; a detection circuit that detects an amplitude value of the oscillation signal selected by the selector; A second switch, and outputs a first digital value corresponding to the input voltage inputted when the first switch is turned on and the second switch is turned off, and the first switch is turned off. And an ADC circuit for outputting a second digital value corresponding to the amplitude value inputted when the second switch is turned on, and based on the first digital value In addition to outputting the first selection signal, the current value flowing through the voltage controlled oscillator is set so that the phase noise of the voltage controlled oscillator outputting the oscillation signal selected by the selector becomes a desired value. A control circuit that controls based on a digital value, and when the first digital value reaches a desired value, the control circuit fixes the first selection signal at that time and controls the first switch. ON to OFF The second switch is controlled from OFF to ON.
これにより、本発明の電圧制御発振回路は、発振信号の周波数帯域を広くさせつつ、位相雑音を低減することができる。
また、本発明のＰＬＬ回路は、それぞれ、互いに異なる周波数帯域で発振信号を出力するとともに、入力電圧に応じた周波数の発振信号を出力する複数の電圧制御発振器と、前記複数の電圧制御発振器から出力される各発振信号のうち、入力される第１の選択信号に対応する発振信号を選択するセレクタと、前記セレクタにより選択された発振信号の振幅値を検出する検出回路と、第１及び第２のスイッチと、前記第１のスイッチがオンし前記第２のスイッチがオフするときに入力される前記入力電圧に対応する第１のデジタル値を出力するとともに、前記第１のスイッチがオフし前記第２のスイッチがオンするときに入力される前記振幅値に対応する第２のデジタル値を出力するＡＤＣ回路と、前記第１のデジタル値に基づいて前記第１の選択信号を出力するとともに、前記セレクタにより選択される発振信号を出力する前記電圧制御発振器の位相雑音が所望な値になるようにその電圧制御発振器に流れる電流値を前記第２のデジタル値に基づいて制御する制御回路とを備える電圧制御発振回路と、前記電圧制御発振回路から出力される発振信号を分周して出力する分周回路と、前記分周回路から出力される発振信号と基準信号源から出力される発振信号との位相差を出力する位相比較器と、前記位相比較器から出力される位相差に基づいて電流を出力するチャージポンプと、前記チャージポンプから出力される電流に基づいて前記入力電圧を出力するループフィルタとを備え、前記制御回路は、前記第1のデジタル値が所望な値になると、そのときの前記第１の選択信号を固定するとともに前記第１のスイッチをオンからオフ前記第２のスイッチをオフからオンに制御する。
Thereby, the voltage controlled oscillation circuit of the present invention can reduce the phase noise while widening the frequency band of the oscillation signal.
In addition, the PLL circuit of the present invention outputs a plurality of voltage controlled oscillators that output oscillation signals in frequencies different from each other and output an oscillation signal having a frequency corresponding to an input voltage, and outputs from the plurality of voltage controlled oscillators. A selector that selects an oscillation signal corresponding to the first selection signal that is input, a detection circuit that detects an amplitude value of the oscillation signal selected by the selector, and a first and a second And a first digital value corresponding to the input voltage inputted when the first switch is turned on and the second switch is turned off, and the first switch is turned off and the first switch is turned off. An ADC circuit for outputting a second digital value corresponding to the amplitude value inputted when the second switch is turned on; and the first circuit based on the first digital value. The current value flowing in the voltage controlled oscillator is output based on the second digital value so that the phase noise of the voltage controlled oscillator that outputs the selection signal and outputs the oscillation signal selected by the selector becomes a desired value. A voltage-controlled oscillation circuit including a control circuit that controls the frequency, a frequency-dividing circuit that divides and outputs an oscillation signal output from the voltage-controlled oscillation circuit, and an oscillation signal and a reference signal output from the frequency-dividing circuit A phase comparator that outputs a phase difference from an oscillation signal output from a source, a charge pump that outputs a current based on the phase difference output from the phase comparator, and a current output from the charge pump A loop filter for outputting the input voltage, and the control circuit fixes the first selection signal at that time when the first digital value reaches a desired value. Controlled from OFF to ON OFF said second switch from on the first switch with.
これにより、本発明のＰＬＬ回路における電圧制御発振回路は、発振信号の周波数帯域を広くさせつつ、位相雑音を低減することができる。
また、前記複数の電圧制御発振器は、それぞれ、入力される第２の選択信号に基づいて出力段に備えられる複数のコンデンサのうち所定のコンデンサを選択し、前記制御回路は、前記セレクタにより選択される発振信号の周波数帯域が所望な周波数帯域になるように前記第２の選択信号を出力するように構成してもよい。
Thereby, the voltage controlled oscillation circuit in the PLL circuit of the present invention can reduce the phase noise while widening the frequency band of the oscillation signal.
Further, each of the plurality of voltage controlled oscillators selects a predetermined capacitor from among a plurality of capacitors provided in an output stage based on the input second selection signal, and the control circuit is selected by the selector. The second selection signal may be output so that the frequency band of the oscillation signal to be output becomes a desired frequency band.
これにより、上記電圧制御発振回路は、入力電圧に応じた周波数の発振信号を精度よく出力することができる。 As a result, the voltage controlled oscillation circuit can output an oscillation signal having a frequency corresponding to the input voltage with high accuracy.
本発明によれば、広い周波数帯域の発振信号を出力する電圧制御発振回路において、位相雑音を低減することができる。 According to the present invention, phase noise can be reduced in a voltage controlled oscillation circuit that outputs an oscillation signal in a wide frequency band.
以下、図面を用いて本発明の実施形態を説明する。
図１は、本発明の実施形態のＰＬＬ回路を示す図である。
図１に示すＰＬＬ回路１は、電圧制御発振回路２と、分周回路３と、基準信号源４と、位相比較器５と、チャージポンプ５２と、ループフィルタ６とを備えて構成されている。
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a diagram illustrating a PLL circuit according to an embodiment of the present invention.
The PLL circuit 1 shown in FIG. 1 includes a voltage controlled oscillation circuit 2, a frequency dividing circuit 3, a reference signal source 4, a phase comparator 5, a charge pump 52, and a loop filter 6. .
電圧制御発振回路２は、ループフィルタ６が出力する電圧Vtuneに応じた周波数の発振信号を出力する。
分周回路３は、電圧制御発振回路２から出力される発振信号を分周する。
The voltage controlled oscillation circuit 2 outputs an oscillation signal having a frequency corresponding to the voltage Vtune output from the loop filter 6.
The frequency dividing circuit 3 divides the oscillation signal output from the voltage controlled oscillation circuit 2.
位相比較器５は、分周回路３から出力される発振信号と、基準信号源４から出力される発振信号との位相差を出力する。
チャージポンプ５２は、位相比較器５から出力される位相差に基づいて電流を出力する。
The phase comparator 5 outputs the phase difference between the oscillation signal output from the frequency dividing circuit 3 and the oscillation signal output from the reference signal source 4.
The charge pump 52 outputs a current based on the phase difference output from the phase comparator 5.
ループフィルタ６は、チャージポンプ５２から出力される電流に基づいて電圧Vtuneを出力する。
電圧制御発振回路２は、電圧制御発振器７〜１０と、セレクタ１１と、検出回路１２と、スイッチ１３（第１のスイッチ）と、スイッチ１４（第２のスイッチ）と、ＡＤＣ回路１５と、制御回路１６とを備えて構成されている。
The loop filter 6 outputs the voltage Vtune based on the current output from the charge pump 52.
The voltage controlled oscillation circuit 2 includes a voltage controlled oscillator 7 to 10, a selector 11, a detection circuit 12, a switch 13 (first switch), a switch 14 (second switch), an ADC circuit 15, and a control. The circuit 16 is provided.
電圧制御発振器７〜１０の各周波数帯域は、互いに異なっており、電圧制御発振器７、８、９、１０の順に高くなっているものとする。
図２は、電圧制御発振器１０の一例を示す図である。なお、電圧制御発振器７〜９の構成は、電圧制御発振器１０と同じものとする。
It is assumed that the frequency bands of the voltage controlled oscillators 7 to 10 are different from each other and increase in the order of the voltage controlled oscillators 7, 8, 9, and 10.
FIG. 2 is a diagram illustrating an example of the voltage controlled oscillator 10. The configuration of the voltage controlled oscillators 7 to 9 is the same as that of the voltage controlled oscillator 10.
図２に示す電圧制御発振器１０は、インダクタ１７、１８と、複数のコンデンサ１９（１９−１、１９−２、・・・、１９−ｎ）と、複数のスイッチ２０（２０−１、２０−２、・・・、２０−ｎ）と、ダイオード２１、２２と、ｎチャネルのＭＯＳＦＥＴ２３、２４と、電流源２５とを備えて構成されている。すなわち、ＭＯＳＦＥＴ２３のドレイン端子は、インダクタ１７を介した電源電圧ＶＤＤ、ＭＯＳＦＥＴ２４のゲート端子、及びダイオード２１のアノード端子に接続され、ＭＯＳＦＥＴ２３のソース端子は、ＭＯＳＦＥＴ２４のソース端子及び電流源２５を介したグランドに接続されている。ＭＯＳＦＥＴ２４のドレイン端子は、インダクタ１８を介した電源電圧ＶＤＤ、ＭＯＳＦＥＴ２３のゲート端子、及びダイオード２２のアノード端子に接続されている。ダイオード２１のカソード端子は、入力端子In及びダイオード２２のカソード端子に接続されている。複数のコンデンサ１９と複数のスイッチ２０はそれぞれ互いに直列接続され、ＭＯＳＦＥＴ２３のドレイン端子とグランドとの間、及びＭＯＳＦＥＴ２４のドレイン端子とグランドとの間に接続されている。 The voltage controlled oscillator 10 shown in FIG. 2 includes inductors 17 and 18, a plurality of capacitors 19 (19-1, 19-2,..., 19-n), and a plurality of switches 20 (20-1, 20-). 2, ..., 20-n), diodes 21 and 22, n-channel MOSFETs 23 and 24, and a current source 25. That is, the drain terminal of the MOSFET 23 is connected to the power supply voltage VDD via the inductor 17, the gate terminal of the MOSFET 24, and the anode terminal of the diode 21, and the source terminal of the MOSFET 23 is the ground via the source terminal of the MOSFET 24 and the current source 25. It is connected to the. The drain terminal of the MOSFET 24 is connected to the power supply voltage VDD via the inductor 18, the gate terminal of the MOSFET 23, and the anode terminal of the diode 22. The cathode terminal of the diode 21 is connected to the input terminal In and the cathode terminal of the diode 22. The plurality of capacitors 19 and the plurality of switches 20 are respectively connected in series, and are connected between the drain terminal of the MOSFET 23 and the ground, and between the drain terminal of the MOSFET 24 and the ground.
図２に示す電圧制御発振器１０では、入力端子Inに入力される電圧Vtuneが大きくなると、出力端子Out-p、Out-nから出力される発振信号及びその発振信号の反転信号の周波数がそれぞれ高くなる。また、制御回路１６から出力される選択信号Vout_CAPによりスイッチ２０が全てオンの状態から１つずつスイッチ２０がオフしていくと、スイッチ２０がオフされる毎に、出力端子Out-p、Out-nから出力される各信号の周波数帯域がそれぞれ高くなる。また、制御回路１６から出力される選択信号Vout_CTRLにより電流源２５の電流が下がると、出力端子Out-p、Out-nからそれぞれ出力される信号の振幅値が小さくなる。 In the voltage controlled oscillator 10 shown in FIG. 2, when the voltage Vtune input to the input terminal In increases, the frequency of the oscillation signal output from the output terminals Out-p and Out-n and the inverted signal of the oscillation signal increase. Become. Further, when the switch 20 is turned off one by one from the state in which all the switches 20 are turned on by the selection signal Vout_CAP output from the control circuit 16, every time the switch 20 is turned off, the output terminals Out-p, Out- The frequency band of each signal output from n increases. Further, when the current of the current source 25 is reduced by the selection signal Vout_CTRL output from the control circuit 16, the amplitude value of the signal output from each of the output terminals Out-p and Out-n becomes small.
図３は、検出回路１２の一例を示す図である。
図３に示す検出回路１２は、ｎチャネルのＭＯＳＦＥＴ２６、２７と、コンデンサ２８と、抵抗２９とを備えて構成されている。すなわち、ＭＯＳＦＥＴ２６のドレイン端子は電源電圧ＶＤＤに接続され、ソース端子はＭＯＳＦＥＴ２７のソース端子、コンデンサ２８の一方端、抵抗２９の一方端、及び出力端子Out-Levに接続され、ゲート端子は入力端子In-Bに接続されている。ＭＯＳＦＥＴ２７のドレイン端子は電源電圧ＶＤＤに接続され、ゲート端子は入力端子In-Tに接続されている。
FIG. 3 is a diagram illustrating an example of the detection circuit 12.
The detection circuit 12 shown in FIG. 3 includes n-channel MOSFETs 26 and 27, a capacitor 28, and a resistor 29. That is, the drain terminal of the MOSFET 26 is connected to the power supply voltage VDD, the source terminal is connected to the source terminal of the MOSFET 27, one end of the capacitor 28, one end of the resistor 29, and the output terminal Out-Lev, and the gate terminal is the input terminal In. Connected to -B. The drain terminal of the MOSFET 27 is connected to the power supply voltage VDD, and the gate terminal is connected to the input terminal In-T.
図３に示す検出回路１２は、セレクタ１１から出力される発振信号とその発振信号の反転信号が入力端子In-B、In-Tにそれぞれ入力されると、その発振信号の振幅値に相当する電圧がコンデンサ２８にチャージされ、出力端子Out-Levから振幅値Vout-Levを出力する。 The detection circuit 12 shown in FIG. 3 corresponds to the amplitude value of the oscillation signal when the oscillation signal output from the selector 11 and the inverted signal of the oscillation signal are input to the input terminals In-B and In-T, respectively. The voltage is charged in the capacitor 28, and the amplitude value Vout-Lev is output from the output terminal Out-Lev.
図４は、ＡＤＣ回路１５の一例を示す図である。
図４に示すＡＤＣ回路１５は、コンパレータ３０〜３３と、抵抗３４〜４３と、スイッチ４４〜５１とを備えて構成されている。すなわち、抵抗３４〜３８は互いに直列接続され電源電圧ＶＤＤとグランドとの間に接続され、抵抗３９〜４３も互いに直列接続され電源電圧ＶＤＤとグランドとの間に接続されている。コンパレータ３０〜３３のそれぞれのプラスの入力端子は、スイッチ１３、１４に接続されている。コンパレータ３０のマイナスの入力端子は、スイッチ４４を介した抵抗３４、３５の接続点及びスイッチ４８を介した抵抗３９、４０の接続点に接続され、コンパレータ３１のマイナスの入力端子は、スイッチ４５を介した抵抗３５、３６の接続点及びスイッチ４９を介した抵抗４０、４１の接続点に接続され、コンパレータ３２のマイナスの入力端子は、スイッチ４６を介した抵抗３６、３７の接続点及びスイッチ５０を介した抵抗４１、４２の接続点に接続され、コンパレータ３３のマイナスの入力端子は、スイッチ４７を介した抵抗３７、３８の接続点及びスイッチ５１を介した抵抗４２、４３の接続点に接続されている。
FIG. 4 is a diagram illustrating an example of the ADC circuit 15.
The ADC circuit 15 shown in FIG. 4 includes comparators 30 to 33, resistors 34 to 43, and switches 44 to 51. That is, the resistors 34 to 38 are connected in series with each other and connected between the power supply voltage VDD and the ground, and the resistors 39 to 43 are also connected in series with each other and connected between the power supply voltage VDD and the ground. The positive input terminals of the comparators 30 to 33 are connected to the switches 13 and 14. The negative input terminal of the comparator 30 is connected to the connection point of the resistors 34 and 35 via the switch 44 and the connection point of the resistors 39 and 40 via the switch 48, and the negative input terminal of the comparator 31 is connected to the switch 45. The negative input terminal of the comparator 32 is connected to the connection point of the resistors 36 and 37 via the switch 46 and the switch 50. The negative input terminal of the comparator 33 is connected to the connection point of the resistors 37 and 38 via the switch 47 and the connection point of the resistors 42 and 43 via the switch 51. Has been.
図４に示すＡＤＣ回路１５は、スイッチ１３がオン、スイッチ１４がオフしているとき、スイッチ４４〜４７がそれぞれオン、スイッチ４８〜５１がそれぞれオフし、コンパレータ３０〜３３のそれぞれのマイナスの入力端子に、抵抗３４、３５の接続点の電圧（Vth4）、抵抗３５、３６の接続点の電圧（Vth3）、抵抗３６、３７の接続点の電圧（Vth2）、抵抗３７、３８の接続点の電圧（Vth1）が入力される。また、スイッチ１３がオフ、スイッチ１４がオンしているとき、スイッチ４４〜４７がそれぞれオフ、スイッチ４８〜５１がそれぞれオンし、コンパレータ３０〜３３のそれぞれのマイナスの入力端子に、抵抗３９、４０の接続点の電圧（Vth8）、抵抗４０、４１の接続点の電圧（Vth7）、抵抗４１、４２の接続点の電圧（Vth6）、抵抗４２、４３の接続点の電圧（Vth5）が入力される。 In the ADC circuit 15 shown in FIG. 4, when the switch 13 is turned on and the switch 14 is turned off, the switches 44 to 47 are turned on, the switches 48 to 51 are turned off, and the negative inputs of the comparators 30 to 33, respectively. The voltage at the connection point of the resistors 34 and 35 (Vth4), the voltage at the connection point of the resistors 35 and 36 (Vth3), the voltage at the connection point of the resistors 36 and 37 (Vth2), and the connection point of the resistors 37 and 38 The voltage (Vth1) is input. When the switch 13 is turned off and the switch 14 is turned on, the switches 44 to 47 are turned off and the switches 48 to 51 are turned on. The resistors 39 and 40 are connected to the negative input terminals of the comparators 30 to 33, respectively. The voltage at the connection point (Vth8), the voltage at the connection point of the resistors 40 and 41 (Vth7), the voltage at the connection point of the resistors 41 and 42 (Vth6), and the voltage at the connection point of the resistors 42 and 43 (Vth5) are input. The
例えば、電圧VtuneがVth3よりも大きく、かつ、Vth4よりも小さいとき、コンパレータ３０からローレベルの電圧が制御回路１６に出力されるとともに、コンパレータ３１〜３３からそれぞれハイレベルの電圧が制御回路１６に出力される。すなわち、ＡＤＣ回路１５から制御回路１６に、「０（ローレベル）」、「１（ハイレベル）」、「１（ハイレベル）」、「１（ハイレベル）」のデジタル値Da（第１のデジタル値）が出力される。また、振幅値Vout_LevがVth6よりも大きく、かつ、Vth7よりも小さいとき、コンパレータ３０、３１からそれぞれローレベルの電圧が制御回路１６に出力されるとともに、コンパレータ３２、３３からそれぞれハイレベルの電圧が制御回路１６に出力される。すなわち、ＡＤＣ回路１５から制御回路１６に、「０（ローレベル）」、「０（ローレベル）」、「１（ハイレベル）」、「１（ハイレベル）」のデジタル値Db（第２のデジタル値）が出力される。 For example, when the voltage Vtune is larger than Vth3 and smaller than Vth4, a low level voltage is output from the comparator 30 to the control circuit 16, and a high level voltage is output from the comparators 31 to 33 to the control circuit 16, respectively. Is output. That is, the digital value Da (first level) of “0 (low level)”, “1 (high level)”, “1 (high level)”, “1 (high level)” is transferred from the ADC circuit 15 to the control circuit 16. Digital value) is output. When the amplitude value Vout_Lev is larger than Vth6 and smaller than Vth7, a low level voltage is output from the comparators 30 and 31 to the control circuit 16 and a high level voltage is output from the comparators 32 and 33, respectively. It is output to the control circuit 16. That is, the digital value Db (second level) of “0 (low level)”, “0 (low level)”, “1 (high level)”, “1 (high level)” is transferred from the ADC circuit 15 to the control circuit 16. Digital value) is output.
図５は、制御回路１６の動作を説明するためのフローチャートである。なお、ＡＤＣ回路１５は、スイッチ１３がオン、スイッチ１４がオフのとき、ループフィルタ６から出力される電圧Vtuneをデジタル値Daに変換して制御回路１６に出力し、スイッチ１３がオフ、スイッチ１４がオンのとき、検出回路１２から出力される振幅値Vout_Levをデジタル値Dbに変換して制御回路１６に出力するものとする。また、ＰＬＬ回路１が動作する前、制御回路１６は、スイッチ１３、１４に選択信号SW_SELを出力することにより、スイッチ１３をオン、スイッチ１４をオフに制御しているものとする。 FIG. 5 is a flowchart for explaining the operation of the control circuit 16. The ADC circuit 15 converts the voltage Vtune output from the loop filter 6 into a digital value Da and outputs it to the control circuit 16 when the switch 13 is on and the switch 14 is off, and the switch 13 is off and the switch 14 is turned off. Is turned on, the amplitude value Vout_Lev output from the detection circuit 12 is converted into a digital value Db and output to the control circuit 16. Further, it is assumed that before the PLL circuit 1 operates, the control circuit 16 controls the switch 13 to be turned on and the switch 14 to be turned off by outputting a selection signal SW_SEL to the switches 13 and 14.
まず、制御回路１６は、ＡＤＣ回路１５から出力されるデジタル値Daを入力する（ステップＳ１）。
次に、制御回路１６は、セレクタ１１により選択される発振信号の周波数が所望な周波数になるように、デジタル値Daに基づいて選択信号Ｖout_SEL（第１の選択信号）をセレクタ１１に出力するとともに、選択信号VCO_CAP（第２の選択信号）を、セレクタ１１により選択される発振信号を出力する所定の電圧制御発振器に出力する（ステップＳ２）。
First, the control circuit 16 inputs the digital value Da output from the ADC circuit 15 (step S1).
Next, the control circuit 16 outputs a selection signal Vout_SEL (first selection signal) to the selector 11 based on the digital value Da so that the frequency of the oscillation signal selected by the selector 11 becomes a desired frequency. The selection signal VCO_CAP (second selection signal) is output to a predetermined voltage controlled oscillator that outputs the oscillation signal selected by the selector 11 (step S2).
次に、制御回路１６は、スイッチ１３、１４に選択信号SW_SELを出力することにより、スイッチ１３をオフ、スイッチ１４をオンに制御し、ＡＤＣ回路１５から出力されるデジタル値Dbを入力する（ステップＳ３）。 Next, the control circuit 16 outputs the selection signal SW_SEL to the switches 13 and 14, thereby controlling the switch 13 to be turned off and the switch 14 to be turned on, and the digital value Db outputted from the ADC circuit 15 is inputted (step). S3).
次に、制御回路１６は、上記所定の電圧制御発振器の位相雑音が所望な値になるようにデジタル値Dbに基づいて制御信号Vout_CTRLを上記所定の電圧制御発振器に出力する（ステップＳ４）。 Next, the control circuit 16 outputs a control signal Vout_CTRL to the predetermined voltage controlled oscillator based on the digital value Db so that the phase noise of the predetermined voltage controlled oscillator becomes a desired value (step S4).
そして、制御回路１６は、スイッチ１３、１４に選択信号SW_SELを出力することにより、スイッチ１３をオン、スイッチ１４をオフに制御する（ステップＳ５）。
図６は、電圧制御発振回路２を構成する各回路の出力のタイミングチャートの一例を示す図である。なお、ＰＬＬ回路１が動作する前、制御回路１６は、電圧制御発振器１０から出力される発振信号が選択されるようにセレクタ１１に選択信号Ｖout_SELを出力しているものとする。
Then, the control circuit 16 controls the switch 13 to be turned on and the switch 14 to be turned off by outputting the selection signal SW_SEL to the switches 13 and 14 (step S5).
FIG. 6 is a diagram illustrating an example of a timing chart of outputs of each circuit constituting the voltage controlled oscillation circuit 2. Note that before the PLL circuit 1 operates, the control circuit 16 outputs the selection signal Vout_SEL to the selector 11 so that the oscillation signal output from the voltage controlled oscillator 10 is selected.
まず、ＰＬＬ回路１が動作を開始し、電圧Vtuneが閾値Vth4よりも大きいことを示すデジタル値DaがＡＤＣ回路１５から制御回路１６に出力されると、制御回路１６は、電圧制御発振器１０に選択信号Vout_CAPを出力して電圧制御発振器１０のコンデンサのうち所定のコンデンサを順次選択させ、コンデンサの選択毎に電圧制御発振器１０から出力される発振信号の周波数帯域が所望な周波数帯域になるか否かを判断する。例えば、制御回路１６は、図２に示す電圧制御発振器１０のスイッチ２０−１〜２０−ｎを１つずつオフさせていき（ＰＬＬ回路１が動作する前、スイッチ２０−１〜２０−ｎは全てオンになっているものとする）、電圧制御発振器１０のコンデンサ１９の全体の容量を徐々に小さくしていくと、図７に示すように、電圧制御発振器１０から出力される発振信号の周波数帯域が徐々に高い周波数帯域にシフトしていく。例えば、スイッチ２０−１〜２０−ｎが全てオンしていると、電圧制御発振器１０から出力される発振信号の周波数帯域は、ｆ１〜ｆ２の周波数帯域になり、次に、スイッチ２０−１のみオフすると、電圧制御発振器１０から出力される発振信号の周波数帯域は、ｆ２〜ｆ３の周波数帯域になる。図６に示す例では、制御回路１６は、全ての所定のコンデンサの選択後、電圧制御発振器１０から出力される発振信号の周波数帯域が所望な周波数帯域にならないと判断し、電圧制御発振器９から出力される発振信号が選択されるようにセレクタ１１に選択信号Vout_SELを出力する。 First, when the PLL circuit 1 starts operating and the digital value Da indicating that the voltage Vtune is larger than the threshold value Vth4 is output from the ADC circuit 15 to the control circuit 16, the control circuit 16 selects the voltage-controlled oscillator 10. A signal Vout_CAP is output to sequentially select a predetermined capacitor among the capacitors of the voltage controlled oscillator 10, and whether or not the frequency band of the oscillation signal output from the voltage controlled oscillator 10 becomes a desired frequency band every time the capacitor is selected. Judging. For example, the control circuit 16 turns off the switches 20-1 to 20-n of the voltage controlled oscillator 10 shown in FIG. 2 one by one (before the PLL circuit 1 operates, the switches 20-1 to 20-n Assuming that all the capacitors 19 of the voltage controlled oscillator 10 are gradually reduced, the frequency of the oscillation signal output from the voltage controlled oscillator 10 as shown in FIG. The band gradually shifts to a higher frequency band. For example, when the switches 20-1 to 20-n are all turned on, the frequency band of the oscillation signal output from the voltage controlled oscillator 10 is the frequency band of f1 to f2, and then only the switch 20-1 is used. When turned off, the frequency band of the oscillation signal output from the voltage controlled oscillator 10 becomes a frequency band of f2 to f3. In the example shown in FIG. 6, the control circuit 16 determines that the frequency band of the oscillation signal output from the voltage controlled oscillator 10 does not become a desired frequency band after selecting all the predetermined capacitors. A selection signal Vout_SEL is output to the selector 11 so that the output oscillation signal is selected.
次に、電圧Vtuneが閾値Vth3よりも大きく、かつ、閾値Vth4よりも小さいことを示すデジタル値DaがＡＤＣ回路１５から制御回路１６に出力されると、制御回路１６は、電圧制御発振器９に選択信号Vout_CAPを出力して電圧制御発振器９のコンデンサのうち所定のコンデンサを順次選択し、所定のコンデンサの選択毎に電圧制御発振器９から出力される発振信号の周波数帯域が所望な周波数帯域になるか否かを判断する。図６に示す例では、制御回路１６は、全ての所定のコンデンサの選択後、電圧制御発振器９から出力される発振信号の周波数帯域が所望な周波数帯域にならないと判断し、電圧制御発振器８から出力される発振信号が選択されるようにセレクタ１１に選択信号Vout_SELを出力する。 Next, when the digital value Da indicating that the voltage Vtune is greater than the threshold value Vth3 and smaller than the threshold value Vth4 is output from the ADC circuit 15 to the control circuit 16, the control circuit 16 selects the voltage-controlled oscillator 9. A signal Vout_CAP is output to sequentially select a predetermined capacitor from among the capacitors of the voltage controlled oscillator 9, and whether the frequency band of the oscillation signal output from the voltage controlled oscillator 9 becomes a desired frequency band every time a predetermined capacitor is selected. Judge whether or not. In the example shown in FIG. 6, the control circuit 16 determines that the frequency band of the oscillation signal output from the voltage controlled oscillator 9 does not become a desired frequency band after selecting all the predetermined capacitors. A selection signal Vout_SEL is output to the selector 11 so that the output oscillation signal is selected.
次に、電圧Vtuneが閾値Vth2よりも大きく、かつ、閾値Vth3よりも小さいことを示すデジタル値DaがＡＤＣ回路１５から制御回路１６に出力されると、制御回路１６は、電圧制御発振器８に選択信号Vout_CAPを出力して電圧制御発振器８のコンデンサのうち所定のコンデンサを順次選択し、所定のコンデンサの選択毎に電圧制御発振器８から出力される発振信号の周波数帯域が所望な周波数帯域になるか否かを判断する。図６に示す例では、制御回路１６は、電圧制御発振器８から出力される発振信号の周波数帯域が所望な周波数帯域になると判断し、そのときの選択信号Ｖout_SELと選択信号VCO_CAPを固定するとともに、スイッチ１３をオンからオフ、スイッチ１４をオフからオンに制御する。 Next, when the digital value Da indicating that the voltage Vtune is larger than the threshold value Vth2 and smaller than the threshold value Vth3 is output from the ADC circuit 15 to the control circuit 16, the control circuit 16 selects the voltage-controlled oscillator 8. The signal Vout_CAP is output to select a predetermined capacitor among the capacitors of the voltage controlled oscillator 8 in order, and whether the frequency band of the oscillation signal output from the voltage controlled oscillator 8 becomes a desired frequency band every time the predetermined capacitor is selected. Judge whether or not. In the example shown in FIG. 6, the control circuit 16 determines that the frequency band of the oscillation signal output from the voltage controlled oscillator 8 is a desired frequency band, fixes the selection signal Vout_SEL and the selection signal VCO_CAP at that time, The switch 13 is controlled from on to off, and the switch 14 is controlled from off to on.
次に、検出回路１２から出力される振幅値Vout_Levが閾値Vth7よりも大きく、かつ、閾値Vth8よりも小さいことを示すデジタル値DbがＡＤＣ回路１５から制御回路１６に出力されると、制御回路１６は、電圧制御発振器８に流れる電流が小さくなるように電圧制御発振器８に制御信号Vout_CTRLを出力する。電圧制御発振器８に流れる電流を制御することにより、電圧制御発振器８から出力される発振信号の振幅値を制御することができる。 Next, when the digital value Db indicating that the amplitude value Vout_Lev output from the detection circuit 12 is larger than the threshold Vth7 and smaller than the threshold Vth8 is output from the ADC circuit 15 to the control circuit 16, the control circuit 16 Outputs a control signal Vout_CTRL to the voltage controlled oscillator 8 so that the current flowing through the voltage controlled oscillator 8 is reduced. By controlling the current flowing through the voltage controlled oscillator 8, the amplitude value of the oscillation signal output from the voltage controlled oscillator 8 can be controlled.
図８は、ある電圧制御発振器から出力される発振信号の振幅値とその電圧制御発振器の位相雑音との関係を示す図である。
図８に示す例では、振幅値が２．８[Vppd]辺りのとき最も位相雑音が小さくなっている。このように、電圧制御発振器に流れる電流を制御して発振信号の振幅値を可変させることにより、その電圧制御発振器の位相雑音を小さくすることができる。
FIG. 8 is a diagram showing the relationship between the amplitude value of the oscillation signal output from a certain voltage controlled oscillator and the phase noise of the voltage controlled oscillator.
In the example shown in FIG. 8, the phase noise is the smallest when the amplitude value is around 2.8 [Vppd]. Thus, by controlling the current flowing through the voltage controlled oscillator to vary the amplitude value of the oscillation signal, the phase noise of the voltage controlled oscillator can be reduced.
そして、図６において、振幅値Vout_Levが閾値Vth6よりも大きく、かつ、閾値Vth7よりも小さいことを示すデジタル値DbがＡＤＣ回路１５から制御回路１６に出力されると、制御回路１６は、デジタル値Dbが所望な値（最適点）になったと判断し、すなわち、電圧制御発振器８の位相雑音が図８に示す例における２．８[Vppd]辺りになったと判断し、スイッチ１３をオフからオン、スイッチ１４をオンからオフに制御する。 In FIG. 6, when the digital value Db indicating that the amplitude value Vout_Lev is larger than the threshold value Vth6 and smaller than the threshold value Vth7 is output from the ADC circuit 15 to the control circuit 16, the control circuit 16 It is determined that Db has reached a desired value (optimum point), that is, it is determined that the phase noise of the voltage controlled oscillator 8 is around 2.8 [Vppd] in the example shown in FIG. The switch 14 is controlled from on to off.
これにより、本実施形態のＰＬＬ回路１における電圧制御発振回路２は、発振信号の周波数帯域を広くさせつつ振幅を安定的に一定にし、位相雑音を低減することができる。
また、本実施形態のＰＬＬ回路１における電圧制御発振回路２は、スイッチ１３、１４を備えているため、１つのＡＤＣ回路１５で電圧Vtuneをデジタル値Daに変換したり、振幅値Vout_Levをデジタル値Dbに変換したりすることができるので、ＡＤＣ回路を２つ用意する場合に比べて、回路規模や消費電力を抑えることができる。
Thereby, the voltage controlled oscillation circuit 2 in the PLL circuit 1 of the present embodiment can stably stabilize the amplitude and reduce the phase noise while widening the frequency band of the oscillation signal.
Further, since the voltage controlled oscillation circuit 2 in the PLL circuit 1 of the present embodiment includes the switches 13 and 14, the single ADC circuit 15 converts the voltage Vtune into the digital value Da, and the amplitude value Vout_Lev as the digital value. Since it can be converted into Db, the circuit scale and power consumption can be suppressed as compared with the case where two ADC circuits are prepared.
また、本実施形態のＰＬＬ回路１における電圧制御発振回路２は、電圧制御発振器７〜１０においてそれぞれコンデンサ１９の全体の容量を可変しているので、電圧Vtuneに応じた周波数の発振信号を精度よく出力することができる。 In addition, since the voltage controlled oscillator circuit 2 in the PLL circuit 1 of the present embodiment varies the entire capacitance of the capacitor 19 in each of the voltage controlled oscillators 7 to 10, an oscillation signal having a frequency corresponding to the voltage Vtune is accurately obtained. Can be output.
なお、上記実施形態では、図４に示すＡＤＣ回路１５のコンパレータ３０〜３３のそれぞれのマイナスの入力端子に入力される電圧（Vth1〜Vth8）を、スイッチ１３がオン、スイッチ１４がオフのときとスイッチ１３がオフ、スイッチ１４がオンのときとで異ならせているが、同じ電圧に設定してもよい。例えば、スイッチ１３がオフ、スイッチ１４がオンのときもコンパレータ３０〜３３のそれぞれのマイナスの入力端子に入力される電圧がVth1〜Vth4になるように設定してもよい。 In the above embodiment, the voltages (Vth1 to Vth8) input to the negative input terminals of the comparators 30 to 33 of the ADC circuit 15 shown in FIG. 4 are the same as when the switch 13 is on and the switch 14 is off. The voltage is different depending on whether the switch 13 is off or the switch 14 is on, but they may be set to the same voltage. For example, the voltage input to the negative input terminals of the comparators 30 to 33 may be set to Vth1 to Vth4 even when the switch 13 is off and the switch 14 is on.
１ ＰＬＬ回路
２ 電圧制御発振回路
３ 分周回路
４ 基準信号源
５ 位相比較器
６ ループフィルタ
７〜１０ 電圧制御発振器
１１ セレクタ
１２ 検出回路
１３、１４ スイッチ
１５ ＡＤＣ回路
１６ 制御回路
５２ チャージポンプ
DESCRIPTION OF SYMBOLS 1 PLL circuit 2 Voltage control oscillation circuit 3 Frequency division circuit 4 Reference signal source 5 Phase comparator 6 Loop filter 7-10 Voltage control oscillator 11 Selector 12 Detection circuit 13, 14 Switch 15 ADC circuit 16 Control circuit 52 Charge pump
Claims (4)
前記複数の電圧制御発振器から出力される各発振信号のうち、入力される第１の選択信号に対応する発振信号を選択するセレクタと、
前記セレクタにより選択された発振信号の振幅値を検出する検出回路と、
第１及び第２のスイッチと、
前記第１のスイッチがオンし前記第２のスイッチがオフするときに入力される前記入力電圧に対応する第１のデジタル値を出力するとともに、前記第１のスイッチがオフし前記第２のスイッチがオンするときに入力される前記振幅値に対応する第２のデジタル値を出力するＡＤＣ回路と、
前記第１のデジタル値に基づいて前記第１の選択信号を出力するとともに、前記セレクタにより選択される発振信号を出力する前記電圧制御発振器の位相雑音が所望な値になるようにその電圧制御発振器に流れる電流値を前記第２のデジタル値に基づいて制御する制御回路と、
を備え、
前記制御回路は、前記第1のデジタル値が所望な値になると、そのときの前記第１の選択信号を固定するとともに前記第１のスイッチをオンからオフ前記第２のスイッチをオフからオンに制御する
ことを特徴とする電圧制御発振回路。 A plurality of voltage controlled oscillators that output oscillation signals in frequency bands different from each other, and output oscillation signals having a frequency according to the input voltage,
A selector that selects an oscillation signal corresponding to the first selection signal that is input from among the oscillation signals output from the plurality of voltage controlled oscillators;
A detection circuit for detecting an amplitude value of the oscillation signal selected by the selector;
First and second switches;
A first digital value corresponding to the input voltage input when the first switch is turned on and the second switch is turned off is output, and the first switch is turned off and the second switch is turned on. An ADC circuit that outputs a second digital value corresponding to the amplitude value input when the signal is turned on;
The voltage controlled oscillator outputs the first selection signal based on the first digital value and outputs the oscillation signal selected by the selector so that the phase noise of the voltage controlled oscillator becomes a desired value. A control circuit for controlling a current value flowing through the second digital value based on the second digital value;
With
When the first digital value reaches a desired value, the control circuit fixes the first selection signal at that time and turns the first switch from on to off, and turns the second switch from off to on. A voltage controlled oscillation circuit characterized by controlling.
前記複数の電圧制御発振器は、それぞれ、入力される第２の選択信号に基づいて出力段に備えられる複数のコンデンサのうち所定のコンデンサを選択し、
前記制御回路は、前記セレクタにより選択される発振信号の周波数帯域が所望な周波数帯域になるように前記第２の選択信号を出力する
ことを特徴とする電圧制御発振回路。 The voltage controlled oscillation circuit according to claim 1,
Each of the plurality of voltage controlled oscillators selects a predetermined capacitor from among a plurality of capacitors provided in an output stage based on an input second selection signal,
The voltage control oscillation circuit, wherein the control circuit outputs the second selection signal so that a frequency band of the oscillation signal selected by the selector becomes a desired frequency band.
前記電圧制御発振回路から出力される発振信号を分周して出力する分周回路と、
前記分周回路から出力される発振信号と基準信号源から出力される発振信号との位相差を出力する位相比較器と、
前記位相比較器から出力される位相差に基づいて電流を出力するチャージポンプと、
前記チャージポンプから出力される電流に基づいて前記入力電圧を出力するループフィルタと、
を備え、
前記制御回路は、前記第1のデジタル値が所望な値になると、そのときの前記第１の選択信号を固定するとともに前記第１のスイッチをオンからオフ前記第２のスイッチをオフからオンに制御する
ことを特徴とするＰＬＬ回路。 A plurality of voltage controlled oscillators that output an oscillation signal in a frequency band different from each other and output an oscillation signal having a frequency according to an input voltage, and an input of the oscillation signals output from the plurality of voltage controlled oscillators. A selector for selecting an oscillation signal corresponding to the first selection signal to be detected, a detection circuit for detecting an amplitude value of the oscillation signal selected by the selector, first and second switches, and the first switch When the first switch is turned on and the second switch is turned off, the first digital value corresponding to the input voltage is output, and the first switch is turned off and the second switch is turned on. An ADC circuit for outputting a second digital value corresponding to the inputted amplitude value, and outputting the first selection signal based on the first digital value; A control circuit for controlling the current value flowing through the voltage controlled oscillator based on the second digital value so that the phase noise of the voltage controlled oscillator outputting the oscillation signal selected by the selector becomes a desired value. A voltage controlled oscillation circuit comprising:
A frequency dividing circuit for dividing and outputting an oscillation signal output from the voltage controlled oscillation circuit;
A phase comparator that outputs a phase difference between an oscillation signal output from the frequency dividing circuit and an oscillation signal output from a reference signal source;
A charge pump that outputs current based on a phase difference output from the phase comparator;
A loop filter that outputs the input voltage based on a current output from the charge pump;
With
When the first digital value reaches a desired value, the control circuit fixes the first selection signal at that time and turns the first switch from on to off, and turns the second switch from off to on. A PLL circuit characterized by controlling.
前記複数の電圧制御発振器は、それぞれ、入力される第２の選択信号に基づいて出力段に備えられる複数のコンデンサのうち所定のコンデンサを選択し、
前記制御回路は、前記セレクタにより選択される発振信号の周波数帯域が所望な周波数帯域になるように前記第２の選択信号を出力する
ことを特徴とするＰＬＬ回路。 A PLL circuit according to claim 3, wherein
Each of the plurality of voltage controlled oscillators selects a predetermined capacitor from among a plurality of capacitors provided in an output stage based on an input second selection signal,
The PLL circuit according to claim 1, wherein the control circuit outputs the second selection signal so that a frequency band of the oscillation signal selected by the selector becomes a desired frequency band.
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