JP2009175753A

JP2009175753A - D/a converter

Info

Publication number: JP2009175753A
Application number: JP2009105303A
Authority: JP
Inventors: Hideto Fukuda; 英人福田; Shinya Uto; 真也鵜戸; Masao Kumagai; 正雄熊谷; Osamu Kudo; 修工藤
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2009-04-23
Filing date: 2009-04-23
Publication date: 2009-08-06
Anticipated expiration: 2022-11-08
Also published as: JP4983853B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a D/A converter capable of reducing the number of gates constituting a selection circuit to reduce a chip area. <P>SOLUTION: A gradation selection circuit 27 includes a plurality of switch circuits 31 and short switches SW1 to SW5. Each switch circuit 31 is controlled on the basis of input signals D7 to D2, and respective short switches SW1 to Sw5 are controlled on the basis of input signals D2 to D0. The plurality of switch circuits 31 and short switches SW1 to SW5 function as conductive or non-conductive logic switches. When the switch circuits 31 and short switches SW1 and SW2 are conductive, a voltage division circuit for generating a pixel voltage is formed by their on resistances. In order to implement switching operations according with input signals D2 to D0, the short switches SW1 to SW5 comprise a plurality of switching elements. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、Ｄ／Ａ変換器に関するものである。
ノート型パーソナルコンピュータ等の電子機器には、多階調表示が可能な液晶表示装置が搭載されている。その表示装置を駆動するためのドライバＩＣは、画像信号に応じた階調電圧を選択するための階調選択回路を備える。階調電選択回路は、複数のゲートを用いて構成されており、ドライバＩＣに占める面積の割合が大きい。そのため、階調選択回路のゲート数を削減し、ドライバＩＣの小型化を図る技術が要求されている。 The present invention relates to a D / A converter.
Electronic devices such as notebook personal computers are equipped with a liquid crystal display device capable of multi-gradation display. A driver IC for driving the display device includes a gradation selection circuit for selecting a gradation voltage corresponding to an image signal. The gradation electricity selection circuit is configured by using a plurality of gates, and the area ratio of the driver IC is large. For this reason, a technique for reducing the number of gates of the gradation selection circuit and reducing the size of the driver IC is required.

従来の液晶表示装置では、液晶パネル（ＬＣＤパネル）の各画素セルに印加する画素電圧を制御することにより、多階調表示を実現している。
図１２は、液晶パネルを駆動するドライバＩＣ１の構成図である。 A conventional liquid crystal display device realizes multi-gradation display by controlling a pixel voltage applied to each pixel cell of a liquid crystal panel (LCD panel).
FIG. 12 is a configuration diagram of the driver IC 1 that drives the liquid crystal panel.

ドライバＩＣ１において、中央に制御を司るロジック部２が形成され、その左右には、データラッチ回路３、階調選択回路４、オペアンプ５が複数形成されている。このドライバＩＣ１において、階調選択回路４は、複数のゲートから構成されており、チップ全体の３割を占める部分である。例えば、２５６階調で８ビットのデータ線を駆動するドライバＩＣにおいて４８０個の出力を持つものでは、チップ全体で９８３０４０個のゲートが必要になる。 In the driver IC 1, a logic unit 2 that performs control is formed at the center, and a plurality of data latch circuits 3, gradation selection circuits 4, and operational amplifiers 5 are formed on the left and right sides thereof. In the driver IC 1, the gradation selection circuit 4 is composed of a plurality of gates and occupies 30% of the entire chip. For example, in a driver IC that drives an 8-bit data line with 256 gradations and has 480 outputs, 983,040 gates are required for the entire chip.

図１３は、従来の階調選択回路４を示す構成図である。
階調選択回路４には、ラダー抵抗Ｒの直列回路２ａが接続されており、該ラダー抵抗Ｒによる分圧電圧が入力される。なお、直列回路２ａにおけるラダー抵抗Ｒは、基準電圧を２５６分割する。すなわち、ラダー抵抗Ｒによる各分圧電圧は、２５６階調に対応した電圧になっている。また、図１２に示すように、ラダー抵抗Ｒの直列回路２ａは前記ロジック部２に設けられ、直列回路２ａと階調選択回路４とは、複数の階調線６を介して接続される。 FIG. 13 is a block diagram showing a conventional gradation selection circuit 4.
The gradation selection circuit 4 is connected to a series circuit 2a of a ladder resistor R, and a voltage divided by the ladder resistor R is input. Note that the ladder resistor R in the series circuit 2a divides the reference voltage into 256 parts. That is, each divided voltage by the ladder resistor R is a voltage corresponding to 256 gradations. As shown in FIG. 12, the serial circuit 2 a of the ladder resistor R is provided in the logic unit 2, and the series circuit 2 a and the gradation selection circuit 4 are connected via a plurality of gradation lines 6.

図１３に示すように、階調選択回路４は、複数のスイッチ回路７を備える。スイッチ回路７は、その一端がラダー抵抗Ｒの接続部（分圧点）に接続され、他端は、オペアンプ８の入力端子に接続される。階調選択回路４では、８ビットの入力信号Ｄ０〜ｄ７に基づいて、スイッチ回路７のうちのいずれか１つが導通する。これにより、入力信号Ｄ０〜ｄ７に応じた所望の分圧電圧がオペアンプ８から出力される。 As shown in FIG. 13, the gradation selection circuit 4 includes a plurality of switch circuits 7. One end of the switch circuit 7 is connected to the connection portion (voltage dividing point) of the ladder resistor R, and the other end is connected to the input terminal of the operational amplifier 8. In the gradation selection circuit 4, any one of the switch circuits 7 is turned on based on the 8-bit input signals D0 to d7. Thus, a desired divided voltage corresponding to the input signals D0 to d7 is output from the operational amplifier 8.

図１４に示すように、スイッチ回路７は、入力信号Ｄ７〜Ｄ０のビット数（８ビット）に応じた複数個（８個）のスイッチ９が直列に接続されてなる。なお、スイッチ９としては、図１５に示すように、ＮチャネルＭＯＳトランジスタもしくはＰチャネルＭＯＳトランジスタとからなるたて積みされたトランジスタによるスイッチが用いられ、相補信号Ｄ，Ｄバー（Ｄ０〜Ｄ７，Ｄ０バー〜Ｄ７バー）によってオン・オフされる。 As shown in FIG. 14, the switch circuit 7 is formed by connecting a plurality (eight) switches 9 corresponding to the number of bits (8 bits) of the input signals D7 to D0 in series. As shown in FIG. 15, the switch 9 is a switch composed of an N-channel MOS transistor or a P-channel MOS transistor, which is a stacked transistor, and uses complementary signals D and D bars (D0 to D7 and D0). Bar to D7 bar).

上述したように、階調選択回路４を構成するのには、複数のスイッチ（ゲート）９が必要となり、チップ面積の増大を招いてしまう。そのため、階調選択回路４に使われるゲート数を減らし、チップ面積を低減させる技術が提案されている（特許文献１、特許文献２参照）。具体的に、その技術では、分圧電圧を生成するための分圧回路を２段階に分けて使用することで、階調電圧選択用のスイッチの数が減り、チップ面積が低減される。 As described above, a plurality of switches (gates) 9 are required to configure the gradation selection circuit 4, which increases the chip area. Therefore, a technique for reducing the number of gates used in the gradation selection circuit 4 and reducing the chip area has been proposed (see Patent Document 1 and Patent Document 2). Specifically, in this technique, by using a voltage dividing circuit for generating a divided voltage in two stages, the number of gradation voltage selection switches is reduced, and the chip area is reduced.

特開平９−１３８６７０号公報JP-A-9-138670 特開平９−２５８６９５号公報JP-A-9-258695

ところで、上記特許文献１及び特許文献２に開示されている従来技術では、第１段目の分圧回路と第２段目の分圧回路との間には、インピーダンス変換を行うためのバッファが挿入されている。ここで使用されるバッファは、オペアンプであるが、そのオペアンプを用いる場合、回路面積が大きくなり、製造コストが増大するといったデメリットがある。さらに、オペアンプはオフセット値を持ち、それにより、出力誤差が生じてしまう。特に、より多くの階調表示をする場合、各階調電圧の電位差は小さくなり高い精度が望まれるため、上記従来技術を実用化することは困難となっている。 By the way, in the prior art disclosed in Patent Document 1 and Patent Document 2, a buffer for impedance conversion is provided between the first-stage voltage divider circuit and the second-stage voltage divider circuit. Has been inserted. The buffer used here is an operational amplifier. However, when the operational amplifier is used, there is a demerit that the circuit area is increased and the manufacturing cost is increased. Furthermore, the operational amplifier has an offset value, which causes an output error. In particular, in the case of displaying more gradations, the potential difference between the gradation voltages is reduced and high accuracy is desired, so that it is difficult to put the above-described prior art into practical use.

本発明は上記問題点を解決するためになされたものであって、その目的は、選択回路を構成するゲート数を削減しチップ面積を低減することができるＤ／Ａ変換器を提供することにある。 The present invention has been made to solve the above problems, and an object thereof is to provide a D / A converter capable of reducing the number of gates constituting a selection circuit and reducing the chip area. is there.

上記目的を達成するため、請求項１に記載の発明によれば、選択回路におけるスイッチ手段が入力信号に基づいて制御され、導通または非導通する論理スイッチとして機能することで複数の分圧電圧のいずれかが選択される。また、スイッチ手段は、スイッチ手段における導通時のオン抵抗により分圧回路を形成する手段とデコード回路としての機能とデジタルアナログ変換機能が兼ね備えられる。また、選択回路におけるスイッチ手段のうちの少なくとも一つのスイッチ手段は、入力信号をデコードするように接続された複数のスイッチング素子を含む。このようにすると、分圧手段の分圧電圧をスイッチ手段からなる分圧回路で更に分圧することができる。これにより、選択回路におけるゲート数の削減が可能となり、Ｄ／Ａ変換器の小型化を図ることができる。 In order to achieve the above object, according to the first aspect of the present invention, the switch means in the selection circuit is controlled based on the input signal, and functions as a logic switch that conducts or does not conduct, so that a plurality of divided voltages can be obtained. Either one is selected. Further, the switch means has both a function as a voltage dividing circuit, a function as a decoding circuit, and a digital / analog conversion function by the ON resistance when the switch means is turned on. Also, at least one of the switch means in the selection circuit includes a plurality of switching elements connected to decode the input signal. In this way, the divided voltage of the voltage dividing means can be further divided by the voltage dividing circuit comprising the switch means. As a result, the number of gates in the selection circuit can be reduced, and the D / A converter can be downsized.

開示のＤ／Ａ変換器によれば、選択回路を構成するゲート数を削減でき、駆動回路の小型化を図ることができるという効果を奏する。 According to the disclosed D / A converter, the number of gates constituting the selection circuit can be reduced, and the drive circuit can be reduced in size.

液晶表示装置のブロック回路図である。It is a block circuit diagram of a liquid crystal display device. 第１実施形態のドライバＩＣを示す構成図である。It is a block diagram which shows the driver IC of 1st Embodiment. 第１実施形態の階調選択回路を示す回路図である。It is a circuit diagram showing a gradation selection circuit of the first embodiment. スイッチ回路を示す回路図である。It is a circuit diagram which shows a switch circuit. ショートスイッチを示す回路図である。It is a circuit diagram which shows a short switch. ショートスイッチのデコード表を示す説明図である。It is explanatory drawing which shows the decoding table | surface of a short switch. 階調線の抵抗を示す説明図である。It is explanatory drawing which shows resistance of a gradation line. 階調選択回路を示すブロック回路図である。It is a block circuit diagram showing a gradation selection circuit. 第２実施形態の階調選択回路を示す回路図である。It is a circuit diagram which shows the gradation selection circuit of 2nd Embodiment. 第３実施形態のドライバＩＣを示す構成図である。It is a block diagram which shows the driver IC of 3rd Embodiment. ドライバＩＣの一部ブロック回路図である。It is a partial block circuit diagram of a driver IC. 従来のドライバＩＣを示す構成図である。It is a block diagram which shows the conventional driver IC. ドライバＩＣの一部ブロック回路図である。It is a partial block circuit diagram of a driver IC. スイッチ回路を示す回路図である。It is a circuit diagram which shows a switch circuit. スイッチの説明図である。It is explanatory drawing of a switch.

（第１実施形態）
以下、本発明を具体化した第１実施形態を図面に従って説明する。
図１は、液晶表示装置１１のブロック回路図である。 (First embodiment)
A first embodiment of the present invention will be described below with reference to the drawings.
FIG. 1 is a block circuit diagram of the liquid crystal display device 11.

液晶表示装置１１は、液晶パネル（ＬＣＤパネル）１２、垂直駆動回路（ゲートドライバ）１３、水平駆動回路（ソースドライバ）１４を含む。
液晶パネル１２には、それぞれ直交する走査線（ゲート配線）Ｇ１〜Ｇｎと、データ線（ソース配線）Ｓ１〜Ｓｍとが備えられている。尚、ｎおよびｍは整数である。 The liquid crystal display device 11 includes a liquid crystal panel (LCD panel) 12, a vertical drive circuit (gate driver) 13, and a horizontal drive circuit (source driver) 14.
The liquid crystal panel 12 includes scanning lines (gate lines) G1 to Gn and data lines (source lines) S1 to Sm, which are orthogonal to each other. Note that n and m are integers.

各走査線Ｇ１〜Ｇｎと各データ線Ｓ１〜Ｓｍとの交点には、画素セルＧＣが設けられている。各画素セルＧＣは、信号蓄積素子としての補助（蓄積）容量ＣＳと液晶セルＬＣとを含む。画素セルＧＣは、ＴＦＴ（Thin Film Transistor:薄膜トランジスタ）１５を介して走査線Ｇ１〜Ｇｎとデータ線Ｓ１〜Ｓｍとに接続されている。 Pixel cells GC are provided at intersections between the scanning lines G1 to Gn and the data lines S1 to Sm. Each pixel cell GC includes an auxiliary (storage) capacitor CS as a signal storage element and a liquid crystal cell LC. The pixel cell GC is connected to the scanning lines G1 to Gn and the data lines S1 to Sm via a TFT (Thin Film Transistor) 15.

即ち、各走査線Ｇ１〜Ｇｎには各ＴＦＴ１５のゲートが接続され、各データ線Ｓ１〜Ｓｍには各ＴＦＴ１５のソースが接続されている。各ＴＦＴ１５のドレインには、液晶セルＬＣの第１電極（表示電極）が接続され、液晶セルＬＣの第２電極（共通電極）にはコモン電圧Ｖｃｏｍが印加されている。液晶セルＬＣには、補助容量ＣＳが並列に接続されている。 That is, the gate of each TFT 15 is connected to each scanning line G1 to Gn, and the source of each TFT 15 is connected to each data line S1 to Sm. The drain of each TFT 15 is connected to the first electrode (display electrode) of the liquid crystal cell LC, and the common voltage Vcom is applied to the second electrode (common electrode) of the liquid crystal cell LC. An auxiliary capacitor CS is connected in parallel to the liquid crystal cell LC.

各走査線Ｇ１〜Ｇｎは、ゲートドライバ１３に接続されている。ゲートドライバ１３には、制御信号が入力される。ゲートドライバ１３は、制御信号に基づいて、走査信号（ゲート信号）を走査線Ｇ１〜Ｇｎに順次印加する。 Each scanning line G <b> 1 to Gn is connected to the gate driver 13. A control signal is input to the gate driver 13. The gate driver 13 sequentially applies scanning signals (gate signals) to the scanning lines G1 to Gn based on the control signal.

データ線Ｓ１〜Ｓｍは、ソースドライバ１４に接続されている。ソースドライバ１４には、制御信号と画像信号とが入力される。ソースドライバ１４は、制御信号，画像信号に基づいて、各データ線Ｓ１〜Ｓ３にセグメント電圧（画素電圧）を供給する。 The data lines S1 to Sm are connected to the source driver 14. A control signal and an image signal are input to the source driver 14. The source driver 14 supplies a segment voltage (pixel voltage) to each of the data lines S1 to S3 based on the control signal and the image signal.

これにより、ゲートドライバ１３，ソースドライバ１４は、それぞれ制御信号に基づいて水平走査，垂直走査を行う。このようにして、表示装置１１は、制御信号，画像信号に基づく画像を液晶パネル１２に表示する。 Thereby, the gate driver 13 and the source driver 14 perform horizontal scanning and vertical scanning based on the control signals, respectively. In this way, the display device 11 displays an image based on the control signal and the image signal on the liquid crystal panel 12.

図２は、ドライバＩＣ２１を示す構成図である。前記ソースドライバ１４は、１つ又は複数のドライバＩＣ２１により構成される。なお、本実施形態におけるドライバＩＣ２１は、２５６階調表示を実現するための半導体集積回路装置である。 FIG. 2 is a configuration diagram showing the driver IC 21. The source driver 14 is composed of one or a plurality of driver ICs 21. Note that the driver IC 21 in the present embodiment is a semiconductor integrated circuit device for realizing 256 gradation display.

詳述すると、ドライバＩＣ２１において、中央に制御を司るロジック部２２が形成され、その左右には、デジタル部２３とアナログ部２４とが形成されている。デジタル部２３は、複数のデータラッチ回路２５及びレベルシフタ２６を含む。アナログ部２４は、複数の階調選択回路２７及びオペアンプ２８を含む。 More specifically, in the driver IC 21, a logic unit 22 that performs control is formed in the center, and a digital unit 23 and an analog unit 24 are formed on the left and right sides thereof. The digital unit 23 includes a plurality of data latch circuits 25 and a level shifter 26. The analog unit 24 includes a plurality of gradation selection circuits 27 and an operational amplifier 28.

ドライバＩＣ２１は、ラダー抵抗型のＤ／Ａ変換器を備える。Ｄ／Ａ変換器は、アナログ部２４における階調選択回路２７とオペアンプ２８とで構成されている。そのＤ／Ａ変換器を用いて画像信号に応じたセグメント電圧が画素セルＧＣに供給される。具体的には、ドライバＩＣ２１のロジック部２２には、ラダー抵抗の直列回路２２ａが設けられている。そのラダー抵抗の直列回路２２ａと階調選択回路２７とは複数本の階調線２９により接続され、ラダー抵抗にて分圧された分圧電圧が階調線２９を介して階調選択回路２７に供給される。そして、その階調選択回路２７からオペアンプ２８を介して所望の画素電圧が出力される。 The driver IC 21 includes a ladder resistance type D / A converter. The D / A converter includes a gradation selection circuit 27 and an operational amplifier 28 in the analog unit 24. The segment voltage corresponding to the image signal is supplied to the pixel cell GC using the D / A converter. Specifically, the logic unit 22 of the driver IC 21 is provided with a ladder resistor series circuit 22a. The ladder resistor series circuit 22 a and the gradation selection circuit 27 are connected by a plurality of gradation lines 29, and the divided voltage divided by the ladder resistance is supplied to the gradation selection circuit 27 via the gradation line 29. To be supplied. A desired pixel voltage is output from the gradation selection circuit 27 via the operational amplifier 28.

次に、本実施形態の階調選択回路２７の構成を説明する。
図３に示すように、階調選択回路２７は、複数のスイッチ回路３１と、第１〜第５ショートスイッチＳＷ１〜ＳＷ５とを含む。各スイッチ回路３１は、入力信号Ｄ７〜Ｄ２に基づいてオン・オフし、ショートスイッチＳＷ１〜ＳＷ５は、入力信号Ｄ２〜Ｄ０に基づいてオン・オフする。各入力信号Ｄ７〜Ｄ０は、デジタル部２３のデータラッチ回路２５の動作により入力される８ビットの画像信号である。この入力信号Ｄ７〜Ｄ０により、階調選択回路２７における選択動作が制御される。 Next, the configuration of the gradation selection circuit 27 of this embodiment will be described.
As shown in FIG. 3, the gradation selection circuit 27 includes a plurality of switch circuits 31 and first to fifth short switches SW1 to SW5. Each switch circuit 31 is turned on / off based on the input signals D7 to D2, and the short switches SW1 to SW5 are turned on / off based on the input signals D2 to D0. Each of the input signals D7 to D0 is an 8-bit image signal input by the operation of the data latch circuit 25 of the digital unit 23. The selection operation in the gradation selection circuit 27 is controlled by the input signals D7 to D0.

本実施形態において、ラダー抵抗Ｒ０〜Ｒ７の各分圧電圧は、６４階調に対応した電圧であり、２５６階調に対して４階調毎に間引いた電圧になっている。そして、その６４階調の分圧電圧は、階調選択回路２７において、スイッチ回路３１と、ショートスイッチＳＷ１，ＳＷ２とにより４分割されて２５６階調の電圧が生成される。その電圧がショートスイッチＳＷ３〜ＳＷ５のいずれかを介してオペアンプ２８に入力される。 In this embodiment, each divided voltage of the ladder resistors R0 to R7 is a voltage corresponding to 64 gradations, and is a voltage obtained by thinning out every 4 gradations with respect to 256 gradations. Then, the divided voltage of 64 gradations is divided into 4 by the switch circuit 31 and the short switches SW1 and SW2 in the gradation selection circuit 27 to generate 256 gradation voltages. The voltage is input to the operational amplifier 28 via any one of the short switches SW3 to SW5.

各ラダー抵抗Ｒ０〜Ｒ７の接続部（分圧点）Ｐ１〜Ｐ７について、奇数番目の分圧点Ｐ１，Ｐ３，Ｐ５，Ｐ７は、スイッチ回路３１を介して第１配線Ｌ１に接続され、偶数番目の分圧点Ｐ２，Ｐ４，Ｐ６は、スイッチ回路３１を介して第２配線Ｌ２に接続されている。 For the connection portions (voltage dividing points) P1 to P7 of the ladder resistors R0 to R7, odd-numbered voltage dividing points P1, P3, P5 and P7 are connected to the first wiring L1 via the switch circuit 31, and are even-numbered. The voltage dividing points P2, P4, P6 are connected to the second wiring L2 via the switch circuit 31.

第１配線Ｌ１は第１ショートスイッチＳＷ１に接続され、第２配線Ｌ２は第２ショートスイッチＳＷ２に接続されている。各ショートスイッチＳＷ１，ＳＷ２は互いに接続され、その接続部は第４ショートスイッチＳＷ４を介してオペアンプ２８の入力端子に接続されている。また、第１配線Ｌ１は第５ショートスイッチＳＷ５を介してオペアンプ２８の入力端子に接続され、第２配線Ｌ２は第３ショートスイッチＳＷ３を介してオペアンプ２８の入力端子に接続されている。 The first wiring L1 is connected to the first short switch SW1, and the second wiring L2 is connected to the second short switch SW2. The short switches SW1 and SW2 are connected to each other, and the connection portion is connected to the input terminal of the operational amplifier 28 via the fourth short switch SW4. The first wiring L1 is connected to the input terminal of the operational amplifier 28 via the fifth short switch SW5, and the second wiring L2 is connected to the input terminal of the operational amplifier 28 via the third short switch SW3.

図４に示すように、スイッチ回路３１（３１ａ〜３１ｄ）は、６個のＰチャネルＭＯＳトランジスタが直列接続されてなる。なお、このトランジスタは、ＮチャネルＭＯＳトランジスタとしてもよいし、図１５のトランスファーゲートとしてもよい。 As shown in FIG. 4, the switch circuit 31 (31a to 31d) includes six P-channel MOS transistors connected in series. This transistor may be an N-channel MOS transistor or the transfer gate of FIG.

スイッチ回路３１ａにおいて、各トランジスタのゲートには、図の左から順に、信号Ｄ７，Ｄ６，Ｄ５，Ｄ４，Ｄ３，Ｄ２が入力され、同様に、スイッチ回路３１ｂにおける各トランジスタのゲートには、信号Ｄ７，Ｄ６，Ｄ５，Ｄ４，Ｄ３と、Ｌレベルの信号が入力されている。また、スイッチ回路３１ｃにおける各トランジスタのゲートには、信号Ｄ７，Ｄ６，Ｄ５，Ｄ４，Ｄ３、Ｄ２バーが入力され、スイッチ回路３１ｄにおける各トランジスタのゲートには、信号Ｄ７，Ｄ６，Ｄ５，Ｄ４，Ｄ３バー、Ｄ２が入力されている。 In the switch circuit 31a, signals D7, D6, D5, D4, D3, and D2 are input to the gates of the transistors in order from the left in the figure. Similarly, the signal D7 is input to the gates of the transistors in the switch circuit 31b. , D6, D5, D4, D3 and L level signals are input. In addition, signals D7, D6, D5, D4, D3, and D2 bar are input to the gates of the transistors in the switch circuit 31c, and signals D7, D6, D5, D4, and the like are input to the gates of the transistors in the switch circuit 31d. D3 bar and D2 are input.

従って、一点鎖線で囲まれる領域にあるトランジスタは、信号Ｄ７〜Ｄ３に基づいてオンする。ここで、分圧点Ｐ２に接続されているスイッチ回路３１ｂがＬレベルの信号Ｄ７〜Ｄ３によりオンされている場合、信号Ｄ２がＬレベルであれば、スイッチ回路３１ａが導通する。この場合、分圧点Ｐ１の電圧がスイッチ回路３１ａを介して第１配線Ｌ１に伝達され、分圧点Ｐ２の電圧がスイッチ回路３１ｂを介して第２配線Ｌ２に伝達される。また、その状態から信号Ｄ２がＨレベルとなると、スイッチ回路３１ａの代わりに、スイッチ回路３１ｃがオンする。この場合、分圧点Ｐ３の電圧がスイッチ回路３１ｂを介して第１配線Ｌ１に伝達されるようになる。 Accordingly, the transistors in the region surrounded by the alternate long and short dash line are turned on based on the signals D7 to D3. Here, when the switch circuit 31b connected to the voltage dividing point P2 is turned on by the L level signals D7 to D3, if the signal D2 is at the L level, the switch circuit 31a becomes conductive. In this case, the voltage at the voltage dividing point P1 is transmitted to the first wiring L1 via the switch circuit 31a, and the voltage at the voltage dividing point P2 is transmitted to the second wiring L2 via the switch circuit 31b. When the signal D2 becomes H level from that state, the switch circuit 31c is turned on instead of the switch circuit 31a. In this case, the voltage at the voltage dividing point P3 is transmitted to the first wiring L1 via the switch circuit 31b.

このように、図３に示す階調選択回路２７では、信号Ｄ７〜Ｄ２に基づいて、抵抗Ｒ０〜Ｒ７のいずれか１つの抵抗が選択され、それに接続する２つのスイッチ回路３１がオンする。そして、第１及び第２ショートスイッチＳＷ１，ＳＷ２がオンすると、選択された抵抗に対して、スイッチ回路３１と第１ショートスイッチＳＷ１と第２ショートスイッチＳＷ２とスイッチ回路３１とからなる直列回路が並列に接続されることとなる。この場合、これらスイッチ回路３１及びスイッチＳＷ１，ＳＷ２のオン抵抗によって、選択された抵抗の両端における分圧点の電圧が分圧される。つまり、スイッチ回路３１及び各ショートスイッチＳＷ１，ＳＷ２からなる直列回路が分圧回路として機能する。 As described above, in the gradation selection circuit 27 shown in FIG. 3, one of the resistors R0 to R7 is selected based on the signals D7 to D2, and the two switch circuits 31 connected thereto are turned on. When the first and second short switches SW1 and SW2 are turned on, a series circuit including the switch circuit 31, the first short switch SW1, the second short switch SW2, and the switch circuit 31 is parallel to the selected resistor. Will be connected. In this case, the voltage at the voltage dividing point at both ends of the selected resistor is divided by the ON resistances of the switch circuit 31 and the switches SW1 and SW2. That is, a series circuit including the switch circuit 31 and the short switches SW1 and SW2 functions as a voltage dividing circuit.

そのため、第１配線Ｌ１の電圧、第２配線Ｌ２の電圧、各スイッチＳＷ１，ＳＷ２の接続部の電圧は、ラダー抵抗による分圧電圧に対して中間の電圧となる。そして、ショートスイッチＳＷ３〜ＳＷ５のいずれかをオンすることで、その電圧（２５６階調に対応する電圧）がオペアンプ２８に入力される。つまり、各ショートスイッチＳＷ１〜ＳＷ５のオン・オフを制御することで、２５６階調の電圧がオペアンプ２８を介して出力される。 Therefore, the voltage of the first wiring L1, the voltage of the second wiring L2, and the voltage of the connection part of the switches SW1 and SW2 are intermediate voltages with respect to the divided voltage by the ladder resistance. Then, by turning on any of the short switches SW3 to SW5, the voltage (voltage corresponding to 256 gradations) is input to the operational amplifier 28. That is, by controlling on / off of each of the short switches SW 1 to SW 5, 256 gradation voltages are output via the operational amplifier 28.

図５には、各ショートスイッチＳＷ１〜ＳＷ５の具体的な構成を示している。各ショートスイッチＳＷ１〜ＳＷ５は、入力信号Ｄ２〜Ｄ０に応じたスイッチング動作（図６参照）を実現するために、複数のスイッチング素子（例えば、ＰチャネルＭＯＳトランジスタ）から構成されている。また、ショートスイッチＳＷ１，ＳＷ２においては、前記スイッチ回路３１のオン抵抗と等しくするため、その導通時に６つのＭＯＳトランジスタが直列に接続されるようになっている。 FIG. 5 shows a specific configuration of each of the short switches SW1 to SW5. Each of the short switches SW1 to SW5 includes a plurality of switching elements (for example, P channel MOS transistors) in order to realize a switching operation (see FIG. 6) according to the input signals D2 to D0. In addition, in the short switches SW1 and SW2, in order to make them equal to the on-resistance of the switch circuit 31, six MOS transistors are connected in series when conducting.

図７に示すように、本実施形態において、階調選択回路２７に接続する階調線２９は横方向に延び、その配線抵抗ｒｏは、前記分圧回路のオフセット成分として影響してしまう。この配線抵抗ｒｏの影響は、チップ中央（ラダー抵抗の直列回路２２ａ）から離れた位置にある階調選択回路２７ほど大きくなる。具体的に、例えば、分圧回路のオン抵抗ｒａ〜ｒｄにおいて、オン抵抗ｒｄとオン抵抗ｒｃの間の分圧電圧を選択する場合、オン抵抗ｒｄと配線抵抗ｒｏとによる分圧電圧が階調選択回路２７から出力される。すなわち、階調選択回路２７の分圧回路では、抵抗ｒａ＋ｒｏと抵抗ｒｂと抵抗ｒｃと抵抗ｒｄ＋ｒｏとによってラダー抵抗Ｒ１の分圧電圧が４分割されている。 As shown in FIG. 7, in this embodiment, the gradation line 29 connected to the gradation selection circuit 27 extends in the horizontal direction, and the wiring resistance ro affects the offset component of the voltage dividing circuit. The influence of the wiring resistance ro increases as the gradation selection circuit 27 is located far from the chip center (the ladder resistor series circuit 22a). Specifically, for example, when the divided voltage between the on-resistance rd and the on-resistance rc is selected in the on-resistances ra to rd of the voltage dividing circuit, the divided voltage by the on-resistance rd and the wiring resistance ro is grayscale. Output from the selection circuit 27. That is, in the voltage dividing circuit of the gradation selection circuit 27, the divided voltage of the ladder resistor R1 is divided into four by the resistor ra + ro, the resistor rb, the resistor rc, and the resistor rd + ro.

そのため、本実施形態では、配線抵抗ｒｏの増加分を見込んでオン抵抗ｒｂ，ｒｃを調整している。つまり、中央部近辺の階調選択回路２７（オン抵抗ｒｂ，ｒｃ）を、設計値のオン抵抗になるよう形成し、中央部から離れた位置にある階調選択回路２７（オン抵抗ｒｂ，ｒｃ）を、その距離に応じてオン抵抗が大きくなるよう形成している。これにより、階調線２９の抵抗分の影響が抑制されている。 Therefore, in the present embodiment, the on-resistances rb and rc are adjusted in anticipation of an increase in the wiring resistance ro. That is, the gradation selection circuit 27 (on-resistance rb, rc) near the center is formed to have the on-resistance of the designed value, and the gradation selection circuit 27 (on-resistance rb, rc) located at a position away from the center. ) To increase the on-resistance according to the distance. Thereby, the influence of the resistance of the gradation line 29 is suppressed.

次に、本実施形態における階調選択回路の動作について図８を用いて説明する。なお、図８には、１６階調の階調選択回路２７ａを示している。この階調選択回路２７ａにおいて、スイッチ回路３１ａ〜３１ｇは、入力信号Ｄ３，Ｄ２に基づいてオン・オフし、各スイッチＳＷ１〜ＳＷ５は、図６に示すように、入力信号Ｄ２〜Ｄ０に基づいてオン・オフする。 Next, the operation of the gradation selection circuit in this embodiment will be described with reference to FIG. FIG. 8 shows a 16-gradation gradation selection circuit 27a. In the gradation selection circuit 27a, the switch circuits 31a to 31g are turned on / off based on the input signals D3 and D2, and the switches SW1 to SW5 are based on the input signals D2 to D0 as shown in FIG. Turn on and off.

先ず、階調選択回路２７ａが分圧点Ｐ１の電圧Ｖｐ１を選択する場合について説明する。
この場合、各信号Ｄ３，Ｄ２によってスイッチ回路３１ａ，３１ｂがオンされることで、分圧点Ｐ１の電圧Ｖｐ１が第１配線Ｌ１に伝達され、スイッチ回路３１ｂがオンして分圧点Ｐ２の電圧Ｖｐ２が第２配線Ｌ２に伝達される。 First, the case where the gradation selection circuit 27a selects the voltage Vp1 at the voltage dividing point P1 will be described.
In this case, when the switch circuits 31a and 31b are turned on by the signals D3 and D2, the voltage Vp1 at the voltage dividing point P1 is transmitted to the first wiring L1, and the switch circuit 31b is turned on and the voltage at the voltage dividing point P2 is turned on. Vp2 is transmitted to the second wiring L2.

ここで、各信号（Ｄ２＝０、Ｄ１＝０、Ｄ０＝０）により、スイッチＳＷ１がオフ、スイッチＳＷ２がオン、スイッチＳＷ３がオフ、スイッチＳＷ４がオフ、スイッチＳＷ５がオンされる（図６参照）。これにより、分圧点Ｐ１の電圧Ｖｐ１がスイッチ回路３１ａ、第１配線Ｌ１、スイッチＳＷ５を介してオペアンプ２８に入力される。よって、分圧点Ｐ１の電圧Ｖｐ１がオペアンプ２８から出力される。 Here, according to each signal (D2 = 0, D1 = 0, D0 = 0), the switch SW1 is turned off, the switch SW2 is turned on, the switch SW3 is turned off, the switch SW4 is turned off, and the switch SW5 is turned on (see FIG. 6). ). As a result, the voltage Vp1 at the voltage dividing point P1 is input to the operational amplifier 28 via the switch circuit 31a, the first wiring L1, and the switch SW5. Therefore, the voltage Vp1 at the voltage dividing point P1 is output from the operational amplifier 28.

次に、分圧点Ｐ１の電圧Ｖｐ１と分圧点Ｐ２の電圧Ｖｐ２との間の中間電圧を選択する場合について説明する。
この場合、各信号（Ｄ２＝０、Ｄ１＝０、Ｄ０＝１）により、スイッチＳＷ１がオン、スイッチＳＷ２がオン、スイッチＳＷ３がオフ、スイッチＳＷ４がオフ、スイッチＳＷ５がオンされる（図６参照）。ここで、スイッチＳＷ１，ＳＷ２がオンすることで、スイッチ回路３１ａとスイッチＳＷ１とスイッチＳＷ２とスイッチ回路３１ｂとの直列回路が抵抗Ｒ１に並列に接続される。その直列回路が、各分圧点Ｐ１，Ｐ２の電圧Ｖｐ１，Ｖｐ２の中間電圧を生成するための分圧回路になる。そして、スイッチ回路３１ａとスイッチＳＷ１との接続部における電圧がスイッチＳＷ５を介してオペアンプ２８に入力される。 Next, a case where an intermediate voltage between the voltage Vp1 at the voltage dividing point P1 and the voltage Vp2 at the voltage dividing point P2 is selected will be described.
In this case, according to each signal (D2 = 0, D1 = 0, D0 = 1), the switch SW1 is turned on, the switch SW2 is turned on, the switch SW3 is turned off, the switch SW4 is turned off, and the switch SW5 is turned on (see FIG. 6). ). Here, when the switches SW1 and SW2 are turned on, the series circuit of the switch circuit 31a, the switch SW1, the switch SW2, and the switch circuit 31b is connected in parallel to the resistor R1. The series circuit becomes a voltage dividing circuit for generating an intermediate voltage between the voltages Vp1 and Vp2 of the voltage dividing points P1 and P2. The voltage at the connection between the switch circuit 31a and the switch SW1 is input to the operational amplifier 28 via the switch SW5.

本実施形態では、スイッチ回路３１ａ，３１ｂ、スイッチＳＷ１，ＳＷ２はオン抵抗が等しくなるよう形成されている。従って、オペアンプ２８への入力電圧（階調選択回路２７により選択された階調電圧）は、電圧Ｖｐ１と電圧Ｖｐ２との電位差を３／４分割することで得られる分圧電圧である。 In the present embodiment, the switch circuits 31a and 31b and the switches SW1 and SW2 are formed to have the same on-resistance. Therefore, the input voltage to the operational amplifier 28 (the gradation voltage selected by the gradation selection circuit 27) is a divided voltage obtained by dividing the potential difference between the voltage Vp1 and the voltage Vp2 by 3/4.

また、各信号（Ｄ２＝０、Ｄ１＝１、Ｄ０＝０）により、スイッチＳＷ１,ＳＷ２がオン、スイッチＳＷ３，ＳＷ５オフ、スイッチＳＷ４がオンされると（図６参照）、スイッチＳＷ２とスイッチＳＷ１との接続部における電圧がスイッチＳＷ４を介してオペアンプ２８に入力される。この場合、オペアンプ２８への入力電圧は、電圧Ｖｐ１と電圧Ｖｐ２との電位差を１／２分割することで得られる分圧電圧である。 When the switches SW1 and SW2 are turned on, the switches SW3 and SW5 are turned off, and the switch SW4 is turned on by each signal (D2 = 0, D1 = 1, D0 = 0) (see FIG. 6), the switches SW2 and SW1 are switched on. Is input to the operational amplifier 28 via the switch SW4. In this case, the input voltage to the operational amplifier 28 is a divided voltage obtained by dividing the potential difference between the voltage Vp1 and the voltage Vp2 by 1/2.

さらに、各信号（Ｄ２＝０、Ｄ１＝１、Ｄ０＝１）により、スイッチＳＷ１,ＳＷ２がオン、スイッチＳＷ３がオン、スイッチＳＷ４，ＳＷ５がオフされると（図６参照）、スイッチＳＷ２とスイッチ回路３１ｂとの接続部における電圧がスイッチＳＷ３を介してオペアンプ２８に入力される。この場合、オペアンプ２８への入力電圧は、電圧Ｖｐ１と電圧Ｖｐ２との電位差を１／４分割することで得られる分圧電圧である。 Further, when the switches SW1 and SW2 are turned on, the switch SW3 is turned on, and the switches SW4 and SW5 are turned off by each signal (D2 = 0, D1 = 1, D0 = 1) (see FIG. 6), the switch SW2 and the switch The voltage at the connection with the circuit 31b is input to the operational amplifier 28 via the switch SW3. In this case, the input voltage to the operational amplifier 28 is a divided voltage obtained by dividing the potential difference between the voltage Vp1 and the voltage Vp2 by 1/4.

また、階調選択回路２７が分圧点Ｐ２の電圧Ｖｐ２を選択する場合には、各信号Ｄ３，Ｄ２によってスイッチ回路３１ｃ，３１ｄがオンされる。そして、各信号（Ｄ２＝１、Ｄ１＝０、Ｄ０＝０）により、スイッチＳＷ１がオフ、スイッチＳＷ２がオン、スイッチＳＷ３がオン、スイッチＳＷ４がオフ、スイッチＳＷ５がオフされる（図６参照）。この場合、分圧点Ｐ２の電圧Ｖｐ２がスイッチ回路３１ｃ、第２配線Ｌ２、スイッチＳＷ３を介してオペアンプ２８に入力される。これにより、分圧点Ｐ２の電圧Ｖｐ２がオペアンプ２８から出力される。 When the gradation selection circuit 27 selects the voltage Vp2 at the voltage dividing point P2, the switch circuits 31c and 31d are turned on by the signals D3 and D2. Each signal (D2 = 1, D1 = 0, D0 = 0) turns off the switch SW1, turns on the switch SW2, turns on the switch SW3, turns off the switch SW4, and turns off the switch SW5 (see FIG. 6). . In this case, the voltage Vp2 at the voltage dividing point P2 is input to the operational amplifier 28 via the switch circuit 31c, the second wiring L2, and the switch SW3. As a result, the voltage Vp2 at the voltage dividing point P2 is output from the operational amplifier 28.

そして、分圧点Ｐ２の電圧Ｖｐ２と分圧点Ｐ３の電圧Ｖｐ３との中間電圧を選択する場合、各信号Ｄ２〜Ｄ０により、スイッチＳＷ１，ＳＷ２がオンされることで、スイッチ回路３１ｃ、スイッチＳＷ２、スイッチＳＷ１、スイッチ回路３１ｄからなる分圧回路が形成される。そして、スイッチＳＷ３〜ＳＷ５のいずれかがオンされることで、電圧Ｖｐ２と電圧Ｖｐ３とにおける中間電圧が選択され、該中間電圧が階調選択回路２７ａからオペアンプ２８に入力される。 When an intermediate voltage between the voltage Vp2 at the voltage dividing point P2 and the voltage Vp3 at the voltage dividing point P3 is selected, the switches SW1 and SW2 are turned on by the signals D2 to D0, so that the switch circuit 31c and the switch SW2 are turned on. A voltage dividing circuit composed of the switch SW1 and the switch circuit 31d is formed. When any of the switches SW3 to SW5 is turned on, an intermediate voltage between the voltage Vp2 and the voltage Vp3 is selected, and the intermediate voltage is input from the gradation selection circuit 27a to the operational amplifier 28.

階調選択回路２７ａにおいて、他の電圧Ｖｐ３，Ｖｐ４，Ｖｐ５やそれらの中間電圧を選択する場合も、上記と同様に、入力信号Ｄ３〜Ｄ０に基づいて、各スイッチ回路３１ａ〜３１ｆ及びスイッチＳＷ１〜ＳＷ５のオン・オフ（導通・非導通）が制御されることで、オペアンプ２８への入力電圧の選択動作が実施される。 In the gradation selection circuit 27a, when other voltages Vp3, Vp4, Vp5 and their intermediate voltages are selected, the switch circuits 31a to 31f and the switches SW1 to SW1 are selected based on the input signals D3 to D0 as described above. The operation of selecting the input voltage to the operational amplifier 28 is performed by controlling ON / OFF (conduction / non-conduction) of SW5.

また、ドライバＩＣ２１の試験時には、階調選択回路２７における選択動作が確認される。具体的には、スイッチ回路３１のオン・オフによる６４階調分の選択動作とショートスイッチＳＷ１〜ＳＷ５のオン・オフによる１６階調分の選択動作が確認される。即ち、８０階調分の選択動作を確認することで、ドライバＩＣ２１の階調出力に関する試験が完了される。 Further, when the driver IC 21 is tested, the selection operation in the gradation selection circuit 27 is confirmed. Specifically, a selection operation for 64 gradations by turning on / off the switch circuit 31 and a selection operation for 16 gradations by turning on / off the short switches SW1 to SW5 are confirmed. That is, by confirming the selection operation for 80 gradations, the test related to the gradation output of the driver IC 21 is completed.

以上記述したように、上記実施形態によれば、下記の効果を奏する。
（１）階調選択回路２７におけるスイッチ回路３１及びショートスイッチＳＷ１〜ＳＷ５が入力信号Ｄ７〜Ｄ０に基づいて制御され、導通または非導通する論理スイッチとして機能することで複数の分圧電圧のいずれかが選択される。また、スイッチ回路３１及びショートスイッチＳＷ１，ＳＷ２における導通時のオン抵抗によって、階調表示に必要な画素電圧を生成するための分圧回路が形成される。この場合、ラダー抵抗Ｒ０〜Ｒ７による分圧電圧をスイッチ回路３１及びショートスイッチＳＷ１，ＳＷ２からなる分圧回路で更に分圧することができるため、階調選択回路２７を構成するゲート数の削減が可能となる。また、スイッチ回路３１及びショートスイッチＳＷ１，ＳＷ２は論理スイッチの機能と分圧抵抗の機能とを兼ねるため、それらを別々に設ける場合と比較して回路面積が低減される。よって、ドライバＩＣ２１のチップサイズの小型化を図ることができる。 As described above, according to the above embodiment, the following effects can be obtained.
(1) The switch circuit 31 and the short switches SW1 to SW5 in the gradation selection circuit 27 are controlled based on the input signals D7 to D0, and function as a conductive or non-conductive logic switch, so that any one of a plurality of divided voltages is provided. Is selected. Further, a voltage dividing circuit for generating a pixel voltage necessary for gradation display is formed by the on-resistance when the switch circuit 31 and the short switches SW1 and SW2 are turned on. In this case, since the divided voltage by the ladder resistors R0 to R7 can be further divided by the voltage dividing circuit including the switch circuit 31 and the short switches SW1 and SW2, the number of gates constituting the gradation selection circuit 27 can be reduced. It becomes. Further, since the switch circuit 31 and the short switches SW1 and SW2 have both the function of a logic switch and the function of a voltage dividing resistor, the circuit area is reduced compared to the case where they are provided separately. Therefore, the chip size of the driver IC 21 can be reduced.

（２）分圧回路を形成するスイッチ回路３１及びショートスイッチＳＷ１，ＳＷ２は、そのオン抵抗がそれぞれ等しくなるよう形成されているので、表示装置１１の階調表示に必要な画素電圧を的確に生成することができる。 (2) Since the switch circuit 31 and the short switches SW1 and SW2 forming the voltage dividing circuit are formed so that their on-resistances are equal to each other, the pixel voltage necessary for the gradation display of the display device 11 is accurately generated. can do.

（３）ラダー抵抗Ｒ０〜Ｒ７から距離が離れた位置にある階調選択回路２７では、階調線２９の抵抗が分圧回路のオフセット抵抗として影響するが、スイッチ回路３１及びショートスイッチＳＷ１，ＳＷ２のインピーダンスを調整することにより、そのオフセット抵抗の影響を抑制することができる。 (3) In the gradation selection circuit 27 at a position away from the ladder resistors R0 to R7, the resistance of the gradation line 29 influences as the offset resistance of the voltage dividing circuit, but the switch circuit 31 and the short switches SW1, SW2 By adjusting the impedance, the influence of the offset resistance can be suppressed.

（４）２５６階調を実現するための従来のドライバＩＣ１では、その動作試験には２５６階調分の選択動作の確認を必要とするのに対し、本実施形態のドライバＩＣ２１では、８０階調分の選択動作を確認すればよい。そのため、試験時間の短縮を図ることができ、試験コストを抑えることができる。 (4) In the conventional driver IC 1 for realizing 256 gradations, the operation test requires confirmation of the selection operation for 256 gradations, whereas in the driver IC 21 of the present embodiment, 80 gradations What is necessary is just to confirm the selection operation of minutes. Therefore, the test time can be shortened and the test cost can be suppressed.

（５）階調選択回路２７では、上位６ビット分の入力信号Ｄ７〜Ｄ２に基づいて、スイッチ回路３１のオン・オフが制御され、下位３ビット分の入力信号Ｄ２〜Ｄ０に基づいてショートスイッチＳＷ１〜ＳＷ５のオン・オフが制御される。このようにすると、入力信号Ｄ７〜Ｄ０のデータ値に対応した階調電圧を選択する上で実用上好ましいものとなる。 (5) In the gradation selection circuit 27, on / off of the switch circuit 31 is controlled based on the input signals D7 to D2 for the upper 6 bits, and the short switch is set based on the input signals D2 to D0 for the lower 3 bits. On / off of SW1 to SW5 is controlled. This is practically preferable in selecting a gradation voltage corresponding to the data values of the input signals D7 to D0.

（第２実施形態）
以下、本発明を具体化した第２実施形態を説明する。
図９に示すように、本実施形態の階調選択回路４０は、従来の階調選択回路４と上記第１実施形態の階調選択回路２７との回路構成を併用したものである。 (Second Embodiment)
A second embodiment embodying the present invention will be described below.
As shown in FIG. 9, the gradation selection circuit 40 of this embodiment is a combination of the circuit configuration of the conventional gradation selection circuit 4 and the gradation selection circuit 27 of the first embodiment.

詳述すると、階調選択回路４０は、第１選択部４１と第２選択部４２と第３選択部４３とを備える。階調選択回路４０において、第１選択部４１と第３選択部４３との間に第２選択部４２が形成されている。 Specifically, the gradation selection circuit 40 includes a first selection unit 41, a second selection unit 42, and a third selection unit 43. In the gradation selection circuit 40, a second selection unit 42 is formed between the first selection unit 41 and the third selection unit 43.

第１及び第３選択部４１，４３は、従来の階調選択回路４と同様の回路構成であり、第２選択部４２は第１実施形態の階調選択回路２７と同様の回路構成である。すなわち、第１及び第３選択部４１，４３は、８個のスイッチが直列接続されてなるスイッチ回路７を備え、ラダー抵抗による分圧電圧を分圧せずにそのままオペアンプ２８に出力する。第２選択部４２は、６個のスイッチが直列接続されてなるスイッチ回路３１とショートスイッチＳＷ１〜ＳＷ５とを備え、ラダー抵抗による分圧電圧を更に分圧してオペアンプ２８に出力する。 The first and third selection units 41 and 43 have the same circuit configuration as that of the conventional gradation selection circuit 4, and the second selection unit 42 has the same circuit configuration as that of the gradation selection circuit 27 of the first embodiment. . That is, the first and third selectors 41 and 43 include a switch circuit 7 in which eight switches are connected in series, and output the divided voltage by the ladder resistor to the operational amplifier 28 without being divided. The second selection unit 42 includes a switch circuit 31 in which six switches are connected in series and short switches SW1 to SW5, and further divides the divided voltage by the ladder resistor and outputs the divided voltage to the operational amplifier 28.

なお、第１及び第３選択部４１，４３の各スイッチ回路７が接続されるラダー抵抗の分圧電圧は、２５６階調に対応した電圧であり、第２選択部４２のスイッチ回路３１が接続されるラダー抵抗の分圧電圧は、６４階調に対応した電圧である。 The divided voltage of the ladder resistor to which the switch circuits 7 of the first and third selectors 41 and 43 are connected is a voltage corresponding to 256 gradations, and the switch circuit 31 of the second selector 42 is connected. The divided voltage of the ladder resistor is a voltage corresponding to 64 gradations.

第２選択部４２において、スイッチ回路３１とショートスイッチＳＷ１，ＳＷ２とによる分圧回路で４階調分の中間電圧が生成される。スイッチ回路３１とショートスイッチＳＷ１，ＳＷ２は、そのインピーダンスが等しくなるよう形成されている。ここで、例えばラダー抵抗１個に対し階調選択回路が２４０個並列に接続される構成で４階調分の中間電圧を的確に生成するには、スイッチ回路３１及びスイッチＳＷ１，ＳＷ２のインピーダンスの和とラダー抵抗のインピーダンスとの比を、２４００：１（＝（２４０×１０）：１）程度に抑える必要がある。 In the second selection unit 42, an intermediate voltage for four gradations is generated by a voltage dividing circuit including the switch circuit 31 and the short switches SW1 and SW2. The switch circuit 31 and the short switches SW1 and SW2 are formed so as to have the same impedance. Here, for example, in order to accurately generate an intermediate voltage for four gradations in a configuration in which 240 gradation selection circuits are connected in parallel to one ladder resistor, the impedances of the switch circuit 31 and the switches SW1 and SW2 are set. The ratio between the sum and the impedance of the ladder resistor needs to be suppressed to about 2400: 1 (= (240 × 10): 1).

そこで、本実施形態においては、そのインピーダンスの比が大きくなり、分圧回路によって２５６階調に対応する中間電圧を生成できない範囲で、従来技術の回路構成である第１及び第３選択部４１，４３を用いている。 Therefore, in the present embodiment, the ratio of the impedance becomes large, and the first and third selection units 41, 41 having the conventional circuit configuration are within a range in which an intermediate voltage corresponding to 256 gradations cannot be generated by the voltage dividing circuit. 43 is used.

以上記述したように、上記実施形態によれば、下記の効果を奏する。
（１）階調選択回路４０は、第１実施形態の階調選択回路２７と同一の回路構成の第２選択部４２を備えるので、従来技術の階調選択回路４と比較してゲート数を低減できる。この階調選択回路４０を用いることによりドライバＩＣ２１のチップサイズの小型化が可能となる。 As described above, according to the above embodiment, the following effects can be obtained.
(1) Since the gradation selection circuit 40 includes the second selection unit 42 having the same circuit configuration as the gradation selection circuit 27 of the first embodiment, the number of gates is smaller than that of the conventional gradation selection circuit 4. Can be reduced. By using the gradation selection circuit 40, the chip size of the driver IC 21 can be reduced.

（２）階調選択回路４０において、第１実施形態の回路構成である第２選択部４２と、従来技術の回路構成である第１及び第３選択部４１，４３とを備えているので、２５６階調の階調電圧を的確に生成することができる。 (2) Since the gradation selection circuit 40 includes the second selection unit 42 that is the circuit configuration of the first embodiment, and the first and third selection units 41 and 43 that are the circuit configuration of the prior art. A gradation voltage of 256 gradations can be accurately generated.

（第３実施形態）
以下、本発明を具体化した第３実施形態を説明する。
液晶パネル１２では、液晶自身の劣化を防ぐために、ソースドライバ１４から画素セルＧＣに供給する駆動電圧（画素電圧）の極性を反転するよう構成している。 (Third embodiment)
Hereinafter, a third embodiment of the present invention will be described.
The liquid crystal panel 12 is configured to invert the polarity of the drive voltage (pixel voltage) supplied from the source driver 14 to the pixel cell GC in order to prevent deterioration of the liquid crystal itself.

本実施形態のドライバＩＣでは、＋極性の電圧を供給するための回路と、−極性の電圧を供給するための回路をそれぞれ別々に形成している。
詳しくは、図１０に示すように、ドライバＩＣ５１のロジック部５２には、ラダー抵抗からなる第１回路５２ａ及び第２回路５２ｂが形成されている。第１回路５２ａは、コモン電圧Ｖｃｏｍに対して＋極性の分圧電圧を生成し、第２回路５２ｂは、コモン電圧Ｖｃｏｍに対して−極性の分圧電圧を生成する。第１回路５２ａの各ラダー抵抗は＋側階調線５３ａを介して第１の選択回路５５に接続され、第２回路５２ｂの各ラダー抵抗は−側階調線５３ｂを介して第２の選択回路５６に接続されている。 In the driver IC of the present embodiment, a circuit for supplying a positive polarity voltage and a circuit for supplying a negative polarity voltage are formed separately.
Specifically, as shown in FIG. 10, a first circuit 52 a and a second circuit 52 b made of ladder resistors are formed in the logic unit 52 of the driver IC 51. The first circuit 52a generates a positive polarity divided voltage with respect to the common voltage Vcom, and the second circuit 52b generates a negative polarity divided voltage with respect to the common voltage Vcom. Each ladder resistance of the first circuit 52a is connected to the first selection circuit 55 via the + side gradation line 53a, and each ladder resistance of the second circuit 52b is a second selection via the − side gradation line 53b. The circuit 56 is connected.

図１１は、ドライバＩＣ５１の一部ブロック回路図である。
ドライバＩＣ５１は、複数の第１，第２Ｄ／Ａ変換器５７，５８を含む。第１Ｄ／Ａ変換器５７は、第１の選択回路（セレクタ）５５とオペアンプ５９とを含み、第２Ｄ／Ａ変換器５８は、第２の選択回路（セレクタ）５６とオペアンプ５９とを含む。なお、セレクタ５５，５６の回路構成は、上記第１実施形態の階調選択回路２７と同様である。 FIG. 11 is a partial block circuit diagram of the driver IC 51.
The driver IC 51 includes a plurality of first and second D / A converters 57 and 58. The first D / A converter 57 includes a first selection circuit (selector) 55 and an operational amplifier 59, and the second D / A converter 58 includes a second selection circuit (selector) 56 and an operational amplifier 59. The circuit configurations of the selectors 55 and 56 are the same as those of the gradation selection circuit 27 of the first embodiment.

第１Ｄ／Ａ変換器５７のセレクタ５５には、第１画像信号Ｖｄ１，Ｖｄ３と第１階調電圧Ｖａ１〜Ｖａ６４が入力される。第２Ｄ／Ａ変換器５８のセレクタ５６には、第２画像信号Ｖｄ２，Ｖｄ４と第２階調電圧Ｖｂ１〜Ｖｂ６４が入力される。なお、各画像信号Ｖｄ１〜Ｖｄ４は、８ビットの信号Ｄ０〜Ｄ７を含み、図示しないデータラッチ回路の動作により供給される。第１階調電圧Ｖａ１〜Ｖａ６４、第１回路５２ａのラダー抵抗により生成された＋極性の分圧電圧であり、第１回路５２ａから＋側階調線５３ａを介して供給される。第２階調電圧Ｖｂ１〜Ｖｂ６４は、第２回路５２ｂのラダー抵抗により生成された−極性の分圧電圧であり、第２回路５２ｂから−側階調線５３ｂを介して供給される。 The selector 55 of the first D / A converter 57 receives the first image signals Vd1 and Vd3 and the first gradation voltages Va1 to Va64. The second image signals Vd2 and Vd4 and the second gradation voltages Vb1 to Vb64 are input to the selector 56 of the second D / A converter 58. The image signals Vd1 to Vd4 include 8-bit signals D0 to D7 and are supplied by the operation of a data latch circuit (not shown). The first gradation voltages Va1 to Va64 are a + polarity divided voltage generated by the ladder resistance of the first circuit 52a, and are supplied from the first circuit 52a via the + side gradation line 53a. The second gradation voltages Vb1 to Vb64 are −polar divided voltages generated by the ladder resistance of the second circuit 52b, and are supplied from the second circuit 52b via the −side gradation line 53b.

第１Ｄ／Ａ変換器５７のセレクタ５５は、第１階調電圧Ｖａ１〜Ｖａ６４に基づいて、第１画像信号Ｖｄ１，Ｖｄ３に応じた階調の分圧電圧を選択してオペアンプ５９に出力する。オペアンプ５９は、セレクタ５５にて選択された電圧を各画素セルＧＣに供給するための画素電圧として出力する。このようにして、第１Ｄ／Ａ変換器５７は、第１画像信号Ｖｄ１，Ｖｄ３に基づきコモン電圧Ｖｃｏｍよりも高い画素電圧（＋極性電圧）を出力する。 The selector 55 of the first D / A converter 57 selects a divided voltage of gradation corresponding to the first image signals Vd1 and Vd3 based on the first gradation voltages Va1 to Va64 and outputs the selected voltage to the operational amplifier 59. The operational amplifier 59 outputs the voltage selected by the selector 55 as a pixel voltage for supplying each pixel cell GC. In this way, the first D / A converter 57 outputs a pixel voltage (+ polarity voltage) higher than the common voltage Vcom based on the first image signals Vd1 and Vd3.

また、第２Ｄ／Ａ変換器５８のセレクタ５６は、第２階調電圧Ｖｂ１〜Ｖｂ６４に基づいて、第２画像信号Ｖｄ２，Ｖｄ４に応じた階調の分圧電圧を選択してオペアンプ５９に出力する。オペアンプ５９は、セレクタ５６にて選択された電圧を各画素セルＧＣに供給するための画素電圧として出力する。このようにして、第２Ｄ／Ａ変換器５８は、第２画像信号Ｖｄ２，Ｖｄ４に基づきコモン電圧Ｖｃｏｍよりも低い画素電圧（−極性電圧）を出力する。なお、各Ｄ／Ａ変換器５７，５８から出力される画素電圧は、上記第１実施形態と同様に、２５６階調に対応した電圧となる。 Further, the selector 56 of the second D / A converter 58 selects the divided voltage of the gradation corresponding to the second image signals Vd2 and Vd4 based on the second gradation voltages Vb1 to Vb64 and outputs the selected voltage to the operational amplifier 59. To do. The operational amplifier 59 outputs the voltage selected by the selector 56 as a pixel voltage for supplying each pixel cell GC. In this way, the second D / A converter 58 outputs a pixel voltage (−polar voltage) lower than the common voltage Vcom based on the second image signals Vd2 and Vd4. Note that the pixel voltages output from the D / A converters 57 and 58 are voltages corresponding to 256 gradations, as in the first embodiment.

第１，第２Ｄ／Ａ変換器５７，５８と出力端子Ｏ１，Ｏ２，Ｏ３，Ｏ４との間には、極性切替スイッチ６１，６２がそれぞれ接続されている。極性切替スイッチ６１，６２は、それぞれ第１，第２スイッチ６３，６４を含む。 Polarity changeover switches 61 and 62 are connected between the first and second D / A converters 57 and 58 and the output terminals O1, O2, O3 and O4, respectively. The polarity changeover switches 61 and 62 include first and second switches 63 and 64, respectively.

第１スイッチ６３は、第１Ｄ／Ａ変換器５７の出力端子と奇数出力端子Ｏ１，Ｏ３との間、第２Ｄ／Ａ変換器５８の出力端子と偶数出力端子Ｏ２，Ｏ４との間に接続されている。第２スイッチ６４は、第１Ｄ／Ａ変換器５７の出力端子と偶数出力端子Ｏ２，Ｏ４との間、第２Ｄ／Ａ変換器５８の出力端子と奇数出力端子Ｏ１，Ｏ３との間に接続されている。 The first switch 63 is connected between the output terminal of the first D / A converter 57 and the odd output terminals O1 and O3, and between the output terminal of the second D / A converter 58 and the even output terminals O2 and O4. ing. The second switch 64 is connected between the output terminal of the first D / A converter 57 and the even output terminals O2 and O4, and between the output terminal of the second D / A converter 58 and the odd output terminals O1 and O3. ing.

第１，第２スイッチ６３，６４は、極性切替信号により１水平走査期間毎に相補的にオン・オフする。これにより、極性切替スイッチ６１，６２は、各出力端子Ｏ１〜Ｏ４に＋極性の画素電圧と−極性の画素電圧を１水平走査期間毎に交互に供給する。 The first and second switches 63 and 64 are complementarily turned on / off every horizontal scanning period by a polarity switching signal. As a result, the polarity changeover switches 61 and 62 alternately supply a positive polarity pixel voltage and a negative polarity pixel voltage to the output terminals O1 to O4 every horizontal scanning period.

本実施形態において、＋極性の画素電圧を出力する第１Ｄ／Ａ変換器５７のセレクタ５５は、ＰチャネルＭＯＳトランジスタのみで構成される。一方、−極性の画素電圧を出力する第２Ｄ／Ａ変換器５８のセレクタ５６は、ＮチャネルＭＯＳトランジスタのみで構成される。 In the present embodiment, the selector 55 of the first D / A converter 57 that outputs a + polar pixel voltage is composed of only a P-channel MOS transistor. On the other hand, the selector 56 of the second D / A converter 58 that outputs a negative pixel voltage is composed of only an N-channel MOS transistor.

上記実施形態によれば、下記の効果を奏する。
各セレクタ（選択回路）５５，５６は、その分圧回路にスイッチ論理回路機能と分圧抵抗とを兼ね備えたダイナミック回路を用いたことにより実現したものであり、一般的なＣＭＯＳ論理回路と分圧回路との組み合わせによりこの機能を構成した選択回路と比較して、回路の小型化を図ることができる。 According to the said embodiment, there exist the following effects.
Each of the selectors (selection circuits) 55 and 56 is realized by using a dynamic circuit having a switch logic circuit function and a voltage dividing resistor as its voltage dividing circuit. The circuit can be reduced in size as compared with the selection circuit configured with this function in combination with the circuit.

上記各実施形態は、次に示すように変更することもできる。
・上記各実施形態では、液晶表示装置１１に具体化するものであったが、これ以外に、プラズマ表示装置（ＰＤＰ）等の階調表示を実現できる表示装置に具体化してもよい。 Each said embodiment can also be changed as shown below.
In each of the above embodiments, the liquid crystal display device 11 is embodied. However, other than this, a display device such as a plasma display device (PDP) that can realize gradation display may be embodied.

・階調選択回路２７，２７ａ，４０では、ラダー抵抗による分圧電圧を更に４分割する構成であったが、これに限定されるものではなく、例えば、２分割や８分割する構成としてもよい。また、階調選択回路において、分割数が異なる選択部を構成してもよい。 In the gradation selection circuits 27, 27a, and 40, the divided voltage by the ladder resistor is further divided into four. However, the present invention is not limited to this. For example, the divided voltage may be divided into two or eight. . In the gradation selection circuit, selection units having different numbers of divisions may be configured.

・上記各実施形態では、分圧手段としてラダー抵抗を用いるものであったが、これに限定されるものではなく、容量を用いてもよい。この場合、ドライバＩＣにおいて容量分割型のＤ／Ａ変換器が構成される。 In each of the above embodiments, the ladder resistor is used as the voltage dividing means. However, the present invention is not limited to this, and a capacitor may be used. In this case, a capacitive division type D / A converter is configured in the driver IC.

１１表示装置
２１，５１駆動回路としてのドライバＩＣ
２７，２７ａ，４０選択回路としての階調選択回路
２８，５９オペアンプ
２９階調線
３１，３１ａ〜３１ｇスイッチ手段としてのスイッチ回路
４１第１選択部
４２第２選択部
５５第１の選択回路
５６第２の選択回路
５７，５８Ｄ／Ａ変換器
Ｒ０〜Ｒ７分圧手段としてのラダー抵抗
ｒｏ配線抵抗
ＳＷ１〜ＳＷ５スイッチ手段としてのショートスイッチ 11 Display device 21, 51 Driver IC as drive circuit
27, 27a, 40 Gradation selection circuit as selection circuit 28, 59 Operational amplifier 29 Gradation line 31, 31a-31g Switch circuit as switch means 41 First selection unit 42 Second selection unit 55 First selection circuit 56 First 2 selection circuit 57, 58 D / A converter R0 to R7 Ladder resistance as voltage dividing means ro Wiring resistance SW1 to SW5 Short switch as switch means

Claims

A D / A converter that inputs a plurality of divided voltages by a voltage dividing means and performs digital-analog conversion using the divided voltages,
Including a plurality of switch means, comprising a selection circuit that selects any one of the plurality of divided voltages by controlling each switch means based on an input signal;
The switch means in the selection circuit functions as a logic switch that conducts or not conducts, and also has a function as a means for forming a voltage dividing circuit by an on-resistance during conduction, a function as a decoding circuit, and a digital-analog conversion function. ,
The D / A converter characterized in that at least one of the switch means in the selection circuit includes a plurality of switching elements connected to decode the input signal.