JP2009165236A - スイッチングレギュレータおよびその制御方法 - Google Patents

Abstract

【課題】インダクタの一端に生ずるスイッチング電圧の上昇を抑制する。
【解決手段】制御部１０は、各チャンネルの出力電圧が一定となるようにデューティ比が制御されるパルス信号を生成し、メイントランジスタＭ４および各チャンネルの整流回路ＲＥＣＴ１、ＲＥＣＴ２をパルス信号にもとづいて制御する。第１同期整流トランジスタＭ１１のボディダイオードＤ１１のカソードは、スイッチング端子１０４側となる向きで設けられる。第２同期整流トランジスタＭ１２のボディダイオードＤ１２のカソードは、出力端子１０６側となる向きで設けられる。制御部１０は、第１同期整流トランジスタＭ１１を先にオンし、続いて第２同期整流トランジスタＭ１２をパルス信号のパルス幅に応じた期間、オンする。
【選択図】図１

Description

本発明は、複数チャンネルの出力を有するスイッチングレギュレータの制御技術に関する。

近年の携帯電話端末、ＰＤＡ（Personal Digital Assistant）、ノート型パーソナルコンピュータをはじめとするさまざまな電子機器に、リチウムイオン電池などの２次電池が搭載される。リチウムイオン電池は充電状態に応じて３〜４Ｖ程度の電池電圧を生成するが、電子機器には１．５Ｖ以下の電源電圧で動作するマイクロプロセッサや、５Ｖ程度で動作する発光ダイオードなどの電子デバイスが搭載される。こうしたデバイスに適切な電源電圧を与えるために、電池電圧を昇圧もしくは降圧するスイッチングレギュレータが利用される。

特許文献１、２には、複数の出力電圧を生成可能なスイッチング電源装置を、低コスト、省スペースで提供するための技術が記載されている。この技術では、複数の直流電圧を出力するためのスイッチングレギュレータを、インダクタおよびメインスイッチを複数の出力電圧で共有することにより部品点数の削減を図っている。

本出願人は、同期整流用のトランジスタを直列に接続された２つのトランジスタで構成し、２つのトランジスタのボディダイオードが反対向きとなるように配置する技術を提案している（特許文献２）。特許文献２には、直列接続された２つのトランジスタを同時にオンし、その一方のオン時間をパルス変調信号のパルス幅（デューティ比）に応じて変化させる制御方法が開示される。
特開２００３−２８９６６６号公報 国際公開第２００６／０４３３７０Ａ１号パンフレット

メインスイッチをオフした後に、同期整流用のトランジスタがオンするまでに時間差があると、インダクタとメインスイッチの接続点（スイッチング端子という）がハイインピーダンス状態となり、その電位が大きくスイングするという問題がある。

このスイッチング端子の電圧（スイッチング電圧という）が過電圧となると、回路の損失が大きくなり、あるいはトランジスタの耐圧を超えて回路の信頼性に影響を及ぼすおそれがある。

本発明はこのような状況に鑑みてなされたものであり、その目的は、スイッチング端子の電圧の上昇を抑制したスイッチングレギュレータの提供にある。

本発明のある態様は、入力電圧を昇圧し、複数チャンネルの出力電圧を生成する昇圧型スイッチングレギュレータに関する。このスイッチングレギュレータは、入力電圧が印加される入力端子と固定電圧端子の間に直列に設けられたインダクタおよびメイントランジスタと、複数チャンネルの出力端子ごとに設けられた複数の出力キャパシタと、複数チャンネルの出力端子ごとに、各出力端子と、インダクタとメイントランジスタの接続点であるスイッチング端子と、の間に設けられた複数の整流回路と、各チャンネルの出力電圧が一定となるようにデューティ比が制御されるパルス信号を生成し、メイントランジスタおよび各チャンネルの整流回路をパルス信号にもとづいて制御する制御部と、を備える。少なくともひとつのチャンネルの整流回路は、対応する出力端子とスイッチング端子の間に直列に設けられた、ボディダイオードのカソードがスイッチング端子側となる向きで設けられた第１同期整流トランジスタと、ボディダイオードのカソードが出力端子側となる向きで設けられた第２同期整流トランジスタと、を含む。制御部は、第１同期整流トランジスタを先にオンし、続いて第２同期整流トランジスタをパルス信号のパルス幅に応じた期間、オンする。

この態様によると、第１同期整流トランジスタがオンしてから、第２同期整流トランジスタがオンするまでの期間、スイッチング端子と出力端子の間は第２同期整流トランジスタのボディダイオードで結合されるため、スイッチング端子がハイインピーダンスとなるのを防止することができ、スイッチング端子の電圧（スイッチング電圧）が上昇するのを抑制できる。

制御部は、第１同期整流トランジスタを、メイントランジスタがオフする前にオンしてもよい。
この場合、スイッチング端子がハイインピーダンスとなる期間を実質的になくすことができ、より効果的に過電圧を抑制できる。

制御部は、第１同期整流トランジスタを、メイントランジスタがオンするタイミングでオンしてもよい。
この場合、第１同期整流トランジスタをオンするタイミングを別途生成する必要がないため、制御が容易となる。

制御部は、第２同期整流トランジスタを、メイントランジスタがオフした後にオンしてもよい。この場合、出力端子と固定電圧端子（接地端子）の間が、メイントランジスタおよび整流回路を介して導通するのを防止できる。

制御部は、第１同期整流トランジスタを、メイントランジスタが次にオンするタイミングでオフしてもよい。
この場合、第１同期整流トランジスタをオフするタイミングを別途生成する必要がないため、制御が容易となる。

制御部は、軽負荷状態において、メイントランジスタおよび第１同期整流トランジスタをオンする状態と、第１同期整流トランジスタおよび第２同期整流トランジスタをオンする状態と、第１同期整流トランジスタをオンする状態と、を繰り返してもよい。

本発明の別の態様は、入力電圧を昇圧し、Ｎ（Ｎは２以上の整数）チャンネルの出力電圧を生成する昇圧型スイッチングレギュレータの制御方法に関する。昇圧型スイッチングレギュレータは、入力電圧が印加される入力端子と固定電圧端子の間に直列に設けられたインダクタおよびメイントランジスタと、Ｎチャンネルの出力端子ごとに、各出力端子と固定電圧端子の間に設けられたＮ個の出力キャパシタと、Ｎチャンネルの出力端子ごとに、各出力端子と、インダクタとメイントランジスタの接続点であるスイッチング端子と、の間に設けられたＮ個の整流回路と、を備える。少なくともひとつのチャンネルの整流回路は、対応する出力端子とスイッチング端子の間に直列に設けられた、ボディダイオードのカソードがスイッチング端子側となる向きで設けられた第１同期整流トランジスタと、ボディダイオードのカソードが出力端子側となる向きで設けられた第２同期整流トランジスタと、を含む。この制御方法は、メイントランジスタをある期間にわたりオンするステップと、ｉ番目のチャンネルの第１同期整流トランジスタをある期間にわたりオンするステップと、ｉ番目のチャンネルの第１同期整流トランジスタをオンした後に、ｉ番目のチャンネルの第２同期整流トランジスタをある期間にわたりオンするステップと、を、ｉをインクリメントしながら繰り返し実行する。

ｉ番目のチャンネルの第１同期整流トランジスタは、メイントランジスタがオフするより前にオンしてもよい。

メイントランジスタをオンするタイミングと、ｉ番目のチャンネルの第１同期整流トランジスタをオンするタイミングは同時であってもよい。

ｉ番目のチャンネルの第２同期整流トランジスタは、メイントランジスタがオフした後にオンしてもよい。

ｉ番目のチャンネルの第１同期整流トランジスタをオフするタイミングは、ｉをインクリメントした後にメイントランジスタをオンするタイミングと同時であってもよい。

各チャンネルの出力電圧がそれぞれの目標値に近づくようにデューティ比が制御されるチャンネルごとのパルス信号を生成するステップをさらに備えてもよい。ｉ番目の第２同期整流トランジスタは、ｉ番目のチャンネルのパルス信号のパルス幅に応じた期間、オンしてもよい。

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明にかかるスイッチングレギュレータによれば、スイッチング端子の電圧のスイングを抑制できる。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが部材Ｂに接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

図１は、本発明の実施の形態に係るスイッチングレギュレータ（ＤＣ／ＤＣコンバータ）１００の構成を示す。このスイッチングレギュレータ１００は、入力端子１０２に印加された入力電圧Ｖｉｎを昇圧し、複数チャンネルの出力電圧Ｖｏｕｔを生成する昇圧型スイッチングレギュレータである。

実施の形態では簡潔化のために２チャンネルの場合を説明するが、チャンネル数は任意である。

スイッチングレギュレータ１００は、メイントランジスタＭ４、インダクタＬ１、第１整流回路ＲＥＣＴ１、第２整流回路ＲＥＣＴ２（必要に応じて整流回路ＲＥＣＴと総称する）、第１出力キャパシタＣｏ１、第２出力キャパシタＣｏ２（必要に応じて出力キャパシタＣｏと総称する）、制御部１０を備える。

インダクタＬ１およびメイントランジスタＭ４は、入力端子１０２と固定電圧端子（接地端子）の間に直列に設けられる。メイントランジスタＭ４はＮチャンネルＭＯＳＦＥＴであり、そのゲートには制御信号Ｓ４が入力される。制御信号Ｓ４がハイレベルのときメイントランジスタＭ４はオン、ローレベルのときオフする。インダクタＬ１とメイントランジスタＭ４の接続点をスイッチング端子１０４と呼び、スイッチング端子１０４に生ずる電圧を、スイッチング電圧Ｖｓｗと称す。

第１出力キャパシタＣｏ１、第２出力キャパシタＣｏ２は、チャンネルごとに設けられる。第１出力キャパシタＣｏ１は、対応する第１出力端子１０６と接地端子の間に、第２出力キャパシタＣｏ２は、対応する第２出力端子１０８と接地端子の間に設けられる。

第１整流回路ＲＥＣＴ１、第２整流回路ＲＥＣＴ２はそれぞれ、第１出力端子１０６、第２出力端子１０８ごとに設けられる。第１整流回路ＲＥＣＴ１は、対応する第１出力端子１０６とスイッチング端子１０４の間に設けられ、第２整流回路ＲＥＣＴ２は、対応する第２出力端子１０８とスイッチング端子１０４の間に設けられる。

少なくともひとつのチャンネルの整流回路は、整流素子としてメイントランジスタＭ４と同期してオン、オフが制御されるトランジスタを含む、いわゆる同期整流回路として構成される。図１では、第１整流回路ＲＥＣＴ１、第２整流回路ＲＥＣＴ２がともに同期整流回路として構成される。

第１整流回路ＲＥＣＴ１は、対応する出力端子１０６とスイッチング端子１０４の間に直列に設けられた、第１同期整流トランジスタＭ１１、第２同期整流トランジスタＭ１２を含む。第１同期整流トランジスタＭ１１は、ボディダイオードＤ１１のカソードがスイッチング端子１０４側となる向きで設けられている。第２同期整流トランジスタＭ１２は、ボディダイオードＤ１２のカソードが出力端子１０６側となる向きで設けられる。

第１同期整流トランジスタＭ１１、第２同期整流トランジスタＭ１２はいずれもＰチャンネルＭＯＳＦＥＴであり、それぞれのゲートには制御信号Ｓ１１、Ｓ１２が入力される。第１同期整流トランジスタＭ１１のバックゲートは自身のスイッチング端子１０４側の端子と接続され、第２同期整流トランジスタＭ１２のバックゲートは自身の出力端子１０６側の端子と接続される。制御信号Ｓ１１がローレベルのとき第１同期整流トランジスタＭ１１はオンし、制御信号Ｓ１２がローレベルのとき第２同期整流トランジスタＭ１２はオンする。

同様に、第２整流回路ＲＥＣＴ２は、対応する出力端子１０８とスイッチング端子１０４の間に直列に設けられた、第１同期整流トランジスタＭ２１、第２同期整流トランジスタＭ２２を含む。第１同期整流トランジスタＭ２１は、ボディダイオードＤ２１のカソードがスイッチング端子１０４側となる向きで設けられている。第２同期整流トランジスタＭ２２は、ボディダイオードＤ２２のカソードが出力端子１０８側となる向きで設けられる。第１同期整流トランジスタＭ２１、第２同期整流トランジスタＭ２２のゲートには、制御信号Ｓ２１、Ｓ２２が入力される。

インダクタＬ１、メイントランジスタＭ４、第１整流回路ＲＥＣＴ１が、第１チャンネルＣＨ１を形成し、インダクタＬ１、メイントランジスタＭ４、第２整流回路ＲＥＣＴ２が第２チャンネルＣＨ２を形成する。

制御部１０は、各チャンネルの出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２が一定となるようにデューティ比が制御されるパルス信号を生成し、メイントランジスタＭ４および各チャンネルの整流回路ＲＥＣＴ１、ＲＥＣＴ２をパルス信号にもとづいて制御する。パルス信号は、たとえばパルス幅変調（ＰＷＭ）、パルス周波数変調（ＰＦＭ）などの公知技術を用いて生成することができる。また、出力電圧Ｖｏｕｔを安定化させるための方式として、出力電圧とその目標電圧の誤差に応じてパルス信号のデューティ比を変化させる電圧モードや、出力電圧とその目標値の誤差に応じてインダクタＬ１に流れる電流のピーク値を制御するピークカレントモードなどの公知技術を利用することができ、その構成は特に限定されない。

本実施の形態に係るスイッチングレギュレータ１００は、制御部１０による各トランジスタの制御方法に特徴を有している。以下、この制御方法について詳細に説明する。

制御部１０は、各チャンネルを順に繰り返し制御する。基本的な動作として、制御部１０は、各チャンネルにおいて、メイントランジスタＭ４をオンしてインダクタＬ１にエネルギーを蓄える状態と、整流回路ＲＥＣＴ１（ＲＥＣＴ２）によりインダクタＬ１に流れる電流を整流して出力キャパシタＣｏ１（Ｃｏ２）に供給する状態を繰り返す。

各チャンネルの整流回路ＲＥＣＴの制御に着目すると、以下の特徴１〜６を有する。
１． 制御部１０は第１同期整流トランジスタを先にオンし、続いて第２同期整流トランジスタをオンする。第２同期整流トランジスタをオンする時間は、そのチャンネルの出力電圧が目標値に近づくようにデューティ比が調節されるパルス信号のパルス幅に応じて設定される。パルス幅は、ハイレベルの期間であってもよいし、ローレベルの期間であってもよい。つまり、第１同期整流トランジスタと第２同期整流トランジスタを同時にオンすることを避けている。

この方法によれば、第１同期整流トランジスタＭ１１（Ｍ２１）がオンしてから、第２同期整流トランジスタＭ１２（Ｍ２２）がオンするまでの期間、スイッチング端子１０４と出力端子１０６（１０８）の間は、第２同期整流トランジスタＭ１２（Ｍ２２）のボディダイオードＤ１２（Ｄ２２）で結合される。つまりスイッチング端子１０４はハイインピーダンス状態にならずに、スイッチング端子１０４のスイッチング電圧Ｖｓｗは、Ｖｏｕｔ１＋Ｖｆ（またはＶｏｕｔ２＋Ｖｆ）にクランプされるため、その上昇を抑制できる。

２． さらに、制御部１０は、第１同期整流トランジスタＭ１１（Ｍ２１）を、メイントランジスタＭ４がオフする前にオンする。それによって、スイッチング端子１０４がハイインピーダンスとなる期間を実質的になくすことができ、より効果的に過電圧を抑制できる。

３． また制御部１０は、第１同期整流トランジスタＭ１１（Ｍ２１）を、メイントランジスタＭ４がオンするタイミングでオンする。それによって、第１同期整流トランジスタＭ１１（Ｍ２１）をオンするタイミングを、別途生成する必要がないため、制御が容易となり、回路構成を簡潔化できる。

４． さらに制御部１０は、第２同期整流トランジスタＭ１２（Ｍ２２）を、メイントランジスタＭ４がオフした後にオンする。それによって、第１出力端子１０６（１０８）と固定電圧端子（接地端子）の間が、メイントランジスタＭ４および整流回路ＲＥＣＴ１（ＲＥＣＴ２）を介して導通し、貫通電流が流れるのを防止できる。

５． 制御部１０は、第１同期整流トランジスタＭ１１（Ｍ２１）を、メイントランジスタＭ４が次にオンするタイミングでオフしてもよい。それによって、第１同期整流トランジスタＭ１１（Ｍ２１）をオフするタイミングを別途生成する必要がないため、制御が容易となり、回路構成を簡潔化できる。

以上が、負荷電流が有る程度大きな負荷状態における連続モードの制御方法である。図２は、通常の負荷状態における図１のスイッチングレギュレータ１００の制御シーケンスを示すタイムチャートである。図中、ＤＴはデッドタイムを示す。

メイントランジスタＭ４をオフした後に、直ちに第１同期整流トランジスタＭ１１、第２同期整流トランジスタＭ１２をオンする従来の制御方式の場合、スイッチング電圧Ｖｓｗは破線で示すように過電圧にスイングする。これに対して、本実施の形態に係る制御方式によれば、実線で示すようにスイッチング電圧Ｖｓｗのスイングを抑制することができる。

続いて、負荷電流が減少する軽負荷状態における好適な制御方法を説明する。

６． 制御部１０は、軽負荷状態において、メイントランジスタＭ４および第１同期整流トランジスタＭ１１（Ｍ２１）をオンする状態φ１と、第１同期整流トランジスタＭ１１（Ｍ２１）および第２同期整流トランジスタＭ１２（Ｍ２２）を両方オンする状態φ２と、整流回路ＲＥＣＴ１（ＲＥＣＴ２）に流れる電流が反転すると、第１同期整流トランジスタＭ１１（Ｍ２１）のみオンする状態φ３と、を繰り返す。

軽負荷状態の検出は、公知技術を利用して実現すればよく、その方式は限定されない。たとえば、整流回路ＲＥＣＴ１（ＲＥＣＴ２）に流れる電流をモニタし、スイッチング端子１０４から出力端子１０６（１０８）に流れる電流がゼロ、もしくは負となるタイミングを検出してもよい。あるいは、スイッチング電圧Ｖｓｗを監視し、スイッチング電圧Ｖｓｗを０Ｖ付近に設定されたしきい値電圧と比較して軽負荷状態を検出してもよい。

図３は、軽負荷状態における図１のスイッチングレギュレータ１００の制御シーケンスを示すタイムチャートである。
軽負荷状態においても、メイントランジスタＭ４をオフした後に、直ちに第１同期整流トランジスタＭ１１、第２同期整流トランジスタＭ１２をオンする従来の制御方式の場合、スイッチング電圧Ｖｓｗは破線で示すように過電圧にスイングする。これに対して、本実施の形態に係る制御方式によれば、実線で示すようにスイッチング電圧Ｖｓｗのスイングを抑制することができる。

上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

実施の形態の図２、図３のタイムチャートは、メイントランジスタＭ４および第１整流回路ＲＥＣＴ１、第２整流回路ＲＥＣＴ２の制御方法の上述した特徴１〜６をすべて満足する場合を示しているが、任意の組み合わせについて本発明は有効である。

また、回路トポロジーとして以下の変形例が考えられる。

（第１の変形例）
図１のスイッチングレギュレータ１００において、第１同期整流トランジスタＭ１１と第２同期整流トランジスタＭ１２の配置を入れ換えてもよい。同様に、第１同期整流トランジスタＭ２１と第２同期整流トランジスタＭ２２の位置を入れ換えてもよい。

（第２の変形例）
第１チャンネルＣＨ１の出力電圧Ｖｏｕｔ１が、第２チャンネルＣＨ２の出力電圧Ｖｏｕｔ２より高いとき、図１のスイッチングレギュレータ１００の第１整流回路ＲＥＣＴ１の第１同期整流トランジスタＭ１１を省略することができる。この場合、制御信号Ｓ１２、Ｓ２１、Ｓ２２は、上述の実施の形態と同様に生成すればよい。

（第３の変形例）
第２の変形例において、第１同期整流トランジスタＭ２１のバックゲートを、第１出力端子１０６と接続してもよい。

各ダイオードＤ１１、Ｄ１２、Ｄ２１、Ｄ２２は、ＭＯＳＦＥＴのボディダイオードに代えて、個別に形成されたダイオードを利用してもよい。

実施の形態では、２チャンネル出力のスイッチングレギュレータを説明したが、本発明は３チャンネル以上のスイッチングレギュレータにも適用できる。

実施の形態においてＭＯＳＦＥＴで構成された素子は、バイポーラトランジスタなど別のトランジスタに置換することも可能である。これらの選択は、半導体製造プロセスやコスト、回路に求められる使用に応じて決定すればよい。

本発明の実施の形態に係るスイッチングレギュレータの構成を示す図である。 通常の負荷状態における図１のスイッチングレギュレータの制御シーケンスを示すタイムチャートである。 軽負荷状態における図１のスイッチングレギュレータの制御シーケンスを示すタイムチャートである。

符号の説明

Ｃｏ１…第１出力キャパシタ、Ｃｏ２…第２出力キャパシタ、Ｌ１…インダクタ、Ｍ４…メイントランジスタ、ＲＥＣＴ１…第１整流回路、ＲＥＣＴ２…第２整流回路、Ｍ１１…第１同期整流トランジスタ、Ｍ１２…第２同期整流トランジスタ、Ｍ２１…第１同期整流トランジスタ、Ｍ２２…第２同期整流トランジスタ、１０２…入力端子、１０４…スイッチング端子、１０６…第１出力端子、１０８…第２出力端子、ＣＨ１…第１チャンネル、ＣＨ２…第２チャンネル、１０…制御部、１００…スイッチングレギュレータ。

Claims (12)

1. 入力電圧を昇圧し、複数チャンネルの出力電圧を生成する昇圧型スイッチングレギュレータであって、
   入力電圧が印加される入力端子と固定電圧端子の間に直列に設けられたインダクタおよびメイントランジスタと、
   複数チャンネルの出力端子ごとに設けられた複数の出力キャパシタと、
   複数チャンネルの出力端子ごとに、各出力端子と、前記インダクタと前記メイントランジスタの接続点であるスイッチング端子と、の間に設けられた複数の整流回路と、
   各チャンネルの出力電圧が一定となるようにデューティ比が制御されるパルス信号を生成し、前記メイントランジスタおよび各チャンネルの整流回路を前記パルス信号にもとづいて制御する制御部と、
   を備え、
   少なくともひとつのチャンネルの整流回路は、
   対応する前記出力端子と前記スイッチング端子の間に直列に設けられた、ボディダイオードのカソードが前記スイッチング端子側となる向きで設けられた第１同期整流トランジスタと、ボディダイオードのカソードが前記出力端子側となる向きで設けられた第２同期整流トランジスタと、を含み、
   前記制御部は、前記第１同期整流トランジスタを先にオンし、続いて前記第２同期整流トランジスタを前記パルス信号のパルス幅に応じた期間、オンすることを特徴とするスイッチングレギュレータ。
2. 前記制御部は、前記第１同期整流トランジスタを、前記メイントランジスタがオフする前にオンすることを特徴とする請求項１に記載のスイッチングレギュレータ。
3. 前記制御部は、前記第１同期整流トランジスタを、前記メイントランジスタがオンするタイミングでオンすることを特徴とする請求項２に記載のスイッチングレギュレータ。
4. 前記制御部は、前記第２同期整流トランジスタを、前記メイントランジスタがオフした後にオンすることを特徴とする請求項１に記載のスイッチングレギュレータ。
5. 前記制御部は、前記第１同期整流トランジスタを、前記メイントランジスタが次にオンするタイミングでオフすることを特徴とする請求項１に記載のスイッチングレギュレータ。
6. 前記制御部は、軽負荷状態において、
   前記メイントランジスタおよび前記第１同期整流トランジスタをオンする状態と、
   前記第１同期整流トランジスタおよび前記第２同期整流トランジスタをオンする状態と、
   前記第１同期整流トランジスタをオンする状態と、
   を繰り返すことを特徴とする請求項１から５のいずれかに記載のスイッチングレギュレータ。
7. 入力電圧を昇圧し、Ｎ（Ｎは２以上の整数）チャンネルの出力電圧を生成する昇圧型スイッチングレギュレータの制御方法であって、
   前記昇圧型スイッチングレギュレータは、
   入力電圧が印加される入力端子と固定電圧端子の間に直列に設けられたインダクタおよびメイントランジスタと、
   Ｎチャンネルの出力端子ごとに、各出力端子と固定電圧端子の間に設けられたＮ個の出力キャパシタと、
   Ｎチャンネルの出力端子ごとに、各出力端子と、前記インダクタと前記メイントランジスタの接続点であるスイッチング端子と、の間に設けられたＮ個の整流回路と、
   を備え、少なくともひとつのチャンネルの整流回路は、
   対応する前記出力端子と前記スイッチング端子の間に直列に設けられた、ボディダイオードのカソードが前記スイッチング端子側となる向きで設けられた第１同期整流トランジスタと、ボディダイオードのカソードが前記出力端子側となる向きで設けられた第２同期整流トランジスタと、を含むものであり、
   前記制御方法は、
   前記メイントランジスタをある期間にわたりオンするステップと、
   ｉ番目のチャンネルの前記第１同期整流トランジスタをある期間にわたりオンするステップと、
   前記ｉ番目のチャンネルの前記第１同期整流トランジスタをオンした後に、前記ｉ番目のチャンネルの前記第２同期整流トランジスタをある期間にわたりオンするステップと、
   を、ｉをインクリメントしながら繰り返し実行することを特徴とする制御方法。
8. 前記ｉ番目のチャンネルの前記第１同期整流トランジスタは、前記メイントランジスタがオフするより前にオンすることを特徴とする請求項７に記載の制御方法。
9. 前記メイントランジスタをオンするタイミングと、前記ｉ番目のチャンネルの前記第１同期整流トランジスタをオンするタイミングは同時であることを特徴とする請求項８に記載の制御方法。
10. 前記ｉ番目のチャンネルの前記第２同期整流トランジスタは、前記メイントランジスタがオフした後にオンすることを特徴とする請求項７に記載の制御方法。
11. 前記ｉ番目のチャンネルの前記第１同期整流トランジスタをオフするタイミングは、ｉをインクリメントした後に前記メイントランジスタをオンするタイミングと同時であることを特徴とする請求項７に記載の制御方法。
12. 各チャンネルの出力電圧がそれぞれの目標値に近づくようにデューティ比が制御されるチャンネルごとのパルス信号を生成するステップをさらに備え、
    前記ｉ番目の前記第２同期整流トランジスタは、ｉ番目のチャンネルのパルス信号のパルス幅に応じた期間、オンすることを特徴とする請求項７に記載の制御方法。

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