JP2009152871A - Ｐｗｍ信号発生装置及びそれを備えた電子装置 - Google Patents

Abstract

【課題】人間の視覚特性及び聴覚特性を考慮した制御を行うために必要なＰＷＭ信号を生成する場合に、上記ＰＷＭ信号の生成に必要なクロック信号の周波数をコントロールし、消費電力を削減する。
【解決手段】コントロール部５をさらに備え、クロック信号発生装置２は、制御端子７を有し、Ｎビットカウンタ３は、クロック信号が入力されるクロック端子Ｔ_ＣＬＫ及び制御端子８を有するカウンタ制御部６、並びに出力値のビット数の合計がＮとなる内部カウンタＣ_１〜Ｃ_Ｍを有し、コントロール部５は、内部カウンタＣ_１〜Ｃ_Ｍから出力されるＮビットの出力値ＮｖａｌｕｅとＤＵＴＹ比設定値ＤＵＴＹとが入力され、制御端子７及び制御端子８に制御信号Ｓｃを出力する。
【選択図】図１

Description

本発明は、一般的には電気回路に関するものであり、かつより特定的には、カウンタを使用したパルス幅変調器に関するものである。

可視光用センサとしては、シリコンフォトダイオードとＣｄＳ（硫化カドミウム）セルの２つのセンサが代表的である。シリコンフォトダイオードは小型、高速応答、安定性が高く、光通信、光ディスク用受光素子、光センサで幅広く用いられている。しかし、シリコンフォトダイオードの分光感度特性は、人間の視感度とは大きく異なり、赤外線領域に感度を持つ。それに比べてＣｄＳセルは人間の視覚に近い分光感度特性を持っており、古くからカメラの露出計や可視光検出用センサとして用いられてきている。しかし、環境負荷物質問題により、硫化カドミウムを主成分とするＣｄＳセルの使用が制限されつつあり、欧州では２００６年７月以降カドミウム、鉛、６価クロム、水銀を使用した製品は持ち込みが禁止されている。よって、環境負荷が小さいシリコンフォトダイオードで人間の視感度に近い分光感度特性を持ったセンサに対する要望が高まってきている。

また、近年、携帯電話や液晶テレビ等のバックライトの明るさを周囲の明るさに応じて自動的に調光することにより、携帯電話のバッテリー消耗を抑えたり、液晶の視認性を向上させたりする用途として、人間の視感度に近い照度センサの需要が急増してきている。

このような照度センサを用いている液晶表示装置において、液晶バックライトを駆動するドライバは、ＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）信号のＤＵＴＹ比により制御されているものが多く、液晶バックライトの駆動を制御するためのＤＵＴＹ比が可変なＰＷＭ信号を出力出来る自動調光コントロールシステムが必要とされている。

上記ドライバに入力されるＰＷＭ信号の周波数が低い場合、液晶表示装置の画面がちらつくことがある。また、人間の可聴範囲の周波数（１６Ｈｚ〜２０ｋＨｚ）では、液晶バックライトを駆動するドライバから音が鳴ることもありうるため、該ドライバには２０ｋＨｚ以上の周波数のＰＷＭ信号が入力されることが望ましいが、一般に、高い周波数の信号を出力する装置ほど消費電力が大きくなる。

従来のＰＷＭ信号発生装置１０１を図９のブロック図に従って説明する。ＰＷＭ信号発生装置１０１は、クロック信号発生装置１０２、Ｎビットカウンタ１０３及び比較器１０４を備えている。Ｎビットカウンタ１０３は、クロック信号発生装置１０２から出力されるクロック信号が入力される。なお、Ｎビットカウンタ１０３は、クロック信号発生装置１０２から出力されるクロック信号が入力される代りに、クロック信号発生装置１０２の外部からのクロック信号が入力される場合がある。

比較器１０４は、Ｎビットカウンタ１０３の出力値と、ＤＵＴＹ比設定値入力とを比較し、Ｎビットカウンタ１０３の出力値がＤＵＴＹ比設定値に到達したことを検出し、比較器１０４から出力するＰＷＭ信号のパルス幅を切り替える。ＰＷＭ周期、即ちＰＷＭ信号の周期は、クロック信号の周期をクロック周期とすると
ＰＷＭ周期＝クロック周期×２^Ｎ
で表され、ＰＷＭ信号のＤＵＴＹ比の分解能は、
ＰＷＭ信号のＤＵＴＹ比の分解能［％］＝クロック周期÷ＰＷＭ周期×１００
で表される。また、Ｎビットカウンタ１０３の単位時間当りの消費電力は、
消費電力＝クロック周波数×クロック１回当りの消費電力
で表される。

図９のＰＷＭ信号発生装置１０１と同様にＰＷＭ信号を生成するものが、特許文献１〜特許文献４に開示されている。特許文献１では、余分な論理回路を必要とせずに、デューティ比を０％から１００％まで容易に設定することができるパルス幅変調装置が開示されている。特許文献２では、少ない回路面積および低消費電力の再構築可能なカウンタおよびパルス幅変調器が開示されている。特許文献３では、ディジタル方式でプログラム可能なパルス幅変調（ＰＷＭ）変換器が開示されている。特許文献４では、回路規模を削減するとともに消費電力を低減し、ＣＰＵの設定値の書換え処理結果を即時に反映させることのできるＰＷＭ信号生成回路が開示されている。
特開平５−２７５９９４号公報（平成５年１０月２２日公開） 特開平８−８４０７９（平成８年３月２６日公開） 特開２００３−１７４３５５（２００３年６月２０日公開） 特開平１１−２１４９７０（平成１１年８月６日公開） 「人間の視覚特性を考慮した投影画像の光学的補正」画像の認識・理解シンポジウム（ＭＩＲＵ２００６）論文集， ｐｐ．４９−５５， ２００６．

図９のＰＷＭ信号発生装置１０１において、ＰＷＭ信号のＤＵＴＹ比の分解能は、液晶バックライトが有し、ＰＷＭ信号により駆動される発光素子が発する光の輝度の分解能と等しい。一方、人間の視覚特性に関して、人間は、輝度の変化には敏感であり、非特許文献１に記載されているように１％程度の輝度の変化を知覚できる。上記発光素子を用いている液晶パネルに表示された画像を見ている人間にストレスが生じないように、人間が輝度の変化を知覚できない程度に上記発光素子の輝度を変化させようとすると、輝度の変化率を０．２％以下にする必要がある。このため、上記ＰＷＭ信号のＤＵＴＹ比の分解能は０．２％以下にするのが望ましい。

図９のＰＷＭ信号発生装置１０１において、仮にＰＷＭ周期を５０μｓ（ＰＷＭ信号の周波数を２０ｋＨｚ）、ＰＷＭ信号のＤＵＴＹ比の分解能を０．１％とすると、必要なクロック周期は０．０５μｓ（クロック信号の周波数は２０ＭＨｚ）となる。この時のＮビットカウンタ１０３のビット数Ｎは、Ｎ＝１０となる。

周波数２０ＭＨｚのクロック信号が、常時Ｎビットカウンタ１０３に入力されているとすると、クロック信号発生装置１０２の消費電力の増大が問題となる。例えば、クロック１回当りの消費電力をＡ［Ｗ］とすると、２０×Ａ［ＭＷ／ｓ］の電力が必要となる。

以上のように、従来のＰＷＭ信号発生装置１０１では、人間の可聴範囲の周波数より高い周波数のＰＷＭ信号を出力し、該ＰＷＭ信号により人間が知覚出来ない程度の分解能で発光素子の輝度を変化させようとすると、消費電力が増大してしまうという問題点が生じていた。

また、静音性を追求したモータでは、ドライバから音が鳴ることによる影響が大きいので、このようなモータについても２０ｋＨｚ以上の周波数のＰＷＭ信号が入力される必要があるが、やはり消費電力が増大してしまう。

本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、人間の視覚特性及び聴覚特性を考慮した制御を行うために必要なＰＷＭ信号を生成する場合に、上記ＰＷＭ信号の生成に必要なクロック信号の周波数をコントロールし、消費電力を削減したＰＷＭ信号発生装置を提供することにある。

本発明のＰＷＭ信号発生装置は、上記課題を解決するために、クロック信号を発生するクロック信号発生手段と、上記クロック信号をカウントし、出力値のビット数の合計がＮとなるＮビットカウンタと、上記Ｎビットカウンタから出力されるＮビットの出力値とＮビットのＤＵＴＹ比設定値とを比較し、上記Ｎビットの出力値と上記ＮビットのＤＵＴＹ比設定値とのどちらが大きいかに応じて、出力するＰＷＭ信号のレベルをハイレベルまたはローレベルに切り替える比較手段とを備えるＰＷＭ信号発生装置において、コントロール手段をさらに備え、上記Ｎビットカウンタは、上記クロック信号が入力されるクロック端子を有するカウンタ制御手段、及び出力値のビット数の合計がＮとなる２〜Ｎ個の内部カウンタを有し、上記コントロール手段は、上記２〜Ｎ個の内部カウンタから出力されるＮビットの出力値と上記ＮビットのＤＵＴＹ比設定値とに基づいて、上記クロック信号発生手段及び上記カウンタ制御手段に出力する制御信号を生成し、上記クロック信号発生手段は、上記制御信号により上記クロック信号の周期を変更し、上記カウンタ制御手段は、上記制御信号により上記２〜Ｎ個の内部カウンタに上記クロック信号を割り振ることを特徴とする。

上記発明によれば、上記クロック信号発生手段は、上記制御信号が入力されることにより、上記クロック信号の周期を変更出来る。また、上記カウンタ制御手段は、上記制御信号が入力されることにより、上記２〜Ｎ個の内部カウンタそれぞれに上記クロック信号を割り振る、即ち上記２〜Ｎ個の内部カウンタそれぞれに適切なタイミングで適切な周期のクロック信号を入力することが出来る。

従って、上記Ｎビットカウンタから出力されるＮビットカウンタの出力値を、より少ないクロック回数、即ちより低いクロック周波数と適切な時間とで上記ＤＵＴＹ比設定値に近づけることができる。上記Ｎビットカウンタと上記クロック信号発生手段とにより、上記比較手段は、上記ＮビットのＤＵＴＹ比設定値により定まる所定のＰＷＭ信号のＤＵＴＹ比、並びに上記クロック信号発生手段の回路定数及び上記Ｎビットの出力値を０に戻す設定値により定まる所定のＰＷＭ周期を有し、従来のＰＷＭ信号発生装置から出力されるＰＷＭ信号と同一であり、人間の視覚特性及び聴覚特性を考慮した制御を行うために必要なＰＷＭ信号を、より少ない消費電力で発生させることが可能となる。

また、本発明のＰＷＭ信号発生装置は、上記課題を解決するために、クロック信号を発生するクロック信号発生手段と、上記クロック信号をカウントし、出力値のビット数の合計がＮとなるＮビットカウンタと、上記Ｎビットカウンタから出力されるＮビットの出力値とＮビットのＤＵＴＹ比設定値とを比較し、上記Ｎビットの出力値と上記ＮビットのＤＵＴＹ比設定値とのどちらが大きいかに応じて、出力するＰＷＭ信号のレベルをハイレベルまたはローレベルに切り替える比較手段とを備えるＰＷＭ信号発生装置において、コントロール手段をさらに備え、上記Ｎビットカウンタは、カウンタ制御手段、及び出力値のビット数の合計がＮとなる２〜Ｎ個の内部カウンタを有し、上記２〜Ｎ個の内部カウンタは、イネーブル端子をそれぞれ有し、上記クロック信号は、上記２〜Ｎ個の内部カウンタに入力され、上記コントロール手段は、上記２〜Ｎ個の内部カウンタから出力されるＮビットの出力値と上記ＮビットのＤＵＴＹ比設定値とに基づいて、上記クロック信号発生手段及び上記カウンタ制御手段に出力する制御信号を生成し、上記クロック信号発生手段は、上記制御信号により上記クロック信号の周期を変更し、上記カウンタ制御手段は、上記制御信号に応じて、上記イネーブル端子をアクティブにする信号を出力し、上記２〜Ｎ個の内部カウンタは、上記イネーブル端子がアクティブである場合に、上記クロック信号をカウントし、上記イネーブル端子が非アクティブである場合に、上記クロック信号をカウントしないことを特徴とする。

上記Ｎビットカウンタの構成は、消費電力の観点では優れているが、上記カウンタ制御手段がスイッチを有し、該スイッチにより上記クロック信号を割り振る構成の場合、スイッチングのノイズが入るので、ノイズにより誤動作する虞がある。そこで、上記２〜Ｎ個の内部カウンタにそれぞれイネーブル端子を設け、該イネーブル端子がアクティブである場合に、内部カウンタはクロック信号をカウントする。これにより、カウンタ制御手段が直接スイッチなどによってクロック信号を直接割り振ることがない。上記クロック信号は、上記２〜Ｎ個の内部カウンタ全てに割り振られ、上記２〜Ｎ個の内部カウンタは、上記クロック信号によりカウント動作を行うか否かを、上記イネーブル端子に入力される信号よって制御される。

上記２〜Ｎ個の内部カウンタがカウント動作を行うには、上記イネーブル端子がアクティブであることと、上記クロック信号が入力されることとの両方が必要である。よって、上記イネーブル端子に入力される信号にノイズが含まれても、その瞬間に上記クロック信号の立上り又は立下りが、上記２〜Ｎ個の内部カウンタに入力されていなければ、上記Ｎビットカウンタは誤動作しない。従って、ノイズにより誤動作することを回避できる。

上記ＰＷＭ信号発生装置では、上記クロック信号発生手段は、多段接続される３個以上の奇数個のインバータを有し、上記３個以上の奇数個のインバータの内、最前段のインバータの入力が最終段のインバータの出力に接続され、上記３個以上の奇数個のインバータは、上記クロック信号の周期を決めるための２〜Ｎ個のキャパシタをそれぞれ有し、上記２〜Ｎ個のキャパシタの内、１〜Ｎ−１個のキャパシタに、上記制御信号により開閉するスイッチがそれぞれ直列に接続されてもよい。

上記クロック信号発生手段は、上記制御信号により上記スイッチを開閉し、上記２〜Ｎ個のキャパシタそれぞれの合成容量値を切り替える。これにより、上記クロック信号の周期を変更出来る。

上記ＰＷＭ信号発生装置では、上記２〜Ｎ個のキャパシタの内、２つのキャパシタ間の容量の誤差が０．５％以下であってもよい。

これにより、上記３個以上の奇数個のインバータの内、２つのインバータ間のクロック周期の相対誤差は、０．５％以下と非常に小さくなるので、上記２〜Ｎ個の内部カウンタに入力されるクロック間の位相の同期と、上記２〜Ｎ個の内部カウンタに入力されるクロック間の周期の整合とを取ることが出来る。

上記ＰＷＭ信号発生装置では、上記２〜Ｎ個の内部カウンタにおけるビット数の差が、０または１であってもよい。

これにより、上記２〜Ｎ個の内部カウンタにおける状態の総数が少なくなり、上記ＰＷＭ信号の周期であるＰＷＭ周期におけるクロックの数が少なくなるので、ＰＷＭ信号発生装置の消費電力の低減が図れる。

上記ＰＷＭ信号発生装置では、上記比較手段の出力にハザード対策手段をさらに備えてもよい。

これにより、上記比較手段から出力されるＰＷＭ信号に、クロックパルスよりも細いパルスであるハザードが生じた場合でも、これを消去して出力できるので、上記ＰＷＭ信号発生装置が接続される装置の誤作動を防ぐことが出来る。

上記ＰＷＭ信号発生装置では、上記カウンタ制御手段は、上記制御信号及び上記Ｎビットの出力値が入力されてもよい。

ＰＷＭ周期は、上記Ｎビットカウンタの生成するデジタル値によるノコギリ波の周期と一致する。上記カウンタ制御手段は、上記Ｎビットカウンタの出力値がＭＡＸになった後に０に戻ることで、上記ノコギリ波の周期は、最下位内部カウンタのクロック周期×２のＮ乗となっていたが、上記Ｎビットカウンタの値がある値以上になると０に戻るように設定する。これにより、上記ＰＷＭ周期が、上記最下位内部カウンタのクロック周期と上記ある値との積となり、上記ＰＷＭ周期が可変となる、即ち上記ＰＷＭ周期の設定の自由度が増す。また、上記ある値を外部から設定可能とすると、外部からＰＷＭ周期のコントロールも可能となる。

本発明の電子装置は、上記いずれかのＰＷＭ信号発生装置を備えているので、従来のＰＷＭ信号発生装置を備える場合よりも消費電力を削減することが出来る。

本発明のＰＷＭ信号発生装置は、以上のように、コントロール手段をさらに備え、クロック信号発生手段は、第１制御端子を有し、Ｎビットカウンタは、クロック信号が入力されるクロック端子及び第２制御端子を有するカウンタ制御手段、並びに出力値のビット数の合計がＮとなる２〜Ｎ個の内部カウンタを有し、上記コントロール手段は、上記２〜Ｎ個の内部カウンタから出力されるＮビットの出力値とＤＵＴＹ比設定値とが入力され、上記第１制御端子及び上記第２制御端子に制御信号を出力するものである。

それゆえ、人間の視覚特性及び聴覚特性を考慮した制御を行うために必要なＰＷＭ信号を生成する場合に、上記ＰＷＭ信号の生成に必要なクロック信号の周波数をコントロールし、消費電力を削減するＰＷＭ信号発生装置を提供するという効果を奏する。

〔実施の形態１〕
本発明の一実施形態について図１〜図７に基づいて説明すれば、以下の通りである。

図１に、本発明の実施形態に係るＰＷＭ信号発生装置１のブロック図を示す。ＰＷＭ信号発生装置１は、クロック信号発生装置２、Ｎビットカウンタ３、比較器４及びコントロール部５を備えている。

Ｎビットカウンタ３は、クロック信号発生装置２から出力されるクロック信号ＣＬＫをカウントし、Ｎビットの出力値Ｎｖａｌｕｅとして比較器４及びコントロール部５へ出力する。Ｎビットの出力値Ｎｖａｌｕｅによりデジタル的なノコギリ波が生成される。

比較器４は、Ｎビットカウンタ３のＮビットの出力値Ｎｖａｌｕｅ（これ以降単に出力値Ｎｖａｌｕｅと称する）とＮビットのＤＵＴＹ比設定値ＤＵＴＹ（これ以降単にＤＵＴＹ比設定値ＤＵＴＹと称する）とを比較し、出力値ＮｖａｌｕｅとＤＵＴＹ比設定値ＤＵＴＹのどちらが大きいかに応じて、出力するＰＷＭ信号ＰＷＭのハイレベルまたはローレベルを切り替える。具体的には、Ｎビットの出力値Ｎｖａｌｕｅにより生成されたデジタル的なノコギリ波の値が、ある値より大きいか小さいかを判定し、大きい場合はハイレベルの信号を、小さい場合はローレベルの信号を出力することによりＰＷＭ信号ＰＷＭを出力する。

コントロール部５は、出力値ＮｖａｌｕｅとＤＵＴＹ比設定値ＤＵＴＹとを比較し、制御信号Ｓｃを生成する。生成された制御信号Ｓｃは、後述する制御端子７及び制御端子８へ出力される。

コントロール部５は、出力値Ｎｖａｌｕｅ＜ＤＵＴＹ比設定値ＤＵＴＹの場合、出力値Ｎｖａｌｕｅ＝ＤＵＴＹ比設定値となるように制御信号Ｓｃを出力する。具体的には、後述する内部カウンタＣ_１〜Ｃ_Ｍの上位カウンタの値＝ＤＵＴＹ比設定値ＤＵＴＹの対応するビットの値か否かを比較し、『＝』の場合、次の上位カウンタの値＝ＤＵＴＹ比設定値ＤＵＴＹの対応するビットの値か否かを比較する。『＝』でない場合、上記上位カウンタの最下位ビットの値を＋１とするように制御信号Ｓｃを出力する。上記動作を繰り返し、最終的には出力値Ｎｖａｌｕｅ＝ＤＵＴＹ比設定値となり、出力値Ｎｖａｌｕｅ＜ＤＵＴＹ比設定値ＤＵＴＹのモードを抜ける。

出力値Ｎｖａｌｕｅ≧ＤＵＴＹ比設定値ＤＵＴＹの場合、出力値ＮｖａｌｕｅがＭＡＸを超えて０となるように制御信号Ｓｃを出力する。具体的には、出力値Ｎｖａｌｕｅ＝ＭＡＸ（１・・・１）か否かを比較し、ＭＡＸであれば全ての内部カウンタにクロックを入力、即ち全ての内部カウンタの最下位ビットの値を＋１し、出力値Ｎｖａｌｕｅ＝０となるように制御信号Ｓｃを出力する。出力値Ｎｖａｌｕｅ＝ＭＡＸ（１・・・１）でない場合、内部カウンタＣ_１〜Ｃ_Ｍの上位カウンタの値＝ＭＡＸ（１・・・１）か否かを比較し、『＝』の場合、次の上位カウンタの値＝ＭＡＸ（１・・・１）か否かを比較します。『＝』でない場合、上記上位カウンタの最下位ビットの値を＋１とするように制御信号Ｓｃを出力する。上記動作を繰り返し、最終的には出力値Ｎｖａｌｕｅ＝０となり、出力値Ｎｖａｌｕｅ≧ＤＵＴＹ比設定値ＤＵＴＹのモードを抜ける。

クロック信号発生装置２は、制御端子７を有しており、コントロール部５から出力され制御端子７に入力される制御信号Ｓｃにより、出力するクロック信号ＣＬＫの周期を変化出来る。周期を変化した後のクロック信号ＣＬＫは、Ｎビットカウンタ３が有するカウンタ制御部６へ出力される。

Ｎビットカウンタ３は、カウンタ制御部６及びＭ個の内部カウンタＣ_１〜Ｃ_Ｍを有している。ここで、内部カウンタの個数Ｍは、２以上かつＮ以下とする。

Ｎビットカウンタ３も、クロック信号発生装置２と同様に制御端子８を有している。制御端子８は、カウンタ制御部６に設けられている。コントロール部５から出力され制御端子８に入力される制御信号Ｓｃにより、クロック信号発生装置２からカウンタ制御部６のクロック端子Ｔ_ＣＬＫに入力されたクロック信号ＣＬＫを、Ｍ個の内部カウンタＣ_１〜Ｃ_Ｍのクロック端子ＣＫに割り振る。即ち内部カウンタＣ_１〜Ｃ_Ｍそれぞれに適切なタイミングで適切な周期のクロック信号を入力することが出来る。これにより、少ないクロック回数と適切な時間とで出力値ＮｖａｌｕｅをＤＵＴＹ比設定値ＤＵＴＹに近づけることができる。

なお、カウンタ制御部６は、クロック信号ＣＬＫと共に出力値Ｎｖａｌｕｅが入力されても良い。

後述するＰＷＭ周期は、Ｎビットカウンタ３の生成するデジタル値によるノコギリ波の周期と一致する。カウンタ制御部６は、Ｎビットカウンタ３の出力値がＭＡＸになった後に０に戻ることで、上記ノコギリ波の周期は、最下位内部カウンタのクロック周期×２のＮ乗となるが、Ｎビットカウンタ３の値がある値以上になると０に戻るように設定する。これにより、上記ＰＷＭ周期が、上記最下位内部カウンタのクロック周期と上記ある値との積になり、上記ＰＷＭ周期が可変となる、即ち上記ＰＷＭ周期の設定の自由度が増す。また、上記ある値を外部から設定可能とすると、外部からＰＷＭ周期のコントロールも可能となる。

比較器４から出力される信号において、ＰＷＭ周期、即ちＰＷＭ信号ＰＷＭの周期は、
ＰＷＭ周期＝最下位内部カウンタのクロック周期×２^Ｎ
で表され、ＰＷＭ信号のＤＵＴＹ比の分解能は、
ＰＷＭ信号のＤＵＴＹ比の分解能［％］＝最下位内部カウンタのクロック周期
÷ＰＷＭ周期×１００
＝１００／２^Ｎ［％］
で表される。また、Ｎビットカウンタ３の単位時間当りの消費電力は

で表される。

カウンタの出力が０から始まり、ＭＡＸになり、また０に戻るのに必要なクロック数は、Ｍビットカウンタの場合２^Ｍとなる。内部カウンタの出力がそれぞれ０からＭＡＸになり、また０に戻るため、トータルのクロック数は、各内部カウンタが０に戻るために必要なクロック数の和となる。上記数式では、消費電力は、クロック回数×クロック１回あたりの消費電力としており、クロック１回当りの消費電力がどの場合も等しいと仮定している。

ここで、ａ_ｎ（ｎ＝１〜Ｍ）は、内部カウンタＣ_１〜Ｃ_Ｍのビット数であり、ＰＷＭ信号発生装置１の設計段階に決定後は変更されない。内部カウンタのビット数を減らすほど消費電力は削減されるが、クロック信号発生装置２が有する、キャパシタとスイッチとの数が増えるため、クロック信号発生装置２の回路面積は増える。従って、全体のバランスを考えて設計する必要がある。

例えばＮビットカウンタ３が９ビットカウンタであり、かつ内部カウンタＣ_１及びＣ_２を有するカウンタである場合、４ビットカウンタＣ_１と５ビットカウンタＣ_２とに分割されるので、Ｍ＝２、ａ１＝４、ａ２＝５となり、Ｎビットカウンタ３の消費電力は

となる。

上記の例に示されるように、ＮビットカウンタをＭ個の内部カウンタに分割する場合、できるだけ等しいビット数になるように内部カウンタを分割すると、ＰＷＭ周期におけるのクロックの数を少なく出来る。

これは、できるだけ等しいビット数に分割することにより、各内部カウンタの状態の総数が少なくなるためである。ＰＷＭ周期中のクロックの数が少ないほど、ＰＷＭ信号発生装置の消費電力の低減が図れるというメリットがある。

ＰＷＭ信号発生装置１の一例として、Ｎ＝１０、Ｍ＝５とし、１０ビットカウンタを２ビットカウンタ５個に分割し、ＰＷＭ周期を５０μｓ（２０ｋＨｚ）、ＰＷＭ信号のＤＵＴＹ比の分解能を０．１％とすると、最下位２ビットカウンタのクロック周期は０．０５μｓ（２０ＭＨｚ）となる。また、各２ビットカウンタのクロック周期は、上位の２ビットカウンタになるに従って４倍、となる。即ち、５個の２ビットカウンタについて、最下位から最上位までの順番でクロック周期を記載すると、０．０５μｓ（２０ＭＨｚ）、０．２μｓ（５ＭＨｚ）、０．８μｓ（１．２５ＭＨｚ）、３．２μｓ（３１２．５ｋＨｚ）及び１２．８μｓ（７８．１ｋＨｚ）となる。この時、クロック１回当りの消費電力をＡ［Ｗ］とすると、クロック信号発生装置２の単位時間当たりの消費電力は、
（２^２＋２^２＋２^２＋２^２＋２^２）／（５０×１０^−６）×Ａ［Ｗ／ｓ］
＝０．４０×Ａ［ＭＷ／ｓ］
となり、図９に示す従来のクロック信号発生装置１０２の消費電力２０×Ａ［ＭＷ／ｓ］の電力と比較して１／５０と大幅に削減されている。

図２は、本発明の実施の形態に係るＰＷＭ信号発生装置１が備えるクロック信号発生装置２の回路図である。クロック信号発生装置２は、全体で１つの発振器であり、電流源を負荷とするインバータ９〜１１（以降、単にインバータ９〜１１と称する）、バッファ１２及び制御端子７を備えている。制御端子７は、コントロール部５に接続されており、制御信号Ｓｃが入力される。

インバータ９は、電流源Ｉ_９、ＭＯＳＦＥＴＭ_９、キャパシタＣ_９１〜Ｃ_９Ｍ及びスイッチＳＷ_９１〜ＳＷ_{９（Ｍ−１）}を有している。インバータ１０は、電流源Ｉ_１０、ＭＯＳＦＥＴＭ_１０、キャパシタＣ_１０１〜Ｃ_１０Ｍ及びスイッチＳＷ_１０１〜ＳＷ_{１０（Ｍ−１）}を有している。インバータ１１は、電流源Ｉ_１１、ＭＯＳＦＥＴＭ_１１、キャパシタＣ_１１１〜Ｃ_１１Ｍ及びスイッチＳＷ_１１１〜ＳＷ_{１１（Ｍ−１）}を有している。なお、ＭＯＳＦＥＴＭ_９、ＭＯＳＦＥＴＭ_１０及びＭＯＳＦＥＴＭ_１１の代りに、バイポーラトランジスタを用いても良い。

インバータ９について、ＭＯＳＦＥＴＭ_９のゲートは、バッファ１２の入力に接続されている。電流源Ｉ_９の入力は、電源電圧ＶＣＣに接続されている。電流源Ｉ_９の出力は、ＭＯＳＦＥＴＭ_９のドレイン及びＭＯＳＦＥＴＭ_１０のゲートに接続されている。ＭＯＳＦＥＴＭ_９のソースは接地されている。キャパシタＣ_９１〜Ｃ_{９（Ｍ−１）}及びスイッチＳＷ_９１〜ＳＷ_{９（Ｍ−１）}は、それぞれ直列に接続される。これにより、１つのキャパシタと１つのスイッチとによる直列回路が（Ｍ−１）個構成される。（Ｍ−１個）の直列回路とキャパシタＣ_９Ｍとは、ＭＯＳＦＥＴＭ_９のドレイン−ソース間に並列に接続される。スイッチＳＷ_９１〜ＳＷ_{９（Ｍ−１）}は、コントロール部５からの制御信号Ｓｃが、制御端子７を介して入力され、制御信号Ｓｃに応じて開閉する。

インバータ１０について、電流源Ｉ_１０の入力は、電源電圧ＶＣＣに接続されている。電流源Ｉ_１０の出力は、ＭＯＳＦＥＴＭ_１０のドレイン及びＭＯＳＦＥＴＭ_１１のゲートに接続されている。ＭＯＳＦＥＴＭ_１０のソースは接地されている。キャパシタＣ_１０１〜Ｃ_{１０（Ｍ−１）}及びスイッチＳＷ_１０１〜ＳＷ_{１０（Ｍ−１）}は、それぞれ直列に接続される。これにより、１つのキャパシタと１つのスイッチとによる直列回路が（Ｍ−１）個構成される。（Ｍ−１個）の直列回路とキャパシタＣ_１０Ｍとは、ＭＯＳＦＥＴＭ_１０のドレイン−ソース間に並列に接続される。スイッチＳＷ_１０１〜ＳＷ_{１０（Ｍ−１）}は、コントロール部５からの制御信号Ｓｃが、制御端子７を介して入力され、制御信号Ｓｃに応じて開閉する。

インバータ１１について、電流源Ｉ_１１の入力は、電源電圧ＶＣＣに接続されている。電流源Ｉ_１１の出力は、ＭＯＳＦＥＴＭ_１１のドレイン及びバッファ１２の入力に接続されている。ＭＯＳＦＥＴＭ_１１のソースは接地されている。キャパシタＣ_１１１〜Ｃ_{１１（Ｍ−１）}及びスイッチＳＷ_１１１〜ＳＷ_{１１（Ｍ−１）}は、それぞれ直列に接続される。これにより、１つのキャパシタと１つのスイッチとによる直列回路が（Ｍ−１）個構成される。（Ｍ−１個）の直列回路とキャパシタＣ_１１Ｍとは、ＭＯＳＦＥＴＭ_１１のドレイン−ソース間に並列に接続される。スイッチＳＷ_１１１〜ＳＷ_{１１（Ｍ−１）}は、コントロール部５からの制御信号Ｓｃが、制御端子７を介して入力され、制御信号Ｓｃに応じて開閉する。

スイッチＳＷ_９１〜ＳＷ_{９（Ｍ−１）}、スイッチＳＷ_１０１〜ＳＷ_{１０（Ｍ−１）}及びスイッチＳＷ_１１１〜ＳＷ_{１１（Ｍ−１）}は、それぞれが同一のタイミングで開閉されるが、これに限定されず、異なるタイミングで開閉させても良い。例えばスイッチＳＷ_９１からスイッチＳＷ_{９（Ｍ−１）}までを、一定時間毎に１つずつ順番に閉じるようにしても良い。

クロック信号発生装置２が、制御端子７を介して入力される制御信号Ｓｃにより、クロック周期、即ちカウンタ制御部６に出力するクロック信号ＣＬＫの周期を変更する時に、変更前のクロック信号ＣＬＫと変更後のクロック信号ＣＬＫとの間に位相差や、クロック周期の誤差がある場合、ＰＷＭ信号発生装置１が比較器４から出力するＰＷＭ信号ＰＷＭのパルス幅の誤差は、上記位相差と上記クロック周期の誤差とにより増加することとなる。そのため、クロック信号発生装置２の内部回路を、内部カウンタＣ_１〜Ｃ_Ｍに入力されるクロック間の位相の同期と、内部カウンタＣ_１〜Ｃ_Ｍに入力されるクロック間の周期の整合とを取ることが可能である構成、即ち２つの変更前後のクロック間の、位相差とクロック周期の誤差とを最小とするような構成とする必要がある。

図２に示す一つの発信器であるクロック信号発生装置２では、制御信号Ｓｃにより、スイッチＳＷ_９１〜ＳＷ_{９（Ｍ−１）}、スイッチＳＷ_１０１〜ＳＷ_{１０（Ｍ−１）}及びスイッチＳＷ_１１１〜ＳＷ_{１１（Ｍ−１）}を開閉する。これにより、ＭＯＳＦＥＴＭ_９〜ＭＯＳＦＥＴＭ_１１のドレイン−ソース間の容量値を切り替え、バッファ１２から出力されるクロック信号ＣＬＫのクロック周期を切り替える構成になっている。

例えば図２において、スイッチＳＷ_９１、スイッチＳＷ_１０１及びスイッチＳＷ_１１１を、制御信号Ｓｃにより同一のタイミングでＯＮし、このタイミングで他のスイッチをＯＦＦする。これにより、ＭＯＳＦＥＴＭ_９のドレイン−ソース間の容量値は、並列に接続されたキャパシタＣ_９１とキャパシタＣ_９Ｍとの合成容量値に切り替えられる。

同様に、ＭＯＳＦＥＴＭ_１０のドレイン−ソース間の容量値は、並列に接続されたキャパシタＣ_１０１とキャパシタＣ_１０Ｍとの合成容量に切り替えられ、ＭＯＳＦＥＴＭ_１１のドレイン−ソース間の容量値は、並列に接続されたキャパシタＣ_１１１とキャパシタＣ_１１Ｍとの合成容量に切り替えられる。このように各ＭＯＳＦＥＴのドレイン−ソース間の容量値を同時に切り替えることにより、バッファ１２から出力されるクロック信号ＣＬＫの周期が変更される。

この場合、クロック周期の相対誤差、即ちある制御信号Ｓｃの設定におけるクロック周期を基準とした場合の、他の制御信号Ｓｃの設定におけるクロック周期に対する誤差は、キャパシタ間の相対誤差、即ち各インバータの出力に接続されているキャパシタ間の容量値の誤差により制限される。図２において、キャパシタＣ_１１１とキャパシタＣ_１１Ｍとが共に設計値より１０％低い容量値であっても、上記キャパシタ間の相対誤差としては０％となる。

一般に、クロック周期の絶対値（設計値）は、キャパシタ容量の設計値に対する誤差により、誤差が発生する。上記クロック周期の絶対値に対する誤差は、１０％程度である。

一方、同一チップ内のキャパシタ間の相対誤差は０．５％以下と非常に小さいため、上記クロック周期の相対誤差も０．５％以下と非常に小さくなる。また、クロック周期変更前後のクロック信号ＣＬＫは、同一の発信器、即ちクロック信号発生装置２から発生する信号なので、クロック周期変更前後のクロック信号ＣＬＫの位相差は０となる。

〔実施例１〕
図３に、本実施例１に係るクロック信号発生装置１３のブロック図を示す。クロック信号発生装置１３は、図２のクロック信号発生装置２において、Ｍ＝２とすることにより実現できる。なお、図３において、キャパシタＣ_９１、キャパシタＣ_１０１及びキャパシタＣ_１１１の容量値をＣ_Ａ、並びにキャパシタＣ_９１、キャパシタＣ_１０１及びキャパシタＣ_１１１の容量値をＣ_Ｂとするが、これに限らず、全てのキャパシタの容量値を同一としても良い。

図３において、制御信号Ｓｃにより、スイッチＳＷ_９１、スイッチＳＷ_１０１及びスイッチＳＷ_１１１がＯＮ、即ち導通する。この時、ＭＯＳＦＥＴＭ_９〜ＭＯＳＦＥＴＭ_１１のドレイン−ソース間の容量Ｃ_ＭＯＳは、次式で表される。

Ｃ_ＭＯＳ＝Ｃ_Ａ＋Ｃ_Ｂ＝Ｃ_Ａ（１＋Ｃ_Ｂ／Ｃ_Ａ）
上式より、ＭＯＳＦＥＴＭ_９〜ＭＯＳＦＥＴＭ_１１のドレイン−ソース間の容量Ｃ_Ｍは、上述した３つのスイッチの導通前と比較して（１＋Ｃ_Ｂ／Ｃ_Ａ）倍となる。これにより、ＭＯＳＦＥＴＭ_９〜ＭＯＳＦＥＴＭ_１１のドレイン−ソース間の電荷が保持される時間が（１＋Ｃ_Ｂ／Ｃ_Ａ）倍となり、その結果、バッファ１２から出力されるクロック信号ＣＬＫの周期が（１＋Ｃ_Ｂ／Ｃ_Ａ）倍となる。

図４は、図３のクロック信号発生装置１３における波形図であり、ＭＯＳＦＥＴＭ_９〜ＭＯＳＦＥＴＭ_１１のゲート端子、制御信号Ｓｃ及びクロック信号ＣＬＫの波形が示されている。

図４において、制御信号Ｓｃがローレベル、即ち制御信号Ｓｃ＝０Ｖの時は、スイッチＳＷ_９１、スイッチＳＷ_１０１及びスイッチＳＷ_１１１がＯＦＦ、即ち遮断されているため、クロック信号ＣＬＫは、クロック周期Ｔのクロック信号である。

制御信号Ｓｃがハイレベル、即ち制御信号Ｓｃ＝１．５Ｖの時は、スイッチＳＷ_９１、スイッチＳＷ_１０１及びスイッチＳＷ_１１１が導通し、クロック信号ＣＬＫは、クロック周期が（１＋Ｃ_Ｂ／Ｃ_Ａ）Ｔであるクロック信号となる。

以上のように、クロック信号発生装置１３は、制御信号Ｓｃにより、出力するクロック信号の周期を変化出来る。

次に、図５に、本実施例１に係るＰＷＭ信号発生装置１４のブロック図を示す。ＰＷＭ信号発生装置１４は、図１のＰＷＭ信号発生装置１においてＮ＝２、Ｍ＝２としたものであり、クロック信号発生装置２に代えてクロック信号発生装置１５を備え、Ｎビットカウンタ３に代えて２ビットカウンタ１６を備えている。２ビットカウンタ１６は、内部カウンタＣ_１及びＣ_２を有している。

なお、クロック信号発生装置１５は、図３のクロック信号発生装置１３が有する６つのキャパシタの容量値を全て同一としたものであり、２ビットの制御信号Ｓｃにより、クロック周期を２倍に変更できる。

図６は、図５のＰＷＭ信号発生装置１４におけるタイミングチャートである。図６において、ＲＳＴ＿Ｎは、ハイレベルの場合、Ｎビットカウンタが動作可能になる信号であり、本実施例１では２ビットカウンタ１６の外部からカウンタ制御部６に入力される。ＣＬＫは、クロック信号発生装置１５からカウンタ制御部６に入力されるクロック信号であり、クロック周期、即ち該クロック信号の周期はＴである。制御信号Ｓｃは、２ビットのデジタル信号であり、コントロール部５から制御端子７及び制御端子８に入力される。２ｖａｌｕｅは、２ビットカウンタ１６の出力値であり、２ビットのデジタル信号である。ＰＷＭは、比較器４から出力されるＰＷＭ信号である。そして、ＤＵＴＹは、比較器４とコントロール部５とに入力されるＤＵＴＹ比設定値である。

２ビットカウンタ場合、制御信号Ｓｃ＝０１の時、上位の１ビットの内部カウンタが有する端子ＣＫに、クロック信号ＣＬＫを入力する。制御信号Ｓｃ＝１０の時、下位の１ビットの内部カウンタが有する端子ＣＫに、クロック信号ＣＬＫを入力する。出力値２ｖａｌｕｅ＝１１の時は、ＤＵＴＹ比設定値ＤＵＴＹに係わらず、制御信号Ｓｃ＝１１となる。

制御信号Ｓｃ＝１１となる時は、２ビットカウンタ１６の出力値２ｖａｌｕｅが最大、即ち１１の時で、下位の１ビットの内部カウンタにクロック信号ＣＬＫを入力することで、上位１ビットカウンタが１→０、下位1ビットカウンタが１→０となり、２ビットカウンタ１６の出力値２ｖａｌｕｅは００となる。つまり出力値２ｖａｌｕｅが最大になった後、また０に戻る動作をさせる。

図６のタイミングチャートは、各内部カウンタがクロック信号ＣＬＫの立ち下がり時にカウントしている場合のものであるが、これに限定されず、各内部カウンタは、クロック信号ＣＬＫの立ち上がり時にカウントしてもよい。

図５のＰＷＭ信号発生装置１４が備える比較器４は、上述したように、出力値２ｖａｌｕｅがＤＵＴＹ比設定値ＤＵＴＹより大きい場合に、ＰＷＭ信号ＰＷＭをローレベルにすることにより、ＰＷＭ信号ＰＷＭのパルス幅を切り替える。よって、図６において時間ｔが０ｎｓ〜１０００ｎｓの時、ＤＵＴＹ比設定値ＤＵＴＹは００であるので、出力値２ｖａｌｕｅが００である場合はＰＷＭ信号ＰＷＭがハイレベル、出力値２ｖａｌｕｅが１０及び１１である場合はＰＷＭ信号ＰＷＭがローレベルとなる。従って、時間ｔが０ｎｓ〜１０００ｎｓの時、ＰＷＭ信号ＰＷＭは、ハイレベルの期間が１Ｔ、ローレベルの期間が３Ｔの信号となる。

同様に、時間ｔが１０００ｎｓ〜２０００ｎｓの時、ＤＵＴＹ比設定値ＤＵＴＹは０１であるので、ＰＷＭ信号ＰＷＭは、ハイレベルの期間とローレベルの期間とが共に２Ｔの信号となる。時間ｔが２０００ｎｓ〜３０００ｎｓの時、ＤＵＴＹ比設定値ＤＵＴＹは１０であるので、ＰＷＭ信号ＰＷＭは、ハイレベルの期間が３Ｔ、ローレベルの期間が１Ｔの信号となる。時間ｔが３０００ｎｓを越えると、ＤＵＴＹ比設定値ＤＵＴＹは１１であるので、ＰＷＭ信号ＰＷＭは、ハイレベルの期間が４Ｔ、ローレベルの期間が０Ｔの信号となり、常にハイレベルとなる。

〔実施例２〕
図７に、本実施例２に係るＰＷＭ信号発生装置１７のブロック図を示す。ＰＷＭ信号発生装置１７は、図１のＰＷＭ信号発生装置１において、比較器４の出力にハザード対策回路１８を接続したものである。

ＰＷＭ信号発生装置１において、カウンタ値の遷移期間中、カウンタからの出力は各ビット値が不定となることがあるので、比較器の比較結果であるＰＷＭ信号ＰＷＭにおいて、ハザード（細いパルス）が出力されることがある。このハザードのため、ＰＷＭ信号発生装置１が接続され、ＰＷＭ信号ＰＷＭが入力される装置がおいて誤作動する可能性がある。このため、上記ハザードを消去する装置として、比較器４の出力にハザード対策回路１８を接続することが望ましい。

上記ハザードを消去する方法として、例えばハザード対策回路１８がローパスフィルタとバッファとを有し、上記ローパスフィルタによりハザードを除去し、上記バッファによりハザード対策回路１８から出力されるＰＷＭ信号ＰＷＭを叩き直す方法がある。

上記ハザードを消去する他の方法として、ハザード対策回路１８が、動作速度の遅いバッファ、及び該動作速度の遅いバッファとは別のバッファを有し、上記動作速度の遅いバッファから出力される信号を、上記別のバッファにより叩き直すことにより、ハザード対策回路１８から出力されるＰＷＭ信号ＰＷＭを叩き直す方法が考えられる。

なお、ＰＷＭ信号ＰＷＭはデジタル信号であり、「デジタル信号を叩き直す」とは、ローパスフィルタや動作速度の遅いバッファを通った信号の波形のなまりを、バッファに通すことで急峻な波形とすることを意味する。本実施例２においては、ハザード対策回路１８が有する、ローパスフィルタあるいは動作速度の遅いバッファから出力される信号のなまりを、上記バッファあるいは上記別のバッファに通すことで、急峻なＰＷＭ信号ＰＷＭを出力する、即ち叩き直す。

なお、本実施の形態において、図４の波形図を用いてクロック信号発生装置１３の動作を説明する際に論理動作を説明した。また、図６のタイミングチャートを用いてＰＷＭ信号発生装置１４の動作を説明する際に論理動作を説明した。しかし、例えばＰＷＭ信号発生装置１とＰＷＭ信号発生装置１４とが備えるコントロール部５に、インバータなどを用いることにより、ハイレベルとローレベルとが反転して論理動作が逆になった場合でも、ＰＷＭ信号発生装置１及びＰＷＭ信号発生装置１４は、ＰＷＭ信号出力時の消費電力を低減できる。

以上のように、本実施形態に係るＰＷＭ信号発生装置１、１４、１７では、クロック信号発生装置２、１３、１５は、制御端子７に制御信号Ｓｃが入力されることにより、クロック信号ＣＬＫの周期を変更出来る。また、カウンタ制御部６は、制御端子８に制御信号Ｓｃが入力されることにより、内部カウンタＣ_１〜Ｃ_Ｍそれぞれに、クロック信号ＣＬＫを割り振る、即ち内部カウンタＣ_１〜Ｃ_Ｍそれぞれに適切なタイミングで適切な周期のクロック信号を入力することが出来る。

カウンタ制御部６は、制御信号Ｓｃにより、内部カウンタＣ_１〜Ｃ_Ｍのどれか１つにクロック信号を割り振るか、または全ての内部カウンタＣ_１〜Ｃ_ＭがＭＡＸ（１・・・１）の場合は、全ての内部カウンタに対してクロック信号を割り振り、全ての内部カウンタを０にする。制御信号Ｓｃは、内部カウンタがＭ個の場合は、どれか１つのカウンタにクロックを割り振る状態がＭ個、全てのカウンタにクロックを割り振る状態が１つで計Ｍ＋１個の状態を作り出す。

従って、Ｎビットカウンタ３の出力値Ｎｖａｌｕｅ、及び２ビットカウンタ１６の出力値２ｖａｌｕｅを、より少ないクロック回数、即ちより低いクロック周波数と適切な時間とでＤＵＴＹ比設定値ＤＵＴＹに近づけることができる。Ｎビットカウンタ３及び２ビットカウンタ１６、並びにクロック信号発生装置２、１３、１５により、比較器４は、所定のＰＷＭ信号のＤＵＴＹ比及び所定のＰＷＭ周期を有し、従来のＰＷＭ信号発生装置から出力されるＰＷＭ信号と同一であり、人間の視覚特性及び聴覚特性を考慮した制御を行うために必要なＰＷＭ信号ＰＷＭを、より少ない消費電力で発生させることが可能となる。

なお、本実施形態に係るＰＷＭ信号発生装置１、１４、１７を、液晶表示装置、有機ＥＬディスプレイ、もしくは照明器具などの電子機器、または静音性を追求したモータに用いることにより、従来のＰＷＭ信号発生装置１０１を用いた場合より消費電力を削減することが出来る。

〔実施の形態２〕
本発明の他の実施形態について図８に基づいて説明すれば、以下の通りである。なお、本実施形態において説明すること以外の構成は、前記実施の形態１と同じである。また、説明の便宜上、前記実施の形態１の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。

図８に本実施の形態に係るＰＷＭ信号発生装置１９のブロック図を示す。ＰＷＭ信号発生装置１９は、Ｎビットカウンタ３に代えてＮビットカウンタ２０を備えている。また、Ｎビットカウンタ２０は、カウンタ制御部２１及び内部カウンタＣ_２１〜Ｃ_２Ｍを有している。さらに、カウンタ制御部２１は、制御端子２２を有している。そして、内部カウンタＣ_２１〜Ｃ_２Ｍは、それぞれイネーブル端子ｅｎａｂｌｅを有している。

ＰＷＭ信号発生装置１９では、クロック信号発生装置２か出力するクロック信号ＣＬＫの信号線は、内部カウンタＣ_２１〜Ｃ_２Ｍにそれぞれ接続されている。また、カウンタ制御部２１の出力は、内部カウンタＣ_２１〜Ｃ_２Ｍが有する複数のイネーブル端子ｅｎａｂｌｅにそれぞれ接続されている。そして、コントロール部５から出力される制御信号Ｓｃの信号線は、制御端子７及び制御端子２２にそれぞれ接続されている。

カウンタ制御部２１は、制御信号Ｓｃに応じて、イネーブル端子ｅｎａｂｌｅをアクティブにする信号を出力する。内部カウンタＣ_２１〜Ｃ_２Ｍは、イネーブル端子ｅｎａｂｌｅがアクティブである場合に、クロック信号ＣＬＫが入力されると、クロック信号ＣＬＫをカウントし、イネーブル端子ｅｎａｂｌｅが非アクティブである場合には、上記クロック信号をカウントしない。

実施の形態１で示したＮビットカウンタ３の構成は、消費電力の観点では優れているが、カウンタ制御部６がスイッチを有し、該スイッチによりクロック信号ＣＬＫを割り振る構成の場合、スイッチングのノイズが入るので、ノイズにより誤動作する虞がある。そこで、図８に示すように内部カウンタＣ_２１〜Ｃ_２Ｍにそれぞれイネーブル端子ｅｎａｂｌｅを設け、イネーブル端子ｅｎａｂｌｅがアクティブである場合に、内部カウンタＣ_２１〜Ｃ_２Ｍはクロック信号ＣＬＫをカウントする。これにより、カウンタ制御部２１が直接スイッチなどによってクロック信号ＣＬＫを直接割り振ることがない。クロック信号ＣＬＫは、内部カウンタＣ_２１〜Ｃ_２Ｍ全てに割り振られ、内部カウンタＣ_２１〜Ｃ_２Ｍは、クロック信号ＣＬＫによりカウント動作を行うか否かを、イネーブル端子ｅｎａｂｌｅに入力される信号よって制御される。

内部カウンタＣ_２１〜Ｃ_２Ｍがカウント動作を行うには、イネーブル端子ｅｎａｂｌｅがアクティブであることと、クロック信号ＣＬＫが入力されることとの両方が必要である。よって、イネーブル端子ｅｎａｂｌｅに入力される信号にノイズが含まれても、その瞬間にクロック信号ＣＬＫの立上り又は立下りが、内部カウンタＣ_２１〜Ｃ_２Ｍに入力されていなければ、Ｎビットカウンタ２０は誤動作しない。従って、ノイズにより誤動作することを回避できる。

〔実施形態の総括〕
本発明の実施形態に係るＰＷＭ信号発生装置１は、クロック信号ＣＬＫを発生するクロック信号発生装置２と、クロック信号ＣＬＫをカウントし、出力値のビット数の合計がＮとなるＮビットカウンタ３と、Ｎビットカウンタ３から出力されるＮビットの出力値ＮｖａｌｕｅとＮビットのＤＵＴＹ比設定値ＤＵＴＹとを比較し、Ｎビットの出力値ＮｖａｌｕｅとＮビットのＤＵＴＹ比設定値ＤＵＴＹとのどちらが大きいかに応じて、出力するＰＷＭ信号ＰＷＭのレベルをハイレベルまたはローレベルに切り替える比較器４とを備えるＰＷＭ信号発生装置において、コントロール部５をさらに備え、Ｎビットカウンタ３は、クロック信号ＣＬＫが入力されるクロック端子Ｔ_ＣＬＫを有するカウンタ制御部６、及び出力値のビット数の合計がＮとなる内部カウンタＣ_１〜Ｃ_Ｍを有し、コントロール部５は、内部カウンタＣ_１〜Ｃ_Ｍから出力されるＮビットの出力値ＮｖａｌｕｅとＮビットのＤＵＴＹ比設定値ＤＵＴＹとに基づいて、クロック信号発生装置２及びカウンタ制御部６に出力する制御信号Ｓｃを生成し、クロック信号発生装置２は、制御信号Ｓｃによりクロック信号ＣＬＫの周期Ｔを変更し、カウンタ制御部６は、制御信号Ｓｃにより内部カウンタＣ_１〜Ｃ_Ｍにクロック信号ＣＬＫを割り振る。

上記構成によれば、クロック信号発生装置２は、制御信号Ｓｃが入力されることにより、クロック信号ＣＬＫの周期Ｔを変更出来る。また、カウンタ制御部６は、制御信号Ｓｃが入力されることにより、内部カウンタＣ_１〜Ｃ_Ｍそれぞれにクロック信号ＣＬＫを割り振る、即ち内部カウンタＣ_１〜Ｃ_Ｍそれぞれに適切なタイミングで適切な周期のクロック信号を入力することが出来る。

従って、Ｎビットカウンタ３から出力されるＮビットカウンタの出力値Ｎｖａｌｕｅを、より少ないクロック回数、即ちより低いクロック周波数と適切な時間とでＤＵＴＹ比設定値ＤＵＴＹに近づけることができる。Ｎビットカウンタ３とクロック信号発生装置２とにより、比較器４は、ＮビットのＤＵＴＹ比設定値ＤＵＴＹにより定まる所定のＰＷＭ信号のＤＵＴＹ比、及びクロック信号発生装置２の回路定数により定まる所定のＰＷＭ周期を有し、従来のＰＷＭ信号発生装置から出力されるＰＷＭ信号と同一であり、人間の視覚特性及び聴覚特性を考慮した制御を行うために必要なＰＷＭ信号ＰＷＭを、より少ない消費電力で発生させることが可能となる。

また、本発明の実施形態に係るＰＷＭ信号発生装置１９は、クロック信号ＣＬＫを発生するクロック信号発生装置２と、クロック信号ＣＬＫをカウントし、出力値のビット数の合計がＮとなるＮビットカウンタ２０と、Ｎビットカウンタ２０から出力されるＮビットの出力値ＮｖａｌｕｅとＮビットのＤＵＴＹ比設定値ＤＵＴＹとを比較し、Ｎビットの出力値ＮｖａｌｕｅとＮビットのＤＵＴＹ比設定値ＤＵＴＹとのどちらが大きいかに応じて、出力するＰＷＭ信号のレベルをハイレベルまたはローレベルに切り替える比較器４とを備えるＰＷＭ信号発生装置において、コントロール部５をさらに備え、Ｎビットカウンタ２０は、カウンタ制御部２１、及び出力値のビット数の合計がＮとなる内部カウンタＣ_２１〜Ｃ_２Ｍを有し、内部カウンタＣ_２１〜Ｃ_２Ｍは、イネーブル端子ｅｎａｂｌｅをそれぞれ有し、クロック信号ＣＬＫは、内部カウンタＣ_２１〜Ｃ_２Ｍに入力され、コントロール部５は、内部カウンタＣ_２１〜Ｃ_２Ｍから出力されるＮビットの出力値ＮｖａｌｕｅとＮビットのＤＵＴＹ比設定値ＤＵＴＹとに基づいて、クロック信号発生装置２及びカウンタ制御部２１に出力する制御信号Ｓｃを生成し、クロック信号発生装置２は、制御信号Ｓｃによりクロック信号ＣＬＫの周期を変更し、カウンタ制御部２１は、制御信号Ｓｃに応じて、イネーブル端子ｅｎａｂｌｅをアクティブにする信号を出力し、内部カウンタＣ_２１〜Ｃ_２Ｍは、イネーブル端子ｅｎａｂｌｅがアクティブである場合に、クロック信号ＣＬＫをカウントし、イネーブル端子ｅｎａｂｌｅが非アクティブである場合に、クロック信号ＣＬＫをカウントしないことを特徴とする。

Ｎビットカウンタ３の構成は、消費電力の観点では優れているが、カウンタ制御部６がスイッチを有し、該スイッチによりクロック信号ＣＬＫを割り振る構成の場合、スイッチングのノイズが入るので、ノイズにより誤動作する虞がある。そこで、内部カウンタＣ_２１〜Ｃ_２Ｍにそれぞれイネーブル端子ｅｎａｂｌｅを設け、イネーブル端子ｅｎａｂｌｅがアクティブである場合に、内部カウンタＣ_２１〜Ｃ_２Ｍはクロック信号ＣＬＫをカウントする。これにより、カウンタ制御部２１が直接スイッチなどによってクロック信号ＣＬＫを直接割り振ることがない。クロック信号ＣＬＫは、内部カウンタＣ_２１〜Ｃ_２Ｍ全てに割り振られ、内部カウンタＣ_２１〜Ｃ_２Ｍは、クロック信号ＣＬＫによりカウント動作を行うか否かを、イネーブル端子ｅｎａｂｌｅに入力される信号よって制御される。

内部カウンタＣ_２１〜Ｃ_２Ｍがカウント動作を行うには、イネーブル端子ｅｎａｂｌｅがアクティブであることと、クロック信号ＣＬＫが入力されることとの両方が必要である。よって、イネーブル端子ｅｎａｂｌｅに入力される信号にノイズが含まれても、その瞬間にクロック信号ＣＬＫの立上り又は立下りが、内部カウンタＣ_２１〜Ｃ_２Ｍに入力されていなければ、Ｎビットカウンタ２０は誤動作しない。従って、ノイズにより誤動作することを回避できる。

ＰＷＭ信号発生装置１または１９では、クロック信号発生装置２は、多段接続されるインバータ９〜１１を有し、インバータ９〜１１の内、インバータ９の入力がインバータ１１の出力に接続され、インバータ９〜１１は、上記クロック信号の周期を決めるための、キャパシタＣ_９１〜Ｃ_９Ｍ、キャパシタＣ_１０１〜Ｃ_１０Ｍ、及びキャパシタＣ_１１１〜Ｃ_１１Ｍをそれぞれ有し、キャパシタＣ_９１〜Ｃ_９Ｍ、キャパシタＣ_１０１〜Ｃ_１０Ｍ、及びキャパシタＣ_１１１〜Ｃ_１１Ｍの内、キャパシタＣ_９１〜Ｃ_{９（Ｍ-1）}、キャパシタＣ_１０１〜Ｃ_{１０（Ｍ-1）}、及びキャパシタＣ_１１１〜Ｃ_{１１（Ｍ-1）}に、制御信号ＳＣにより開閉するスイッチＳＷ_９１〜ＳＷ_{９（Ｍ−１）}、スイッチＳＷ_１０１〜ＳＷ_{１０（Ｍ−１）}及びスイッチＳＷ_１１１〜ＳＷ_{１１（Ｍ−１）}がそれぞれ直列に接続されてもよい。

クロック信号発生装置２は、制御信号Ｓｃにより上記スイッチを開閉し、キャパシタＣ_９１〜Ｃ_９Ｍ、キャパシタＣ_１０１〜Ｃ_１０Ｍ、及びキャパシタＣ_１１１〜Ｃ_１１Ｍそれぞれの合成容量値を切り替える。これにより、クロック信号ＣＬＫの周期Ｔを変更出来る。

ＰＷＭ信号発生装置１または１９では、キャパシタＣ_９１〜Ｃ_９Ｍ、キャパシタＣ_１０１〜Ｃ_１０Ｍ、及びキャパシタＣ_１１１〜Ｃ_１１Ｍの内、２つのキャパシタ間の容量の誤差が０．５％以下であってもよい。

これにより、インバータ９〜１１の内、２つのインバータ間のクロック周期の相対誤差は、０．５％以下と非常に小さくなるので、内部カウンタＣ_１〜Ｃ_Ｍに入力されるクロック間の位相の同期と、内部カウンタＣ_１〜Ｃ_Ｍに入力されるクロック間の周期の整合とを取ることが出来る。

ＰＷＭ信号発生装置１または１９では、内部カウンタＣ_１〜Ｃ_Ｍにおけるビット数の差が、０または１であってもよい。

これにより、内部カウンタＣ_１〜Ｃ_Ｍにおける状態の総数が少なくなり、ＰＷＭ信号ＰＷＭの周期であるＰＷＭ周期におけるクロックの数が少なくなるので、ＰＷＭ信号発生装置１または１９の消費電力の低減が図れる。

ＰＷＭ信号発生装置１、１７または１９では、比較器４の出力にハザード対策回路１８をさらに備えてもよい。

これにより、比較器４から出力されるＰＷＭ信号に、クロックパルスよりも細いパルスであるハザードが生じた場合でも、これを消去して出力できるので、ＰＷＭ信号発生装置１、１７または１９が接続される装置の誤作動を防ぐことが出来る。

ＰＷＭ信号発生装置１または１９では、カウンタ制御部６は、制御信号Ｓｃ及びＮビットの出力値Ｎｖａｌｕｅが入力されてもよい。

後述するＰＷＭ周期は、Ｎビットカウンタ３の生成するデジタル値によるノコギリ波の周期と一致する。カウンタ制御部６は、Ｎビットカウンタ３の出力値がＭＡＸになった後に０に戻ることで、上記ノコギリ波の周期は、最下位内部カウンタのクロック周期×２のＮ乗となるが、Ｎビットカウンタ３の値がある値以上になると０に戻るように設定する。これにより、上記ＰＷＭ周期が、上記最下位内部カウンタのクロック周期と上記ある値との積になり、上記ＰＷＭ周期が可変となる、即ち上記ＰＷＭ周期の設定の自由度が増す。また、上記ある値を外部から設定可能とすると、外部からＰＷＭ周期のコントロールも可能となる。

本発明の電子装置は、上記いずれかのＰＷＭ信号発生装置を備えているので、従来のＰＷＭ信号発生装置を備える場合よりも消費電力を削減することが出来る。

本発明のＰＷＭ信号発生装置は、従来のＰＷＭ信号発生装置を用いた場合より消費電力を削減して従来のＰＷＭ信号発生装置と同一であり、人間の視覚特性及び聴覚特性を考慮した制御を行うために必要なＰＷＭ信号を出来るので、液晶表示装置、有機ＥＬディスプレイ、もしくは照明器具などの電子機器、または静音性を追求したモータに好適に利用することが出来る。

本発明の実施形態に係るＰＷＭ信号発生装置のブロック図である。 本発明の実施の形態に係るＰＷＭ信号発生装置が備えるクロック信号発生装置の回路図である。 本発明の実施例に係るクロック信号発生装置のブロック図である。 本発明の実施例に係るクロック信号発生装置の各信号の波形図である。 本発明の実施例に係るＰＷＭ信号発生装置のブロック図である。 本発明の実施例に係るＰＷＭ信号発生装置のタイミングチャートである。 本発明の他の実施例に係るＰＷＭ信号発生装置のブロック図である。 本発明の他の実施形態に係るＰＷＭ信号発生装置のブロック図である。 従来のＰＷＭ信号発生装置を示すブロック図である。

符号の説明

１、１４、１７、１９ ＰＷＭ信号発生装置
２、１３、１５ クロック信号発生装置
２ｖａｌｕｅ、Ｎｖａｌｕｅ 出力値
３、２０ Ｎビットカウンタ
４ 比較器（比較手段）
５ コントロール部（コントロール手段）
６、２１ カウンタ制御部（カウンタ制御手段）
７、８、２２ 制御端子
Ｍ_９〜Ｍ_１１ ＭＯＳＦＥＴ
９〜１１ インバータ
１２ バッファ
１５ クロック信号発生装置
１６ ２ビットカウンタ
１７ ＰＷＭ信号発生装置
１８ ハザード対策回路
Ｃ_１〜Ｃ_Ｍ、Ｃ_２１〜Ｃ_２Ｍ 内部カウンタ
Ｃ_９１〜Ｃ_{９（Ｍ−１）}、Ｃ_９Ｍ キャパシタ
Ｃ_１０１〜Ｃ_{１０（Ｍ−１）}、Ｃ_１０Ｍ キャパシタ
Ｃ_１１１〜Ｃ_{１１（Ｍ−１）}、Ｃ_１１Ｍ キャパシタ
ＣＫ クロック端子
ＣＬＫ クロック信号
Ｃ_ＭＯＳ 容量
ＤＵＴＹ ＤＵＴＹ比設定値
Ｉ９〜Ｉ１１ 電流源
Ｍ 個数
Ｎ ビット数
ＰＷＭ ＰＷＭ信号
ＳＷ_９１〜ＳＷ_{９（Ｍ−１）} スイッチ
ＳＷ_１０１〜ＳＷ_{１０（Ｍ−１）} スイッチ
ＳＷ_１１１〜ＳＷ_{１１（Ｍ−１）} スイッチ
Ｓｃ 制御信号
ｔ 時間
Ｔ クロック周期
Ｔ_ＣＬＫ クロック端子
ＶＣＣ 電源電圧

Claims (8)

1. クロック信号を発生するクロック信号発生手段と、
   上記クロック信号をカウントし、出力値のビット数の合計がＮとなるＮビットカウンタと、
   上記Ｎビットカウンタから出力されるＮビットの出力値とＮビットのＤＵＴＹ比設定値とを比較し、上記Ｎビットの出力値と上記ＮビットのＤＵＴＹ比設定値とのどちらが大きいかに応じて、出力するＰＷＭ信号のレベルをハイレベルまたはローレベルに切り替える比較手段とを備えるＰＷＭ信号発生装置において、
   コントロール手段をさらに備え、
   上記Ｎビットカウンタは、上記クロック信号が入力されるクロック端子を有するカウンタ制御手段、及び出力値のビット数の合計がＮとなる２〜Ｎ個の内部カウンタを有し、
   上記コントロール手段は、上記２〜Ｎ個の内部カウンタから出力されるＮビットの出力値と上記ＮビットのＤＵＴＹ比設定値とに基づいて、上記クロック信号発生手段及び上記カウンタ制御手段に出力する制御信号を生成し、
   上記クロック信号発生手段は、上記制御信号により上記クロック信号の周期を変更し、
   上記カウンタ制御手段は、上記制御信号により上記２〜Ｎ個の内部カウンタに上記クロック信号を割り振ることを特徴とするＰＷＭ信号発生装置。
2. クロック信号を発生するクロック信号発生手段と、
   上記クロック信号をカウントし、出力値のビット数の合計がＮとなるＮビットカウンタと、
   上記Ｎビットカウンタから出力されるＮビットの出力値とＮビットのＤＵＴＹ比設定値とを比較し、上記Ｎビットの出力値と上記ＮビットのＤＵＴＹ比設定値とのどちらが大きいかに応じて、出力するＰＷＭ信号のレベルをハイレベルまたはローレベルに切り替える比較手段とを備えるＰＷＭ信号発生装置において、
   コントロール手段をさらに備え、
   上記Ｎビットカウンタは、カウンタ制御手段、及び出力値のビット数の合計がＮとなる２〜Ｎ個の内部カウンタを有し、
   上記２〜Ｎ個の内部カウンタは、イネーブル端子をそれぞれ有し、
   上記クロック信号は、上記２〜Ｎ個の内部カウンタに入力され、
   上記コントロール手段は、上記２〜Ｎ個の内部カウンタから出力されるＮビットの出力値と上記ＮビットのＤＵＴＹ比設定値とに基づいて、上記クロック信号発生手段及び上記カウンタ制御手段に出力する制御信号を生成し、
   上記クロック信号発生手段は、上記制御信号により上記クロック信号の周期を変更し、
   上記カウンタ制御手段は、上記制御信号に応じて、上記イネーブル端子をアクティブにする信号を出力し、
   上記２〜Ｎ個の内部カウンタは、上記イネーブル端子がアクティブである場合に、上記クロック信号をカウントし、上記イネーブル端子が非アクティブである場合に、上記クロック信号をカウントしないことを特徴とするＰＷＭ信号発生装置。
3. 上記クロック信号発生手段は、多段接続される３個以上の奇数個のインバータを有し、
   上記３個以上の奇数個のインバータの内、最前段のインバータの入力が最終段のインバータの出力に接続され、
   上記３個以上の奇数個のインバータは、上記クロック信号の周期を決めるための２〜Ｎ個のキャパシタをそれぞれ有し、
   上記２〜Ｎ個のキャパシタの内、１〜Ｎ−１個のキャパシタに、上記制御信号により開閉するスイッチがそれぞれ直列に接続されていることを特徴とする請求項１または２に記載のＰＷＭ信号発生装置。
4. 上記２〜Ｎ個のキャパシタの内、２つのキャパシタ間の容量の誤差が０．５％以下であることを特徴とする請求項３に記載のＰＷＭ信号発生装置。
5. 上記２〜Ｎ個の内部カウンタにおけるビット数の差が、０または１であることを特徴とする請求項１または２に記載のＰＷＭ信号発生装置。
6. 上記比較手段の出力にハザード対策手段をさらに備えることを特徴とする請求項１または２に記載のＰＷＭ信号発生装置。
7. 上記カウンタ制御手段は、上記制御信号及び上記Ｎビットの出力値が入力されることを特徴とする請求項１または２に記載のＰＷＭ信号発生装置。
8. 請求項１〜７のいずれか１項に記載のＰＷＭ信号発生装置を備えたことを特徴とする電子装置。

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