JP2009152871A - Pwm信号発生装置及びそれを備えた電子装置 - Google Patents
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Abstract
【課題】人間の視覚特性及び聴覚特性を考慮した制御を行うために必要なPWM信号を生成する場合に、上記PWM信号の生成に必要なクロック信号の周波数をコントロールし、消費電力を削減する。
【解決手段】コントロール部5をさらに備え、クロック信号発生装置2は、制御端子7を有し、Nビットカウンタ3は、クロック信号が入力されるクロック端子TCLK及び制御端子8を有するカウンタ制御部6、並びに出力値のビット数の合計がNとなる内部カウンタC1〜CMを有し、コントロール部5は、内部カウンタC1〜CMから出力されるNビットの出力値NvalueとDUTY比設定値DUTYとが入力され、制御端子7及び制御端子8に制御信号Scを出力する。
【選択図】図1
【解決手段】コントロール部5をさらに備え、クロック信号発生装置2は、制御端子7を有し、Nビットカウンタ3は、クロック信号が入力されるクロック端子TCLK及び制御端子8を有するカウンタ制御部6、並びに出力値のビット数の合計がNとなる内部カウンタC1〜CMを有し、コントロール部5は、内部カウンタC1〜CMから出力されるNビットの出力値NvalueとDUTY比設定値DUTYとが入力され、制御端子7及び制御端子8に制御信号Scを出力する。
【選択図】図1
Description
本発明は、一般的には電気回路に関するものであり、かつより特定的には、カウンタを使用したパルス幅変調器に関するものである。
可視光用センサとしては、シリコンフォトダイオードとCdS(硫化カドミウム)セルの2つのセンサが代表的である。シリコンフォトダイオードは小型、高速応答、安定性が高く、光通信、光ディスク用受光素子、光センサで幅広く用いられている。しかし、シリコンフォトダイオードの分光感度特性は、人間の視感度とは大きく異なり、赤外線領域に感度を持つ。それに比べてCdSセルは人間の視覚に近い分光感度特性を持っており、古くからカメラの露出計や可視光検出用センサとして用いられてきている。しかし、環境負荷物質問題により、硫化カドミウムを主成分とするCdSセルの使用が制限されつつあり、欧州では2006年7月以降カドミウム、鉛、6価クロム、水銀を使用した製品は持ち込みが禁止されている。よって、環境負荷が小さいシリコンフォトダイオードで人間の視感度に近い分光感度特性を持ったセンサに対する要望が高まってきている。
また、近年、携帯電話や液晶テレビ等のバックライトの明るさを周囲の明るさに応じて自動的に調光することにより、携帯電話のバッテリー消耗を抑えたり、液晶の視認性を向上させたりする用途として、人間の視感度に近い照度センサの需要が急増してきている。
このような照度センサを用いている液晶表示装置において、液晶バックライトを駆動するドライバは、PWM(Pulse Width Modulation)信号のDUTY比により制御されているものが多く、液晶バックライトの駆動を制御するためのDUTY比が可変なPWM信号を出力出来る自動調光コントロールシステムが必要とされている。
上記ドライバに入力されるPWM信号の周波数が低い場合、液晶表示装置の画面がちらつくことがある。また、人間の可聴範囲の周波数(16Hz〜20kHz)では、液晶バックライトを駆動するドライバから音が鳴ることもありうるため、該ドライバには20kHz以上の周波数のPWM信号が入力されることが望ましいが、一般に、高い周波数の信号を出力する装置ほど消費電力が大きくなる。
従来のPWM信号発生装置101を図9のブロック図に従って説明する。PWM信号発生装置101は、クロック信号発生装置102、Nビットカウンタ103及び比較器104を備えている。Nビットカウンタ103は、クロック信号発生装置102から出力されるクロック信号が入力される。なお、Nビットカウンタ103は、クロック信号発生装置102から出力されるクロック信号が入力される代りに、クロック信号発生装置102の外部からのクロック信号が入力される場合がある。
比較器104は、Nビットカウンタ103の出力値と、DUTY比設定値入力とを比較し、Nビットカウンタ103の出力値がDUTY比設定値に到達したことを検出し、比較器104から出力するPWM信号のパルス幅を切り替える。PWM周期、即ちPWM信号の周期は、クロック信号の周期をクロック周期とすると
PWM周期=クロック周期×2N
で表され、PWM信号のDUTY比の分解能は、
PWM信号のDUTY比の分解能[%]=クロック周期÷PWM周期×100
で表される。また、Nビットカウンタ103の単位時間当りの消費電力は、
消費電力=クロック周波数×クロック1回当りの消費電力
で表される。
PWM周期=クロック周期×2N
で表され、PWM信号のDUTY比の分解能は、
PWM信号のDUTY比の分解能[%]=クロック周期÷PWM周期×100
で表される。また、Nビットカウンタ103の単位時間当りの消費電力は、
消費電力=クロック周波数×クロック1回当りの消費電力
で表される。
図9のPWM信号発生装置101と同様にPWM信号を生成するものが、特許文献1〜特許文献4に開示されている。特許文献1では、余分な論理回路を必要とせずに、デューティ比を0%から100%まで容易に設定することができるパルス幅変調装置が開示されている。特許文献2では、少ない回路面積および低消費電力の再構築可能なカウンタおよびパルス幅変調器が開示されている。特許文献3では、ディジタル方式でプログラム可能なパルス幅変調(PWM)変換器が開示されている。特許文献4では、回路規模を削減するとともに消費電力を低減し、CPUの設定値の書換え処理結果を即時に反映させることのできるPWM信号生成回路が開示されている。
特開平5−275994号公報(平成5年10月22日公開)
特開平8−84079(平成8年3月26日公開)
特開2003−174355(2003年6月20日公開)
特開平11−214970(平成11年8月6日公開)
「人間の視覚特性を考慮した投影画像の光学的補正」画像の認識・理解シンポジウム(MIRU2006)論文集, pp.49−55, 2006.
図9のPWM信号発生装置101において、PWM信号のDUTY比の分解能は、液晶バックライトが有し、PWM信号により駆動される発光素子が発する光の輝度の分解能と等しい。一方、人間の視覚特性に関して、人間は、輝度の変化には敏感であり、非特許文献1に記載されているように1%程度の輝度の変化を知覚できる。上記発光素子を用いている液晶パネルに表示された画像を見ている人間にストレスが生じないように、人間が輝度の変化を知覚できない程度に上記発光素子の輝度を変化させようとすると、輝度の変化率を0.2%以下にする必要がある。このため、上記PWM信号のDUTY比の分解能は0.2%以下にするのが望ましい。
図9のPWM信号発生装置101において、仮にPWM周期を50μs(PWM信号の周波数を20kHz)、PWM信号のDUTY比の分解能を0.1%とすると、必要なクロック周期は0.05μs(クロック信号の周波数は20MHz)となる。この時のNビットカウンタ103のビット数Nは、N=10となる。
周波数20MHzのクロック信号が、常時Nビットカウンタ103に入力されているとすると、クロック信号発生装置102の消費電力の増大が問題となる。例えば、クロック1回当りの消費電力をA[W]とすると、20×A[MW/s]の電力が必要となる。
以上のように、従来のPWM信号発生装置101では、人間の可聴範囲の周波数より高い周波数のPWM信号を出力し、該PWM信号により人間が知覚出来ない程度の分解能で発光素子の輝度を変化させようとすると、消費電力が増大してしまうという問題点が生じていた。
また、静音性を追求したモータでは、ドライバから音が鳴ることによる影響が大きいので、このようなモータについても20kHz以上の周波数のPWM信号が入力される必要があるが、やはり消費電力が増大してしまう。
本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、人間の視覚特性及び聴覚特性を考慮した制御を行うために必要なPWM信号を生成する場合に、上記PWM信号の生成に必要なクロック信号の周波数をコントロールし、消費電力を削減したPWM信号発生装置を提供することにある。
本発明のPWM信号発生装置は、上記課題を解決するために、クロック信号を発生するクロック信号発生手段と、上記クロック信号をカウントし、出力値のビット数の合計がNとなるNビットカウンタと、上記Nビットカウンタから出力されるNビットの出力値とNビットのDUTY比設定値とを比較し、上記Nビットの出力値と上記NビットのDUTY比設定値とのどちらが大きいかに応じて、出力するPWM信号のレベルをハイレベルまたはローレベルに切り替える比較手段とを備えるPWM信号発生装置において、コントロール手段をさらに備え、上記Nビットカウンタは、上記クロック信号が入力されるクロック端子を有するカウンタ制御手段、及び出力値のビット数の合計がNとなる2〜N個の内部カウンタを有し、上記コントロール手段は、上記2〜N個の内部カウンタから出力されるNビットの出力値と上記NビットのDUTY比設定値とに基づいて、上記クロック信号発生手段及び上記カウンタ制御手段に出力する制御信号を生成し、上記クロック信号発生手段は、上記制御信号により上記クロック信号の周期を変更し、上記カウンタ制御手段は、上記制御信号により上記2〜N個の内部カウンタに上記クロック信号を割り振ることを特徴とする。
上記発明によれば、上記クロック信号発生手段は、上記制御信号が入力されることにより、上記クロック信号の周期を変更出来る。また、上記カウンタ制御手段は、上記制御信号が入力されることにより、上記2〜N個の内部カウンタそれぞれに上記クロック信号を割り振る、即ち上記2〜N個の内部カウンタそれぞれに適切なタイミングで適切な周期のクロック信号を入力することが出来る。
従って、上記Nビットカウンタから出力されるNビットカウンタの出力値を、より少ないクロック回数、即ちより低いクロック周波数と適切な時間とで上記DUTY比設定値に近づけることができる。上記Nビットカウンタと上記クロック信号発生手段とにより、上記比較手段は、上記NビットのDUTY比設定値により定まる所定のPWM信号のDUTY比、並びに上記クロック信号発生手段の回路定数及び上記Nビットの出力値を0に戻す設定値により定まる所定のPWM周期を有し、従来のPWM信号発生装置から出力されるPWM信号と同一であり、人間の視覚特性及び聴覚特性を考慮した制御を行うために必要なPWM信号を、より少ない消費電力で発生させることが可能となる。
また、本発明のPWM信号発生装置は、上記課題を解決するために、クロック信号を発生するクロック信号発生手段と、上記クロック信号をカウントし、出力値のビット数の合計がNとなるNビットカウンタと、上記Nビットカウンタから出力されるNビットの出力値とNビットのDUTY比設定値とを比較し、上記Nビットの出力値と上記NビットのDUTY比設定値とのどちらが大きいかに応じて、出力するPWM信号のレベルをハイレベルまたはローレベルに切り替える比較手段とを備えるPWM信号発生装置において、コントロール手段をさらに備え、上記Nビットカウンタは、カウンタ制御手段、及び出力値のビット数の合計がNとなる2〜N個の内部カウンタを有し、上記2〜N個の内部カウンタは、イネーブル端子をそれぞれ有し、上記クロック信号は、上記2〜N個の内部カウンタに入力され、上記コントロール手段は、上記2〜N個の内部カウンタから出力されるNビットの出力値と上記NビットのDUTY比設定値とに基づいて、上記クロック信号発生手段及び上記カウンタ制御手段に出力する制御信号を生成し、上記クロック信号発生手段は、上記制御信号により上記クロック信号の周期を変更し、上記カウンタ制御手段は、上記制御信号に応じて、上記イネーブル端子をアクティブにする信号を出力し、上記2〜N個の内部カウンタは、上記イネーブル端子がアクティブである場合に、上記クロック信号をカウントし、上記イネーブル端子が非アクティブである場合に、上記クロック信号をカウントしないことを特徴とする。
上記Nビットカウンタの構成は、消費電力の観点では優れているが、上記カウンタ制御手段がスイッチを有し、該スイッチにより上記クロック信号を割り振る構成の場合、スイッチングのノイズが入るので、ノイズにより誤動作する虞がある。そこで、上記2〜N個の内部カウンタにそれぞれイネーブル端子を設け、該イネーブル端子がアクティブである場合に、内部カウンタはクロック信号をカウントする。これにより、カウンタ制御手段が直接スイッチなどによってクロック信号を直接割り振ることがない。上記クロック信号は、上記2〜N個の内部カウンタ全てに割り振られ、上記2〜N個の内部カウンタは、上記クロック信号によりカウント動作を行うか否かを、上記イネーブル端子に入力される信号よって制御される。
上記2〜N個の内部カウンタがカウント動作を行うには、上記イネーブル端子がアクティブであることと、上記クロック信号が入力されることとの両方が必要である。よって、上記イネーブル端子に入力される信号にノイズが含まれても、その瞬間に上記クロック信号の立上り又は立下りが、上記2〜N個の内部カウンタに入力されていなければ、上記Nビットカウンタは誤動作しない。従って、ノイズにより誤動作することを回避できる。
上記PWM信号発生装置では、上記クロック信号発生手段は、多段接続される3個以上の奇数個のインバータを有し、上記3個以上の奇数個のインバータの内、最前段のインバータの入力が最終段のインバータの出力に接続され、上記3個以上の奇数個のインバータは、上記クロック信号の周期を決めるための2〜N個のキャパシタをそれぞれ有し、上記2〜N個のキャパシタの内、1〜N−1個のキャパシタに、上記制御信号により開閉するスイッチがそれぞれ直列に接続されてもよい。
上記クロック信号発生手段は、上記制御信号により上記スイッチを開閉し、上記2〜N個のキャパシタそれぞれの合成容量値を切り替える。これにより、上記クロック信号の周期を変更出来る。
上記PWM信号発生装置では、上記2〜N個のキャパシタの内、2つのキャパシタ間の容量の誤差が0.5%以下であってもよい。
これにより、上記3個以上の奇数個のインバータの内、2つのインバータ間のクロック周期の相対誤差は、0.5%以下と非常に小さくなるので、上記2〜N個の内部カウンタに入力されるクロック間の位相の同期と、上記2〜N個の内部カウンタに入力されるクロック間の周期の整合とを取ることが出来る。
上記PWM信号発生装置では、上記2〜N個の内部カウンタにおけるビット数の差が、0または1であってもよい。
これにより、上記2〜N個の内部カウンタにおける状態の総数が少なくなり、上記PWM信号の周期であるPWM周期におけるクロックの数が少なくなるので、PWM信号発生装置の消費電力の低減が図れる。
上記PWM信号発生装置では、上記比較手段の出力にハザード対策手段をさらに備えてもよい。
これにより、上記比較手段から出力されるPWM信号に、クロックパルスよりも細いパルスであるハザードが生じた場合でも、これを消去して出力できるので、上記PWM信号発生装置が接続される装置の誤作動を防ぐことが出来る。
上記PWM信号発生装置では、上記カウンタ制御手段は、上記制御信号及び上記Nビットの出力値が入力されてもよい。
PWM周期は、上記Nビットカウンタの生成するデジタル値によるノコギリ波の周期と一致する。上記カウンタ制御手段は、上記Nビットカウンタの出力値がMAXになった後に0に戻ることで、上記ノコギリ波の周期は、最下位内部カウンタのクロック周期×2のN乗となっていたが、上記Nビットカウンタの値がある値以上になると0に戻るように設定する。これにより、上記PWM周期が、上記最下位内部カウンタのクロック周期と上記ある値との積となり、上記PWM周期が可変となる、即ち上記PWM周期の設定の自由度が増す。また、上記ある値を外部から設定可能とすると、外部からPWM周期のコントロールも可能となる。
本発明の電子装置は、上記いずれかのPWM信号発生装置を備えているので、従来のPWM信号発生装置を備える場合よりも消費電力を削減することが出来る。
本発明のPWM信号発生装置は、以上のように、コントロール手段をさらに備え、クロック信号発生手段は、第1制御端子を有し、Nビットカウンタは、クロック信号が入力されるクロック端子及び第2制御端子を有するカウンタ制御手段、並びに出力値のビット数の合計がNとなる2〜N個の内部カウンタを有し、上記コントロール手段は、上記2〜N個の内部カウンタから出力されるNビットの出力値とDUTY比設定値とが入力され、上記第1制御端子及び上記第2制御端子に制御信号を出力するものである。
それゆえ、人間の視覚特性及び聴覚特性を考慮した制御を行うために必要なPWM信号を生成する場合に、上記PWM信号の生成に必要なクロック信号の周波数をコントロールし、消費電力を削減するPWM信号発生装置を提供するという効果を奏する。
〔実施の形態1〕
本発明の一実施形態について図1〜図7に基づいて説明すれば、以下の通りである。
本発明の一実施形態について図1〜図7に基づいて説明すれば、以下の通りである。
図1に、本発明の実施形態に係るPWM信号発生装置1のブロック図を示す。PWM信号発生装置1は、クロック信号発生装置2、Nビットカウンタ3、比較器4及びコントロール部5を備えている。
Nビットカウンタ3は、クロック信号発生装置2から出力されるクロック信号CLKをカウントし、Nビットの出力値Nvalueとして比較器4及びコントロール部5へ出力する。Nビットの出力値Nvalueによりデジタル的なノコギリ波が生成される。
比較器4は、Nビットカウンタ3のNビットの出力値Nvalue(これ以降単に出力値Nvalueと称する)とNビットのDUTY比設定値DUTY(これ以降単にDUTY比設定値DUTYと称する)とを比較し、出力値NvalueとDUTY比設定値DUTYのどちらが大きいかに応じて、出力するPWM信号PWMのハイレベルまたはローレベルを切り替える。具体的には、Nビットの出力値Nvalueにより生成されたデジタル的なノコギリ波の値が、ある値より大きいか小さいかを判定し、大きい場合はハイレベルの信号を、小さい場合はローレベルの信号を出力することによりPWM信号PWMを出力する。
コントロール部5は、出力値NvalueとDUTY比設定値DUTYとを比較し、制御信号Scを生成する。生成された制御信号Scは、後述する制御端子7及び制御端子8へ出力される。
コントロール部5は、出力値Nvalue<DUTY比設定値DUTYの場合、出力値Nvalue=DUTY比設定値となるように制御信号Scを出力する。具体的には、後述する内部カウンタC1〜CMの上位カウンタの値=DUTY比設定値DUTYの対応するビットの値か否かを比較し、『=』の場合、次の上位カウンタの値=DUTY比設定値DUTYの対応するビットの値か否かを比較する。『=』でない場合、上記上位カウンタの最下位ビットの値を+1とするように制御信号Scを出力する。上記動作を繰り返し、最終的には出力値Nvalue=DUTY比設定値となり、出力値Nvalue<DUTY比設定値DUTYのモードを抜ける。
出力値Nvalue≧DUTY比設定値DUTYの場合、出力値NvalueがMAXを超えて0となるように制御信号Scを出力する。具体的には、出力値Nvalue=MAX(1・・・1)か否かを比較し、MAXであれば全ての内部カウンタにクロックを入力、即ち全ての内部カウンタの最下位ビットの値を+1し、出力値Nvalue=0となるように制御信号Scを出力する。出力値Nvalue=MAX(1・・・1)でない場合、内部カウンタC1〜CMの上位カウンタの値=MAX(1・・・1)か否かを比較し、『=』の場合、次の上位カウンタの値=MAX(1・・・1)か否かを比較します。『=』でない場合、上記上位カウンタの最下位ビットの値を+1とするように制御信号Scを出力する。上記動作を繰り返し、最終的には出力値Nvalue=0となり、出力値Nvalue≧DUTY比設定値DUTYのモードを抜ける。
クロック信号発生装置2は、制御端子7を有しており、コントロール部5から出力され制御端子7に入力される制御信号Scにより、出力するクロック信号CLKの周期を変化出来る。周期を変化した後のクロック信号CLKは、Nビットカウンタ3が有するカウンタ制御部6へ出力される。
Nビットカウンタ3は、カウンタ制御部6及びM個の内部カウンタC1〜CMを有している。ここで、内部カウンタの個数Mは、2以上かつN以下とする。
Nビットカウンタ3も、クロック信号発生装置2と同様に制御端子8を有している。制御端子8は、カウンタ制御部6に設けられている。コントロール部5から出力され制御端子8に入力される制御信号Scにより、クロック信号発生装置2からカウンタ制御部6のクロック端子TCLKに入力されたクロック信号CLKを、M個の内部カウンタC1〜CMのクロック端子CKに割り振る。即ち内部カウンタC1〜CMそれぞれに適切なタイミングで適切な周期のクロック信号を入力することが出来る。これにより、少ないクロック回数と適切な時間とで出力値NvalueをDUTY比設定値DUTYに近づけることができる。
なお、カウンタ制御部6は、クロック信号CLKと共に出力値Nvalueが入力されても良い。
後述するPWM周期は、Nビットカウンタ3の生成するデジタル値によるノコギリ波の周期と一致する。カウンタ制御部6は、Nビットカウンタ3の出力値がMAXになった後に0に戻ることで、上記ノコギリ波の周期は、最下位内部カウンタのクロック周期×2のN乗となるが、Nビットカウンタ3の値がある値以上になると0に戻るように設定する。これにより、上記PWM周期が、上記最下位内部カウンタのクロック周期と上記ある値との積になり、上記PWM周期が可変となる、即ち上記PWM周期の設定の自由度が増す。また、上記ある値を外部から設定可能とすると、外部からPWM周期のコントロールも可能となる。
比較器4から出力される信号において、PWM周期、即ちPWM信号PWMの周期は、
PWM周期=最下位内部カウンタのクロック周期×2N
で表され、PWM信号のDUTY比の分解能は、
PWM信号のDUTY比の分解能[%]=最下位内部カウンタのクロック周期
÷PWM周期×100
=100/2N[%]
で表される。また、Nビットカウンタ3の単位時間当りの消費電力は
PWM周期=最下位内部カウンタのクロック周期×2N
で表され、PWM信号のDUTY比の分解能は、
PWM信号のDUTY比の分解能[%]=最下位内部カウンタのクロック周期
÷PWM周期×100
=100/2N[%]
で表される。また、Nビットカウンタ3の単位時間当りの消費電力は
で表される。
カウンタの出力が0から始まり、MAXになり、また0に戻るのに必要なクロック数は、Mビットカウンタの場合2Mとなる。内部カウンタの出力がそれぞれ0からMAXになり、また0に戻るため、トータルのクロック数は、各内部カウンタが0に戻るために必要なクロック数の和となる。上記数式では、消費電力は、クロック回数×クロック1回あたりの消費電力としており、クロック1回当りの消費電力がどの場合も等しいと仮定している。
ここで、an(n=1〜M)は、内部カウンタC1〜CMのビット数であり、PWM信号発生装置1の設計段階に決定後は変更されない。内部カウンタのビット数を減らすほど消費電力は削減されるが、クロック信号発生装置2が有する、キャパシタとスイッチとの数が増えるため、クロック信号発生装置2の回路面積は増える。従って、全体のバランスを考えて設計する必要がある。
例えばNビットカウンタ3が9ビットカウンタであり、かつ内部カウンタC1及びC2を有するカウンタである場合、4ビットカウンタC1と5ビットカウンタC2とに分割されるので、M=2、a1=4、a2=5となり、Nビットカウンタ3の消費電力は
となる。
上記の例に示されるように、NビットカウンタをM個の内部カウンタに分割する場合、できるだけ等しいビット数になるように内部カウンタを分割すると、PWM周期におけるのクロックの数を少なく出来る。
これは、できるだけ等しいビット数に分割することにより、各内部カウンタの状態の総数が少なくなるためである。PWM周期中のクロックの数が少ないほど、PWM信号発生装置の消費電力の低減が図れるというメリットがある。
PWM信号発生装置1の一例として、N=10、M=5とし、10ビットカウンタを2ビットカウンタ5個に分割し、PWM周期を50μs(20kHz)、PWM信号のDUTY比の分解能を0.1%とすると、最下位2ビットカウンタのクロック周期は0.05μs(20MHz)となる。また、各2ビットカウンタのクロック周期は、上位の2ビットカウンタになるに従って4倍、となる。即ち、5個の2ビットカウンタについて、最下位から最上位までの順番でクロック周期を記載すると、0.05μs(20MHz)、0.2μs(5MHz)、0.8μs(1.25MHz)、3.2μs(312.5kHz)及び12.8μs(78.1kHz)となる。この時、クロック1回当りの消費電力をA[W]とすると、クロック信号発生装置2の単位時間当たりの消費電力は、
(22+22+22+22+22)/(50×10−6)×A[W/s]
=0.40×A[MW/s]
となり、図9に示す従来のクロック信号発生装置102の消費電力20×A[MW/s]の電力と比較して1/50と大幅に削減されている。
(22+22+22+22+22)/(50×10−6)×A[W/s]
=0.40×A[MW/s]
となり、図9に示す従来のクロック信号発生装置102の消費電力20×A[MW/s]の電力と比較して1/50と大幅に削減されている。
図2は、本発明の実施の形態に係るPWM信号発生装置1が備えるクロック信号発生装置2の回路図である。クロック信号発生装置2は、全体で1つの発振器であり、電流源を負荷とするインバータ9〜11(以降、単にインバータ9〜11と称する)、バッファ12及び制御端子7を備えている。制御端子7は、コントロール部5に接続されており、制御信号Scが入力される。
インバータ9は、電流源I9、MOSFETM9、キャパシタC91〜C9M及びスイッチSW91〜SW9(M−1)を有している。インバータ10は、電流源I10、MOSFETM10、キャパシタC101〜C10M及びスイッチSW101〜SW10(M−1)を有している。インバータ11は、電流源I11、MOSFETM11、キャパシタC111〜C11M及びスイッチSW111〜SW11(M−1)を有している。なお、MOSFETM9、MOSFETM10及びMOSFETM11の代りに、バイポーラトランジスタを用いても良い。
インバータ9について、MOSFETM9のゲートは、バッファ12の入力に接続されている。電流源I9の入力は、電源電圧VCCに接続されている。電流源I9の出力は、MOSFETM9のドレイン及びMOSFETM10のゲートに接続されている。MOSFETM9のソースは接地されている。キャパシタC91〜C9(M−1)及びスイッチSW91〜SW9(M−1)は、それぞれ直列に接続される。これにより、1つのキャパシタと1つのスイッチとによる直列回路が(M−1)個構成される。(M−1個)の直列回路とキャパシタC9Mとは、MOSFETM9のドレイン−ソース間に並列に接続される。スイッチSW91〜SW9(M−1)は、コントロール部5からの制御信号Scが、制御端子7を介して入力され、制御信号Scに応じて開閉する。
インバータ10について、電流源I10の入力は、電源電圧VCCに接続されている。電流源I10の出力は、MOSFETM10のドレイン及びMOSFETM11のゲートに接続されている。MOSFETM10のソースは接地されている。キャパシタC101〜C10(M−1)及びスイッチSW101〜SW10(M−1)は、それぞれ直列に接続される。これにより、1つのキャパシタと1つのスイッチとによる直列回路が(M−1)個構成される。(M−1個)の直列回路とキャパシタC10Mとは、MOSFETM10のドレイン−ソース間に並列に接続される。スイッチSW101〜SW10(M−1)は、コントロール部5からの制御信号Scが、制御端子7を介して入力され、制御信号Scに応じて開閉する。
インバータ11について、電流源I11の入力は、電源電圧VCCに接続されている。電流源I11の出力は、MOSFETM11のドレイン及びバッファ12の入力に接続されている。MOSFETM11のソースは接地されている。キャパシタC111〜C11(M−1)及びスイッチSW111〜SW11(M−1)は、それぞれ直列に接続される。これにより、1つのキャパシタと1つのスイッチとによる直列回路が(M−1)個構成される。(M−1個)の直列回路とキャパシタC11Mとは、MOSFETM11のドレイン−ソース間に並列に接続される。スイッチSW111〜SW11(M−1)は、コントロール部5からの制御信号Scが、制御端子7を介して入力され、制御信号Scに応じて開閉する。
スイッチSW91〜SW9(M−1)、スイッチSW101〜SW10(M−1)及びスイッチSW111〜SW11(M−1)は、それぞれが同一のタイミングで開閉されるが、これに限定されず、異なるタイミングで開閉させても良い。例えばスイッチSW91からスイッチSW9(M−1)までを、一定時間毎に1つずつ順番に閉じるようにしても良い。
クロック信号発生装置2が、制御端子7を介して入力される制御信号Scにより、クロック周期、即ちカウンタ制御部6に出力するクロック信号CLKの周期を変更する時に、変更前のクロック信号CLKと変更後のクロック信号CLKとの間に位相差や、クロック周期の誤差がある場合、PWM信号発生装置1が比較器4から出力するPWM信号PWMのパルス幅の誤差は、上記位相差と上記クロック周期の誤差とにより増加することとなる。そのため、クロック信号発生装置2の内部回路を、内部カウンタC1〜CMに入力されるクロック間の位相の同期と、内部カウンタC1〜CMに入力されるクロック間の周期の整合とを取ることが可能である構成、即ち2つの変更前後のクロック間の、位相差とクロック周期の誤差とを最小とするような構成とする必要がある。
図2に示す一つの発信器であるクロック信号発生装置2では、制御信号Scにより、スイッチSW91〜SW9(M−1)、スイッチSW101〜SW10(M−1)及びスイッチSW111〜SW11(M−1)を開閉する。これにより、MOSFETM9〜MOSFETM11のドレイン−ソース間の容量値を切り替え、バッファ12から出力されるクロック信号CLKのクロック周期を切り替える構成になっている。
例えば図2において、スイッチSW91、スイッチSW101及びスイッチSW111を、制御信号Scにより同一のタイミングでONし、このタイミングで他のスイッチをOFFする。これにより、MOSFETM9のドレイン−ソース間の容量値は、並列に接続されたキャパシタC91とキャパシタC9Mとの合成容量値に切り替えられる。
同様に、MOSFETM10のドレイン−ソース間の容量値は、並列に接続されたキャパシタC101とキャパシタC10Mとの合成容量に切り替えられ、MOSFETM11のドレイン−ソース間の容量値は、並列に接続されたキャパシタC111とキャパシタC11Mとの合成容量に切り替えられる。このように各MOSFETのドレイン−ソース間の容量値を同時に切り替えることにより、バッファ12から出力されるクロック信号CLKの周期が変更される。
この場合、クロック周期の相対誤差、即ちある制御信号Scの設定におけるクロック周期を基準とした場合の、他の制御信号Scの設定におけるクロック周期に対する誤差は、キャパシタ間の相対誤差、即ち各インバータの出力に接続されているキャパシタ間の容量値の誤差により制限される。図2において、キャパシタC111とキャパシタC11Mとが共に設計値より10%低い容量値であっても、上記キャパシタ間の相対誤差としては0%となる。
一般に、クロック周期の絶対値(設計値)は、キャパシタ容量の設計値に対する誤差により、誤差が発生する。上記クロック周期の絶対値に対する誤差は、10%程度である。
一方、同一チップ内のキャパシタ間の相対誤差は0.5%以下と非常に小さいため、上記クロック周期の相対誤差も0.5%以下と非常に小さくなる。また、クロック周期変更前後のクロック信号CLKは、同一の発信器、即ちクロック信号発生装置2から発生する信号なので、クロック周期変更前後のクロック信号CLKの位相差は0となる。
〔実施例1〕
図3に、本実施例1に係るクロック信号発生装置13のブロック図を示す。クロック信号発生装置13は、図2のクロック信号発生装置2において、M=2とすることにより実現できる。なお、図3において、キャパシタC91、キャパシタC101及びキャパシタC111の容量値をCA、並びにキャパシタC91、キャパシタC101及びキャパシタC111の容量値をCBとするが、これに限らず、全てのキャパシタの容量値を同一としても良い。
図3に、本実施例1に係るクロック信号発生装置13のブロック図を示す。クロック信号発生装置13は、図2のクロック信号発生装置2において、M=2とすることにより実現できる。なお、図3において、キャパシタC91、キャパシタC101及びキャパシタC111の容量値をCA、並びにキャパシタC91、キャパシタC101及びキャパシタC111の容量値をCBとするが、これに限らず、全てのキャパシタの容量値を同一としても良い。
図3において、制御信号Scにより、スイッチSW91、スイッチSW101及びスイッチSW111がON、即ち導通する。この時、MOSFETM9〜MOSFETM11のドレイン−ソース間の容量CMOSは、次式で表される。
CMOS=CA+CB=CA(1+CB/CA)
上式より、MOSFETM9〜MOSFETM11のドレイン−ソース間の容量CMは、上述した3つのスイッチの導通前と比較して(1+CB/CA)倍となる。これにより、MOSFETM9〜MOSFETM11のドレイン−ソース間の電荷が保持される時間が(1+CB/CA)倍となり、その結果、バッファ12から出力されるクロック信号CLKの周期が(1+CB/CA)倍となる。
上式より、MOSFETM9〜MOSFETM11のドレイン−ソース間の容量CMは、上述した3つのスイッチの導通前と比較して(1+CB/CA)倍となる。これにより、MOSFETM9〜MOSFETM11のドレイン−ソース間の電荷が保持される時間が(1+CB/CA)倍となり、その結果、バッファ12から出力されるクロック信号CLKの周期が(1+CB/CA)倍となる。
図4は、図3のクロック信号発生装置13における波形図であり、MOSFETM9〜MOSFETM11のゲート端子、制御信号Sc及びクロック信号CLKの波形が示されている。
図4において、制御信号Scがローレベル、即ち制御信号Sc=0Vの時は、スイッチSW91、スイッチSW101及びスイッチSW111がOFF、即ち遮断されているため、クロック信号CLKは、クロック周期Tのクロック信号である。
制御信号Scがハイレベル、即ち制御信号Sc=1.5Vの時は、スイッチSW91、スイッチSW101及びスイッチSW111が導通し、クロック信号CLKは、クロック周期が(1+CB/CA)Tであるクロック信号となる。
以上のように、クロック信号発生装置13は、制御信号Scにより、出力するクロック信号の周期を変化出来る。
次に、図5に、本実施例1に係るPWM信号発生装置14のブロック図を示す。PWM信号発生装置14は、図1のPWM信号発生装置1においてN=2、M=2としたものであり、クロック信号発生装置2に代えてクロック信号発生装置15を備え、Nビットカウンタ3に代えて2ビットカウンタ16を備えている。2ビットカウンタ16は、内部カウンタC1及びC2を有している。
なお、クロック信号発生装置15は、図3のクロック信号発生装置13が有する6つのキャパシタの容量値を全て同一としたものであり、2ビットの制御信号Scにより、クロック周期を2倍に変更できる。
図6は、図5のPWM信号発生装置14におけるタイミングチャートである。図6において、RST_Nは、ハイレベルの場合、Nビットカウンタが動作可能になる信号であり、本実施例1では2ビットカウンタ16の外部からカウンタ制御部6に入力される。CLKは、クロック信号発生装置15からカウンタ制御部6に入力されるクロック信号であり、クロック周期、即ち該クロック信号の周期はTである。制御信号Scは、2ビットのデジタル信号であり、コントロール部5から制御端子7及び制御端子8に入力される。2valueは、2ビットカウンタ16の出力値であり、2ビットのデジタル信号である。PWMは、比較器4から出力されるPWM信号である。そして、DUTYは、比較器4とコントロール部5とに入力されるDUTY比設定値である。
2ビットカウンタ場合、制御信号Sc=01の時、上位の1ビットの内部カウンタが有する端子CKに、クロック信号CLKを入力する。制御信号Sc=10の時、下位の1ビットの内部カウンタが有する端子CKに、クロック信号CLKを入力する。出力値2value=11の時は、DUTY比設定値DUTYに係わらず、制御信号Sc=11となる。
制御信号Sc=11となる時は、2ビットカウンタ16の出力値2valueが最大、即ち11の時で、下位の1ビットの内部カウンタにクロック信号CLKを入力することで、上位1ビットカウンタが1→0、下位1ビットカウンタが1→0となり、2ビットカウンタ16の出力値2valueは00となる。つまり出力値2valueが最大になった後、また0に戻る動作をさせる。
図6のタイミングチャートは、各内部カウンタがクロック信号CLKの立ち下がり時にカウントしている場合のものであるが、これに限定されず、各内部カウンタは、クロック信号CLKの立ち上がり時にカウントしてもよい。
図5のPWM信号発生装置14が備える比較器4は、上述したように、出力値2valueがDUTY比設定値DUTYより大きい場合に、PWM信号PWMをローレベルにすることにより、PWM信号PWMのパルス幅を切り替える。よって、図6において時間tが0ns〜1000nsの時、DUTY比設定値DUTYは00であるので、出力値2valueが00である場合はPWM信号PWMがハイレベル、出力値2valueが10及び11である場合はPWM信号PWMがローレベルとなる。従って、時間tが0ns〜1000nsの時、PWM信号PWMは、ハイレベルの期間が1T、ローレベルの期間が3Tの信号となる。
同様に、時間tが1000ns〜2000nsの時、DUTY比設定値DUTYは01であるので、PWM信号PWMは、ハイレベルの期間とローレベルの期間とが共に2Tの信号となる。時間tが2000ns〜3000nsの時、DUTY比設定値DUTYは10であるので、PWM信号PWMは、ハイレベルの期間が3T、ローレベルの期間が1Tの信号となる。時間tが3000nsを越えると、DUTY比設定値DUTYは11であるので、PWM信号PWMは、ハイレベルの期間が4T、ローレベルの期間が0Tの信号となり、常にハイレベルとなる。
〔実施例2〕
図7に、本実施例2に係るPWM信号発生装置17のブロック図を示す。PWM信号発生装置17は、図1のPWM信号発生装置1において、比較器4の出力にハザード対策回路18を接続したものである。
図7に、本実施例2に係るPWM信号発生装置17のブロック図を示す。PWM信号発生装置17は、図1のPWM信号発生装置1において、比較器4の出力にハザード対策回路18を接続したものである。
PWM信号発生装置1において、カウンタ値の遷移期間中、カウンタからの出力は各ビット値が不定となることがあるので、比較器の比較結果であるPWM信号PWMにおいて、ハザード(細いパルス)が出力されることがある。このハザードのため、PWM信号発生装置1が接続され、PWM信号PWMが入力される装置がおいて誤作動する可能性がある。このため、上記ハザードを消去する装置として、比較器4の出力にハザード対策回路18を接続することが望ましい。
上記ハザードを消去する方法として、例えばハザード対策回路18がローパスフィルタとバッファとを有し、上記ローパスフィルタによりハザードを除去し、上記バッファによりハザード対策回路18から出力されるPWM信号PWMを叩き直す方法がある。
上記ハザードを消去する他の方法として、ハザード対策回路18が、動作速度の遅いバッファ、及び該動作速度の遅いバッファとは別のバッファを有し、上記動作速度の遅いバッファから出力される信号を、上記別のバッファにより叩き直すことにより、ハザード対策回路18から出力されるPWM信号PWMを叩き直す方法が考えられる。
なお、PWM信号PWMはデジタル信号であり、「デジタル信号を叩き直す」とは、ローパスフィルタや動作速度の遅いバッファを通った信号の波形のなまりを、バッファに通すことで急峻な波形とすることを意味する。本実施例2においては、ハザード対策回路18が有する、ローパスフィルタあるいは動作速度の遅いバッファから出力される信号のなまりを、上記バッファあるいは上記別のバッファに通すことで、急峻なPWM信号PWMを出力する、即ち叩き直す。
なお、本実施の形態において、図4の波形図を用いてクロック信号発生装置13の動作を説明する際に論理動作を説明した。また、図6のタイミングチャートを用いてPWM信号発生装置14の動作を説明する際に論理動作を説明した。しかし、例えばPWM信号発生装置1とPWM信号発生装置14とが備えるコントロール部5に、インバータなどを用いることにより、ハイレベルとローレベルとが反転して論理動作が逆になった場合でも、PWM信号発生装置1及びPWM信号発生装置14は、PWM信号出力時の消費電力を低減できる。
以上のように、本実施形態に係るPWM信号発生装置1、14、17では、クロック信号発生装置2、13、15は、制御端子7に制御信号Scが入力されることにより、クロック信号CLKの周期を変更出来る。また、カウンタ制御部6は、制御端子8に制御信号Scが入力されることにより、内部カウンタC1〜CMそれぞれに、クロック信号CLKを割り振る、即ち内部カウンタC1〜CMそれぞれに適切なタイミングで適切な周期のクロック信号を入力することが出来る。
カウンタ制御部6は、制御信号Scにより、内部カウンタC1〜CMのどれか1つにクロック信号を割り振るか、または全ての内部カウンタC1〜CMがMAX(1・・・1)の場合は、全ての内部カウンタに対してクロック信号を割り振り、全ての内部カウンタを0にする。制御信号Scは、内部カウンタがM個の場合は、どれか1つのカウンタにクロックを割り振る状態がM個、全てのカウンタにクロックを割り振る状態が1つで計M+1個の状態を作り出す。
従って、Nビットカウンタ3の出力値Nvalue、及び2ビットカウンタ16の出力値2valueを、より少ないクロック回数、即ちより低いクロック周波数と適切な時間とでDUTY比設定値DUTYに近づけることができる。Nビットカウンタ3及び2ビットカウンタ16、並びにクロック信号発生装置2、13、15により、比較器4は、所定のPWM信号のDUTY比及び所定のPWM周期を有し、従来のPWM信号発生装置から出力されるPWM信号と同一であり、人間の視覚特性及び聴覚特性を考慮した制御を行うために必要なPWM信号PWMを、より少ない消費電力で発生させることが可能となる。
なお、本実施形態に係るPWM信号発生装置1、14、17を、液晶表示装置、有機ELディスプレイ、もしくは照明器具などの電子機器、または静音性を追求したモータに用いることにより、従来のPWM信号発生装置101を用いた場合より消費電力を削減することが出来る。
〔実施の形態2〕
本発明の他の実施形態について図8に基づいて説明すれば、以下の通りである。なお、本実施形態において説明すること以外の構成は、前記実施の形態1と同じである。また、説明の便宜上、前記実施の形態1の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
本発明の他の実施形態について図8に基づいて説明すれば、以下の通りである。なお、本実施形態において説明すること以外の構成は、前記実施の形態1と同じである。また、説明の便宜上、前記実施の形態1の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
図8に本実施の形態に係るPWM信号発生装置19のブロック図を示す。PWM信号発生装置19は、Nビットカウンタ3に代えてNビットカウンタ20を備えている。また、Nビットカウンタ20は、カウンタ制御部21及び内部カウンタC21〜C2Mを有している。さらに、カウンタ制御部21は、制御端子22を有している。そして、内部カウンタC21〜C2Mは、それぞれイネーブル端子enableを有している。
PWM信号発生装置19では、クロック信号発生装置2か出力するクロック信号CLKの信号線は、内部カウンタC21〜C2Mにそれぞれ接続されている。また、カウンタ制御部21の出力は、内部カウンタC21〜C2Mが有する複数のイネーブル端子enableにそれぞれ接続されている。そして、コントロール部5から出力される制御信号Scの信号線は、制御端子7及び制御端子22にそれぞれ接続されている。
カウンタ制御部21は、制御信号Scに応じて、イネーブル端子enableをアクティブにする信号を出力する。内部カウンタC21〜C2Mは、イネーブル端子enableがアクティブである場合に、クロック信号CLKが入力されると、クロック信号CLKをカウントし、イネーブル端子enableが非アクティブである場合には、上記クロック信号をカウントしない。
実施の形態1で示したNビットカウンタ3の構成は、消費電力の観点では優れているが、カウンタ制御部6がスイッチを有し、該スイッチによりクロック信号CLKを割り振る構成の場合、スイッチングのノイズが入るので、ノイズにより誤動作する虞がある。そこで、図8に示すように内部カウンタC21〜C2Mにそれぞれイネーブル端子enableを設け、イネーブル端子enableがアクティブである場合に、内部カウンタC21〜C2Mはクロック信号CLKをカウントする。これにより、カウンタ制御部21が直接スイッチなどによってクロック信号CLKを直接割り振ることがない。クロック信号CLKは、内部カウンタC21〜C2M全てに割り振られ、内部カウンタC21〜C2Mは、クロック信号CLKによりカウント動作を行うか否かを、イネーブル端子enableに入力される信号よって制御される。
内部カウンタC21〜C2Mがカウント動作を行うには、イネーブル端子enableがアクティブであることと、クロック信号CLKが入力されることとの両方が必要である。よって、イネーブル端子enableに入力される信号にノイズが含まれても、その瞬間にクロック信号CLKの立上り又は立下りが、内部カウンタC21〜C2Mに入力されていなければ、Nビットカウンタ20は誤動作しない。従って、ノイズにより誤動作することを回避できる。
〔実施形態の総括〕
本発明の実施形態に係るPWM信号発生装置1は、クロック信号CLKを発生するクロック信号発生装置2と、クロック信号CLKをカウントし、出力値のビット数の合計がNとなるNビットカウンタ3と、Nビットカウンタ3から出力されるNビットの出力値NvalueとNビットのDUTY比設定値DUTYとを比較し、Nビットの出力値NvalueとNビットのDUTY比設定値DUTYとのどちらが大きいかに応じて、出力するPWM信号PWMのレベルをハイレベルまたはローレベルに切り替える比較器4とを備えるPWM信号発生装置において、コントロール部5をさらに備え、Nビットカウンタ3は、クロック信号CLKが入力されるクロック端子TCLKを有するカウンタ制御部6、及び出力値のビット数の合計がNとなる内部カウンタC1〜CMを有し、コントロール部5は、内部カウンタC1〜CMから出力されるNビットの出力値NvalueとNビットのDUTY比設定値DUTYとに基づいて、クロック信号発生装置2及びカウンタ制御部6に出力する制御信号Scを生成し、クロック信号発生装置2は、制御信号Scによりクロック信号CLKの周期Tを変更し、カウンタ制御部6は、制御信号Scにより内部カウンタC1〜CMにクロック信号CLKを割り振る。
本発明の実施形態に係るPWM信号発生装置1は、クロック信号CLKを発生するクロック信号発生装置2と、クロック信号CLKをカウントし、出力値のビット数の合計がNとなるNビットカウンタ3と、Nビットカウンタ3から出力されるNビットの出力値NvalueとNビットのDUTY比設定値DUTYとを比較し、Nビットの出力値NvalueとNビットのDUTY比設定値DUTYとのどちらが大きいかに応じて、出力するPWM信号PWMのレベルをハイレベルまたはローレベルに切り替える比較器4とを備えるPWM信号発生装置において、コントロール部5をさらに備え、Nビットカウンタ3は、クロック信号CLKが入力されるクロック端子TCLKを有するカウンタ制御部6、及び出力値のビット数の合計がNとなる内部カウンタC1〜CMを有し、コントロール部5は、内部カウンタC1〜CMから出力されるNビットの出力値NvalueとNビットのDUTY比設定値DUTYとに基づいて、クロック信号発生装置2及びカウンタ制御部6に出力する制御信号Scを生成し、クロック信号発生装置2は、制御信号Scによりクロック信号CLKの周期Tを変更し、カウンタ制御部6は、制御信号Scにより内部カウンタC1〜CMにクロック信号CLKを割り振る。
上記構成によれば、クロック信号発生装置2は、制御信号Scが入力されることにより、クロック信号CLKの周期Tを変更出来る。また、カウンタ制御部6は、制御信号Scが入力されることにより、内部カウンタC1〜CMそれぞれにクロック信号CLKを割り振る、即ち内部カウンタC1〜CMそれぞれに適切なタイミングで適切な周期のクロック信号を入力することが出来る。
従って、Nビットカウンタ3から出力されるNビットカウンタの出力値Nvalueを、より少ないクロック回数、即ちより低いクロック周波数と適切な時間とでDUTY比設定値DUTYに近づけることができる。Nビットカウンタ3とクロック信号発生装置2とにより、比較器4は、NビットのDUTY比設定値DUTYにより定まる所定のPWM信号のDUTY比、及びクロック信号発生装置2の回路定数により定まる所定のPWM周期を有し、従来のPWM信号発生装置から出力されるPWM信号と同一であり、人間の視覚特性及び聴覚特性を考慮した制御を行うために必要なPWM信号PWMを、より少ない消費電力で発生させることが可能となる。
また、本発明の実施形態に係るPWM信号発生装置19は、クロック信号CLKを発生するクロック信号発生装置2と、クロック信号CLKをカウントし、出力値のビット数の合計がNとなるNビットカウンタ20と、Nビットカウンタ20から出力されるNビットの出力値NvalueとNビットのDUTY比設定値DUTYとを比較し、Nビットの出力値NvalueとNビットのDUTY比設定値DUTYとのどちらが大きいかに応じて、出力するPWM信号のレベルをハイレベルまたはローレベルに切り替える比較器4とを備えるPWM信号発生装置において、コントロール部5をさらに備え、Nビットカウンタ20は、カウンタ制御部21、及び出力値のビット数の合計がNとなる内部カウンタC21〜C2Mを有し、内部カウンタC21〜C2Mは、イネーブル端子enableをそれぞれ有し、クロック信号CLKは、内部カウンタC21〜C2Mに入力され、コントロール部5は、内部カウンタC21〜C2Mから出力されるNビットの出力値NvalueとNビットのDUTY比設定値DUTYとに基づいて、クロック信号発生装置2及びカウンタ制御部21に出力する制御信号Scを生成し、クロック信号発生装置2は、制御信号Scによりクロック信号CLKの周期を変更し、カウンタ制御部21は、制御信号Scに応じて、イネーブル端子enableをアクティブにする信号を出力し、内部カウンタC21〜C2Mは、イネーブル端子enableがアクティブである場合に、クロック信号CLKをカウントし、イネーブル端子enableが非アクティブである場合に、クロック信号CLKをカウントしないことを特徴とする。
Nビットカウンタ3の構成は、消費電力の観点では優れているが、カウンタ制御部6がスイッチを有し、該スイッチによりクロック信号CLKを割り振る構成の場合、スイッチングのノイズが入るので、ノイズにより誤動作する虞がある。そこで、内部カウンタC21〜C2Mにそれぞれイネーブル端子enableを設け、イネーブル端子enableがアクティブである場合に、内部カウンタC21〜C2Mはクロック信号CLKをカウントする。これにより、カウンタ制御部21が直接スイッチなどによってクロック信号CLKを直接割り振ることがない。クロック信号CLKは、内部カウンタC21〜C2M全てに割り振られ、内部カウンタC21〜C2Mは、クロック信号CLKによりカウント動作を行うか否かを、イネーブル端子enableに入力される信号よって制御される。
内部カウンタC21〜C2Mがカウント動作を行うには、イネーブル端子enableがアクティブであることと、クロック信号CLKが入力されることとの両方が必要である。よって、イネーブル端子enableに入力される信号にノイズが含まれても、その瞬間にクロック信号CLKの立上り又は立下りが、内部カウンタC21〜C2Mに入力されていなければ、Nビットカウンタ20は誤動作しない。従って、ノイズにより誤動作することを回避できる。
PWM信号発生装置1または19では、クロック信号発生装置2は、多段接続されるインバータ9〜11を有し、インバータ9〜11の内、インバータ9の入力がインバータ11の出力に接続され、インバータ9〜11は、上記クロック信号の周期を決めるための、キャパシタC91〜C9M、キャパシタC101〜C10M、及びキャパシタC111〜C11Mをそれぞれ有し、キャパシタC91〜C9M、キャパシタC101〜C10M、及びキャパシタC111〜C11Mの内、キャパシタC91〜C9(M-1)、キャパシタC101〜C10(M-1)、及びキャパシタC111〜C11(M-1)に、制御信号SCにより開閉するスイッチSW91〜SW9(M−1)、スイッチSW101〜SW10(M−1)及びスイッチSW111〜SW11(M−1)がそれぞれ直列に接続されてもよい。
クロック信号発生装置2は、制御信号Scにより上記スイッチを開閉し、キャパシタC91〜C9M、キャパシタC101〜C10M、及びキャパシタC111〜C11Mそれぞれの合成容量値を切り替える。これにより、クロック信号CLKの周期Tを変更出来る。
PWM信号発生装置1または19では、キャパシタC91〜C9M、キャパシタC101〜C10M、及びキャパシタC111〜C11Mの内、2つのキャパシタ間の容量の誤差が0.5%以下であってもよい。
これにより、インバータ9〜11の内、2つのインバータ間のクロック周期の相対誤差は、0.5%以下と非常に小さくなるので、内部カウンタC1〜CMに入力されるクロック間の位相の同期と、内部カウンタC1〜CMに入力されるクロック間の周期の整合とを取ることが出来る。
PWM信号発生装置1または19では、内部カウンタC1〜CMにおけるビット数の差が、0または1であってもよい。
これにより、内部カウンタC1〜CMにおける状態の総数が少なくなり、PWM信号PWMの周期であるPWM周期におけるクロックの数が少なくなるので、PWM信号発生装置1または19の消費電力の低減が図れる。
PWM信号発生装置1、17または19では、比較器4の出力にハザード対策回路18をさらに備えてもよい。
これにより、比較器4から出力されるPWM信号に、クロックパルスよりも細いパルスであるハザードが生じた場合でも、これを消去して出力できるので、PWM信号発生装置1、17または19が接続される装置の誤作動を防ぐことが出来る。
PWM信号発生装置1または19では、カウンタ制御部6は、制御信号Sc及びNビットの出力値Nvalueが入力されてもよい。
後述するPWM周期は、Nビットカウンタ3の生成するデジタル値によるノコギリ波の周期と一致する。カウンタ制御部6は、Nビットカウンタ3の出力値がMAXになった後に0に戻ることで、上記ノコギリ波の周期は、最下位内部カウンタのクロック周期×2のN乗となるが、Nビットカウンタ3の値がある値以上になると0に戻るように設定する。これにより、上記PWM周期が、上記最下位内部カウンタのクロック周期と上記ある値との積になり、上記PWM周期が可変となる、即ち上記PWM周期の設定の自由度が増す。また、上記ある値を外部から設定可能とすると、外部からPWM周期のコントロールも可能となる。
本発明の電子装置は、上記いずれかのPWM信号発生装置を備えているので、従来のPWM信号発生装置を備える場合よりも消費電力を削減することが出来る。
本発明のPWM信号発生装置は、従来のPWM信号発生装置を用いた場合より消費電力を削減して従来のPWM信号発生装置と同一であり、人間の視覚特性及び聴覚特性を考慮した制御を行うために必要なPWM信号を出来るので、液晶表示装置、有機ELディスプレイ、もしくは照明器具などの電子機器、または静音性を追求したモータに好適に利用することが出来る。
1、14、17、19 PWM信号発生装置
2、13、15 クロック信号発生装置
2value、Nvalue 出力値
3、20 Nビットカウンタ
4 比較器(比較手段)
5 コントロール部(コントロール手段)
6、21 カウンタ制御部(カウンタ制御手段)
7、8、22 制御端子
M9〜M11 MOSFET
9〜11 インバータ
12 バッファ
15 クロック信号発生装置
16 2ビットカウンタ
17 PWM信号発生装置
18 ハザード対策回路
C1〜CM、C21〜C2M 内部カウンタ
C91〜C9(M−1)、C9M キャパシタ
C101〜C10(M−1)、C10M キャパシタ
C111〜C11(M−1)、C11M キャパシタ
CK クロック端子
CLK クロック信号
CMOS 容量
DUTY DUTY比設定値
I9〜I11 電流源
M 個数
N ビット数
PWM PWM信号
SW91〜SW9(M−1) スイッチ
SW101〜SW10(M−1) スイッチ
SW111〜SW11(M−1) スイッチ
Sc 制御信号
t 時間
T クロック周期
TCLK クロック端子
VCC 電源電圧
2、13、15 クロック信号発生装置
2value、Nvalue 出力値
3、20 Nビットカウンタ
4 比較器(比較手段)
5 コントロール部(コントロール手段)
6、21 カウンタ制御部(カウンタ制御手段)
7、8、22 制御端子
M9〜M11 MOSFET
9〜11 インバータ
12 バッファ
15 クロック信号発生装置
16 2ビットカウンタ
17 PWM信号発生装置
18 ハザード対策回路
C1〜CM、C21〜C2M 内部カウンタ
C91〜C9(M−1)、C9M キャパシタ
C101〜C10(M−1)、C10M キャパシタ
C111〜C11(M−1)、C11M キャパシタ
CK クロック端子
CLK クロック信号
CMOS 容量
DUTY DUTY比設定値
I9〜I11 電流源
M 個数
N ビット数
PWM PWM信号
SW91〜SW9(M−1) スイッチ
SW101〜SW10(M−1) スイッチ
SW111〜SW11(M−1) スイッチ
Sc 制御信号
t 時間
T クロック周期
TCLK クロック端子
VCC 電源電圧
Claims (8)
- クロック信号を発生するクロック信号発生手段と、
上記クロック信号をカウントし、出力値のビット数の合計がNとなるNビットカウンタと、
上記Nビットカウンタから出力されるNビットの出力値とNビットのDUTY比設定値とを比較し、上記Nビットの出力値と上記NビットのDUTY比設定値とのどちらが大きいかに応じて、出力するPWM信号のレベルをハイレベルまたはローレベルに切り替える比較手段とを備えるPWM信号発生装置において、
コントロール手段をさらに備え、
上記Nビットカウンタは、上記クロック信号が入力されるクロック端子を有するカウンタ制御手段、及び出力値のビット数の合計がNとなる2〜N個の内部カウンタを有し、
上記コントロール手段は、上記2〜N個の内部カウンタから出力されるNビットの出力値と上記NビットのDUTY比設定値とに基づいて、上記クロック信号発生手段及び上記カウンタ制御手段に出力する制御信号を生成し、
上記クロック信号発生手段は、上記制御信号により上記クロック信号の周期を変更し、
上記カウンタ制御手段は、上記制御信号により上記2〜N個の内部カウンタに上記クロック信号を割り振ることを特徴とするPWM信号発生装置。 - クロック信号を発生するクロック信号発生手段と、
上記クロック信号をカウントし、出力値のビット数の合計がNとなるNビットカウンタと、
上記Nビットカウンタから出力されるNビットの出力値とNビットのDUTY比設定値とを比較し、上記Nビットの出力値と上記NビットのDUTY比設定値とのどちらが大きいかに応じて、出力するPWM信号のレベルをハイレベルまたはローレベルに切り替える比較手段とを備えるPWM信号発生装置において、
コントロール手段をさらに備え、
上記Nビットカウンタは、カウンタ制御手段、及び出力値のビット数の合計がNとなる2〜N個の内部カウンタを有し、
上記2〜N個の内部カウンタは、イネーブル端子をそれぞれ有し、
上記クロック信号は、上記2〜N個の内部カウンタに入力され、
上記コントロール手段は、上記2〜N個の内部カウンタから出力されるNビットの出力値と上記NビットのDUTY比設定値とに基づいて、上記クロック信号発生手段及び上記カウンタ制御手段に出力する制御信号を生成し、
上記クロック信号発生手段は、上記制御信号により上記クロック信号の周期を変更し、
上記カウンタ制御手段は、上記制御信号に応じて、上記イネーブル端子をアクティブにする信号を出力し、
上記2〜N個の内部カウンタは、上記イネーブル端子がアクティブである場合に、上記クロック信号をカウントし、上記イネーブル端子が非アクティブである場合に、上記クロック信号をカウントしないことを特徴とするPWM信号発生装置。 - 上記クロック信号発生手段は、多段接続される3個以上の奇数個のインバータを有し、
上記3個以上の奇数個のインバータの内、最前段のインバータの入力が最終段のインバータの出力に接続され、
上記3個以上の奇数個のインバータは、上記クロック信号の周期を決めるための2〜N個のキャパシタをそれぞれ有し、
上記2〜N個のキャパシタの内、1〜N−1個のキャパシタに、上記制御信号により開閉するスイッチがそれぞれ直列に接続されていることを特徴とする請求項1または2に記載のPWM信号発生装置。 - 上記2〜N個のキャパシタの内、2つのキャパシタ間の容量の誤差が0.5%以下であることを特徴とする請求項3に記載のPWM信号発生装置。
- 上記2〜N個の内部カウンタにおけるビット数の差が、0または1であることを特徴とする請求項1または2に記載のPWM信号発生装置。
- 上記比較手段の出力にハザード対策手段をさらに備えることを特徴とする請求項1または2に記載のPWM信号発生装置。
- 上記カウンタ制御手段は、上記制御信号及び上記Nビットの出力値が入力されることを特徴とする請求項1または2に記載のPWM信号発生装置。
- 請求項1〜7のいずれか1項に記載のPWM信号発生装置を備えたことを特徴とする電子装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007328944A JP2009152871A (ja) | 2007-12-20 | 2007-12-20 | Pwm信号発生装置及びそれを備えた電子装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007328944A JP2009152871A (ja) | 2007-12-20 | 2007-12-20 | Pwm信号発生装置及びそれを備えた電子装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009152871A true JP2009152871A (ja) | 2009-07-09 |
Family
ID=40921480
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007328944A Pending JP2009152871A (ja) | 2007-12-20 | 2007-12-20 | Pwm信号発生装置及びそれを備えた電子装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2009152871A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101794999B1 (ko) | 2016-08-25 | 2017-11-08 | 현대오트론 주식회사 | 절연 게이트 드라이버 고 전압부 전원 생성 방법 |
-
2007
- 2007-12-20 JP JP2007328944A patent/JP2009152871A/ja active Pending
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KR101794999B1 (ko) | 2016-08-25 | 2017-11-08 | 현대오트론 주식회사 | 절연 게이트 드라이버 고 전압부 전원 생성 방법 |
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