JP2009135452A - Device mounting board, semiconductor module, and mobile device - Google Patents

Device mounting board, semiconductor module, and mobile device Download PDF

Info

Publication number
JP2009135452A
JP2009135452A JP2008272393A JP2008272393A JP2009135452A JP 2009135452 A JP2009135452 A JP 2009135452A JP 2008272393 A JP2008272393 A JP 2008272393A JP 2008272393 A JP2008272393 A JP 2008272393A JP 2009135452 A JP2009135452 A JP 2009135452A
Authority
JP
Japan
Prior art keywords
element mounting
electrode
solder
mounting substrate
covering portion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008272393A
Other languages
Japanese (ja)
Other versions
JP5335364B2 (en
Inventor
Koichi Saito
浩一 齋藤
Mayumi Nakazato
真弓 中里
Ryosuke Usui
良輔 臼井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP2008272393A priority Critical patent/JP5335364B2/en
Priority to US12/263,174 priority patent/US8097946B2/en
Priority to CN2008101895530A priority patent/CN101488484B/en
Publication of JP2009135452A publication Critical patent/JP2009135452A/en
Application granted granted Critical
Publication of JP5335364B2 publication Critical patent/JP5335364B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]

Landscapes

  • Wire Bonding (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To provide a device mounting board in which solder bumps are formed on electrodes easily and highly precisely. <P>SOLUTION: The device mounting board 10 includes an insulating layer 12 formed of an insulating resin, a glass cloth 16 covering the surface of the insulating layer 12, and the electrode 14 provided in a through-hole extending through the glass cloth 16. The angle of contact with solder of the glass cloth 16 is larger than that of the resin. Thus, the solder bumps are formed on the electrode 14 of the device mounting board 10 easily with high precision. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、素子搭載用基板及び素子搭載用基板を備えた半導体モジュールに関する。   The present invention relates to an element mounting substrate and a semiconductor module including the element mounting substrate.

近年、LSI等の回路素子のさらなる高性能化、高機能化に伴い、LSI等の回路素子の電極端子の多ピン化、挟ピッチ化のニーズが高まっている。また、これに呼応して、実装基板にも小型化、高密度化が求められており、多ピン化、挟ピッチ化に対応したバンプを実装基板に形成する必要性が高まっている。   In recent years, with the further improvement in performance and functionality of circuit elements such as LSIs, there has been an increasing need for increasing the number of pins and pinching pitches of electrode terminals of circuit elements such as LSIs. Correspondingly, the mounting substrate is also required to be downsized and densified, and the necessity of forming bumps corresponding to the increase in the number of pins and the narrow pitch on the mounting substrate is increasing.

特許文献1には、複数の電極を有する基板上に、はんだ粉と沸点を有する添加剤とを含有する樹脂を供給し、基板上に供給された樹脂の表面に平板を当接させ、基板と平板との間の距離が一定となるように保持し、添加剤の沸点以上かつはんだ粉が溶融する温度以上で樹脂を加熱し、電極上にはんだ粉を集合させてバンプを形成することで、多数の電極上にバンプを形成することができるとされるバンプ付き基板の製造方法が開示されている。
特開2007−150355号公報
In Patent Document 1, a resin containing solder powder and an additive having a boiling point is supplied onto a substrate having a plurality of electrodes, a flat plate is brought into contact with the surface of the resin supplied onto the substrate, By maintaining the distance between the flat plate to be constant, heating the resin above the boiling point of the additive and above the temperature at which the solder powder melts, and collecting the solder powder on the electrode to form bumps, A method of manufacturing a substrate with bumps, which can form bumps on a large number of electrodes, is disclosed.
JP 2007-150355 A

しかしながら、特許文献1に記載の方法では、特殊な添加剤を含有する樹脂を使用する必要があるため、製造コスト上昇の一因となる。   However, in the method described in Patent Document 1, it is necessary to use a resin containing a special additive, which causes an increase in manufacturing cost.

本発明はこうした状況に鑑みてなされたものであり、その目的とするところは、電極上に精度良くはんだバンプが形成されやすい素子搭載用基板を提供することにある。   The present invention has been made in view of such circumstances, and an object of the present invention is to provide an element mounting substrate on which solder bumps are easily formed on electrodes with high accuracy.

上記課題を解決するために、本発明のある態様の素子搭載用基板は、絶縁性の樹脂で形成されている絶縁層と、絶縁層の表面を被覆する被覆部と、被覆部に囲まれた領域に設けられている電極と、を備える。被覆部は、はんだとの接触角が樹脂より大きい。   In order to solve the above problems, an element mounting substrate according to an aspect of the present invention is surrounded by an insulating layer formed of an insulating resin, a covering portion that covers the surface of the insulating layer, and the covering portion. An electrode provided in the region. The covering portion has a larger contact angle with the solder than the resin.

この態様によると、電極上にはんだバンプを形成するために溶融したはんだを被覆部上に供給した場合、電極の周囲にある被覆部ははんだとの接触角が樹脂より大きく、被覆部上でははんだがはじかれやすいため、被覆部に囲まれた領域に設けられている電極にはんだが集まりやすくなる。なお、「被覆部に囲まれた領域」とは、完全に電極の周囲が囲まれている場合だけではなく、部分的に周囲が囲まれている領域であってもよい。   According to this aspect, when molten solder is supplied onto the coating portion to form solder bumps on the electrode, the coating portion around the electrode has a larger contact angle with the solder than the resin, and the solder on the coating portion is soldered. Since it is easy to be repelled, it becomes easy for solder to gather on the electrode provided in the region surrounded by the covering portion. The “region surrounded by the covering portion” is not limited to the case where the periphery of the electrode is completely surrounded, but may be a region where the periphery is partially surrounded.

本発明の他の態様の素子搭載用基板は、絶縁性の樹脂で形成されている絶縁層と、絶縁層の表面を被覆する被覆部と、被覆部を貫通する貫通部に設けられている電極と、を備える。被覆部は、はんだとの接触角が樹脂より大きい。   An element mounting substrate according to another aspect of the present invention includes an insulating layer formed of an insulating resin, a covering portion that covers the surface of the insulating layer, and an electrode provided in a penetrating portion that penetrates the covering portion. And comprising. The covering portion has a larger contact angle with the solder than the resin.

この態様によると、電極上にはんだバンプを形成するために溶融したはんだを被覆部上に供給した場合、電極の周囲にある被覆部ははんだとの接触角が樹脂より大きく、被覆部上でははんだがはじかれやすいため、はんだが電極に集まりやすくなる。   According to this aspect, when molten solder is supplied onto the coating portion to form solder bumps on the electrode, the coating portion around the electrode has a larger contact angle with the solder than the resin, and the solder on the coating portion is soldered. Since solder is easily repelled, the solder tends to collect on the electrodes.

電極は、該電極の露出している面が貫通部の内部に位置するように形成されていてもよい。   The electrode may be formed such that the exposed surface of the electrode is located inside the through portion.

被覆部は、樹脂より熱伝導率が高いとよい。   The covering portion may have a higher thermal conductivity than the resin.

被覆部は、ガラス繊維であってもよい。   The covering portion may be glass fiber.

被覆部は、交差する複数の方向へ向かうガラス繊維が編み込まれているガラスクロスであってもよい。   The covering portion may be a glass cloth in which glass fibers directed in a plurality of intersecting directions are knitted.

被覆部は、点在する凸部と凹部とを有してもよい。   The covering portion may have scattered convex portions and concave portions.

絶縁層の被覆部が形成されている側と反対側の面上に形成されている配線層と、電極と配線層とを電気的に接続するビア導体と、を更に備えてもよい。   You may further provide the wiring layer currently formed on the surface on the opposite side to the side in which the coating | coated part of an insulating layer is formed, and the via conductor which electrically connects an electrode and a wiring layer.

本発明の別の態様は、半導体モジュールである。この半導体モジュールは、電極端子を有する半導体素子と、素子搭載用基板と、を備える。電極端子と電極とは、はんだにより接合されている。   Another embodiment of the present invention is a semiconductor module. The semiconductor module includes a semiconductor element having electrode terminals and an element mounting substrate. The electrode terminal and the electrode are joined by solder.

この態様によると、素子搭載用基板と半導体素子の接合が、素子搭載用基板の電極上に精度良く形成されたはんだバンプを介して行われているため、半導体モジュールの信頼性が向上する。   According to this aspect, since the element mounting substrate and the semiconductor element are joined via the solder bumps formed on the electrodes of the element mounting substrate with high accuracy, the reliability of the semiconductor module is improved.

本発明のさらに別の態様は、携帯機器である。この携帯機器は、上述のいずれかの半導体モジュールを搭載しているとよい。   Yet another embodiment of the present invention is a portable device. This portable device may be equipped with any of the semiconductor modules described above.

本発明によれば、電極上に精度良くはんだバンプが形成されやすい素子搭載用基板を提供することができる。   ADVANTAGE OF THE INVENTION According to this invention, the board | substrate for element mounting which a solder bump can be easily formed on an electrode accurately can be provided.

以下、本発明の実施の形態を、図面を参照して説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を適宜省略する。また、以下に述べる構成は例示であり、本発明の範囲を何ら限定するものではない。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the description of the drawings, the same elements are denoted by the same reference numerals, and repeated descriptions are omitted as appropriate. Moreover, the structure described below is an illustration and does not limit the scope of the present invention at all.

(第1の実施の形態)
図1は、第1の実施の形態に係る素子搭載用基板の概略構成を示す断面図である。素子搭載用基板10は、絶縁性の樹脂で形成されている絶縁層12と、絶縁層12の下面側から上面側に向かって貫通して設けられている電極14と、を備える。絶縁層12は、含有されている樹脂の熱伝導率より高い熱伝導率を有する充填材としてガラスクロス16を含んでいる。ガラスクロス16は、ガラス繊維の向きが基板の表面に垂直な方向と交差するように配向された繊維状の充填材である。本実施の形態に係る樹脂の熱伝導率は0.2W/m・K、ガラスクロス16の熱伝導率は1.0W/m・K程度である。ガラスクロス16は、絶縁層12の電極14が露出している側と同じ側の表面から露出している露出部16aを有する。換言すれば、ガラスクロス16の露出部16aは、絶縁層12の表面を被覆する被覆部として機能する。なお、配線層18は、後述する第2の導体膜26とビア導体30を形成する際に第2の導体膜26を覆うように形成されためっき層30aとから構成されている。
(First embodiment)
FIG. 1 is a cross-sectional view showing a schematic configuration of an element mounting substrate according to the first embodiment. The element mounting substrate 10 includes an insulating layer 12 formed of an insulating resin, and an electrode 14 provided so as to penetrate from the lower surface side to the upper surface side of the insulating layer 12. The insulating layer 12 includes a glass cloth 16 as a filler having a thermal conductivity higher than that of the contained resin. The glass cloth 16 is a fibrous filler that is oriented so that the direction of the glass fiber intersects the direction perpendicular to the surface of the substrate. The resin according to the present embodiment has a thermal conductivity of 0.2 W / m · K, and the glass cloth 16 has a thermal conductivity of about 1.0 W / m · K. The glass cloth 16 has an exposed portion 16a exposed from the surface on the same side as the side where the electrode 14 of the insulating layer 12 is exposed. In other words, the exposed portion 16 a of the glass cloth 16 functions as a covering portion that covers the surface of the insulating layer 12. The wiring layer 18 includes a second conductor film 26 described later and a plating layer 30a formed so as to cover the second conductor film 26 when the via conductor 30 is formed.

そのため、周知の技術により所定の回路が形成されている半導体素子を素子搭載用基板10に搭載して動作させた場合、半導体素子における発熱を樹脂より熱伝導率の高いガラスクロス16を介して放熱することが可能となる。また、素子搭載用基板10自体の熱についても効率よく放熱することができる。   Therefore, when a semiconductor element in which a predetermined circuit is formed by a known technique is mounted on the element mounting substrate 10 and operated, heat generated in the semiconductor element is dissipated through the glass cloth 16 having a higher thermal conductivity than the resin. It becomes possible to do. Further, the heat of the element mounting substrate 10 itself can be efficiently radiated.

また、素子搭載用基板10は、図1に示す絶縁層12の下面側に配線層18が形成されている。本実施の形態に係る電極14は、絶縁層12を貫通する孔に形成され、換言すれば、ガラスクロス16を貫通する貫通部に形成され、配線層18と一端が電気的に接続されているビア導体30を含んでいる。つまり、ビア導体30は、その他端が半導体素子の電極端子が接続される電極14として機能する。なお、本実施の形態に係る電極14には銅が用いられている。また、本実施の形態に係るガラスクロス16は、一般的に用いられるはんだとの接触角が絶縁層12に含まれる樹脂より大きいものが採用されている。また、電極14は、ガラスクロス16の露出部16aより突き出している。   The element mounting substrate 10 has a wiring layer 18 formed on the lower surface side of the insulating layer 12 shown in FIG. The electrode 14 according to the present embodiment is formed in a hole penetrating the insulating layer 12, in other words, formed in a penetrating portion penetrating the glass cloth 16, and one end of the wiring layer 18 is electrically connected. A via conductor 30 is included. That is, the via conductor 30 functions as the electrode 14 to which the other end is connected to the electrode terminal of the semiconductor element. Note that copper is used for the electrode 14 according to the present embodiment. Further, as the glass cloth 16 according to the present embodiment, a glass cloth 16 having a larger contact angle with a commonly used solder than the resin contained in the insulating layer 12 is employed. The electrode 14 protrudes from the exposed portion 16 a of the glass cloth 16.

次に、素子搭載用基板10の製造方法について説明する。図2乃至図4は、第1の実施の形態に係る素子搭載用基板の製造方法を示す工程断面図である。   Next, a method for manufacturing the element mounting substrate 10 will be described. 2 to 4 are process cross-sectional views illustrating a method for manufacturing an element mounting substrate according to the first embodiment.

はじめに、図2(a)に示すように、絶縁性の樹脂で形成されているとともに該樹脂よりはんだに対する接触角が大きいガラスクロス16を含む絶縁層12を有する基板22を用意する。絶縁層12は、その一方の面に銅からなる第1の導体膜24が形成されているとともに他方の面に銅からなる第2の導体膜26が形成されている。   First, as shown in FIG. 2A, a substrate 22 having an insulating layer 12 including a glass cloth 16 that is formed of an insulating resin and has a larger contact angle with respect to the solder than the resin is prepared. The insulating layer 12 has a first conductor film 24 made of copper on one surface and a second conductor film 26 made of copper on the other surface.

次に、図2(b)に示すように、素子搭載用基板10とLSI等の半導体素子との電気的な接続を行うための接続孔が形成される箇所に対応するパターンで第2の導体膜26が除去される。そのパターンを形成する方法としては、リソグラフィによる露光とエッチングにより行われる。エッチングとしては、例えば、塩化鉄等によるウェットエッチングが好ましい。   Next, as shown in FIG. 2B, the second conductor is formed in a pattern corresponding to a location where a connection hole for electrical connection between the element mounting substrate 10 and a semiconductor element such as an LSI is formed. The film 26 is removed. The pattern is formed by lithography exposure and etching. As the etching, for example, wet etching with iron chloride or the like is preferable.

次に、図2(c)に示すように、第2の導体膜26側からレーザを照射して第1の導体膜24が露出するまで絶縁層12の一部を除去し、開口部28を形成する。ここで、レーザ照射には、例えば、炭酸ガスレーザを用いることができる。レーザ照射は、エネルギー密度の高いビームによって任意の深さまで掘る第1の照射条件と、エネルギー密度の低いビームでビア側壁の形状を整える第2の照射条件の二段階で行われる。これにより、絶縁層12の表面(図中下側の第2の導体膜26側)から第1の導体膜24に近づくにつれて径が縮小するテーパ形状の側壁を有し、第2の導体膜26側の径が約100μm、第1の導体膜24側の径が約80μmの開口部28をビアとして形成することができる。   Next, as shown in FIG. 2C, a part of the insulating layer 12 is removed by irradiating a laser from the second conductor film 26 side until the first conductor film 24 is exposed, and the opening 28 is formed. Form. Here, for example, a carbon dioxide laser can be used for laser irradiation. Laser irradiation is performed in two stages: a first irradiation condition for digging to an arbitrary depth with a beam having a high energy density, and a second irradiation condition for adjusting the shape of the via sidewall with a beam having a low energy density. Thus, the second conductor film 26 has a tapered side wall whose diameter decreases as it approaches the first conductor film 24 from the surface of the insulating layer 12 (the second conductor film 26 side on the lower side in the figure). An opening 28 having a side diameter of about 100 μm and a first conductor film 24 side diameter of about 80 μm can be formed as a via.

次に、図3(a)に示すように、無電解めっき法及び電解めっき法を用いて開口部28の内面上および第2の導体膜26上に銅を約20μmの厚さでめっきする。この結果、開口部28の内部にビア導体30が形成されるとともに第2の導体膜26上にめっき層30aが形成され、ビアを介して第1の導体膜24と第2の導体膜26とが導通される。その後、図3(b)に示すように、公知の方法により第2の導体膜26を所定のパターンにエッチングして配線層18を形成する。なお、図3(a)に示すビア導体30は、開口部28に逆V字となるような空間が形成されているが、図14に示すように開口部28が銅で全て充填されるようにしてもよい。開口部28を銅で全て充填するためには、めっきの形成時間を長くする必要があるが、この場合、第2の導体膜26の上に形成されるめっき層30aも厚くなる。そこで、第2の導体膜26を含む配線層18に流れる電流に応じてめっき層を全面エッチバックすることでめっき層30aの厚みが適度に調整される。   Next, as shown in FIG. 3A, copper is plated on the inner surface of the opening 28 and the second conductor film 26 to a thickness of about 20 μm by using an electroless plating method and an electrolytic plating method. As a result, a via conductor 30 is formed inside the opening 28 and a plating layer 30a is formed on the second conductor film 26, and the first conductor film 24 and the second conductor film 26 are formed via the via. Is conducted. Thereafter, as shown in FIG. 3B, the wiring layer 18 is formed by etching the second conductor film 26 into a predetermined pattern by a known method. In the via conductor 30 shown in FIG. 3A, the opening 28 has an inverted V-shaped space in the opening 28, but the opening 28 is completely filled with copper as shown in FIG. It may be. In order to fill all the openings 28 with copper, it is necessary to lengthen the formation time of plating. In this case, the plating layer 30a formed on the second conductor film 26 also becomes thick. Therefore, the thickness of the plating layer 30a is appropriately adjusted by etching back the entire plating layer according to the current flowing through the wiring layer 18 including the second conductor film 26.

次に、図4(a)に示すように、第1の導体膜24をエッチングなどにより除去する。これにより、絶縁層12において、電極14がガラスクロス16を貫通した状態になる。その後、図4(b)に示すように、絶縁層12の、電極14が露出している側と同じ側の表面の樹脂を溶解、除去し、ガラスクロス16の一部を露出させ、素子搭載用基板10が製造される。なお、Oプラズマ処理によるエッチングにより樹脂を除去し、ガラスクロス16を露出させてもよい。 Next, as shown in FIG. 4A, the first conductor film 24 is removed by etching or the like. Thereby, in the insulating layer 12, the electrode 14 penetrates the glass cloth 16. Thereafter, as shown in FIG. 4B, the resin on the surface of the insulating layer 12 on the same side as the side where the electrode 14 is exposed is dissolved and removed, and a part of the glass cloth 16 is exposed to mount the element. The substrate 10 for manufacturing is manufactured. The glass cloth 16 may be exposed by removing the resin by etching using O 2 plasma treatment.

図5は、第1の実施の形態に係る素子搭載用基板10の表面を走査型電子顕微鏡で撮影した写真を示す図である。図5に示すように、ガラスクロス16を貫通して電極14が突き出している様子がわかる。   FIG. 5 is a view showing a photograph of the surface of the element mounting substrate 10 according to the first embodiment taken with a scanning electron microscope. As shown in FIG. 5, it can be seen that the electrode 14 protrudes through the glass cloth 16.

次に、上述の素子搭載用基板10にはんだバンプを形成したはんだバンプ付素子搭載用基板の製造方法について説明する。図6は、第1の実施の形態に係るはんだバンプ付素子搭載用基板の製造方法を示す工程断面図である。図7は、第1の実施の形態に係るはんだバンプ付素子搭載用基板の断面図である。   Next, a method for manufacturing an element mounting substrate with solder bumps in which solder bumps are formed on the element mounting substrate 10 will be described. FIG. 6 is a process cross-sectional view illustrating the method for manufacturing the element mounting substrate with solder bumps according to the first embodiment. FIG. 7 is a cross-sectional view of the element mounting substrate with solder bumps according to the first embodiment.

はじめに、上述の素子搭載用基板10を用意する。その後、溶融したはんだ36をガラスクロス16の露出部16aの表面を含む素子搭載用基板10全面に供給する。はんだ36の供給方法としては、例えば、溶融したはんだ36を吹き付けたり、素子搭載用基板10自体をはんだ槽に浸漬したりすることで実現することが可能である。また、スクリーン印刷によって、はんだペーストを露出部16aに配置し、その後リフローにより加熱することで実現することも可能である。これらの方法によって、簡便に露出部16aの表面を含む素子搭載用基板10全面に溶融したはんだ36を供給することができる。   First, the above-described element mounting substrate 10 is prepared. Thereafter, the molten solder 36 is supplied to the entire surface of the element mounting substrate 10 including the surface of the exposed portion 16 a of the glass cloth 16. The supply method of the solder 36 can be realized, for example, by spraying molten solder 36 or immersing the element mounting substrate 10 itself in a solder bath. Further, it can be realized by placing solder paste on the exposed portion 16a by screen printing and then heating by reflow. By these methods, the melted solder 36 can be easily supplied to the entire surface of the element mounting substrate 10 including the surface of the exposed portion 16a.

電極14上にはんだバンプを形成するために溶融したはんだ36が露出部16aを含む素子搭載用基板10上に供給されると、電極14の周囲にある露出部16aははんだとの接触角が樹脂より大きく、露出部16a上でははんだ37がはじかれやすいため、はんだ37が電極14に集まりやすくなる。   When the molten solder 36 is formed on the element mounting substrate 10 including the exposed portion 16a to form solder bumps on the electrode 14, the exposed portion 16a around the electrode 14 has a resin contact angle of resin. Since the solder 37 is larger and is easily repelled on the exposed portion 16a, the solder 37 is easily collected on the electrode 14.

本実施の形態に係るガラスクロス16は、図5に示すように交差する複数の方向へ向かうガラス繊維が編み込まれたものであり、露出部16aは、点在する凸部と凹部とが周期的に形成されていることになる。そのため、露出部16a上ではじかれているはんだ37は部分的な傾きにより移動しやすくなり、はんだ37の一部は電極14に向かって移動する。電極14は、ガラスクロス16よりはんだ37をはじきにくいため、一度電極に到達したはんだ37は電極14にとどまりやすくなる。その結果、図7に示すように自己整合的に電極14にはんだバンプ38が形成される。そのため、電極14上に精度良くはんだバンプ38を形成することが可能となる。   As shown in FIG. 5, the glass cloth 16 according to the present embodiment is woven with glass fibers heading in a plurality of intersecting directions, and the exposed portion 16 a has periodic convex portions and concave portions. Will be formed. Therefore, the solder 37 that is repelled on the exposed portion 16 a is easily moved due to a partial inclination, and a part of the solder 37 moves toward the electrode 14. Since the electrode 14 is less likely to repel the solder 37 than the glass cloth 16, the solder 37 that has once reached the electrode tends to stay on the electrode 14. As a result, as shown in FIG. 7, solder bumps 38 are formed on the electrodes 14 in a self-aligning manner. Therefore, the solder bump 38 can be formed on the electrode 14 with high accuracy.

一方、電極14に到達せずに、あるいは、はんだバンプ38の形成に寄与していないはんだ37は、露出部16aの凹部に集まることである程度の大きさのはんだボールとなるため、素子搭載用基板10を傾けるなどすることにより素子搭載用基板10の表面から容易に除去することができる。これにより、本実施の形態に係る製造方法によれば、簡易な方法ではんだバンプ付素子搭載用基板50を製造することができる。   On the other hand, since the solder 37 that does not reach the electrode 14 or contribute to the formation of the solder bump 38 gathers in the concave portion of the exposed portion 16a to become a solder ball of a certain size, the device mounting substrate It can be easily removed from the surface of the element mounting substrate 10 by tilting 10 or the like. Thereby, according to the manufacturing method which concerns on this Embodiment, the board | substrate 50 for element mounting with a solder bump can be manufactured by a simple method.

図8は、第1の実施の形態に係るはんだバンプ付素子搭載用基板50の表面を走査型電子顕微鏡で撮影した写真を示す図である。図8に示すように、電極14の上にはんだバンプ38が形成されている様子がわかる。   FIG. 8 is a view showing a photograph of the surface of the solder bumped element mounting substrate 50 according to the first embodiment taken with a scanning electron microscope. As shown in FIG. 8, it can be seen that solder bumps 38 are formed on the electrodes 14.

図9は、第1の実施の形態に係る半導体モジュールの製造方法を示す工程断面図である。はじめに、図9(a)に示すように、LSIやIC等の半導体素子32をはんだバンプ付素子搭載用基板50に搭載する。このとき、半導体素子32の電極端子34と素子搭載用基板10のはんだバンプ38とを互いに位置合わせをして接触させる。   FIG. 9 is a process cross-sectional view illustrating the method of manufacturing the semiconductor module according to the first embodiment. First, as shown in FIG. 9A, a semiconductor element 32 such as an LSI or an IC is mounted on an element mounting board 50 with solder bumps. At this time, the electrode terminal 34 of the semiconductor element 32 and the solder bump 38 of the element mounting substrate 10 are aligned and brought into contact with each other.

その後、加熱雰囲気でリフロー処理を行い、図9(b)に示すようにはんだバンプ38により素子搭載用基板と半導体素子32とを接合し、半導体モジュール100が完成する。はんだバンプ付素子搭載用基板50と半導体素子32との接合が、電極14上に精度良く形成されたはんだバンプ38を介して行われるため、半導体モジュール100の信頼性を向上することができる。   Thereafter, a reflow process is performed in a heated atmosphere, and the element mounting substrate and the semiconductor element 32 are joined by the solder bumps 38 as shown in FIG. 9B, whereby the semiconductor module 100 is completed. Since the solder bumped element mounting substrate 50 and the semiconductor element 32 are joined through the solder bumps 38 formed on the electrodes 14 with high accuracy, the reliability of the semiconductor module 100 can be improved.

(第2の実施の形態)
上述の素子搭載用基板10では、電極14が露出部16aより突出するように設けられていたが、本実施の形態では、電極14が露出部16aより凹んだ箇所に設けられている点が大きく異なる点である。以下、第1の実施の形態と異なる点を中心に説明する。
(Second Embodiment)
In the element mounting substrate 10 described above, the electrode 14 is provided so as to protrude from the exposed portion 16a. However, in this embodiment, the electrode 14 is provided at a location recessed from the exposed portion 16a. It is a different point. The following description will focus on differences from the first embodiment.

図10は、第2の実施の形態に係る素子搭載用基板の製造方法を示す工程断面図である。本実施の形態に係る素子搭載用基板は、図2に示す工程と同様にレーザで開口部28が形成されている基板22を用いて製造される。   FIG. 10 is a process cross-sectional view illustrating the method for manufacturing the element mounting substrate according to the second embodiment. The element mounting substrate according to the present embodiment is manufactured using the substrate 22 in which the opening 28 is formed by a laser as in the process shown in FIG.

図10(a)に示すように、第1の導体膜24を剥離し、更にビア導体30の一部をエッチングにより除去する。これにより、絶縁層12に電極14が形成される。その後、図10(b)に示すように、絶縁層12の、電極14が露出している側と同じ側の表面の樹脂を溶解、除去し、ガラスクロス16の一部を露出させ、素子搭載用基板40が製造される。このように、本実施の形態では、ビア導体30の一部を除去して電極を形成しているので、露出部16aの高さが電極14の高さよりも高くなる素子搭載用基板を簡便に製造することができる。   As shown in FIG. 10A, the first conductor film 24 is removed, and a part of the via conductor 30 is removed by etching. Thereby, the electrode 14 is formed on the insulating layer 12. Thereafter, as shown in FIG. 10B, the resin on the surface of the insulating layer 12 on the same side as the side where the electrode 14 is exposed is dissolved and removed, and a part of the glass cloth 16 is exposed to mount the element. The substrate 40 for manufacturing is manufactured. As described above, in this embodiment, since the electrode is formed by removing a part of the via conductor 30, an element mounting substrate in which the height of the exposed portion 16 a is higher than the height of the electrode 14 can be easily obtained. Can be manufactured.

図11は、第2の実施の形態に係るはんだバンプ付素子搭載用基板60の断面図である。本実施の形態においても、はじめに、上述の素子搭載用基板40を用意する。その後、第1の実施の形態と同様に溶融したはんだ36をガラスクロス16の露出部16aの表面に供給する。その結果、第1の実施の形態と同様に、自己整合的に電極14にはんだバンプ38が形成される。特に、本実施の形態に係る素子搭載用基板40では、ビア導体30の一部を除去して電極を形成しているので、電極14が露出部16aより凹んだ箇所に設けられている。つまり、ガラスクロス16を貫通する貫通部の内部に電極14が形成されている。そのため、よりはんだが電極14に集まりやすくなるとともに、電極14上に溶融したはんだが到達した場合、再度電極14から離れにくくなり、より精度良くはんだバンプ38が形成されることになる。   FIG. 11 is a sectional view of an element mounting board 60 with solder bumps according to the second embodiment. Also in the present embodiment, first, the above-described element mounting substrate 40 is prepared. Thereafter, the molten solder 36 is supplied to the surface of the exposed portion 16a of the glass cloth 16 as in the first embodiment. As a result, as in the first embodiment, the solder bumps 38 are formed on the electrodes 14 in a self-aligning manner. In particular, in the element mounting substrate 40 according to the present embodiment, since the electrode is formed by removing a part of the via conductor 30, the electrode 14 is provided at a location recessed from the exposed portion 16a. That is, the electrode 14 is formed inside the penetrating portion that penetrates the glass cloth 16. For this reason, the solder is more likely to gather on the electrode 14, and when the molten solder reaches the electrode 14, it is difficult to separate from the electrode 14 again, and the solder bump 38 is formed with higher accuracy.

(第3の実施の形態)
上述の素子搭載用基板10,60では、はんだが形成される電極として貫通電極を例に説明した。しかしながら、本願発明は、必ずしもガラスクロスなどの被覆部を貫通していない電極に対しても有効である。以下、上述の各実施の形態と異なる点を中心に説明する。
(Third embodiment)
In the element mounting substrates 10 and 60 described above, the through electrode is described as an example of the electrode on which the solder is formed. However, the present invention is also effective for an electrode that does not necessarily pass through a covering such as a glass cloth. The following description will focus on differences from the above-described embodiments.

図15は、第3の実施の形態に係る素子搭載用基板の製造方法を示す工程断面図である。本実施の形態に係る素子搭載用基板は、図2および図3に示す工程と同様の方法で、図15(a)に示すような、他方の面に配線層18が形成されている基板22を用いて製造される。図15(a)に示す第1の導体膜24のうち、図15(b)に示すバンプ62および電極14に該当する領域を覆うマスクをリソグラフィ工程により作成し、その他の領域をエッチングにより除去する。これにより、基板22の一方の面には、複数の電極が形成されることになる。   FIG. 15 is a process cross-sectional view illustrating the method for manufacturing the element mounting substrate according to the third embodiment. The element mounting substrate according to the present embodiment is a substrate 22 having a wiring layer 18 formed on the other surface as shown in FIG. 15A by the same method as the steps shown in FIGS. It is manufactured using. A mask covering the region corresponding to the bump 62 and the electrode 14 shown in FIG. 15B in the first conductor film 24 shown in FIG. 15A is formed by a lithography process, and the other regions are removed by etching. . Thereby, a plurality of electrodes are formed on one surface of the substrate 22.

その後、図15(c)に示すように、絶縁層12の、バンプ62および電極14が露出している側と同じ側の表面の樹脂を溶解、除去し、ガラスクロス16の一部を露出させ、素子搭載用基板70が製造される。なお、Oプラズマ処理によるエッチングにより樹脂を除去し、ガラスクロス16を露出させてもよい。このように、本実施の形態による製造方法では、ガラスクロス16上に、ガラスクロス16を貫通していない電極として機能するバンプ62を形成することができる。 Thereafter, as shown in FIG. 15C, the resin on the surface of the insulating layer 12 on the same side as the side where the bumps 62 and the electrodes 14 are exposed is dissolved and removed, and a part of the glass cloth 16 is exposed. The element mounting substrate 70 is manufactured. The glass cloth 16 may be exposed by removing the resin by etching using O 2 plasma treatment. Thus, in the manufacturing method according to the present embodiment, the bumps 62 that function as electrodes that do not penetrate the glass cloth 16 can be formed on the glass cloth 16.

図16は、第3の実施の形態に係るはんだバンプ付素子搭載用基板の断面図である。図15に示す方法で形成されたバンプ62や電極14は、その周囲が露出したガラスクロス16により囲まれている。ガラスクロス16は、はんだとの接触角が樹脂より大きいため、例えば、溶融したはんだがガラスクロス16上に供給された場合、ガラスクロス16の露出部16a上でははんだがはじかれやすくなる。その結果、図16に示すように、はんだが自己整合的に電極14やバンプ62に付着し、はんだバンプ38が形成される。   FIG. 16 is a cross-sectional view of an element mounting board with solder bumps according to a third embodiment. The bumps 62 and the electrodes 14 formed by the method shown in FIG. 15 are surrounded by a glass cloth 16 whose periphery is exposed. Since the glass cloth 16 has a contact angle larger than that of the resin, for example, when molten solder is supplied onto the glass cloth 16, the solder is likely to be repelled on the exposed portion 16 a of the glass cloth 16. As a result, as shown in FIG. 16, the solder adheres to the electrodes 14 and the bumps 62 in a self-aligning manner, and the solder bumps 38 are formed.

すなわち、本実施の形態に係る製造方法によれば、ビア導体30を含む電極14や突起電極であるバンプ62上に簡便に精度良くはんだバンプ38を形成することができるため、簡易な方法によるはんだバンプ付素子搭載用基板80の製造が可能となる。そして、LSIやIC等の半導体素子32をはんだバンプ付素子搭載用基板80に搭載する。このとき、半導体素子32の電極端子34とはんだバンプ付素子搭載用基板80のはんだバンプ38とを互いに位置合わせをして接触させる。   That is, according to the manufacturing method according to the present embodiment, the solder bumps 38 can be easily and accurately formed on the electrodes 14 including the via conductors 30 and the bumps 62 that are protruding electrodes. The bumped element mounting substrate 80 can be manufactured. Then, the semiconductor element 32 such as LSI or IC is mounted on the element mounting substrate 80 with solder bumps. At this time, the electrode terminal 34 of the semiconductor element 32 and the solder bump 38 of the solder bumped element mounting substrate 80 are aligned and brought into contact with each other.

その後、加熱雰囲気でリフロー処理を行い、図16に示すようにはんだバンプ38により素子搭載用基板70と半導体素子32とが接合することで、半導体モジュール110が完成する。はんだバンプ付素子搭載用基板80と半導体素子32との接合が、ビア導体30を含む電極14やバンプ62上に精度良く形成されたはんだバンプ38を介して行われるため、半導体モジュール110の接続信頼性を向上することができる。   Thereafter, a reflow process is performed in a heated atmosphere, and the element mounting substrate 70 and the semiconductor element 32 are joined by the solder bumps 38 as shown in FIG. Since the solder bumped element mounting substrate 80 and the semiconductor element 32 are joined via the electrodes 14 including the via conductors 30 and the solder bumps 38 formed on the bumps 62 with high accuracy, the connection reliability of the semiconductor module 110 is determined. Can be improved.

なお、バンプ62は、ガラスクロス16を貫通していないため、他の領域と導通するための配線パターンの一部として形成されている場合がある。そのため、このようなバンプ62が形成されている素子搭載用基板においてガラスクロス16上にはんだを供給すると、配線パターン全体にはんだが付着してしまう可能性がある。そこで、配線パターンのうちバンプ62に相当する位置に限定してはんだバンプを形成する方法が求められる。   In addition, since the bump 62 does not penetrate the glass cloth 16, the bump 62 may be formed as a part of a wiring pattern for conducting to other regions. Therefore, when solder is supplied onto the glass cloth 16 in the element mounting substrate on which such bumps 62 are formed, the solder may adhere to the entire wiring pattern. Therefore, there is a demand for a method of forming solder bumps limited to positions corresponding to the bumps 62 in the wiring pattern.

図17は、一部がバンプ62として機能する配線パターン上の、バンプ62以外の領域にはんだが付着することを防止する保護膜が形成された素子搭載用基板の上面図である。保護膜64は、図15(c)の工程の後、公知の露光工程により、バンプ62を有する配線パターン66の一部を覆うように形成された樹脂層である。なお、図15(c)に示す素子搭載用基板70の断面図は、図17のA−A断面に相当する。   FIG. 17 is a top view of an element mounting substrate on which a protective film for preventing solder from adhering to a region other than the bump 62 on a wiring pattern that partially functions as the bump 62 is formed. The protective film 64 is a resin layer formed so as to cover a part of the wiring pattern 66 having the bumps 62 by a known exposure process after the process of FIG. The cross-sectional view of the element mounting substrate 70 shown in FIG. 15C corresponds to the AA cross section of FIG.

図18は、図17に示す素子搭載用基板のB−B断面図である。図18に示すように、バンプ62は一部が露出しており、その露出している周囲はガラスクロス16に囲まれている。このように、ガラスクロス16を貫通していないバンプ62の場合であっても、バンプ62の露出している部分は、露出しているガラスクロス16に囲まれた領域に設けられているため、供給されたはんだはバンプ62に集まりやすくなる。   18 is a BB cross-sectional view of the element mounting substrate shown in FIG. As shown in FIG. 18, a part of the bump 62 is exposed, and the exposed periphery is surrounded by the glass cloth 16. Thus, even in the case of the bump 62 that does not penetrate the glass cloth 16, the exposed portion of the bump 62 is provided in the region surrounded by the exposed glass cloth 16, The supplied solder is likely to gather on the bumps 62.

(第4の実施の形態)
図19は、第4の実施の形態に係る半導体モジュールの断面図である。本実施の形態に係る半導体モジュール200は、多層(4層)の配線パターンが形成された素子搭載用基板90と、素子搭載用基板90の電極に形成されたはんだバンプ38を介して接合された半導体素子92と、を有する。半導体素子92は、不図示の電極端子を有する。
(Fourth embodiment)
FIG. 19 is a cross-sectional view of a semiconductor module according to the fourth embodiment. The semiconductor module 200 according to the present embodiment is bonded to the element mounting substrate 90 on which a multilayer (four-layer) wiring pattern is formed via the solder bumps 38 formed on the electrodes of the element mounting substrate 90. And a semiconductor element 92. The semiconductor element 92 has an electrode terminal (not shown).

素子搭載用基板90は、図19に示す絶縁層12の下面側に配線層94が形成されている。本実施の形態に係る電極96は、絶縁層12を表側から裏側まで貫通する孔(スルーホール)に形成され、換言すれば、ガラスクロス16を貫通する貫通部に形成され、配線層94と一端が電気的に接続されているビア導体98を含んでいる。つまり、ビア導体98は、その他端が半導体素子92と電気的に接続される電極として機能する。また、本実施の形態に係る電極97は、素子搭載用基板90の内部に形成されている配線層99と導通するフィルドビア102を含んでいる。ここで、フィルドビア102は、ガラスクロス16を貫通するように形成されている。このように構成された半導体モジュール200においても、上述の効果が得られる。   In the element mounting substrate 90, a wiring layer 94 is formed on the lower surface side of the insulating layer 12 shown in FIG. The electrode 96 according to the present embodiment is formed in a hole (through hole) that penetrates the insulating layer 12 from the front side to the back side. In other words, the electrode 96 is formed in a penetration part that penetrates the glass cloth 16, and the wiring layer 94 and one end Includes via conductors 98 that are electrically connected. That is, the via conductor 98 functions as an electrode whose other end is electrically connected to the semiconductor element 92. The electrode 97 according to the present embodiment includes a filled via 102 that is electrically connected to the wiring layer 99 formed inside the element mounting substrate 90. Here, the filled via 102 is formed so as to penetrate the glass cloth 16. Also in the semiconductor module 200 configured in this way, the above-described effects can be obtained.

(第5の実施の形態)
次に、上述の半導体モジュールを備えた携帯機器について説明する。なお、携帯機器として携帯電話に搭載する例を示すが、例えば、個人用携帯情報端末(PDA)、デジタルビデオカメラ(DVC)、及びデジタルスチルカメラ(DSC)といった電子機器であってもよい。
(Fifth embodiment)
Next, a portable device provided with the above-described semiconductor module will be described. In addition, although the example mounted in a mobile telephone as a portable apparatus is shown, electronic devices, such as a personal digital assistant (PDA), a digital video camera (DVC), and a digital still camera (DSC), may be sufficient, for example.

図12は本実施の形態に係る半導体モジュールを備えた携帯電話の構成を示す図である。携帯電話111は、第1の筐体112と第2の筐体114が可動部120によって連結される構造になっている。第1の筐体112と第2の筐体114は可動部120を軸として回動可能である。第1の筐体112には文字や画像等の情報を表示する表示部118やスピーカ部224が設けられている。第2の筐体114には操作用ボタンなどの操作部222やマイク部226が設けられている。なお、前述の実施の形態に係る半導体モジュールはこうした携帯電話111の内部に搭載されている。   FIG. 12 is a diagram showing a configuration of a mobile phone including the semiconductor module according to this embodiment. The mobile phone 111 has a structure in which a first housing 112 and a second housing 114 are connected by a movable portion 120. The first housing 112 and the second housing 114 can be rotated about the movable portion 120 as an axis. The first housing 112 is provided with a display unit 118 and a speaker unit 224 for displaying information such as characters and images. The second housing 114 is provided with an operation unit 222 such as operation buttons and a microphone unit 226. The semiconductor module according to the above-described embodiment is mounted inside such a mobile phone 111.

図13は、図12に示した携帯電話の部分断面図(第1の筐体112の断面図)である。本実施の形態に係る半導体モジュール100は、はんだバンプ42を介してプリント基板128に搭載され、こうしたプリント基板128を介して表示部118などと電気的に接続されている。また、半導体モジュール100の裏面側(はんだバンプ42とは反対側の面)には金属基板などの放熱基板116が設けられ、例えば、半導体モジュール100から発生する熱を第1の筐体112内部にこもらせることなく、効率的に第1の筐体112の外部に放熱することができるようになっている。   FIG. 13 is a partial cross-sectional view (cross-sectional view of the first casing 112) of the mobile phone shown in FIG. The semiconductor module 100 according to the present embodiment is mounted on the printed circuit board 128 via the solder bumps 42 and is electrically connected to the display unit 118 and the like via the printed circuit board 128. Further, a heat radiating substrate 116 such as a metal substrate is provided on the back surface side (surface opposite to the solder bumps 42) of the semiconductor module 100, and for example, heat generated from the semiconductor module 100 is transferred into the first housing 112. Heat can be efficiently radiated to the outside of the first housing 112 without being trapped.

本実施の形態に係る半導体モジュール100を備えた携帯機器によれば、半導体素子と素子搭載用基板との接続信頼性が向上し、ひいては半導体モジュール100の接続信頼性が向上するので、こうした半導体モジュール100を搭載した携帯機器の信頼性が向上する。   According to the portable device provided with the semiconductor module 100 according to the present embodiment, the connection reliability between the semiconductor element and the element mounting substrate is improved, and as a result, the connection reliability of the semiconductor module 100 is improved. The reliability of the portable device equipped with 100 is improved.

以上、本発明を上述の各実施の形態を参照して説明したが、これは例示であり、本発明は上述の各実施の形態に限定されるものではなく、各実施の形態の構成を適宜組み合わせたものや置換したものについても本発明に含まれるものである。また、当業者の知識に基づいて各種の設計変更等の変形を各実施の形態に対して加えることも可能であり、そのような変形が加えられた実施の形態も本発明の範囲に含まれうる。   The present invention has been described with reference to each of the above-described embodiments. However, this is an exemplification, and the present invention is not limited to each of the above-described embodiments, and the configuration of each embodiment is appropriately set. Combinations and substitutions are also included in the present invention. Various modifications such as design changes can be added to each embodiment based on the knowledge of those skilled in the art, and the embodiments to which such modifications are added are also included in the scope of the present invention. sell.

例えば、上述の各実施の形態では、配線層は単層であったが、これに限定されず、配線層は多層であってもよい。   For example, in each of the embodiments described above, the wiring layer is a single layer, but the present invention is not limited to this, and the wiring layer may be a multilayer.

また、上述の各実施の形態におけるバンプ形成工程において、素子搭載用基板の表面から所定の高さに平板を配置し、素子搭載用基板と平板との隙間に溶融したはんだを供給してもよい。これにより、はんだバンプの高さを揃えることが可能となる。   Further, in the bump forming step in each of the above-described embodiments, a flat plate may be disposed at a predetermined height from the surface of the element mounting substrate, and molten solder may be supplied to the gap between the element mounting substrate and the flat plate. . As a result, the height of the solder bumps can be made uniform.

また、はんだバンプの形成に寄与していないはんだを除去する工程として、前述の平板を取り外し、平板を取り外した状態で素子搭載用基板を傾けてもよい。これにより、電極上のはんだバンプを形成せずに被覆部上で集まり丸くなっているはんだについて、簡易に素子搭載用基板から除去することが可能となる。   In addition, as a step of removing solder that does not contribute to the formation of solder bumps, the above-described flat plate may be removed, and the element mounting substrate may be tilted with the flat plate removed. As a result, it is possible to easily remove the solder gathered and rounded on the covering portion without forming solder bumps on the electrodes from the element mounting substrate.

第1の実施の形態に係る素子搭載用基板の概略構成を示す断面図である。It is sectional drawing which shows schematic structure of the element mounting substrate which concerns on 1st Embodiment. 図2(a)〜図2(c)は、第1の実施の形態に係る素子搭載用基板の製造方法を示す工程断面図である。FIG. 2A to FIG. 2C are process cross-sectional views illustrating the method for manufacturing the element mounting substrate according to the first embodiment. 図3(a)及び図3(b)は、第1の実施の形態に係る素子搭載用基板の製造方法を示す工程断面図である。FIG. 3A and FIG. 3B are process cross-sectional views illustrating a method for manufacturing an element mounting substrate according to the first embodiment. 図4(a)及び図4(b)は、第1の実施の形態に係る素子搭載用基板の製造方法を示す工程断面図である。4A and 4B are process cross-sectional views illustrating a method for manufacturing an element mounting substrate according to the first embodiment. 第1の実施の形態に係る素子搭載用基板の表面を走査型電子顕微鏡で撮影した写真を示す図である。It is a figure which shows the photograph which image | photographed the surface of the element mounting substrate which concerns on 1st Embodiment with the scanning electron microscope. 第1の実施の形態に係るはんだバンプ付素子搭載用基板の製造方法を示す工程断面図である。It is process sectional drawing which shows the manufacturing method of the element mounting board | substrate with a solder bump which concerns on 1st Embodiment. 第1の実施の形態に係るはんだバンプ付素子搭載用基板の断面図である。It is sectional drawing of the board | substrate for element mounting with a solder bump which concerns on 1st Embodiment. 第1の実施の形態に係るはんだバンプ付素子搭載用基板の表面を走査型電子顕微鏡で撮影した写真を示す図である。It is a figure which shows the photograph which image | photographed the surface of the board | substrate for element mounting with a solder bump which concerns on 1st Embodiment with the scanning electron microscope. 図9(a)及び図9(b)は、第1の実施の形態に係る半導体モジュールの製造方法を示す工程断面図である。FIG. 9A and FIG. 9B are process cross-sectional views illustrating the method for manufacturing the semiconductor module according to the first embodiment. 図10(a)及び図10(b)は、第2の実施の形態に係る素子搭載用基板の製造方法を示す工程断面図である。FIG. 10A and FIG. 10B are process cross-sectional views illustrating a method for manufacturing an element mounting substrate according to the second embodiment. 第2の実施の形態に係るはんだバンプ付素子搭載用基板の断面図である。It is sectional drawing of the element mounting board | substrate with a solder bump which concerns on 2nd Embodiment. 第5の実施の形態に係る携帯電話の構成を示す図である。It is a figure which shows the structure of the mobile telephone which concerns on 5th Embodiment. 図12に示す携帯電話の部分断面図である。It is a fragmentary sectional view of the mobile phone shown in FIG. 第1の実施の形態に係る素子搭載用基板の他の製造方法を示す工程断面図である。It is process sectional drawing which shows the other manufacturing method of the element mounting board | substrate which concerns on 1st Embodiment. 図15(a)〜図15(c)は、第3の実施の形態に係る素子搭載用基板の製造方法を示す工程断面図である。FIG. 15A to FIG. 15C are process cross-sectional views illustrating a method for manufacturing an element mounting substrate according to the third embodiment. 第3の実施の形態に係るはんだバンプ付素子搭載用基板の断面図である。It is sectional drawing of the element mounting board | substrate with a solder bump which concerns on 3rd Embodiment. 一部がバンプとして機能する配線パターン上の、バンプ以外の領域にはんだが付着することを防止する保護膜が形成された素子搭載用基板の上面図である。It is a top view of an element mounting substrate on which a protective film for preventing solder from adhering to a region other than a bump on a wiring pattern that partially functions as a bump is formed. 図17に示す素子搭載用基板のB−B断面図である。It is BB sectional drawing of the element mounting board | substrate shown in FIG. 第4の実施の形態に係る半導体モジュールの断面図である。It is sectional drawing of the semiconductor module which concerns on 4th Embodiment.

符号の説明Explanation of symbols

1 素子搭載用基板、 12 絶縁層、 14 電極、 16 ガラスクロス、 16a 露出部、 18 配線層、 30 ビア導体、 32 半導体素子、 34 電極端子、 38 はんだバンプ、 50 バンプ付素子搭載用基板、 100 半導体モジュール、 111 携帯電話。   DESCRIPTION OF SYMBOLS 1 Element mounting board | substrate, 12 Insulating layer, 14 Electrode, 16 Glass cloth, 16a Exposed part, 18 Wiring layer, 30 Via conductor, 32 Semiconductor element, 34 Electrode terminal, 38 Solder bump, 50 Bumped element mounting board, 100 Semiconductor module, 111 mobile phone.

Claims (10)

絶縁性の樹脂で形成されている絶縁層と、
前記絶縁層の表面を被覆する被覆部と、
前記被覆部に囲まれた領域に設けられている電極と、を備え、
前記被覆部は、はんだとの接触角が前記樹脂より大きいことを特徴とする素子搭載用基板。
An insulating layer formed of an insulating resin;
A covering portion covering the surface of the insulating layer;
An electrode provided in a region surrounded by the covering portion,
The device mounting board, wherein the covering portion has a contact angle with the solder larger than that of the resin.
絶縁性の樹脂で形成されている絶縁層と、
前記絶縁層の表面を被覆する被覆部と、
前記被覆部を貫通する貫通部に設けられている電極と、を備え、
前記被覆部は、はんだとの接触角が前記樹脂より大きいことを特徴とする素子搭載用基板。
An insulating layer formed of an insulating resin;
A covering portion covering the surface of the insulating layer;
An electrode provided in a penetrating portion that penetrates the covering portion, and
The device mounting board, wherein the covering portion has a contact angle with the solder larger than that of the resin.
前記電極は、該電極の露出している面が前記貫通部の内部に位置するように形成されていることを特徴とする請求項2に記載の素子搭載用基板。   The element mounting substrate according to claim 2, wherein the electrode is formed such that an exposed surface of the electrode is positioned inside the through portion. 前記被覆部は、前記樹脂より熱伝導率が高いことを特徴とする請求項1乃至3のいずれかに記載の素子搭載用基板。   The element mounting substrate according to claim 1, wherein the covering portion has a thermal conductivity higher than that of the resin. 前記被覆部は、ガラス繊維であることを特徴とする請求項1乃至4のいずれかに記載の素子搭載用基板。   The element mounting substrate according to claim 1, wherein the covering portion is made of glass fiber. 前記被覆部は、交差する複数の方向へ向かうガラス繊維が編み込まれているガラスクロスであることを特徴とする請求項1乃至4のいずれかに記載の素子搭載用基板。   5. The element mounting substrate according to claim 1, wherein the covering portion is a glass cloth in which glass fibers heading in a plurality of intersecting directions are knitted. 前記被覆部は、点在する凸部と凹部とを有することを特徴とする請求項1乃至6のいずれかに記載の素子搭載用基板。   The element mounting substrate according to any one of claims 1 to 6, wherein the covering portion includes dotted convex portions and concave portions. 前記絶縁層の被覆部が形成されている側と反対側の面上に形成されている配線層と、
前記電極と前記配線層とを電気的に接続するビア導体と、
を更に備えることを特徴とする請求項1乃至7のいずれかに記載の素子搭載用基板。
A wiring layer formed on a surface opposite to the side on which the covering portion of the insulating layer is formed;
A via conductor that electrically connects the electrode and the wiring layer;
The device mounting board according to claim 1, further comprising:
電極端子を有する半導体素子と、
請求項1乃至8のいずれかに記載の素子搭載用基板と、を備え、
前記電極端子と前記電極とがはんだにより接合されていることを特徴とする半導体モジュール。
A semiconductor element having an electrode terminal;
An element mounting substrate according to any one of claims 1 to 8,
The semiconductor module, wherein the electrode terminal and the electrode are joined by solder.
請求項9に記載の半導体モジュールを搭載したことを特徴とする携帯機器。   A portable device comprising the semiconductor module according to claim 9.
JP2008272393A 2007-10-31 2008-10-22 Device mounting substrate, semiconductor module, and portable device Expired - Fee Related JP5335364B2 (en)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2008272393A JP5335364B2 (en) 2007-10-31 2008-10-22 Device mounting substrate, semiconductor module, and portable device
US12/263,174 US8097946B2 (en) 2007-10-31 2008-10-31 Device mounting board, semiconductor module, and mobile device
CN2008101895530A CN101488484B (en) 2007-10-31 2008-10-31 Device mounting board, semiconductor module, and mobile device

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2007284470 2007-10-31
JP2007284470 2007-10-31
JP2008272393A JP5335364B2 (en) 2007-10-31 2008-10-22 Device mounting substrate, semiconductor module, and portable device

Publications (2)

Publication Number Publication Date
JP2009135452A true JP2009135452A (en) 2009-06-18
JP5335364B2 JP5335364B2 (en) 2013-11-06

Family

ID=40867000

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008272393A Expired - Fee Related JP5335364B2 (en) 2007-10-31 2008-10-22 Device mounting substrate, semiconductor module, and portable device

Country Status (2)

Country Link
JP (1) JP5335364B2 (en)
CN (1) CN101488484B (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015144159A (en) * 2014-01-31 2015-08-06 日本航空電子工業株式会社 Relay member, and manufacturing method of relay member
JP2018139302A (en) * 2016-06-03 2018-09-06 大日本印刷株式会社 Through electrode substrate and manufacturing method of the same, and mounting substrate

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102194966A (en) * 2010-03-17 2011-09-21 宏齐科技股份有限公司 Light-emitting diode (LED) structure with efficient heat dissipation effect and manufacturing method thereof
US20120212115A1 (en) * 2011-02-18 2012-08-23 Pem Management, Inc. Window glass mounted fastener
US9219020B2 (en) 2012-03-08 2015-12-22 Infineon Technologies Ag Semiconductor device, wafer assembly and methods of manufacturing wafer assemblies and semiconductor devices

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02251145A (en) * 1989-03-24 1990-10-08 Citizen Watch Co Ltd Formation of bump electrode
JPH0574975A (en) * 1991-09-17 1993-03-26 Denki Kagaku Kogyo Kk Matrix circuit substrate with connecting component
JPH0964538A (en) * 1995-08-23 1997-03-07 Toppan Printing Co Ltd Production of printed wiring board
JPH09326412A (en) * 1996-06-07 1997-12-16 Tokuyama Corp Mounting solder ball
JP2001177003A (en) * 1999-12-16 2001-06-29 Oki Electric Ind Co Ltd Cross board, packaging method of semiconductor component and semiconductor device
JP2007266136A (en) * 2006-03-27 2007-10-11 Fujitsu Ltd Multilayer wiring board, semiconductor device, and solder resist
JP2009044092A (en) * 2007-08-10 2009-02-26 Sanyo Electric Co Ltd Circuit device, its manufacturing method and portable device
JP2009088169A (en) * 2007-09-28 2009-04-23 Sanyo Electric Co Ltd Element mounting substrate, semiconductor module, and method of manufacturing element mounting substrate

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02251145A (en) * 1989-03-24 1990-10-08 Citizen Watch Co Ltd Formation of bump electrode
JPH0574975A (en) * 1991-09-17 1993-03-26 Denki Kagaku Kogyo Kk Matrix circuit substrate with connecting component
JPH0964538A (en) * 1995-08-23 1997-03-07 Toppan Printing Co Ltd Production of printed wiring board
JPH09326412A (en) * 1996-06-07 1997-12-16 Tokuyama Corp Mounting solder ball
JP2001177003A (en) * 1999-12-16 2001-06-29 Oki Electric Ind Co Ltd Cross board, packaging method of semiconductor component and semiconductor device
JP2007266136A (en) * 2006-03-27 2007-10-11 Fujitsu Ltd Multilayer wiring board, semiconductor device, and solder resist
JP2009044092A (en) * 2007-08-10 2009-02-26 Sanyo Electric Co Ltd Circuit device, its manufacturing method and portable device
JP2009088169A (en) * 2007-09-28 2009-04-23 Sanyo Electric Co Ltd Element mounting substrate, semiconductor module, and method of manufacturing element mounting substrate

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015144159A (en) * 2014-01-31 2015-08-06 日本航空電子工業株式会社 Relay member, and manufacturing method of relay member
JP2018139302A (en) * 2016-06-03 2018-09-06 大日本印刷株式会社 Through electrode substrate and manufacturing method of the same, and mounting substrate
US11195768B2 (en) 2016-06-03 2021-12-07 Dai Nippon Printing Co., Ltd. Through electrode substrate, manufacturing method thereof and mounting substrate
JP7091801B2 (en) 2016-06-03 2022-06-28 大日本印刷株式会社 Through Silicon Via and its manufacturing method, and mounting board

Also Published As

Publication number Publication date
JP5335364B2 (en) 2013-11-06
CN101488484A (en) 2009-07-22
CN101488484B (en) 2012-11-14

Similar Documents

Publication Publication Date Title
US8319115B2 (en) Wiring board and manufacturing method thereof
JP6081044B2 (en) Manufacturing method of package substrate unit
US20060219567A1 (en) Fabrication method of conductive bump structures of circuit board
TWI621377B (en) The printed circuit board and the method for manufacturing the same
JP2010135721A (en) Printed circuit board comprising metal bump and method of manufacturing the same
JP5335364B2 (en) Device mounting substrate, semiconductor module, and portable device
TWI449485B (en) Printed circuit board and method for manufacturing the same
US8097946B2 (en) Device mounting board, semiconductor module, and mobile device
CN103404244A (en) Printed circuit board and method for manufacturing same
KR101019642B1 (en) Method of Manufacturing Print Circuit Board
JP2007059588A (en) Method of manufacturing wiring board, and wiring board
JP2005150417A (en) Substrate for semiconductor device, its manufacturing method, and semiconductor device
JP2005229138A (en) Wiring substrate
KR20170123241A (en) Manufacturing method of semiconductor package
JP2009111291A (en) Method of manufacturing substrate for mounting device with solder bump and method of manufacturing semiconductor module
JP5442192B2 (en) Device mounting substrate, semiconductor module, and device mounting substrate manufacturing method
JP2011054670A (en) Semiconductor module, method of manufacturing the same, and portable device
JP5106351B2 (en) Wiring board and manufacturing method thereof
JP2020087967A (en) Printed wiring board and method for manufacturing the same
JP2004140248A (en) Wiring board with bump and its manufacturing method
JP2008010496A (en) Method of making mounting substrate
JPH07326853A (en) Ball bump forming method for printed wiring board
KR20140029241A (en) Printed wiring board and method for manufacturing printed wiring board
JP3142416U (en) Conductive circuit board
TW201532239A (en) Embedded board and method of manufacturing the same

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20111017

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120626

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120828

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121024

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130702

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130731

R151 Written notification of patent or utility model registration

Ref document number: 5335364

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

LAPS Cancellation because of no payment of annual fees