JP2005150417A - Substrate for semiconductor device, its manufacturing method, and semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体チップが搭載されるBGA(Ball Grid Array)型の極薄の半導体搭載装置用基板であって、特に、微細なフリップ接合に適した半導体搭載装置用基板及びその製造方法並びに半導体装置に関する。 The present invention relates to a BGA (Ball Grid Array) type ultra-thin semiconductor mounting device substrate on which a semiconductor chip is mounted, and more particularly to a semiconductor mounting device substrate suitable for fine flip bonding, a manufacturing method thereof, and a semiconductor Relates to the device.
近年、半導体実装技術の発展によりLSI等の半導体チップを実装するプリント配線板においては、高密度、高精度の配線層を有する半導体装置用基板が要求されている。
この種の半導体装置用基板には、LSI等の半導体チップを搭載可能なBGA型の半導体装置用基板及び半導体装置用基板に半導体チップを搭載し、樹脂封止することにより、外部要素のマザーボード等に実装可能な半導体装置が提案されている(例えば、特許文献1及び特許文献2参照)。
2. Description of the Related Art In recent years, a semiconductor device substrate having a high-density, high-precision wiring layer is required for a printed wiring board on which a semiconductor chip such as an LSI is mounted due to the development of semiconductor mounting technology.
This type of semiconductor device substrate includes a BGA type semiconductor device substrate on which a semiconductor chip such as an LSI can be mounted, and a semiconductor chip mounted on the semiconductor device substrate and sealed with a resin, thereby providing a mother board of an external element, etc. Have been proposed (see, for example,
図10に上記半導体装置用基板の構成の一例を、図11に上記半導体装置の一例をそれぞれ示す。 FIG. 10 shows an example of the configuration of the semiconductor device substrate, and FIG. 11 shows an example of the semiconductor device.
図10に示す半導体装置用基板900は、絶縁層141の一方の面に半導体チップに接続可能な接続電極133bと、接続電極133bに個別に接続された配線層133aが、他方の面にランド電極131が形成されており、配線層133aとランド電極131とはビア132にて電気的に接続されている。
10 includes a
各接続電極133bの表面には、半導体チップと良好な電気的接続を得るためのニッケル層、金層からなるめっき層(特に、図示せず)が形成されている。
図11に示す半導体装置1000は、半導体装置用基板900の半導体チップ搭載部に半導体チップ151を搭載し、半導体チップ151のパッド電極と接続電極133bとがボンディングワイヤ161にてボンディング接続される。さらに、半導体チップ151搭載面はエポキシ樹脂等によるモールド樹脂171にて樹脂封止され、ランド電極131に半田ボール181が形成されたものである。
On the surface of each
A
以下、上記半導体装置用基板900及び上記半導体装置1000の製造方法について説明する。
Hereinafter, a method for manufacturing the
図12(a)〜(f)及び図13(g)〜(k)は、上記半導体装置用基板900の製造方法の一例を示す模式構成部分断面図である。
12A to 12F and FIGS. 13G to 13K are schematic configuration partial cross-sectional views showing an example of a method for manufacturing the
まず、シート状の0.2mm厚の銅合金からなる金属板110を洗浄、乾燥後、この金属板110の裏面に、ドライフィルム等をラミネートして保護層113を形成する。しかる後、この金属板110の表面に感光性の液状レジスト(PMER;商品名:東京応化工業(株)製)を塗布、乾燥し、25μm厚の感光層を形成し、パターン露光、現像等のパターニング処理を行って、開口部112を有するレジストパターン111を形成する(図12(a)参照)。
First, after cleaning and drying a sheet-
次に、金属板110を電極として電解はんだめっきを行い、開口部112の金属板110上に3〜5μmのはんだ層121を形成する(図12(b)参照)。
Next, electrolytic solder plating is performed using the
さらに、金属板110を電極として電解銅めっきを行い、はんだ層121上に約15μm厚のランド電極131を形成する(図12(c)参照)。
Further, electrolytic copper plating is performed using the
次に、感光性絶縁樹脂(DPR−105:商品名:(株)アサヒ化学研究所製)をスクリーン印刷により塗布、乾燥して感光層を形成し、パターン露光、現像等の一連のパターニング処理を行って、ビア用孔142を形成し、ランド電極131のほぼ中央部に、穴径0.08mmのビア用孔142を有する40μm厚の絶縁層141を形成する。(図12
(d)参照)。
Next, a photosensitive insulating resin (DPR-105: trade name: manufactured by Asahi Chemical Laboratory Co., Ltd.) is applied by screen printing and dried to form a photosensitive layer, followed by a series of patterning processes such as pattern exposure and development. Then, a
(See (d)).
次に、金属板110を電極として電解銅めっきを行い、ビア用孔142内にフィルドビア132を形成する。さらに、フィルドビア132上面及び絶縁層141表面をバフ研磨して、絶縁層141の平滑化処理を行う(図12(e)参照)。
Next, electrolytic copper plating is performed using the
次に、絶縁層141表面に無電解銅めっきにて厚さ0.5μmのめっき下地層を形成し、さらに、電解銅めっきにて厚さ10μmの銅からなる導体層133を形成する(図12(f)参照)。
Next, a plating base layer having a thickness of 0.5 μm is formed on the surface of the
次に、感光性の液状レジスト(PMER)を塗布、乾燥し、厚さ10μmの感光層を形成し、パターン露光、現像等の一連のパターニング処理を行って、レジストパターン114を形成する(図13(g)参照)。 Next, a photosensitive liquid resist (PMER) is applied and dried to form a photosensitive layer having a thickness of 10 μm, and a series of patterning processes such as pattern exposure and development are performed to form a resist pattern 114 (FIG. 13). (See (g)).
さらに、塩化第2鉄液を用いて導体層133をエッチングし、レジストパターン114を専用の剥離液で剥離処理し、接続電極133b及び配線領域133aを形成する(図13(h)参照)。
次に、スクリーン印刷等で感光性のレジストを塗布して感光層を形成し、パターン露光、現像等の一連のパターニング処理を行って、配線領域133a上にレジストパターン115を形成する(図13(i)参照)。さらに、レジストパターン115をマスクにして無電解めっきを行い、接続電極133b上に、厚さ2μmのニッケル層及び厚さ0.3μmの金層(特に、図示せず)を形成し、レジストパターン115及び保護層113を専用の剥離液で剥離処理し、出荷可能な半導体装置用基板が形成される(図13(j)参照)。
Further, the
Next, a photosensitive resist is applied by screen printing or the like to form a photosensitive layer, and a series of patterning processes such as pattern exposure and development are performed to form a
さらに、接続電極133b及び配線領域133a面に保護層(特に、図示せず)を形成し、銅合金からなる金属基板110をエッチングにより除去して、半導体装置用基板900を得る(図13(k)参照)。
Further, a protective layer (not shown) is formed on the surfaces of the
ここで、はんだを溶解せず、銅合金を溶解するエッチング液を用いれば、はんだ層121がエッチングストッパー層となり銅合金からなる金属基板110のみがエッチングされ、はんだ層121及びランド電極131は残る。
Here, if an etching solution that dissolves the copper alloy without dissolving the solder is used, the
以下、半導体装置の製造方法について説明する。
まず、図13(k)に示す半導体装置用基板900の半導体チップ搭載部に半導体チップ151を搭載し、半導体チップ151のパッド電極と接続電極133bとがボンディングワイヤ161にてボンディング接続する。さらに、半導体チップ151搭載面をエポキシ樹脂等による絶縁樹脂171にて樹脂封止して、銅合金からなる金属基板110をエッチングにより除去し、ランド電極131に半田ボール181を形成して、半導体装置1000を得る。
上記半導体装置では、半導体チップを半導体装置用基板に接合する方式としては、上記ワイヤボンディング方式やC4(Controlled Collapse Chip Connection)接続が広く使われているが、さらに、微細な接合を行うために、最近では、半導体に金バンプを利用したACF接続、導電性樹脂接続、金−金圧接、金−はんだ接続などのフリップ接合が採用されている。
First, the
In the semiconductor device, the wire bonding method and the C4 (Controlled Collapse Chip Connection) connection are widely used as a method for bonding a semiconductor chip to a substrate for a semiconductor device. In order to perform fine bonding, Recently, flip bonding such as ACF connection using gold bumps, conductive resin connection, gold-gold pressure welding, and gold-solder connection has been adopted for semiconductors.
上記、半導体装置用基板の製造方法の一例として述べた銅合金からなる金属板上にビルドアップ工法で製造する半導体装置用基板は、半導体装置の小型化、高密度化の技術動向に伴って、微細なフリップ接合方式の採用が望まれている。 The above-mentioned semiconductor device substrate manufactured by a build-up method on a metal plate made of a copper alloy described as an example of a method for manufacturing a semiconductor device substrate, along with technological trends in downsizing and increasing the density of semiconductor devices, Adoption of a fine flip bonding method is desired.
そこで本発明は、微細なフリップ接合方式に適した極薄の半導体装置用基板及びその製造方法並びに半導体装置を提供することを目的とする。 Accordingly, an object of the present invention is to provide an ultra-thin substrate for a semiconductor device suitable for a fine flip bonding method, a manufacturing method thereof, and a semiconductor device.
本発明は、上記課題を達成するために、まず請求項1においては、基板の一方の面に半導体実装パッドが、他方の面にはんだボール用パッドが形成されてなる半導体装置用基板であって、前記半導体実装パッドが、表面から順に、第1の金属めっき層及び第2の金属めっき層で構成されていることを特徴とする半導体装置用基板としたものである。
In order to achieve the above object, the present invention provides a semiconductor device substrate according to
また、請求項2においては、基板の一方の面に半導体実装パッドが、他方の面にはんだボール用パッドが形成されてなる半導体装置用基板であって、前記半導体実装パッドが、表面から順に、第1の金属めっき層、第2の金属めっき層及びバリヤめっき層で構成されていることを特徴とする半導体装置用基板としたものである。 According to a second aspect of the present invention, there is provided a substrate for a semiconductor device in which a semiconductor mounting pad is formed on one surface of the substrate and a solder ball pad is formed on the other surface, and the semiconductor mounting pad is in order from the surface. A substrate for a semiconductor device, characterized in that it is composed of a first metal plating layer, a second metal plating layer, and a barrier plating layer.
また、請求項3においては、前記第1の金属めっき層が金もしくはパラジウムのいずれかの金属からなることを特徴とする請求項1または2に記載の半導体装置用基板としたものである。 According to a third aspect of the present invention, in the semiconductor device substrate according to the first or second aspect, the first metal plating layer is made of a metal of gold or palladium.
また、請求項4においては、前記第2の金属めっき層が錫、錫銀合金、錫ビスマス合金、錫亜鉛合金、錫鉛合金からなる群から選ばれた少なくとも1種の金属もしくは合金からなることを特徴とする請求項1または2に記載の半導体装置用基板としたものである。
According to a fourth aspect of the present invention, the second metal plating layer is made of at least one metal or alloy selected from the group consisting of tin, tin silver alloy, tin bismuth alloy, tin zinc alloy, and tin lead alloy. A substrate for a semiconductor device according to
また、請求項5においては、前記バリヤめっき層がニッケルからなることを特徴とする請求項2に記載の半導体装置用基板としたものである。 According to a fifth aspect of the present invention, in the semiconductor device substrate according to the second aspect, the barrier plating layer is made of nickel.
また、請求項6においては、前記半導体実装パッドが、平板上の金属基板にて被覆されていることを特徴とする請求項1乃至5のいずれか一項に記載の半導体装置用基板としたものである。
6. The semiconductor device substrate according to
また、請求項7においては、請求項1乃至5のいずれか一項に記載の半導体装置用基板上に半導体を搭載したことを特徴とする半導体装置としたものである。 According to a seventh aspect of the present invention, a semiconductor device is characterized in that a semiconductor is mounted on the substrate for a semiconductor device according to any one of the first to fifth aspects.
また、請求項8においては、少なくとも以下の工程を有することを特徴とする請求項1に記載の半導体装置用基板の製造方法としたものである。
(a)金属基板10の一方の面にバリヤ層11を形成する工程。
(b)バリヤ層11上に所定厚の絶縁層42を形成し、絶縁層42の所定位置に開口部43を形成する工程。
(c)開口部43内に所定厚の第1の金属めっき層12を形成する工程。
(d)開口部43内の第1の金属めっき層12上に第2の金属めっき層13を形成する工程。
(e)絶縁層(42)表面を研磨処理して、サブトラクティブ法、もしくはセミアディテブ法、もしくはフルアディティブ法にて、配線層(22)及びビア(23)を形成する工程。
(f)必用に応じて、上記(e)の工程を所定回数繰り返す工程。
(g)ソルダーレジストパターン(51)を形成してはんだボール用パッド(22a)を形成する工程。
(h)金属基板(10)をエッチングで除去する工程。
(i)バリア層を除去する工程。
Further, according to an eighth aspect of the present invention, there is provided the method for manufacturing a substrate for a semiconductor device according to the first aspect, comprising at least the following steps.
(A) A step of forming the
(B) A step of forming an
(C) A step of forming the first
(D) A step of forming the second
(E) A step of polishing the surface of the insulating layer (42) to form a wiring layer (22) and a via (23) by a subtractive method, a semi-additive method, or a full additive method.
(F) A step of repeating the step (e) a predetermined number of times as necessary.
(G) A step of forming a solder ball pad (22a) by forming a solder resist pattern (51).
(H) A step of removing the metal substrate (10) by etching.
(I) A step of removing the barrier layer.
さらにまた、請求項9においては、少なくとも以下の工程を有することを特徴とする請求項2に記載の半導体装置用基板の製造方法としたものである。
(a)金属基板10の一方の面にバリヤ層11を形成する工程。
(b)バリヤ層11上に所定厚の絶縁層42を形成し、絶縁層42の所定位置に開口部43を形成する工程。
(c)開口部43内に所定厚の第1の金属めっき層12を形成する工程。
(d)開口部43内の第1の金属めっき層12上に第2の金属めっき層13を形成する工程。
(e)開口部43内の第1の金属めっき層12及び第2の金属めっき層13上にバリヤめっき層14を形成する工程。
(f)絶縁層(42)表面を研磨処理して、サブトラクティブ法、もしくはセミアディテブ法、もしくはフルアディティブ法にて、配線層(22)及びビア(23)を形成する工程。
(g)必用に応じて、上記(f)の工程を所定回数繰り返す工程。
(h)ソルダーレジストパターン(51)を形成して、はんだボール用パッド(22a)を形成する工程。
(i)金属基板(10)をエッチングで除去する工程。
(j)バリア層を除去する工程。
Furthermore, according to a ninth aspect of the present invention, there is provided the method for manufacturing a substrate for a semiconductor device according to the second aspect, comprising at least the following steps.
(A) A step of forming the
(B) A step of forming an insulating
(C) A step of forming the first
(D) A step of forming the second
(E) A step of forming the
(F) A step of polishing the surface of the insulating layer (42) to form a wiring layer (22) and a via (23) by a subtractive method, a semi-additive method, or a full additive method.
(G) A step of repeating the step (f) a predetermined number of times as necessary.
(H) A step of forming a solder resist pattern (51) to form a solder ball pad (22a).
(I) A step of removing the metal substrate (10) by etching.
(J) A step of removing the barrier layer.
本発明の半導体装置用基板は、半導体実装パッドがSnまたはSnを主成分とする合金にて形成されているため、半導体チップを実装する際300℃以下の加熱によって、半導体チップに設けた金バンプやはんだバンプと半導体実装パッドとの接合が可能である。 In the semiconductor device substrate of the present invention, since the semiconductor mounting pad is formed of Sn or an alloy containing Sn as a main component, the gold bumps provided on the semiconductor chip by heating at 300 ° C. or lower when the semiconductor chip is mounted. In addition, the solder bump and the semiconductor mounting pad can be joined.
さらに、SnまたはSnを主成分とする合金の表面には、金めっき層が形成されているため、銅合金などのエッチング薬液に侵されることを防ぎ、長期保存中でのホイスカの発生を防ぐことができるので、安定した接続性能を維持できる。 Furthermore, since a gold plating layer is formed on the surface of Sn or an alloy containing Sn as a main component, it is prevented from being attacked by an etching chemical such as a copper alloy, and the occurrence of whiskers during long-term storage is prevented. Therefore, stable connection performance can be maintained.
また、本発明の半導体装置用基板の製造方法によれば、半導体実装パッドは銅合金等からなる平板上の金属基板の表面に形成されるので、コプラナリティーに優れた半導体実装パッド表面を得ることができる。 According to the method for manufacturing a substrate for a semiconductor device of the present invention, since the semiconductor mounting pad is formed on the surface of the metal substrate on a flat plate made of a copper alloy or the like, a semiconductor mounting pad surface having excellent coplanarity can be obtained. Can do.
図1(a)及び(b)、図2(a)及び(b)は、本発明の半導体装置用基板の一実施例を示す模式構成断面図である。 1 (a) and 1 (b) and FIGS. 2 (a) and 2 (b) are schematic sectional views showing one embodiment of a substrate for a semiconductor device of the present invention.
図1(a)に示す半導体装置用基板100は、基板40の一方の面に第1の金属めっき層12と第2の金属めっき層13からなる半導体実装パッド20が、他方の面にソルダーレジストパターン51及びはんだボール用パッド22aが形成されたものである。
A semiconductor device substrate 100 shown in FIG. 1A has a
ここで、第1の金属めっき層12は、0.2〜1.5μmの膜厚の金もしくはパラジウム皮膜をめっきで形成したもので、金、パラジウムは化学的に変質しにくいため、第2の金属めっき層13を被覆して、基板製造ならびに半導体パッケージング工程における諸薬品による変質や棚置による環境からの変質を防ぐとともに、0.2〜1.5μmの薄膜としているため、半導体の実装時には半導体バンプと第2の金属めっき層13の接合を防害しない。
Here, the first
第2の金属めっき層13は、5〜15μm膜厚の錫、錫銀合金、錫ビスマス合金、錫亜鉛合金、錫鉛合金からなる群から選ばれた少なくとも1種の金属もしくは合金皮膜をめっきで形成したもので、300℃以下の加熱によって溶融されることによって、半導体バンプ材質である金、はんだ合金と拡散接合できる。
The second
図1(b)に示す半導体装置用基板200は、上記半導体装置用基板100を製造する
ために使用した銅合金等からなる金属基板10を付けた状態の半導体装置用基板である。
A
これは、樹脂に比較して平坦で、熱変形の少ない金属基板10を付けた状態にすることによって、基板製造ならびに半導体パッケージング工程における基板の反り、ねじれ変形を防止でき、半導体実装面の高い、コプラナリティーを確保できるので、信頼性の高い接合が可能である。
This is because the
図2(a)に示す半導体装置用基板300は、基板40の一方の面に、第1の金属めっき層12と第2の金属めっき層13とバリヤめっき層14からなるからなる半導体実装パッド30が、他方の面にソルダーレジストパターン51及びはんだボール用パッド22aが形成されたものである。
A
ここで、第1の金属めっき層12、第2の金属めっき層13については、上記半導体装置用基板100と同じ膜組成である。バリヤめっき層14は1〜8μm膜厚のニッケル皮膜をめっきで形成したもので、第2の金属めっき層13の金属が銅からなる配線層21に拡散するのを防止する役目をしている。
Here, the first
図2(b)に示す半導体装置用基板400は、上記半導体装置用基板300を製造するために使用した銅合金からなる金属基板10を付けた状態の半導体装置用基板である。
作用効果は、上記半導体装置用基板200と同じなのでここでは省略する。
A
Since the function and effect are the same as those of the
上記半導体実装パッド20及び半導体実装パッド30の表面は、絶縁層表面と同一面(図9(a))でもよいし、凹状(図9(b))でも、凸状(図9(c))でもよい。ソルダーレジストを一部被覆させても良い。
The surface of the
図3(a)及び(b)、図4(a)及び(b)は、本発明の半導体装置の一実施例を示す模式構成断面図である。 FIGS. 3A and 3B and FIGS. 4A and 4B are schematic cross-sectional views showing an embodiment of the semiconductor device of the present invention.
図3(a)に示す半導体装置500は、上記半導体装置用基板100の一方の面の半導体実装パッド20に半導体チップ61の外部接続端子である金バンプ62を接合し、半導体チップ61と半導体装置用基板100の間はアンダーフィル樹脂71にて固定されており、他方の面のはんだボールパッド22aにはんだボール81が形成された構造になっている。
A
ここで、半導体実装パッド20の第1の金属めっき層12は第2の金属めっき層13に溶融拡散しており、第2の金属めっき層と半導体チップ61の金バンプ62が結合している。
Here, the first
図3(b)に示す半導体装置600は、上記半導体装置用基板300の一方の面の半導体実装パッド30に半導体チップ61の外部接続端子である金バンプ62を接合し、半導体チップ61と半導体装置用基板300の間はアンダーフィル樹脂71にて固定されており、他方の面のはんだボールパッド22aにはんだボール81が形成された構造になっている。
In the semiconductor device 600 shown in FIG. 3B, a
ここで、半導体実装パッド30の第1の金属めっき層12は第2の金属めっき層13に溶融拡散しており、第2の金属めっき層13と半導体チップ61の金バンプ62が結合している。
Here, the first
バリヤめっき層14は、第2の金属めっき層13の金属が銅からなる配線層21に拡散するのを防止する役目をしている。
The
図4(a)に示す半導体装置700は、上記半導体装置用基板100の一方の面の半導体実装パッド20に半導体チップ61の外部接続端子であるはんだバンプ63を接合し、半導体チップ61と半導体装置用基板100の間はアンダーフィル樹脂71にて固定されており、他方の面のはんだボールパッド22aにはんだボール81が形成された構造になっている。
A
ここで、半導体実装パッド20の第1の金属めっき層13は第2の金属めっき層13に溶融拡散しており、第2の金属めっき層13と半導体チップ61のはんだバンプ62が結合している。
Here, the first
図4(b)に示す半導体装置800は、上記半導体装置用基板300の一方の面の半導体実装パッド30に半導体チップ61の外部接続端子であるはんだバンプ63を接合し、半導体チップ61と半導体装置用基板300の間はアンダーフィル樹脂71にて固定されており、他方の面のはんだボールパッド22aにはんだボール81が形成された構造になっている。
A
ここで、半導体実装パッド30の第1の金属めっき層12は第2の金属めっき層13に溶融拡散しており、第2の金属めっき層13と半導体チップ61のはんだバンプ62が結合している。
Here, the first
バリヤめっき層14は、第2の金属めっき層13の金属が銅からなる配線層21に拡散するのを防止する役目をしている。
The
以下、本発明の半導体装置用基板の製造法について説明する。 Hereinafter, a method for manufacturing a substrate for a semiconductor device of the present invention will be described.
請求項8に係わる本発明の半導体装置用基板の製造方法について説明する。 A method for manufacturing a substrate for a semiconductor device according to an eighth aspect of the present invention will be described.
図5(a)〜(f)、図6(g)〜(k)は、本発明の半導体装置用基板100及び200の製造方法の一例を工程順に示す模式構成断面図である。
FIGS. 5A to 5F and FIGS. 6G to 6K are schematic configuration cross-sectional views showing an example of a method of manufacturing the
まず、銅合金からなる金属基板10の他方の面にドライフィルム等をラミネートする等の方法で保護層41を形成し、金属基板10の一方の面に電解ニッケルめっきにより、0.5〜2μm厚のバリヤ層11を形成する(図5(a)参照)。
First, the
このバリヤ層11は、後で形成する第1の金属めっき層が銅合金からなる金属基板に拡散するのを防止するためである。
This
ここで、金属基板10として銅合金を、バリヤ層11としてニッケルを挙げたが、銅合金、ニッケルに変えて選択的にエッチング除去可能な他の金属であっても良い。
Here, a copper alloy is used as the
また、金属基板10の片面に保護層を形成して、後工程を進めたが、金属基板10を積層して、両面工法で後工程を進め、最後に金属基板を分離して、半導体装置用基板を作製する方法も可能である。
Further, the protective layer is formed on one side of the
次に、バリヤめっき層11上にエポキシ樹脂等の樹脂溶液を塗布するか、プリプレグシートをラミネートする等の方法で、所定厚の樹脂層を形成し、加熱硬化して絶縁層42を形成し、絶縁層42の所定位置にレーザー加工等により所定サイズの開口部43を形成し、開口部43の底または内壁に付着した樹脂残渣を、ドライデスミア、またはウェットデスミア等のデスミア処理にて除去する(図5(b)参照)。
Next, by applying a resin solution such as an epoxy resin on the
次に、金属板10をカソードにして電解めっきを行い、開口部43内のバリヤめっき層11上に所定厚の金もしくはパラジウム皮膜からなる第1の金属めっき層12を形成する(図5(c)参照)。
ここで、第1の金属めっき層12の膜厚は0.2〜1.5μmの範囲が好適である。
Next, electrolytic plating is performed using the
Here, the thickness of the first
さらに、金属板10をカソードにして電解めっきを行い、開口部43内の第1の金属めっき層12上に所定厚の錫、錫銀合金、錫ビスマス合金、錫亜鉛合金、錫鉛合金からなる群から選ばれた少なくとも1種の金属もしくは合金皮膜からなる第2の金属めっき層13を形成し、第1の金属めっき層12及び第2の金属めっき層13からなる半導体実装パッド20を作製する(図5(d)参照)。
ここで、第2の金属めっき層13の膜厚は5〜15μmの範囲が好適である。
Further, electrolytic plating is performed using the
Here, the thickness of the second
次に、絶縁層42表面を研磨処理して、パラジウム触媒を付与した後無電解銅めっきを
行ってめっき下地導電層(特に、図示せず)を形成し、感光性のドライフィルムをラミネートする等の方法で感光層を形成し、パターン露光、現像等のパターニング処理を行って、絶縁層42の所定位置にパターンめっき用のレジストパターン43を形成する(図5(e)参照)。
Next, the surface of the insulating
次に、めっき下地導電層をカソードにして、電解銅めっきを行い、所定厚の導体層を形成し、レジストパターン43を専用の剥離液で剥離処理し、レジストパターン43の下部にあっためっき下地層をクイックエッチングにて除去し、半導体実装パッド20と電気的に接続された配線層21を形成する(図5(f)参照)。
Next, electrolytic copper plating is performed using the plating base conductive layer as a cathode, a conductor layer having a predetermined thickness is formed, and the resist
次に、絶縁層42及び配線層21上にエポキシ樹脂等の樹脂溶液を塗布するか、プリプレグシートをラミネートする等の方法で、所定厚の絶縁層44を形成し、絶縁層44の所定位置にレーザー加工等により所定サイズのビア用孔45を形成し、デスミア処理、めっき触媒付与及び無電解銅めっきを行って、めっき下地導電層(特に、図示せず)を形成する(図6(g)参照)。
Next, an insulating
次に、感光性のドライフィルムをラミネートする等の方法で感光層を形成し、パターン露光、現像等のパターニング処理を行って、絶縁層44の所定位置にパターンめっき用のレジストパターン46を形成する(図6(h)参照)。
Next, a photosensitive layer is formed by a method such as laminating a photosensitive dry film, and a patterning process such as pattern exposure and development is performed to form a resist
次に、めっき下地導電層をカソードにして、電解銅めっきを行い、所定厚の導体層を形成し、レジストパターン43を専用の剥離液で剥離処理し、レジストパターン43の下部にあっためっき下地層をクイックエッチングにて除去し、配線層22及びビア23を形成する(図6(i)参照)。
Next, electrolytic copper plating is performed using the plating base conductive layer as a cathode, a conductor layer having a predetermined thickness is formed, and the resist
ここでは、配線層及びビアをセミアディティブ法で形成した2層の事例で説明したが、これはあくまでも一例であって、他の、サブトラクティブ、フルアディティブ法で作成しても良いし、また、上記絶縁層、配線層、ビア形成工程を繰り返した多層配線構造としてもよい。 Here, the case of the two layers in which the wiring layer and the via are formed by the semi-additive method has been described. It is good also as a multilayer wiring structure which repeated the said insulating layer, wiring layer, and via formation process.
次に、必要に応じて、絶縁層44及び配線層22上にスクリーン印刷にてソルダーレジスト溶液を塗布して、ソルダー感光層を形成し、パターン露光、現像等のパターニング処理を行って、ソルダーレジストパターン51を形成し、ハンダボール用パッド22aを形成する。また、必要に応じて、ハンダボール用パッド22a上にニッケル、金皮膜等を形成し、保護層41を除去して、銅合金からなる金属基板10を付けた状態の絶縁層42及び絶縁層44からなる基板40の一方の面に第1の金属めっき層12と第2の金属めっき層13からなる半導体実装パッド20が、他方の面にソルダーレジストパターン51及びはんだボール用パッド22aが形成された半導体装置用基板200を得る(図6(j)参照)。
Next, if necessary, a solder resist solution is applied on the insulating
さらに、銅合金からなる金属基板10をアルカリエッチングで除去した後、続けて、塩化第2鉄溶液にてバリヤ層11をエッチングして除去し、絶縁層42及び絶縁層44からなる基板40の一方の面に第1の金属めっき層12と第2の金属めっき層13からなる半導体実装パッド20が、他方の面にソルダーレジストパターン51及びはんだボール用パッド22aが形成された半導体装置用基板100を得る(図6(k)参照)。
Further, after the
請求項11に係わる本発明の半導体装置用基板の製造方法について説明する。
図7(a)〜(f)、図8(g)〜(l)は、本発明の半導体装置用基板300及び400の製造方法の一例を工程順に示す模式構成断面図である。
A method for manufacturing a substrate for a semiconductor device according to an eleventh aspect of the present invention will be described.
FIGS. 7A to 7F and FIGS. 8G to 8L are schematic cross-sectional views illustrating an example of a method of manufacturing the
まず、上記請求項10に係わる半導体装置用基板100及び200の工程と同じ方法で、銅合金からなる金属基板10の一方の面に、バリヤ層41及び開口部43を有するレジ
ストパターン42を、他方の面に保護層41をそれぞれ形成する(図7(a)〜(b)参照)。
First, a resist
次に、金属板10をカソードにして電解めっきを行い、開口部43内のバリヤめっき層11上に所定厚の金もしくはパラジウム皮膜からなる第1の金属めっき層12を形成する(図7(c)参照)。
ここで、第1の金属めっき層12の膜厚は0.2〜1.5μmの範囲が好適である。
Next, electrolytic plating is performed using the
Here, the thickness of the first
さらに、金属板10をカソードにして電解めっきを行い、開口部43内の第1の金属めっき層12上に所定厚の錫、錫銀合金、錫ビスマス合金、錫亜鉛合金、錫鉛合金からなる群から選ばれた少なくとも1種の金属もしくは合金皮膜からなる第2の金属めっき層13を形成する(図7(d)参照)。
ここで、第2の金属めっき層13の膜厚は5〜15μmの範囲が好適である。
Further, electrolytic plating is performed using the
Here, the thickness of the second
さらに、金属板10をカソードにして電解めっきを行い、開口部43内の第1の金属めっき層12及び第2の金属めっき層13上に所定厚のニッケル皮膜からなるバリヤめっき層14を形成し、第1の金属めっき層12、第2の金属めっき層13及びバリヤめっき層14からなる半導体実装パッド30を作製する(図7(e)参照)。
ここで、バリヤめっき層14の膜厚は1〜8μmの範囲が好適である。
Further, electrolytic plating is performed using the
Here, the thickness of the
次に、上記請求項8に係わる半導体装置用基板100及び200の工程と同じセミアディティブプロセスで、絶縁層42及び半導体実装パッド30上に配線層21を形成する(図7(f)及び図8(g)参照)。
Next, the
次に、絶縁層44及びビア用孔45を形成し、セミアディティブプロセスで、配線層22及びビア23を形成する(図8(h)、(i)及び(j)参照)。
Next, the insulating
ここでは、配線層及びビアをセミアディティブ法で形成した2層の事例で説明したが、これはあくまでも一例であって、他の、サブトラクティブ、フルアディティブ法で作成しても良いし、また、上記絶縁層、配線層、ビア形成工程を繰り返した多層配線構造としてもよい。 Here, the case of the two layers in which the wiring layer and the via are formed by the semi-additive method has been described. It is good also as a multilayer wiring structure which repeated the said insulating layer, wiring layer, and via formation process.
次に、必要に応じて、絶縁層44及び配線層22上にスクリーン印刷にてソルダーレジスト溶液を塗布して、ソルダー感光層を形成し、パターン露光、現像等のパターニング処理を行って、ソルダーレジストパターン51を形成し、ハンダボール用パッド22aを形成する。また、必要に応じて、ハンダボール用パッド22a上にニッケル、金皮膜等を形成し、保護層41を除去して、銅合金からなる金属基板10を付けた状態の絶縁層42及び絶縁層44からなる基板40の一方の面に第1の金属めっき層12と第2の金属めっき層13とバリヤめっき層14とからなる半導体実装パッド30が、他方の面にソルダーレジストパターン51及びはんだボール用パッド22aが形成された半導体装置用基板400を得る(図8(k)参照)。
Next, if necessary, a solder resist solution is applied on the insulating
ここでは、2層の配線層の事例で説明したが、これはあくまでも一例であって、上記絶縁層、配線層を繰り返した多層配線構造としてもよい。 Here, the case of the two wiring layers has been described, but this is only an example, and a multilayer wiring structure in which the insulating layer and the wiring layer are repeated may be employed.
さらに、銅合金からなる金属基板10をアルカリエッチングで除去した後、続けて、塩化第2鉄溶液にてバリヤ層11をエッチングして除去し、絶縁層42及び絶縁層44からなる基板40の一方の面に第1の金属めっき層12と第2の金属めっき層13とバリヤめっき層14とからなる半導体実装パッド30が、他方の面にソルダーレジストパターン51及びはんだボール用パッド22aが形成された半導体装置用基板300を得る(図8(l)参照)。
Further, after the
10、110……金属基板
11……バリヤ層
12……第1の金属めっき層
13……第2の金属めっき層
14……バリヤめっき層
20、30……半導体実装パッド
21、22……配線層
22a……はんだボール用パッド
23……ビア
40……基板
41、113……保護層
42、44、141……絶縁層
43、46、111、114……レジストパターン
45、142……ビア用孔
41、42、43……レジストパターン
51……ソルダーレジストパターン
100、200、300、400、900……半導体装置用基板
500、600、700、800、1000……半導体装置
61、151……半導体チップ
62……金バンプ
63……はんだバンプ
71……アンダーフィル
81、181……はんだボール
112……開口部
121……はんだ層
131……ランド電極
132……フィルドビア
133……導体層
133a……配線領域
133b……接続電極
161……ボンディングワイヤ
171……絶縁樹脂
DESCRIPTION OF SYMBOLS 10,110 ...
Claims (9)
(a)金属基板(10)の一方の面にバリヤ層(11)を形成する工程。
(b)バリヤ層(11)上に所定厚の絶縁層(42)を形成し、絶縁層(42)の所定位置に開口部(43)を形成する工程。
(c)開口部(43)内に所定厚の第1の金属めっき層(12)を形成する工程。
(d)開口部(43)内の第1の金属めっき層(12)上に第2の金属めっき層(13)を形成する工程。
(e)絶縁層(42)表面を研磨処理して、サブトラクティブ法、もしくはセミアディテブ法、もしくはフルアディティブ法にて、配線層(22)及びビア(23)を形成する工程。
(f)必用に応じて、上記(e)の工程を所定回数繰り返す工程。
(g)ソルダーレジストパターン(51)を形成してはんだボール用パッド(22a)を形成する工程。
(h)金属基板(10)をエッチングで除去する工程。
(i)バリア層を除去する工程。 The method for manufacturing a substrate for a semiconductor device according to claim 1, comprising at least the following steps.
(A) A step of forming a barrier layer (11) on one surface of the metal substrate (10).
(B) A step of forming an insulating layer (42) having a predetermined thickness on the barrier layer (11) and forming an opening (43) at a predetermined position of the insulating layer (42).
(C) A step of forming a first metal plating layer (12) having a predetermined thickness in the opening (43).
(D) A step of forming a second metal plating layer (13) on the first metal plating layer (12) in the opening (43).
(E) A step of polishing the surface of the insulating layer (42) to form a wiring layer (22) and a via (23) by a subtractive method, a semi-additive method, or a full additive method.
(F) A step of repeating the step (e) a predetermined number of times as necessary.
(G) A step of forming a solder ball pad (22a) by forming a solder resist pattern (51).
(H) A step of removing the metal substrate (10) by etching.
(I) A step of removing the barrier layer.
(a)金属基板(10)の一方の面にバリヤ層(11)を形成する工程。
(b)バリヤ層(11)上に所定厚の絶縁層(42)を形成し、絶縁層(42)の所定位置に開口部(43)を形成する工程。
(c)開口部(43)内に所定厚の第1の金属めっき層(12)を形成する工程。
(d)開口部(43)内の第1の金属めっき層(12)上に第2の金属めっき層(13)を形成する工程。
(e)開口部(43)内の第1の金属めっき層(12)及び第2の金属めっき層(13)上にバリアめっき層(14)を形成する工程。
(f)絶縁層(42)表面を研磨処理して、サブトラクティブ法、もしくはセミアディテブ法、もしくはフルアディティブ法にて、配線層(22)及びビア(23)を形成する工程。
(g)必用に応じて、上記(f)の工程を所定回数繰り返す工程。
(h)ソルダーレジストパターン(51)を形成して、はんだボール用パッド(22a)を形成する工程。
(i)金属基板(10)をエッチングで除去する工程。
(j)バリア層を除去する工程。 The method for manufacturing a substrate for a semiconductor device according to claim 2, comprising at least the following steps.
(A) A step of forming a barrier layer (11) on one surface of the metal substrate (10).
(B) A step of forming an insulating layer (42) having a predetermined thickness on the barrier layer (11) and forming an opening (43) at a predetermined position of the insulating layer (42).
(C) A step of forming a first metal plating layer (12) having a predetermined thickness in the opening (43).
(D) A step of forming a second metal plating layer (13) on the first metal plating layer (12) in the opening (43).
(E) A step of forming a barrier plating layer (14) on the first metal plating layer (12) and the second metal plating layer (13) in the opening (43).
(F) A step of polishing the surface of the insulating layer (42) to form a wiring layer (22) and a via (23) by a subtractive method, a semi-additive method, or a full additive method.
(G) A step of repeating the step (f) a predetermined number of times as necessary.
(H) A step of forming a solder resist pattern (51) to form a solder ball pad (22a).
(I) A step of removing the metal substrate (10) by etching.
(J) A step of removing the barrier layer.
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