JP2009105883A - 乱数発生のための発振器ジッタの複数ビット・サンプリング - Google Patents
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Abstract
【解決手段】本装置は、発振器、パルスをカウントするカウンタ、発振器の出力の論理レベルの変化に応答してカウンタからのカウントをラッチするラッチを含む。本装置は、発振器の出力の論理レベルの変動に応答してラッチ信号を発生するエッジ検出器をさらに含む。
【選択図】図1
Description
歩留まり=2F・log2Cビット/秒
24 排他ORゲート
26 遅延要素
42 レジスタ
44 高速クロック
48 カウンタ
Claims (20)
- 装置において、
発振器と、
パルスをカウントするカウンタと、
発振器の出力の論理レベルの変化に応答してカウンタからのカウントをラッチするラッチと、
を含む装置。 - 請求項1記載の装置において、
発振器の出力の論理レベルの変化に応答してラッチ信号を発生するエッジ検出器と、
をさらに含む装置。 - 請求項2記載の装置において、エッジ検出器は、
発振器に結合された第1入力と、遅延要素を介して発振器に結合された第2入力とを有する排他ORゲートと、
を含む装置。 - 請求項3記載の装置において、遅延要素は、
複数個の直列接続のインバータと、
を含む装置。 - 請求項1記載の装置において、ラッチは、
カウンタからのカウントを受け取るレジスタであって、エッジ検出器からの出力によりゲートされる前記レジスタと、
を含む装置。 - 請求項1記載の装置において、
以前にラッチしたカウントを記憶するレジスタと、
現在ラッチされたカウントと以前にラッチされたカウントとの間の差を決定する論理回路と、
を含む装置。 - 請求項1記載の装置において、カウンタは、
ベース1カウンタと、
を含む装置。 - 請求項7記載の装置において、ベース1カウンタは、
シフトレジスタと、
を含む装置。 - 請求項1記載の装置において、カウンタは発振器の出力の論理レベルの変化に応答して再始動する、装置。
- 請求項1記載の装置において、パルスの周波数は発振器の出力の論理レベルの変化の周波数より高い、装置。
- 方法において、
パルスをカウントする段階と、
発振器の出力の論理レベルの変化を検出する段階と、
発振器の出力の論理レベルの変化に応答してカウントをラッチする段階と、
を含む方法。 - 請求項11の方法において、発振器の出力の論理レベルの変化は、発振器に結合された第1入力と遅延要素を介して発振器に結合された第2入力とを有する排他ORゲートを使用して検出される、方法。
- 請求項11の方法において、カウントはレジスタに記憶され、エッジ検出器からの出力に応答してレジスタをゲートすることによりカウントがラッチされる、方法。
- 請求項11の方法において、パルスをカウントする段階は、発振器の出力の論理レベルの各変化後にカウントをリセットする、方法。
- 請求項11の方法において、パルスはベース1カウンタを使用してカウントされる、方法。
- 請求項11の方法において、
以前にラッチしたカウントを記憶する段階と、
現在ラッチしたカウントと以前にラッチしたカウントとの間の差を決定する段階と、
をさらに含む方法。 - 請求項11の方法において、パルスの周波数は発振器の出力の論理レベルの変化の周波数より高い、方法。
- 請求項11の方法において、カウントをラッチする段階は、
割り込み信号をプロセッサに印加する段階と、
を含む方法。 - 装置において、
ドリフト発振器と、
発振器の出力をサンプルするサンプラと、
発振器の出力のサンプルを記憶するシフトレジスタと、
を含み、シフトレジスタの状態が乱数を表す、装置。 - 請求項19記載の装置において、シフトレジスタは、
複数個の直列接続のフリップフロップ回路と、
を含む装置。
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