JP2009105177A - Semiconductor device - Google Patents

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Mizue Kitada
瑞枝 北田
Hisaki Matsubara
寿樹 松原
Morihiro Nakamura
守宏 中村
Hiroaki Shishido
寛明 宍戸
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Abstract

<P>PROBLEM TO BE SOLVED: To enhance electrostatic breakdown resistance while reducing an ineffective area under a gate pad. <P>SOLUTION: A semiconductor device has a vertical structure which separates the source and the drain vertically, and includes a gate consisting of a gate electrode and a gate insulating film provided on the surface of a semiconductor substrate, a source region, a body region, a source electrode electrically connected with the source region and extending onto the gate insulating film, and a passivation film covering the source electrode to insulate between the source and gate. A gate pad is electrically connected with the gate electrode through a contact hole provided in the gate insulating film and the passivation film in order to lead out the gate electrode, and the gate pad extends onto the passivation film. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、半導体装置に関するものであり、特にゲートパッドを備えた半導体装置に関するものである。   The present invention relates to a semiconductor device, and more particularly to a semiconductor device provided with a gate pad.

半導体基板の厚さ方向に電流を流す縦型構造の半導体装置が図２に示されている。
ところで、図２に示すような構造の半導体基板には活性領域と無効領域とが規定されており、活性領域には複数のセルが形成されている。各セルには半導体装置として動作するための主構造が形成されており、具体的には半導体基板の表面近傍にソースのためのソース領域と裏面近傍に図示省略のドレインのためのドレイン領域とが形成されており、半導体基板の表面にはソース・ドレイン間の電流を制御するためのゲートが形成されている。 FIG. 2 shows a vertical semiconductor device in which a current flows in the thickness direction of the semiconductor substrate.
Incidentally, an active region and an ineffective region are defined in the semiconductor substrate having a structure as shown in FIG. 2, and a plurality of cells are formed in the active region. Each cell has a main structure for operating as a semiconductor device. Specifically, a source region for a source is provided near the surface of the semiconductor substrate and a drain region for a drain (not shown) is provided near the back surface. The gate for controlling the current between the source and the drain is formed on the surface of the semiconductor substrate.

ゲートは、ゲート酸化膜と、該ゲート酸化膜上に形成されるゲート電極と、該ゲート電極を覆うゲート絶縁膜（層間絶縁膜）とから成り、該ゲート電極はゲートパターンの引き回し配線によりゲートパッドに接続される。従来、ゲートパッドは無効領域に形成されており、この無効領域は例えば特許文献１の図１に示されているように、半導体基板の隅に規定されている。
特開２００６−１８５９５１ The gate is composed of a gate oxide film, a gate electrode formed on the gate oxide film, and a gate insulating film (interlayer insulating film) covering the gate electrode. Connected to. Conventionally, the gate pad is formed in an ineffective area, and the ineffective area is defined at a corner of a semiconductor substrate as shown in FIG.
JP 2006-185951 A

従って、ゲートパッドを形成するために必要な無効領域の面積分、半導体装置のダイサイズが大きくなるためコストが上がり、これが問題となっている。   Accordingly, the die size of the semiconductor device increases by the area of the ineffective region necessary for forming the gate pad, which increases the cost, which is a problem.

また、半導体装置の特性を表す指標として静電気放電（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：ＥＳＤ）における耐量評価がある。この耐量を向上させる一手段として、静電気放電を静電容量（キャパシタンス）でもって吸収する方法がある。   In addition, as an index representing the characteristics of a semiconductor device, there is a tolerance evaluation in electrostatic discharge (ESD). As one means for improving the withstand capability, there is a method of absorbing electrostatic discharge with capacitance.

静電容量は例えばゲート絶縁膜やゲート絶縁膜の表面および裏面に互いに極性が異なる電圧を印加することで電荷を保持するコンデンサを形成することでもたらされる（図２参照）。   Capacitance is produced, for example, by forming a capacitor that holds electric charges by applying voltages having different polarities to the gate insulating film and the front and back surfaces of the gate insulating film (see FIG. 2).

すなわち、ゲート絶縁膜の表面にはソース電極が延在しており、裏面にはゲート電極が配設されている。この状態でソース電極に陰極の電圧が印加され、ゲート電極に正極の電圧が印加されると、ゲート絶縁膜の表面が陰極およびゲート絶縁膜の裏面が正極にそれぞれ帯電され、この帯電によってゲート絶縁膜がコンデンサとして機能する。また一方、ゲート酸化膜の表面にはゲート電極が、裏面にはソース電極と電気的に接続されたソース領域およびボディ領域が配設されている。この状態でソース電極に陰極の電圧が印加され、ゲート電極に正極の電圧が印加されると、ゲート酸化膜の表面が正極およびゲート酸化膜の裏面が陰極にそれぞれ帯電され、この帯電によってゲート酸化膜がコンデンサとして機能する。   That is, the source electrode extends on the surface of the gate insulating film, and the gate electrode is disposed on the back surface. In this state, when a cathode voltage is applied to the source electrode and a positive voltage is applied to the gate electrode, the surface of the gate insulating film is charged to the cathode and the back surface of the gate insulating film is charged to the positive electrode, respectively. The membrane functions as a capacitor. On the other hand, a gate electrode is disposed on the surface of the gate oxide film, and a source region and a body region electrically connected to the source electrode are disposed on the back surface. In this state, when a cathode voltage is applied to the source electrode and a positive voltage is applied to the gate electrode, the surface of the gate oxide film is charged to the cathode and the back surface of the gate oxide film is charged to the cathode, respectively. The membrane functions as a capacitor.

しかし、従来の半導体装置は、ゲート酸化膜およびゲート絶縁膜のみでキャパシタンスを確保する構造であり、キャパシタンスを制御するため各膜厚を変更すると他の特性へ影響を与えるため、より大きな静電容量を容易に確保することができず、結果的に静電破壊耐量の向上を図ることができなかった。   However, the conventional semiconductor device has a structure in which the capacitance is secured only by the gate oxide film and the gate insulating film, and changing each film thickness to control the capacitance affects other characteristics. As a result, the electrostatic breakdown resistance could not be improved.

本発明は、以上述べた問題に鑑みて成されたものであり、ゲートパッド下の無効領域を削減するとともに、静電破壊耐量の向上を図り得る半導体装置を提供することにある。   The present invention has been made in view of the above-described problems, and it is an object of the present invention to provide a semiconductor device capable of reducing the ineffective area under the gate pad and improving the electrostatic breakdown resistance.

ソースおよびドレインが上下に離間する縦型構造であって、半導体基板の表面上に設けられたゲート電極および該ゲート電極を覆うゲート絶縁膜から成るゲートと、半導体基板の表面近傍に形成されたソース領域と、ゲートからの電圧によってチャネルを形成すべく、ソース領域の周囲を覆うように形成されたボディ領域と、ソース領域と電気的に接続されてゲート絶縁膜上に延在するソース電極と、ソースおよびゲート間を絶縁すべくソース電極を覆うパッシベーション膜と、を備えた半導体装置において、ゲート絶縁膜およびパッシベーション膜に設けられたコンタクトホールを介しゲート電極を導出すべくゲート電極にゲートパッドが電気的に接続されており、該ゲートパッドはパッシベーション膜上に延在していることを特徴とする。   A vertical structure in which a source and a drain are vertically separated, and a gate formed of a gate electrode provided on a surface of a semiconductor substrate and a gate insulating film covering the gate electrode, and a source formed in the vicinity of the surface of the semiconductor substrate A region, a body region formed to cover the periphery of the source region to form a channel by a voltage from the gate, a source electrode electrically connected to the source region and extending on the gate insulating film, In a semiconductor device comprising a passivation film that covers a source electrode to insulate between the source and the gate, a gate pad is electrically connected to the gate electrode to lead out the gate electrode through a contact hole provided in the gate insulating film and the passivation film. And the gate pad extends on the passivation film.

ゲートパッドは、パッシベーション膜上で一方のゲートと他方のゲートとを電気的に接続すべく、当該パッシベーション膜上で連成してもよい。
一方のゲートと前記他方のゲートとの間には、前記ゲートパッドと連成されることのない第３のゲートを設けてもよい。 The gate pad may be coupled on the passivation film so as to electrically connect one gate to the other gate on the passivation film.
A third gate that is not coupled to the gate pad may be provided between one gate and the other gate.

本発明によれば、一方のゲートのゲート絶縁膜に設けられたコンタクトホールを介してパッシベーション膜上にゲート電極を導出し、該ゲート電極に電気的に接続されたゲートパッドを一方のゲートのパッシベーション膜上から他方のゲートのパッシベーション膜上に亘って延在するように配置した。これにより、活性領域上にゲートパッドが形成されることから、ゲートパッド下の無効領域を削減することができ、またパッシベーション膜上に延在するゲートパッドにより、パッシベーション裏面のソース電極と極性の異なる電圧を印加することができ、もってパッシベーションに静電容量を確保する機能を持たせることができる。従って、本発明の半導体装置によれば、ゲートパッド下の無効領域を削減することができ、更に静電容量がパッシベーションに確保されたことで静電破壊耐量の向上を図ることができる。   According to the present invention, the gate electrode is led out on the passivation film through the contact hole provided in the gate insulating film of one gate, and the gate pad electrically connected to the gate electrode is connected to the passivation of one gate. It was arranged so as to extend from above the film to the passivation film of the other gate. As a result, since the gate pad is formed on the active region, the ineffective region under the gate pad can be reduced, and the polarity of the gate pad extending on the passivation film is different from that of the source electrode on the back surface of the passivation. A voltage can be applied, and thus the passivation can have a function of securing a capacitance. Therefore, according to the semiconductor device of the present invention, the ineffective area under the gate pad can be reduced, and further, the electrostatic breakdown resistance can be improved by securing the capacitance to the passivation.

以下、図面を用いて、本発明の実施形態を詳細に説明するが、以下の説明では、実施の形態に用いる図面について同一の構成要素は同一の符号を付し、かつ重複する説明は可能な限り省略する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the following description, the same components are denoted by the same reference numerals in the drawings used in the embodiments, and overlapping descriptions are possible. Omitted as much as possible.

一般的な半導体装置はソース・ドレイン間の電流制御が行われる活性領域の一部をつぶして無効領域が設けられており（活性領域の一部を無効領域として規定しており）、制御電圧を与えるために無効領域において外部と電気的に接続される。これに対し本発明の半導体装置はこの無効領域が無いか若しくは従来より狭く、更に従来のように無効領域で外部と電気的に接続することなく、活性領域において外部と電気的に接続している。このような特徴を有する本発明の半導体装置は、具体的には次に示す構成を備えている。   In general semiconductor devices, a part of an active region where current control between a source and a drain is performed is crushed and an invalid region is provided (a part of the active region is defined as an invalid region), and a control voltage is set. It is electrically connected to the outside in the ineffective area to give. On the other hand, the semiconductor device of the present invention does not have this ineffective region or is narrower than before, and is electrically connected to the outside in the active region without being electrically connected to the outside in the ineffective region as in the prior art. . Specifically, the semiconductor device of the present invention having such characteristics has the following configuration.

本発明の半導体装置１０は、図１に示すように、ドレイン層１と、該ドレイン層１の表面上に積層されたドリフト層２と、該ドリフト層２の表面近傍に所定の間隔を有して設けられた複数のボディ領域３と、該各ボディ領域３の表面近傍に所定の間隔を有して設けられた一対を成すソース領域４と、各ソース領域４と電気的に接続されるべくドリフト層２表面上に所定の間隔を有して設けられた複数のソース電極５と、隣接する前記ボディ領域間の表面上に設けられた層間絶縁膜（ゲート絶縁膜）６と、該層間絶縁膜６中に設けられたゲート電極７と、ソース電極５および層間絶縁膜６上に設けられたパッシベーション膜（ポリイミド膜）８と、該ポリイミド膜８および層間絶縁膜６に設けたコンタクトホール９を介してゲート電極７と電気的に接続されるゲートパッド１１と、ドレイン層１の裏面上に設けられたドレイン電極１２とを備える。   As shown in FIG. 1, the semiconductor device 10 of the present invention has a drain layer 1, a drift layer 2 stacked on the surface of the drain layer 1, and a predetermined interval in the vicinity of the surface of the drift layer 2. A plurality of body regions 3, a pair of source regions 4 provided in the vicinity of the surface of each body region 3 with a predetermined interval, and the source regions 4 to be electrically connected A plurality of source electrodes 5 provided at a predetermined interval on the surface of the drift layer 2, an interlayer insulating film (gate insulating film) 6 provided on the surface between the adjacent body regions, and the interlayer insulation A gate electrode 7 provided in the film 6, a passivation film (polyimide film) 8 provided on the source electrode 5 and the interlayer insulating film 6, and a contact hole 9 provided in the polyimide film 8 and the interlayer insulating film 6 are provided. Through the gate electrode 7 and electricity It comprises a gate pad 11 connected, and a drain electrode 12 formed on the back surface of the drain layer 1.

ドレイン層１はｎ型の不純物を含む半導体層であり、ドレイン電極１２とのオーミックを得るべくｎ型の不純物濃度の設定が成されている。   The drain layer 1 is a semiconductor layer containing an n-type impurity, and an n-type impurity concentration is set so as to obtain an ohmic contact with the drain electrode 12.

ドリフト層２は、ドレイン層１より低濃度でｎ型の不純物を含んでおり、その表面にはｐ型の不純物がイオン注入されて複数のボディ領域３が形成されている。ドリフト層２は、例えばエピタキシャル成長法によって形成されており、ドレイン層１および該ドレイン層１上に設けられるドリフト層２から成る構成は請求項における半導体基板に相当する。     The drift layer 2 contains n-type impurities at a lower concentration than the drain layer 1, and a plurality of body regions 3 are formed on the surface by ion implantation of p-type impurities. The drift layer 2 is formed by, for example, an epitaxial growth method, and the configuration including the drain layer 1 and the drift layer 2 provided on the drain layer 1 corresponds to a semiconductor substrate in the claims.

ドリフト層２の表面近傍に形成されるボディ領域３は、所定の間隔を有して配列しており、この離間間隔に対応するようにドリフト層２上にゲート電極７が形成されている。   The body regions 3 formed near the surface of the drift layer 2 are arranged with a predetermined interval, and the gate electrode 7 is formed on the drift layer 2 so as to correspond to this separation interval.

ソース領域４は、ボディ領域３の表面からｎ型の不純物がイオン注入されて形成された領域であり、ボディ領域中に所定の間隔を有するように２箇所形成されている。各ソース領域４とボディ領域３は、その表面に設けられたソース電極５と電気的に接続されており、該ソース電極５は接地電位に保たれている。   The source region 4 is a region formed by ion-implanting n-type impurities from the surface of the body region 3, and is formed at two locations in the body region with a predetermined interval. Each source region 4 and body region 3 are electrically connected to a source electrode 5 provided on the surface thereof, and the source electrode 5 is maintained at a ground potential.

ソース電極５は、複数のソース領域４と電気的に接続されており、図１に示すようにボディ領域３内に形成された１対のソース領域４と、隣接するボディ領域３内に形成された１対のソース領域４とが、層間絶縁膜６を跨ぐように配置されたソース電極５によって、電気的に接続されている。   The source electrode 5 is electrically connected to the plurality of source regions 4, and is formed in the pair of source regions 4 formed in the body region 3 and the adjacent body region 3 as shown in FIG. 1. The pair of source regions 4 are electrically connected by a source electrode 5 disposed so as to straddle the interlayer insulating film 6.

層間絶縁膜６は、接地電位のソース電極５および正極の電圧が印加されるゲート電極７間の短絡を防止するためのゲート絶縁膜であり、ゲート電極７を取り囲むように設けられている。   The interlayer insulating film 6 is a gate insulating film for preventing a short circuit between the source electrode 5 of the ground potential and the gate electrode 7 to which a positive voltage is applied, and is provided so as to surround the gate electrode 7.

尚、ゲート電極７下に位置する層間絶縁膜６は、いわゆる従来から知られたゲート酸化膜として機能する。尚、ゲート酸化膜は従来と同様であることから特に言及することなく、本明細書では層間絶縁膜６の一態様としてゲート酸化膜を扱う。   The interlayer insulating film 6 located under the gate electrode 7 functions as a so-called conventionally known gate oxide film. Note that since the gate oxide film is the same as the conventional one, the gate oxide film is treated as an embodiment of the interlayer insulating film 6 in this specification without particular mention.

層間絶縁膜６は、ソース電極５とゲート電極７に挟まれた部分およびソース電極５と電気的に接続されたソース領域４およびボディ領域３とゲート電極７に挟まれた部分とで、図１に示すようにキャパシタ（第１のキャパシタ）として機能する。   The interlayer insulating film 6 includes a portion sandwiched between the source electrode 5 and the gate electrode 7, a source region 4 electrically connected to the source electrode 5, and a portion sandwiched between the body region 3 and the gate electrode 7. It functions as a capacitor (first capacitor) as shown in FIG.

ゲート電極７は、ゲートパッド１１に電気的に接続されている。このゲートパッド１１に正極の電圧が印加されると、ゲート電極７下に位置するボディ領域３には印加電圧によってチャネルが形成され、このチャネルによってソース・ドレイン間に電流経路が形成される。   The gate electrode 7 is electrically connected to the gate pad 11. When a positive voltage is applied to the gate pad 11, a channel is formed in the body region 3 located under the gate electrode 7 by the applied voltage, and a current path is formed between the source and drain by the channel.

パッシベーション膜８は、ポリイミド、酸化ケイ素、窒化珪素などで形成されており、当該パッシベーション膜８上のゲートパッド１１と、当該パッシベーション膜８下のソース電極５とによって、ソース電極５が接地電位に保持され、ゲートパッド１１にプラスの電圧が印加されると、これらの間に配置されるパッシベーション膜８は、図１に示すようにソース電極５側に負の電荷が誘起され、ゲートパッド１１側に正の電荷が誘起され、いわゆるキャパシタ（第２のキャパシタ）として機能する。   The passivation film 8 is formed of polyimide, silicon oxide, silicon nitride or the like, and the source electrode 5 is held at the ground potential by the gate pad 11 on the passivation film 8 and the source electrode 5 below the passivation film 8. When a positive voltage is applied to the gate pad 11, a negative charge is induced on the side of the source electrode 5 in the passivation film 8 disposed between them, as shown in FIG. A positive charge is induced to function as a so-called capacitor (second capacitor).

このように、従来から備わっている層間絶縁膜６の第1のキャパシタに加え、パッシベーション膜８の第2のキャパシタが加わったことで、例えばＥＳＤによってゲート・ソース間でサージが入力しても、サージの高電圧を層間絶縁膜６とパッシベーション膜８による静電容量でもって吸収することができ、結果的に従来に比べESD耐量が向上する。   In this way, in addition to the conventional first capacitor of the interlayer insulating film 6, the second capacitor of the passivation film 8 is added, so that even if a surge is input between the gate and the source by ESD, for example, The high voltage of the surge can be absorbed by the capacitance by the interlayer insulating film 6 and the passivation film 8, and as a result, the ESD tolerance is improved as compared with the conventional case.

尚、当該パッシベーション膜８において、その静電容量は次の式１に示されている。
ＣＧＳ＝（ε×ε０）×Ｓ／ｄ ・・・・・（式１） Note that the capacitance of the passivation film 8 is expressed by the following formula 1.
C GS = (ε × ε 0 ) × S / d (Equation 1)

ここで、ＣＧＳは、ゲート・ソース間の静電容量、εはパッシベーション膜８の比誘電率（例えばシリコン酸化膜は３．９、シリコン窒化膜は７．５である）、ε０は真空の誘電率（８．８５４×１０−１４Ｆ／ｃｍ）、Ｓはパッシベーション膜８におけるソース電極５との接触面積（ｃｍ２）、ｄはパッシベーション膜８の膜厚（ｃｍ）を示す。 Here, C GS is the capacitance between the gate and the source, ε is the relative dielectric constant of the passivation film 8 (for example, 3.9 for the silicon oxide film and 7.5 for the silicon nitride film), and ε 0 is the vacuum The dielectric constant (8.854 × 10 −14 F / cm), S represents the contact area (cm 2 ) of the passivation film 8 with the source electrode 5, and d represents the thickness (cm) of the passivation film 8.

以上の式から明らかなように、ゲート・ソース間の静電容量ＣＧＳは、パッシベーション膜８の材種、パッシベーション膜８の膜厚、パッシベーション膜８のソース電極５との接触面積に応じて変化する。換言すれば、所望のゲート・ソース間の静電容量ＣＧＳを得るためには、パッシベーション膜８の材種、パッシベーション膜８の膜厚、パッシベーション膜８におけるソース電極５との接触面積などを変更すればよく、このように変更可能なパラメータが多いため、設計の自由度が高い。 As is clear from the above equation, the gate-source capacitance C GS varies depending on the type of the passivation film 8, the thickness of the passivation film 8, and the contact area of the passivation film 8 with the source electrode 5. To do. In other words, in order to obtain a desired gate-source capacitance CGS , the material type of the passivation film 8, the thickness of the passivation film 8, the contact area of the passivation film 8 with the source electrode 5 and the like are changed. Since there are many parameters that can be changed in this way, the degree of freedom in design is high.

また、パッシベーション膜８の材種、パッシベーション膜８の膜厚、パッシベーション膜８におけるソース電極５との接触面積などの変更は、ゲート酸化膜厚やソース領域４やベース領域３などの不純物濃度や領域形状等の設計変更に比して、比較的容易であり設計の自由度が高い。   Further, changes in the material type of the passivation film 8, the thickness of the passivation film 8, the contact area of the passivation film 8 with the source electrode 5, etc. can be made by changing the gate oxide film thickness, impurity concentration of the source region 4, base region 3, etc. Compared to design changes such as shape, it is relatively easy and the degree of freedom in design is high.

ゲートパッド１１は、従来から知られたタングステンを主とする材や、チタン、アルミおよびニッケルなどを積層した積層体などで形成される。   The gate pad 11 is formed of a conventionally known material mainly made of tungsten, a laminated body in which titanium, aluminum, nickel, or the like is laminated.

パッシベーション膜８および層間絶縁膜６には、コンタクトホール９が設けられており、該コンタクトホール９によってゲート電極７およびゲートパッド１１が電気的に接続される。   A contact hole 9 is provided in the passivation film 8 and the interlayer insulating film 6, and the gate electrode 7 and the gate pad 11 are electrically connected by the contact hole 9.

コンタクトホール９に埋設される材は、少なくとも導電性を有すればよく、例えばゲートパッド１１と同様の材であってもよい。この場合、ゲートパッド１１の形成と同時的にコンタクトホール９内を埋設することが好ましい。   The material embedded in the contact hole 9 may be at least conductive, and may be the same material as the gate pad 11, for example. In this case, it is preferable to bury the contact hole 9 simultaneously with the formation of the gate pad 11.

ところで、図１に示す断面図では、３つのゲート電極７が示されており、両端のゲート電極７同士を電気的に接続すべく、連成されるゲートパッド１１のためのコンタクトホールが２箇所設けられた様子が示されている。また、これら両端のゲート電極７の間にあるゲート電極７（第３のゲート電極）は、両端のゲート電極７のためのゲートパッド１１と連成されてはいないが、他の断面位置において電気的に接続されている。   By the way, in the cross-sectional view shown in FIG. 1, three gate electrodes 7 are shown, and there are two contact holes for the gate pads 11 to be coupled to electrically connect the gate electrodes 7 at both ends. The state of being provided is shown. The gate electrode 7 (third gate electrode) between the gate electrodes 7 at both ends is not coupled to the gate pad 11 for the gate electrodes 7 at both ends, but is electrically connected at other cross-sectional positions. Connected.

次に本発明の半導体装置１０の動作を説明する。
ソース電極５が接地電位に保たれ、ドレイン電極１２にプラスの電圧を印加した状態で、ゲートパッド１１にプラスの電圧が印加されると、ゲートパッド１１に電気的に接続されているゲート電極７下のボディ領域３にチャネルが形成される。これにより、ソース電極５およびドレイン電極１２間に電流経路が形成され、電流が流れる。 Next, the operation of the semiconductor device 10 of the present invention will be described.
When a positive voltage is applied to the gate pad 11 while the source electrode 5 is maintained at the ground potential and a positive voltage is applied to the drain electrode 12, the gate electrode 7 electrically connected to the gate pad 11 is applied. A channel is formed in the lower body region 3. Thereby, a current path is formed between the source electrode 5 and the drain electrode 12, and a current flows.

ところで、ゲート電極７を取囲む層間絶縁膜６は、その外周がソース電極５に接しており、ゲート電極７にはプラスの電位が印加され、ソース電極５は接地電位に保たれる。これにより、電荷の蓄積を図ることができ、キャパシタ（第１のキャパシタ）として機能させることができる。   Incidentally, the outer periphery of the interlayer insulating film 6 surrounding the gate electrode 7 is in contact with the source electrode 5, a positive potential is applied to the gate electrode 7, and the source electrode 5 is kept at the ground potential. As a result, charge can be accumulated and function as a capacitor (first capacitor).

更に、パッシベーション膜８は、底面がソース電極５に接し、表面がゲートパッド１１に接しており、ゲート電極７にはプラスの電位が印加され、ソース電極５は接地電位に保たれる。これにより、前記したと同様にキャパシタ（第２のキャパシタ）として機能させることができる。   Further, the passivation film 8 has a bottom surface in contact with the source electrode 5 and a surface in contact with the gate pad 11, a positive potential is applied to the gate electrode 7, and the source electrode 5 is kept at the ground potential. Thereby, it can function as a capacitor (second capacitor) as described above.

従って、本発明の半導体装置１０によれば、第１のキャパシタに加えて第２のキャパシタでも静電容量を得ることができ、静電容量の増大を図ることができる。静電容量が大きければ、ゲート・ソース間でサージが入力されても、サージによる高い電圧を静電容量でもって吸収することができ、単位時間当たり電位が急峻に上昇することを防止することができ、ゲート・ソース間サージによる破壊防止を図ることができる。   Therefore, according to the semiconductor device 10 of the present invention, the capacitance can be obtained by the second capacitor in addition to the first capacitor, and the capacitance can be increased. If the capacitance is large, even if a surge is input between the gate and source, a high voltage due to the surge can be absorbed by the capacitance, and the potential per unit time can be prevented from rising sharply. It is possible to prevent breakdown due to a surge between the gate and the source.

更に、本発明の半導体装置１０は、パッシベーション膜８上にゲートパッド１１が配設されることから、ゲートパッド１１を無効領域上に配設する必要がない。従って、同じダイサイズにおいて無効領域面積の増大により高くなるオン抵抗（Ｒｏｎ）の低減を図ることができる。   Further, since the gate pad 11 is disposed on the passivation film 8 in the semiconductor device 10 of the present invention, it is not necessary to dispose the gate pad 11 on the invalid region. Therefore, it is possible to reduce the on-resistance (Ron) that increases due to the increase in the area of the ineffective region in the same die size.

また、従来ＥＳＤなどによる破壊を防止するために、ゲート酸化膜(層間絶縁膜６のゲート電極７の下部分)の膜厚を厚くする必要があったが、本発明の半導体装置１０は、静電容量の増大を図ったことから、ゲート酸化膜の膜厚を薄くすることができ、ゲート閾値電圧の低減を図ることができる。   Conventionally, in order to prevent breakdown due to ESD or the like, it has been necessary to increase the thickness of the gate oxide film (the lower part of the gate electrode 7 of the interlayer insulating film 6). Since the capacitance is increased, the thickness of the gate oxide film can be reduced and the gate threshold voltage can be reduced.

加えて本発明の半導体装置１０は、ゲート酸化膜(層間絶縁膜６のゲート電極７の下部分)を薄くすればするほど、式１で明らかなように静電容量の増大を図ることができ、ゲート・ソース間サージによる破壊をより防止し得ることができる。   In addition, the semiconductor device 10 of the present invention can increase the capacitance as apparent from Equation 1, as the gate oxide film (the lower part of the gate electrode 7 of the interlayer insulating film 6) is made thinner. In addition, the breakdown due to the surge between the gate and the source can be further prevented.

実施例で図示した各構成の配置関係は当該実施例に限定されるべきではなく、本発明と同様の効果を得ることができる形状変更であって、当業者によって容易に想到可能な形状変更については、本発明の技術的範囲に属するものと解する。   The arrangement relationship of the components illustrated in the embodiments should not be limited to the embodiments, but is a shape change that can achieve the same effects as the present invention, and can be easily conceived by those skilled in the art. Is understood to belong to the technical scope of the present invention.

本発明の半導体装置の構造および電荷の蓄積状態を模式的に示す断面図である。It is sectional drawing which shows typically the structure of the semiconductor device of this invention, and the accumulation state of an electric charge. 従来の半導体装置の構造および電荷の蓄積状態を模式的に示す断面図である。It is sectional drawing which shows typically the structure of the conventional semiconductor device, and the accumulation state of an electric charge.

符号の説明Explanation of symbols

１ ドレイン層
２ ドリフト層
３ ボディ領域
４ ソース領域
５ ソース電極
６ 層間絶縁膜
７ ゲート電極
８ パッシベーション膜
９ コンタクトホール
１０ 半導体装置
１１ ゲートパッド
１２ ドレイン電極 Reference Signs List 1 drain layer 2 drift layer 3 body region 4 source region 5 source electrode 6 interlayer insulating film 7 gate electrode 8 passivation film 9 contact hole 10 semiconductor device 11 gate pad 12 drain electrode

Claims (3)

ソースおよびドレインが上下に離間する縦型構造であって、
半導体基板の表面上に設けられたゲート電極および該ゲート電極を覆うゲート絶縁膜から成るゲートと、前記半導体基板の表面近傍に形成されたソース領域と、前記ゲートからの電圧によってチャネルを形成すべく、前記ソース領域の周囲を覆うように形成されたボディ領域と、前記ソース領域と電気的に接続されて前記ゲート絶縁膜上に延在するソース電極と、ソースおよびゲート間を絶縁すべく前記ソース電極を覆うパッシベーション膜と、を備えた半導体装置において、
前記ゲート絶縁膜および前記パッシベーション膜に設けられたコンタクトホールを介し前記ゲート電極を導出すべく前記ゲート電極にゲートパッドが電気的に接続されており、該ゲートパッドは前記パッシベーション膜上に延在していることを特徴とする半導体装置。 A vertical structure in which a source and a drain are vertically separated,
In order to form a channel by a gate electrode formed on the surface of the semiconductor substrate and a gate formed of a gate insulating film covering the gate electrode, a source region formed in the vicinity of the surface of the semiconductor substrate, and a voltage from the gate A body region formed to cover the periphery of the source region, a source electrode electrically connected to the source region and extending on the gate insulating film, and the source to insulate between the source and the gate In a semiconductor device comprising a passivation film that covers an electrode,
A gate pad is electrically connected to the gate electrode so as to lead out the gate electrode through a contact hole provided in the gate insulating film and the passivation film, and the gate pad extends on the passivation film. A semiconductor device characterized by comprising: 前記ゲートパッドは、前記パッシベーション膜上で一方のゲートと他方のゲートとを電気的に接続すべく、当該パッシベーション膜上で連成されていることを特徴とする請求項１記載の半導体装置。   2. The semiconductor device according to claim 1, wherein the gate pad is coupled on the passivation film so as to electrically connect one gate to the other gate on the passivation film. 前記一方のゲートと前記他方のゲートとの間には、前記ゲートパッドと連成されることのない第３のゲートが設けられていることを特徴とする請求項２記載の半導体装置。   3. The semiconductor device according to claim 2, wherein a third gate that is not coupled to the gate pad is provided between the one gate and the other gate.
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