JP2009094933A - 制御装置及び方法、並びに制御システム - Google Patents
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Abstract
【課題】接続形態をより簡単にする。
【解決手段】バッファ95は、マスタIC71または前段のスレーブIC72から供給されたラッチ信号、クロック信号、及びデータ信号を、後段のスレーブIC72に供給し、SPIデータデコーダ92は、マスタIC71または前段のスレーブIC72から供給されたラッチ信号、クロック信号、及びデータ信号のうちラッチ信号が有効であるとき、クロック信号に同期して、データ信号を復号し、制御部94は、SPIデータデコーダ92の復号結果に基づいて所定の処理の実行を制御する。本発明は、例えば、制御システムに適用できる。
【選択図】図4
【解決手段】バッファ95は、マスタIC71または前段のスレーブIC72から供給されたラッチ信号、クロック信号、及びデータ信号を、後段のスレーブIC72に供給し、SPIデータデコーダ92は、マスタIC71または前段のスレーブIC72から供給されたラッチ信号、クロック信号、及びデータ信号のうちラッチ信号が有効であるとき、クロック信号に同期して、データ信号を復号し、制御部94は、SPIデータデコーダ92の復号結果に基づいて所定の処理の実行を制御する。本発明は、例えば、制御システムに適用できる。
【選択図】図4
Description
本発明は制御装置及び方法、並びに制御システムに関し、特に、例えば、所定の処理の実行を制御する複数個のスレーブIC(Integrated Circuit)と、それらのスレーブICの制御を行うマスタICからなる制御システムにおいて、接続形態をより簡単にすることができるようにする制御装置及び方法、並びに制御システムに関する。
所定の処理の実行を制御する複数のスレーブICと、それらのスレーブICの制御を行うマスタICとを用いることにより全体として所定の処理の実行を制御することが行われている(例えば、特許文献1参照)。
例えば、液晶表示装置のバックライト用LED(Light Emitting Diode)を部分駆動させる制御においては、各部分のLEDの駆動を制御する複数のスレーブICと、それらのスレーブICの制御を行うマスタICとが用いられている。
マスタICは、通常、ラッチ信号(LAT(latch))、クロック信号(Clock)、及びデータ信号(data)を利用してスレーブICの制御を行うが、これらの信号を伝送するコントロール線を介したマスタIC及び各スレーブIC間の接続形態にはいくつかの種類がある。
特開2005−196486号公報
例えば、図1の制御システム1の例では、マスタIC11、スレーブIC12、及びスレーブIC13が、分岐点14で分岐したラッチ信号のコントロール線と、分岐点15で分岐したクロック信号のコントロール線とを介して接続されている。またマスタIC11及びスレーブIC12が、データ信号のコントロール線を介して接続され、スレーブ12及びスレーブIC13がデータ信号のコントロール線を介して接続されている。
しかしながら、この接続形態では、スレーブICの個数が多くなると、全てのスレーブICに信号を供給するラッチ信号及びクロック信号のコントロール線の駆動(ドライブ)が困難になるので、せいぜい2〜3個程度のスレーブICしか接続することができない。またスレーブICが2個の場合でも、ラッチ信号の分岐点14またはクロック信号の分岐点15よりスレーブIC側の分岐した2本のコントロール線の長さの違い等により、それらの2本のコントロール線の入力インピーダンスと分岐点14または分岐点15よりマスタIC側の1本のコントロール線の出力インピーダンスとが異なっている可能性が高く、その場合、ラッチ信号(またはクロック信号)に反射波が発生して信号品質が著しく悪化し、ひいては通信不能となることがある。
また、図2の制御システム31の例では、ラッチ信号及びデータ信号のコントロール線に分配専用ICが挿入されている。すなわち、マスタIC41及び分配専用IC42がラッチ信号のコントロール線を介して接続され、分配専用IC42と各スレーブIC(スレーブIC44−1,スレーブIC44−2,..,スレーブIC44−n)がラッチ信号のコントロール線を介して接続されている。
またマスタIC41及び分配専用IC43がクロック信号のコントロール線を介して接続され、分配専用IC43と各スレーブIC(スレーブIC44−1,スレーブIC44−2,..,スレーブIC44−n)がクロック信号のコントロール線を介して接続されている。
さらにマスタIC41及びスレーブIC44−1がデータ信号のコントロール線を介して接続され、スレーブIC44−1及びスレーブIC44−2がデータ信号のコントロール線を介して接続され、同様に、スレーブIC44−k(3≦k≦n-1)及びスレーブIC44−(k+1)がデータ信号のコントロール線を介して接続されている。
この接続形態では、分配専用ICの採用によりラッチ信号及びクロック信号の分配後の各コントロール線の駆動能力が改善されるとともに、分配専用ICの出力インピーダンスが規定されているので、インピーダンス設計も容易になる。しかしながら、スレーブICの個数分だけのラッチ信号及びクロック信号のコントロール線を分配専用ICから各スレーブICまで引き回す必要がある。その結果、プリント基板上の配線が複雑になるので、基板版下が困難になっていた。
本発明は、このような状況に鑑みてなされたものであり、例えば、複数個のスレーブICと、それらを制御するマスタICとからなる制御システムにおいて、接続形態をより簡単にすることができるようにするものである。
本発明の第1の側面の制御装置は、主制御装置からの選択信号、同期信号、及びデータ信号により制御されて所定の処理の実行を制御する複数の制御装置であって、デイジー接続されている複数の制御装置のうちの少なくとも1つの制御装置において、前記主制御装置または前段の制御装置から供給された選択信号、同期信号、及びデータ信号を、後段の制御装置に供給する供給手段と、前記主制御装置または前段の制御装置から供給された選択信号、同期信号、及びデータ信号のうち前記選択信号が有効であるとき、前記同期信号に同期して、前記データ信号を復号する復号手段と、前記復号手段の復号結果に基づいて所定の処理の実行を制御する制御手段とを備える。
本発明の第1の側面の制御方法は、主制御装置からの選択信号、同期信号、及びデータ信号により制御されて所定の処理の実行を制御する複数の制御装置であって、デイジー接続されている複数の制御装置のうちの少なくとも1つの制御装置の制御方法であり、前記主制御装置または前段の制御装置から供給された選択信号、同期信号、及びデータ信号を、後段の制御装置に供給する供給ステップと、前記主制御装置または前段の制御装置から供給された選択信号、同期信号、及びデータ信号のうち前記選択信号が有効であるとき、前記同期信号に同期して、前記データ信号を復号する復号ステップと、前記復号ステップの復号結果に基づいて所定の処理の実行を制御する制御ステップとを含む制御方法。
本発明の第2の側面の制御システムは、主制御装置からの選択信号、同期信号、及びデータ信号により制御されて所定の処理の実行を制御する複数の制御装置であって、デイジー接続されている複数の制御装置と、前記主制御装置からなる制御システムにおいて、前記主制御装置は、前記複数の制御装置のうちの1つの制御装置に選択信号、同期信号、及びデータ信号を供給し、前記複数の制御装置のうちの少なくとも1つの制御装置は、前記主制御装置または前段の制御装置から供給された選択信号、同期信号、及びデータ信号を、後段の制御装置に供給する供給手段と、前記主制御装置または前段の制御装置から供給された選択信号、同期信号、及びデータ信号のうち前記選択信号が有効であるとき、前記同期信号に同期して、前記データ信号を復号する復号手段と、前記復号手段の復号結果に基づいて所定の処理の実行を制御する制御手段とを備える。
本発明の第1の側面においては、主制御装置または前段の制御装置から供給された選択信号、同期信号、及びデータ信号が、後段の制御装置に供給され、前記主制御装置または前段の制御装置から供給された選択信号、同期信号、及びデータ信号のうち前記選択信号が有効であるとき、前記同期信号に同期して、前記データ信号が復号され、前記データ信号の復号結果に基づいて所定の処理の実行が制御される。
本発明の第2の側面においては、前記主制御装置で、前記複数の制御装置のうちの1つの制御装置に選択信号、同期信号、及びデータ信号が供給され、前記複数の制御装置のうちの少なくとも1つの制御装置で、前記主制御装置または前段の制御装置から供給された選択信号、同期信号、及びデータ信号が、後段の制御装置に供給され、前記主制御装置または前段の制御装置から供給された選択信号、同期信号、及びデータ信号のうち前記選択信号が有効であるとき、前記同期信号に同期して、前記データ信号が復号され、前記データ信号の復号結果に基づいて所定の処理の実行が制御される。
本発明の第1及び第2の側面によれば、例えば、複数個のスレーブICと、それらを制御するマスタICとからなる制御システムにおいて、接続形態をより簡単にすることができる。
以下に本発明の実施の形態を説明するが、本発明の構成要件と、明細書又は図面に記載の実施の形態との対応関係を例示すると、次のようになる。この記載は、本発明をサポートする実施の形態が、明細書又は図面に記載されていることを確認するためのものである。従って、明細書又は図面中には記載されているが、本発明の構成要件に対応する実施の形態として、ここには記載されていない実施の形態があったとしても、そのことは、その実施の形態が、その構成要件に対応するものではないことを意味するものではない。逆に、実施の形態が構成要件に対応するものとしてここに記載されていたとしても、そのことは、その実施の形態が、その構成要件以外の構成要件には対応しないものであることを意味するものでもない。
以下、図面を参照して本発明を適用した実施の形態について説明する。
図3は、本発明を適用した制御システム61の構成例を示す図である。
制御システム61は、マスタIC71、並びにスレーブIC72−1乃至72−nから構成される。
マスタIC71、並びにスレーブIC72−1乃至72−nは、それぞれ、例えばマイクロコントローラで構成される。なおスレーブIC72−1乃至72−nのそれぞれを個々に区別する必要がない場合には、スレーブIC72と総称する。
マスタIC71は、選択信号としてのラッチ信号(LAT)、同期信号としてのクロック信号(Clock)、及びデータ信号(Data)のそれぞれを、信号ごとに設けられたコントロール線を介してスレーブIC72−1に供給する。
スレーブIC72−1は、マスタIC71から供給され入力されたラッチ信号(LAT_in)、クロック信号(Clock_in)、及びデータ信号(Data_in)に対応するラッチ信号(LAT_out)、クロック信号(Clock_out)、及びデータ信号(Data_out)のそれぞれを出力して、信号ごとに設けられたコントロール線を介してスレーブIC72−2に供給する。
スレーブIC72−1はまた、マスタIC71から供給され入力されたラッチ信号、クロック信号、及びデータ信号のうち、ラッチ信号が有効(例えばローレベル)であるとき、クロック信号に同期して、データ信号に基づいて所定の処理の実行を制御する。
スレーブIC72−2は、前段のスレーブIC72−1から供給され入力されたラッチ信号、クロック信号、及びデータ信号に対応するラッチ信号、クロック信号、及びデータ信号のそれぞれを出力して、信号ごとに設けられたコントロール線を介して後段のスレーブIC72−3に供給する。
スレーブIC72−2はまた、前段のスレーブIC72−1から供給され入力されたラッチ信号、クロック信号、及びデータ信号のうち、ラッチ信号が有効(例えばローレベル)であるとき、クロック信号に同期して、データ信号に基づいて所定の処理の実行を制御する。
同様に、スレーブIC72−k(1<k<n)は、前段のスレーブIC72−(k-1)から供給され入力されたラッチ信号、クロック信号、及びデータ信号に対応するラッチ信号、クロック信号、及びデータ信号のそれぞれを出力して、信号ごとに設けられたコントロール線を介して(後段の)スレーブIC72−(k+1)に供給する。
スレーブIC72−k(1<k<n)はまた、前段のスレーブIC72−(k-1)から供給され入力されたラッチ信号、クロック信号、及びデータ信号のうち、ラッチ信号が有効(例えばローレベル)であるとき、クロック信号に同期して、データ信号に基づいて所定の処理の実行を制御する。
そして、スレーブIC72−nは、前段のスレーブIC72−(n-1)から供給され入力されたラッチ信号、クロック信号、及びデータ信号のうち、ラッチ信号が有効(例えばローレベル)であるとき、クロック信号に同期して、データ信号に基づいて所定の処理の実行を制御する。
なお、このような複数の機器やブロックを数珠繋ぎにつないでいく接続をデイジー接続と称する。
ラッチ信号及びクロック信号の分岐や分配に着目すると、前述した1本のコントロール線を複数に分岐してマスタICと各スレーブICとを直接に接続する接続形態や、分配専用ICを挿入し、マスタICと各スレーブICとを間接に接続する接続形態では、いずれも、分岐または分配がスレーブICの外部で行われている。
一方、本実施の形態では、ラッチ信号及びデータ信号の分配が、各スレーブICの内部で行なわれている。その結果、分配専用ICを別途用意する必要がなく、接続形態が簡単になる。また外部にあった分岐または分配の回路をスレーブICの中に組み入れただけなので、殆どコストアップすることなく低コストでこの構成を実現することができる。
次に、図4を参照して、スレーブIC72の内部構成例について説明する。
スレーブIC72は、フリップフロップ部91、SPI(Serial Peripheral Interface)データデコーダ92、レジスタ93、制御部94、並びにバッファ95A乃至バッファ95Cから構成される。なお、バッファ95A乃至バッファ95Cを個々に区別する必要がない場合には、バッファ95と総称する。
前段のスレーブIC72からこのスレーブIC72に供給されたラッチ信号は、分岐点96Aで分岐されて、フリップフロップ部91とバッファ95Aに供給される。
またクロック信号は、分岐点96Bで分岐されて、フリップフロップ部91とバッファ95Bに供給され、データ信号は、分岐点96Cで分岐されて、フリップフロップ部91とバッファ95Cに供給される。
フリップフロップ部91には、ラッチ信号、クロック信号、及びデータ信号の他、スレーブIC72の図示せぬクロック出力部から供給されたシステムクロック信号が供給される。
フリップフロップ部91は、例えば、信号(ラッチ信号,クロック信号,データ信号)ごとに設けられたフリップフロップで構成され、システムクロック信号に同期して、そこに供給される各信号をSPIデータデコーダ92に供給する。
SPIデータデコーダ92は、フリップフロップ部91から供給されるラッチ信号が有効であるとき、フリップフロップ部91から供給されるクロック信号に同期して、フリップフロップ部91から供給されるデータ信号をSPIデータ(SPIコマンド)として復号(デコード)する。そして、SPIデータデコーダ92は、復号したSPIデータに基づいて、レジスタ93に所定のデータを書き込む。
レジスタ93は、SPIデータデコーダ92から書き込まれたデータを記憶している。
制御部94は、レジスタ93からデータを読み出し、それに基づいて、スレーブIC72の外部または内部の図示せぬブロックに所定の処理を実行させる。なお、この所定の処理としては、例えば、前述したバックライト用LEDの部分駆動される各部分のLEDの駆動制御等がある。
バッファ95Aは、そこに供給されるラッチ信号を一時的に記憶し、記憶されたラッチ信号を出力して、後段のスレーブIC72に供給する。
バッファ95Bは、そこに供給されるクロック信号を一時的に記憶し、記憶されたクロック信号を出力して、後段のスレーブIC72に供給する。
バッファ95Cは、そこに供給されるデータ信号を一時的に記憶し、記憶されたデータ信号を出力して、後段のスレーブIC72に供給する。
このスレーブIC72は、ICで構成されるので、バッファ95A乃至95Cのそれぞれの性能は殆ど同じとなるように作り込みがなされる。したがって、バッファ95A乃至95Cのそれぞれから出力される信号の遅延時間は殆ど同じとなるため、スレーブIC72を何段つないでデイジー接続しても、信号間のスキューを小さく抑えることができる。
またバッファ95A乃至95Cのそれぞれの出力インピーダンスも殆ど同じであるため、スレーブIC72間を接続する各信号のコントロール線に一様なインピーダンスを有するケーブルを用いることで、各信号の信号品質がほぼ同じになり、結果としてケーブルでの信号遅延、スキュー等を小さく抑えることができる。
各スレーブIC72で行われる制御の内容を、各スレーブIC72ごとに異なるものにするようにしてもよい。その場合、例えば、各スレーブIC72にあらかじめ識別番号(ID)を割り当てておき、マスタIC71にて、データにそのデータを利用するスレーブIC72のIDを付加したものに対応するデータ信号を生成し、各スレーブIC72にて、そこに供給されたデータ信号から、自身に割り当てられたIDが付加されたデータを識別し、識別したデータ(すなわち、各スレーブIC72ごとに異なるデータ)を利用して制御を行うようにする。
なお、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
1 制御システム, 11 マスタIC, 12及び13 スレーブIC, 14及び15 分岐点, 31 制御システム, 41 マスタIC, 42及び43 分配専用IC, 44並びに44−1乃至44−n スレーブIC, 61 制御システム, 71 マスタIC, 72並びに72−1乃至72−n スレーブIC, 91 フリップフロップ部, 92 SPIデータデコーダ, 93 レジスタ, 94 制御部, 95並びに95A乃至95C バッファ
Claims (3)
- 主制御装置からの選択信号、同期信号、及びデータ信号により制御されて所定の処理の実行を制御する複数の制御装置であって、デイジー接続されている複数の制御装置のうちの少なくとも1つの制御装置において、
前記主制御装置または前段の制御装置から供給された選択信号、同期信号、及びデータ信号を、後段の制御装置に供給する供給手段と、
前記主制御装置または前段の制御装置から供給された選択信号、同期信号、及びデータ信号のうち前記選択信号が有効であるとき、前記同期信号に同期して、前記データ信号を復号する復号手段と、
前記復号手段の復号結果に基づいて所定の処理の実行を制御する制御手段と
を備える制御装置。 - 主制御装置からの選択信号、同期信号、及びデータ信号により制御されて所定の処理の実行を制御する複数の制御装置であって、デイジー接続されている複数の制御装置のうちの少なくとも1つの制御装置の制御方法において、
前記主制御装置または前段の制御装置から供給された選択信号、同期信号、及びデータ信号を、後段の制御装置に供給する供給ステップと、
前記主制御装置または前段の制御装置から供給された選択信号、同期信号、及びデータ信号のうち前記選択信号が有効であるとき、前記同期信号に同期して、前記データ信号を復号する復号ステップと、
前記復号ステップの処理の復号結果に基づいて所定の処理の実行を制御する制御ステップと
を含む制御方法。 - 主制御装置からの選択信号、同期信号、及びデータ信号により制御されて所定の処理の実行を制御する複数の制御装置であって、デイジー接続されている複数の制御装置と、前記主制御装置からなる制御システムにおいて、
前記主制御装置は、前記複数の制御装置のうちの1つの制御装置に選択信号、同期信号、及びデータ信号を供給し、
前記複数の制御装置のうちの少なくとも1つの制御装置は、
前記主制御装置または前段の制御装置から供給された選択信号、同期信号、及びデータ信号を、後段の制御装置に供給する供給手段と、
前記主制御装置または前段の制御装置から供給された選択信号、同期信号、及びデータ信号のうち前記選択信号が有効であるとき、前記同期信号に同期して、前記データ信号を復号する復号手段と、
前記復号手段の復号結果に基づいて所定の処理の実行を制御する制御手段と
を備える
制御システム。
Priority Applications (1)
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JP2007265423A JP2009094933A (ja) | 2007-10-11 | 2007-10-11 | 制御装置及び方法、並びに制御システム |
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Publications (1)
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Family Applications (1)
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2015158824A (ja) * | 2014-02-25 | 2015-09-03 | 新日本無線株式会社 | 同期式シリアル通信方法およびスレーブ装置 |
-
2007
- 2007-10-11 JP JP2007265423A patent/JP2009094933A/ja not_active Withdrawn
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2015158824A (ja) * | 2014-02-25 | 2015-09-03 | 新日本無線株式会社 | 同期式シリアル通信方法およびスレーブ装置 |
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Legal Events
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A300 | Withdrawal of application because of no request for examination |
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