TWI775325B - 用於高速資料通訊之系統及方法 - Google Patents

Abstract

提出一種用於在一處理器與一裝置之間提供有效率通訊之系統及方法。提供一中介件，以將訊號自處理器傳輸至裝置。中介件包括一印刷電路板、與處理器通訊的一第一互連埠以及與裝置通訊的一第二互連埠。提供一重定時器或再驅動器的電路，以耦接至第一互連埠和第二互連埠，且重定時器或再驅動器的電路將訊號自第一互連埠路由至第二互連埠。

Description

用於高速資料通訊之系統及方法

本創作大致涉及計算系統中的高速訊號。更具體地，本創作之技術層面涉及一種可促進處理器與擴接裝置之間的資料通訊的中介件。

計算伺服器日漸地以諸如中央處理單元(CPU)之類的處理器或諸如圖形處理單元(GPU)之類的專用處理器為中心。當在處理器之間分配程式操作時，需要多個處理器彼此之間進行快速通訊。此種處理器亦可透過高速匯流排與擴接卡上的其他裝置通訊。

週邊部件互連介面(Peripheral Component Interconnect express，PCIe)標準已用於連接計算裝置中的高速部件。計算裝置具有PCIe輸入/輸出單元，PCIe輸入/輸出單元具有複數通道(lanes)以傳輸資料。此類輸入/輸出單元可包括4、8、16條通道，可分為單獨的傳輸通道以連接至不同的PCIe裝置。來自基本輸入輸出系統(basic input output system，BIOS)的一分歧控制機制(bifurcation control mechanism)針對不同的PCIe裝置，允許將一匯流排單元(例如一PCIe匯流排輸入輸出單元)分為較小的匯流排。

根據PCIe規範，分歧(bifurcation)為設有PCIe輸入輸出單元的裝置提供靈活性，以匹配連接器的通道寬度，從而與安裝在其上的系統部件通訊。較寬的通道寬度需要更多硬體連接引腳，但可提供更高的通訊速度。在具有PCIe裝置支援功能的計算機系統中，PCIe根埠通常為中央處理單元(CPU)或晶片組所設有，用以連接至PCIe裝置。

較寬的通道寬度(例如一個x16寬度的埠)提供PCIe裝置更高的傳輸速度，但降低了系統對於PCIe裝置的接收數量。反之，較窄的通道寬度(例如四個x4寬度的埠)提供較低的傳輸速度，但提供更多個埠以連接PCIe裝置。每個埠的通道數量之靈活性使計算機系統設計人員能夠使用相同的中央處理單元(CPU)/晶片組來提供支援不同數量和類型的PCIe裝置之不同的系統。

隨著引入越來越多的功能和更高密度的電路，中央處理單元(CPU)和圖像處理單元(GPU)之技術迅速變化。因此，計算機主板之設計需要足以支援處理器和擴接卡之不同配置的彈性。舉例來說，可能需要一主板來支援一或二個中央處理單元(CPU)以及多個PCIe裝置的組合。此種設計彈性允許部件的最佳選擇以最大化成本/性能影響。現有處理器的限制之一是它們用於與母板上其他處理器和裝置通訊傳輸之資料匯流排類型的選擇有限。典型地，一處理器僅能支援一種類型的匯流排配置，因此擴接裝置(expansion devices)僅限於可與處理器的匯流排配置相容的裝置。

第1圖繪示一典型已知的多處理器的系統10，其具有用於資料通訊(data communication)的有限選項。系統10包括例如是中央處理單元(CPU)或圖像處理單元(GPU)的一處理器20。在此示例中，處理器20可連接 至高速互連部(high speed interconnects)22、24以接收來自其他裝置的資料。高速互連部22、24中的每一者可提供從其他中央處理單元(CPU)或圖像處理單元(諸如中央處理單元26、28)的資料通信。在此例中，高速互連部22、24係為PCIe或CXL(Compute Express Link)類型。處理器20將來自高速互連部22、24的訊號傳輸至高速匯流排32、34。高速匯流排32、34可直接耦接至諸如PCIe裝置之類的裝置、或耦接至擴接槽以將其連接至擴接卡或其他裝置。

伺服器系統中的系統設計通常係複雜的。一中央處理單元(CPU)/晶片組可能有多組PCIe通道，且各組可具有一單獨的分歧設定。識別需要不同分歧配置的不同系統係一項挑戰。舉例來說，二個系統可能具有相同的主板但設有不同PCIe轉接卡。轉接卡係為可安裝於主板上的擴接板，以將PCIe訊號從主板路由(route)至安裝於轉接卡上的PCIe卡。因此，不同的PCIe轉接卡可能需要不同的PCIe分歧配置。舉例來說，第一個轉接卡可將所有16個PCIe通道路由至一個x16寬度的PCIe插槽，而第二個轉接卡可將此16個PCIe通道路由至二個x8寬度的PCIe插槽。更複雜的是，一第三系統可具有一完全不同的主板。

將處理器10做為在其他處理器與裝置之間的一中間裝置會造成延遲。此外，由於處理器10需要執行高速協定之間的轉換操作以傳輸此類訊號，在高速互連部22、24上的訊號可能無法有效率地傳輸至高速匯流排32、34。

因此，亟需一中央處理單元(CPU)/圖像處理單元(GPU)的中介件(interposer)，以在處理器和擴接裝置之間提供不同的匯流排分歧配置。 亦亟需具有一重定時器/重驅動器電路的一處理器中介件，以將資料從一高速通訊協定傳至另一高速通訊協定。亟需在處理器和PCIe終端裝置之間的一中介件，以支援此類PCIe終端裝置配置不同的匯流排分歧。

一揭露示例為一種用於傳輸高速資料的系統。所述系統包括一處理器和耦接至所述處理器的一高速連接部。所述系統具有一第二高速連接部和耦接至所述第二高速連接部的一裝置。一中介件耦接至所述第一高速連接部及所述第二高速連接部。所述中介件包含一重定時器電路或一再驅動器電路，所述重定時器電路或再驅動器電路將經由所述第一高速連接部自所述處理器接收之訊號經由所述第二高速連接部傳輸至所述裝置。

在所揭露示例的系統的另一實施方式中，所述第一高速連接部的一第一通訊協定係為一CXL通訊協定或一PCIe通訊協定。在另一實施方式中，所述第二高速連接部的一第二通訊協定係相異於所述第一通訊協定。在另一實施方式中，所述中介件將所述第一通訊協定的訊號調變為該第二通訊協定。在另一實施方式中，所述第二高速連接部的一第二通訊協定係相異於所述第一通訊協定。在另一實施方式中，所述中介件將所述第一通訊協定的訊號調變為所述第二通訊協定。在另一實施方式中，所述裝置係選自於由一網路介面卡、一非揮發記憶體(NVMe)裝置、一容錯式獨立磁碟陣列(RAID)卡、一主機匯流排配接器(HBA)卡、一視訊卡、一音效卡、一圖像處理單元(GPU)、一場域可編程邏輯閘陣列(FPGA)卡及一PCIe開關所組成的群組。在另一實施方式中，所述系統包括一雙插座處理器主板，其 中處理器連接至一第一插座，且所述中介件連接至一第二插座。在另一實施方式中，所述處理器為一中央處理單元或一圖像處理單元。在另一實施方式中，所述系統包括具有複數個擴接卡槽的一轉接卡，所述轉接卡耦接至所述第二高速連接部。在另一實施方式中，所述第一高速連接部和所述第二高速連接部耦接至複數個PCIe匯流排，且其中所述中介件用以分歧該第二高速連接部的複數個PCIe通道。在另一實施方式中，所述系統包括具有另一處理器的另一處理器板，其中所述處理器與所述另一處理器互連。

另一揭露示例是一種提供一處理器與一裝置之間通訊的中介件。中介件具有一印刷電路板及位於所述印刷電路板上並與所述處理器通訊的一第一互連埠。中介件具有位於所述印刷電路板上並與所述裝置通訊的一第二互連埠。一重計時器電路或一再驅動電路耦接至所述第一互連埠及所述第二互連埠。所述重計時器電路或所述再驅動電路將訊號從所述第一互連埠路由至所述第二互連埠。

在所揭露示例的中介件的另一實施方式中，所述第一互連埠的一第一通訊協定係為一CXL通訊協定或一PCIe通訊協定。在另一實施方式中，所述第二互連埠的一第二通訊協定係相異於所述第一通訊協定。在另一實施方式中，所述中介件將所述第一通訊協定的訊號調變為所述第二通訊協定。在另一實施方式中，所述裝置係選自於由一網路介面卡、一非揮發記憶體(NVMe)裝置、一容錯式獨立磁碟陣列(RAID)卡、一主機匯流排配接器(HBA)卡、一視訊卡、一音效卡、一圖像處理單元(GPU)、一場域可編程邏輯閘陣列(FPGA)卡及一PCIe開關所組成的群組。在另一實施方式中，所述印刷電路板係連接至一多處理器電路板的一第一插座，且所述處 理器係連接至所述多處理器電路板的一第二插座。在另一實施方式中，所述處理器係一中央處理單元(CPU)或一圖形處理單元(GPU)。在另一實施方式中，具有複數個擴接卡槽的一轉接卡耦接至所述第二互連埠。在另一實施方式中，所述第一互連埠和所述第二互連埠耦接至複數個PCIe匯流排，且其中所述中介件分歧所述第二互連埠的複數個PCIe通道。

另一揭露示例是一種在一處理器與一裝置之間進行高速資料通訊的方法。所述方法包括：將具有一重計時器電路或一再驅動器電路的一中介件的一輸入埠連接至所述處理器；將所述中介件的一輸出埠連接至所述裝置；啟動所述處理器及裝置；以及配置所述中介件以將經由所述輸入埠自所述處理器接收之訊號經由所述輸出埠傳輸至所述裝置。

以上發明內容並不旨在代表本創作的各實施例或各方面。反而，前述發明內容僅提供一些於此闡述的新穎層面和特徵的範例。當結合附圖和所附申請專利範圍時，本創作的上述特徵和優點以及其他特徵和優點將顯見於如下對代表性實施例和用以實現本創作態樣的詳細說明中。

10:系統

20:處理器

22:高速互連部

24:高速互連部

26:中央處理單元

28:中央處理單元

32:高速匯流排

34:高速匯流排

100:中介件

110:插座

112:晶片

114:電路板

120:高速輸入互連埠

122:高速輸出互連埠

200:系統

210:中介件

220:電路板

222:晶片

224:高速輸入連接埠

226:高速輸出連接埠

230:高速互連部

232:高速匯流排

240:中央處理單元

400:系統

410:處理器板

412:中介載板

414:轉接卡

420:處理器插座

422:處理器

424:高速互連埠

430:晶片

432:高速輸入埠

434:高速輸出埠

436:電纜

440:邊緣連接器

442:插座

444:插座

450:擴接卡或裝置

452:擴接卡或裝置

500:系統

510:雙處理器主板

512:處理器插座

514:處理器插座

520:處理器

530:中介件

532:高速連接器埠

534:高速連接器埠

536:高速電纜

538:高速輸出連接器埠

540:擴接槽

542:擴接槽

550:高速PCIe匯流排

552:高速PCIe匯流排

600:系統

610:雙處理器板

612:雙處理器板

614:處理器插座

616:處理器插座

620:處理器

630:中介件

632:高速連接器

634:高速連接器

636:高速輸出連接器

640:高速電纜

642:第一高速電纜

644:第二高速電纜

650:擴接槽

652:擴接槽

660:高速匯流排

662:高速匯流排

700:系統

702:雙處理器板

704:雙處理器板

706:雙處理器板

708:雙處理器板

710:處理器插座

712:處理器插座

720:處理器

730:中介件

732:高速連接器

734:高速連接器

736:高速輸出連接器

740:高速電纜

742:第一高速電纜

744:第二高速電纜

746:第三高速電纜

750:擴接槽

752:擴接槽

760:PCIe匯流排

762:PCIe匯流排

800:流程圖

810:步驟

812:步驟

814:步驟

816:步驟

為了對本創作之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：第1圖是繪示一處理器連接至擴接裝置的現有處理器設計之方塊圖；第2圖是允許在一處理器和擴接裝置之間進行通訊的一示例用中介件的示意圖；第3圖是第2圖中的示例用中介件用於在一處理器和一裝置之間不同的通訊協定進行通訊之方塊圖； 第4圖是應用第2圖中的中介件以提供高速訊號至擴接卡的一示例用單獨處理器；第5圖是示例用中介件位在一雙處理器主板上的示例板配置；第6圖是應用示例用中介件的一四核處理器系統的方塊圖；第7圖是應用示例用中介件的一八核處理器系統的方塊圖；第8圖是初始化示例用中介件的例行流程圖。

本揭露可理解為各種不同的變化與替代形式。一些代表性實施例已藉由多個附圖之示例來展現，且將於此處詳細描述之。然而，應理解的是，本創作並不侷限於所揭露之特定形式。更確切地說，本創作之精神與範圍以隨附之申請專利範圍加以定義，本揭露自當涵蓋落在本創作之精神與範圍內的所有變化、同等物與替代物。

本創作可以許多不同形式實施。代表性實施例於圖式中繪示出並將於此處詳細描述。本文是本創作原理之示例或說明，目的並非用以於將本創作的廣泛層面限制於所示的實施例。在此程度上，所揭露之元件和限制，例如在摘要、發明內容和具體實施方式的部分中揭露但未在申請專利範圍明確闡述的，應不意味或經推斷而單獨地或共同地併入申請專利範圍中。為了詳細說明，除非特別聲明，否則單數(singular)包括複數(plural)，反之亦然。並且「包括」一詞代表「包括但不限於此」。此外，近似的詞語，舉例如「大約(about)」、「幾乎(almost)」、「實質上(substantially)」、「近似(approximately)」等，在本文中可用於表示「於(at)」、「接近(near)」、 「接近於(nearat)」或「在3~5%內」、或「在可接受的製造公差範圍內」、或其上述任何合乎邏輯之組合。

本創作提供一種具有高速重定時器電路或再驅動器電路(retimer/redriver)的中央處理單元(CPU)中介電路板或圖像處理單元(GPU)中介電路板(CPU/GPU interposer circuit board)，以支援不同的高速訊號連接類型。中介電路板可被插入至一處理器插座中以使用於多處理器系統。因此，中介電路提供一種具有在處理器與終端裝置之間的重定時器電路或再驅動器電路的中介件，藉由取代當前執行重定時功能和再驅動功能之昂貴處理器以節省成本。示例用中介件支援的PCIe終端裝置的能耗比使用處理器少。示例用中介件可基於由基本輸入輸出系統(basic input output system，BIOS)提供的配置為多通道匯流排(例如PCIe繪流排)配置不同的匯流排分歧(bifurcation)。因此，基本輸入輸出系統可將示例用中介件配置以支援不同的高速匯流排(例如CXL或PCIe)和分歧模態(例如x16、x8/x8或x4/x4/x4/x4)。

第2圖繪示一示例用中介件100，其允許自一第一類型的高速互連部(例如是一CXL(Compute Express Link)互連部)傳輸至一不同的第二類型的高速連接器(例如是一高速匯流排(例如PCIe匯流排)。中介件100的佔用空間允許其安裝於一標準中央處理單元(CPU)或圖像處理單元(GPU)的插座110中。中介件100包括一電路板114，電路板包括一重定時器或再驅動器的晶片112。在本例中，晶片112包括一重定時器(retimer)或一再驅動器(redriver)。若輸入訊號足夠穩固以致僅需增幅訊號，則晶片112可包括一再驅動器。或者，若訊號之傳輸需要重新傳輸一刷新訊號，則晶片112可包括更複雜的一重定時器。電路板114可包括用於重定時器或再驅動器的晶片 112的支援電路，例如是一電壓調節控制器以及各種被動電阻和電容。重定時器或再驅動器的晶片112將訊號從一種高速協定調變(modulate)為另一種高速協定。重定時器或再驅動器的晶片112可包括一帶引腳(strap pin)，此帶引腳可由基本輸入輸出系統配置以用於高速匯流排分歧。或者，可透過一板上跳線設定(on board jumper setting)來配置所述帶引腳。因此，電路板114包括一高速輸入互連埠120及一高速輸出互連埠122。在此例中，高速輸入互連埠120可從諸如中央處理單元(CPU)或圖像處理單元(GPU)的處理器連接至一CXL連接部。高速輸出互連埠122可連接至一高速PCIe匯流排。此PCIe匯流排可將訊號從中介件100提供至PCIe裝置。

第3圖繪示一採用示例用中介件210的示例用系統200的方塊圖。在此例中，中介件210具有帶有二個重定時器或再驅動器的晶片222之電路板220。各重定時器或再驅動器的晶片222具有高速輸入連接埠224及高速輸出連接埠226。在此例中，高速輸入連接埠224連接至一高速互連部230(例如是耦接至中央處理單元240的一CXL互連部)。高速輸出連接埠226耦接至高速匯流排232(例如是PCIe匯流排)。高速匯流排232將輸出訊號傳輸至連接於此示例中PCIe裝置或卡的一PCIe終端裝置或一擴接槽。

第4圖繪示一示例用單處理器系統400的方塊圖。此系統400包括一處理器板410、一中介載板412以及一轉接卡414。處理器板410具有可固持(hold)一處理器422(可以是一中央處理單元或一圖像處理單元)的一處理器插座420。處理器422具有提供與其他處理器的之高速互連接的一高速互連埠424。在此例中，高速互連埠424係為一CXL互連埠，但亦可使用其他類型的高速協定來進行互連接(interconnection)。

中介載板412包括耦接至一高速輸入埠432及一高速輸出埠434的一重定時器的或再驅動器的晶片430。在此例中，高速輸入埠432可接收來自一高速處理器互連部(例如是一CXL互連部)的訊號。在此例中，高速輸出埠434可連接至一高速匯流排(例如是一PCIe匯流排)。在此例中，電纜436將處理器板410的高速互連埠424連接至高速輸入埠432。在此例中，高速輸出埠434係為一PCIe擴接槽。

轉接卡414包括一邊緣連接器(edge connector)440，邊緣連接器440可插入中介載板412的擴接槽中。轉接卡414包括二個PCIe連接器的插座442、444。擴接卡或裝置450、452可被插入插座442、444。在此例中，高速輸出埠434係為一16通道的PCIe通道，轉接卡414上的二個插座442、444係為8通道的PCIe插座。因此，重定時器或再驅動器的晶片430將高速輸出埠434分歧為二個8通道的PCIe通道。因此，擴接卡或裝置450、452各均具有一8通道的PCIe埠。

在此例中，中介載板412可被設置以允許在處理器板410上的處理器422支援一額外PCIe連接器。中介載板412允許處理器422與PCIe的擴接卡或裝置450、452進行通訊，而無需具有一額外PCIe連接器。首先，將處理器422設置到高速互連埠424(CXL)。電纜436連接至中介載板412的高速輸入埠432和處理器板410的高速互連埠424。接著，將轉接卡414安裝至擴接槽中以支援一或二個可附接至轉接卡414之PCIe的擴接卡或裝置450、452。

在此例中，可附接至轉接卡414之PCIe的擴接卡或裝置可以是任何PCIe相容裝置。舉例來說，此類擴接卡或裝置可包括一網路介面卡 (network interface card，NIC)、一非揮發記憶體(non-volatile memory express，NVMe)裝置、一容錯式獨立磁碟陣列(redundant array of independent disks，RAID)卡、一主機匯流排配接器(host bus adapter，HBA)卡、一視訊卡、一音效卡、一圖像處理單元(GPU)、一場域可編程邏輯閘陣列(field programmable gate array，FPGA)卡、一PCIe開關(switch)。

第5圖繪示使用一雙處理器主板510的一單處理器系統500的方塊圖。雙處理器主板510包括二個處理器插座512、514。第一個處理器插座512固持一處理器520。在此例中，處理器520可以是一中央處理單元(CPU)或是一圖像處理單元(GPU)。第二個處理器插座514固持一中介件530。處理器插座512、514均包括各自的高速連接器埠532、534。在此例中，高速連接器埠532、534係為16通道的PCIe連接器。一高速電纜536將高速連接器埠532、534彼此連接。

雙處理器主板510更包括二個PCIe的擴接槽540、542。在此例中，擴接槽540連接至8通道的高速PCIe匯流排550。另一個擴接槽542連接至另一個8通道的高速PCIe匯流排552。中介件530具有連接至PCIe匯流排550、552的一高速輸出連接器埠538。在此例中，高速輸出連接器埠538係為被中介件530分歧成二個8通道PCIe通道的一16通道的PCIe連接器。

中介件530由此透過一16通道的PCIe通道經由高速連接器埠534從處理器520接收高速訊號。中介件530將16通道的PCIe匯流排訊號從高速連接器埠534分歧至二個8通道的高速PCIe匯流排550、552。因此，中介件530在二個高速PCIe匯流排550或552之一者上輸出從處理器520接收的訊號。訊號由連接至擴接槽540或542的裝置接收。使用二個插座的主板510與 中介件530的優點是：針對需要較低處理器性能但更多對終端裝置之支援的特定工作負載，此種配置允許透過中介件530為此類終端裝置提供更大的支援性。

系統500的配置包括首先將處理器520安裝在處理器插座512中。處理器520被指定為主要(master)中央處理單元。接著，將中介件530安裝至作為從屬的(slave)中央處理器插座的插座514中。在此例中，在基本輸入輸出系統啟動之期間，中介件530配置以將訊號從處理器520重新導向至高速PCIe匯流排550、552再至連接於擴接槽540、542的擴接裝置。

第6圖繪示使用一示例用中介件以促進資料通訊之四核處理器的系統600的方塊圖。系統600包括二個雙處理器板610、612。雙處理器板610包括二個處理器插座614、616。第一個處理器插座614固持一處理器620。在此例中，處理器620可以是一中央處理單元(CPU)或是一圖像處理單元(GPU)。第二個處理器插座616固持一中介件630。處理器插座614、616均包括各自的高速連接器632、634。在此例中，高速連接器632、634都是24通道的PCIe連接器。一高速電纜640將高速連接器632、634彼此連接為一8通道的PCIe匯流排。

另一個雙處理器板612具有二個帶有對應中介件(未示出)的處理器插座。一第一高速電纜642將雙處理器板612的處理器插座之一者的一高速連接器與高速連接器632連接。在此例中，高速連接器632被分歧成二個8通道的PCIe互連部。因此，第一高速電纜642是一8通道的PCIe匯流排，其連接至雙處理器板612的插座之一者中的中介件之一者。一第二高速電纜644連接至雙處理器板612的另一處理器插座上的中介件。在此例中， 第二高速電纜644是8通道的PCIe匯流排，其連接至雙處理器板612上的另一中介件。

在此例中，雙處理器板610更包括支援二個PCIe的擴接槽650、652的擴接槽區。在此例中，擴接槽650連接至一8通道的PCIe匯流排660。另一擴接槽652連接至另一8通道的PCIe匯流排662。在此例中，PCIe匯流排660、662是雙處理器板610上的跡線(trace)，以在處理器620與擴接槽650、652之間路由(route)訊號。中介件630具有存取(acess)PCIe匯流排650、652的一高速輸出連接器636。在此例中，高速輸出連接器636係為分歧成二個分離的8通道的PCIe通道的一16通道的PCIe連接器，分別用於PCIe匯流排650、652。另一個雙處理器板612具有相似的PCIe擴接槽，此些槽通過對應的PCIe匯流排連接至各個處理器插座。

中介件630由此透過一8通道的PCIe通道經由高速連接器634從處理器620接收高速訊號。處理器620可經由第一高速電纜642或第二高速電纜644從連接至雙處理器板612上的擴接槽之其他擴接裝置接收資料。以此種方式，處理器620透過雙處理器板612上的中介件可直接存取雙處理器板612上對應的擴接槽上的額外擴接裝置。中介件630導引PCIe輸入匯流排訊號並在二個高速PCIe的匯流排660或匯流排662之一者上輸出訊號。因此，此些訊號由連接至擴接槽650或擴接槽652的裝置所接收。

系統600的配置包括首先將處理器620安裝在處理器插座614中。處理器620被指定為第一啟動(boot)中央處理單元。接著，將中介件630安裝至作為從屬的中央處理器的處理器插座616中。因此，中介件630被配 置以將訊號從處理器620重新導向至高速匯流排660、662再至連接於擴接槽650、652的擴接裝置。

第7圖繪示使用一中介件以促進高速資料通訊之一八核處理器的系統700的方塊圖。系統700包括四個雙處理器板702、704、706、708。主要的雙處理器板702包括二個處理器插座710、712。第一個處理器插座710固持一處理器720。在此例中，處理器720可以是一中央處理單元(CPU)或是一圖像處理單元(GPU)。第二個處理器插座固持一中介件730。處理器插座710、712均包括各自的高速連接器732、734。在此例中，高速連接器732、734都是16通道的PCIe連接器。一高速電纜740將高速連接器732、734彼此連接。

其他的雙處理器板704、706、708各具有二個帶有一處理器及附接的一中介件(未示出)的處理器插座。一第一高速電纜742將雙處理器板704的處理器插座之一者的一高速連接器與高速連接器732連接。在此例中，高速連接器732被分歧成四個4通道的PCIe互連部(interconnection)。因此，第一高速電纜742是一4通道的PCIe匯流排，其連接至雙處理器板704上的中介件。一第二高速電纜744連接至雙處理器板706的處理器插座之一者中的中介件。在此例中，第二高速電纜744係為一4通道的PCIe互連匯流排，其連接至雙處理器板706上的中介件。一第三高速電纜746連接至雙處理器板708的處理器插座之一者中的中介件。在此例中，第三高速電纜746係為一4通道的PCIe匯流排，其連接至雙處理器板708上的中介件。

在此例中，主要的雙處理器板702更包括支援二個PCIe的擴接槽750、752的擴接槽區。在此例中，擴接槽750連接至一8通道PCIe匯流 排760。另一擴接槽752連接至另一8通道PCIe匯流排762。中介件730具有存取(acess)PCIe匯流排750、752的一高速輸出連接器736。在此例中，高速輸出連接器736係為分歧成二個分離的8通道的PCIe通道的一16通道的PCIe連接器，分別用於PCIe匯流排760、762。

中介件730由此透過一8通道PCIe通道經由高速連接器734從處理器720接收高速訊號。處理器720可經由各自的高速電纜742、744、746從雙處理器板704、706、708上的其他處理器接收資料。中介件730導引PCIe輸入匯流排訊號並在二個高速PCIe的匯流排760或匯流排762之一者上輸出訊號。因此，此些訊號由連接至擴接槽750或擴接槽752的裝置所接收。此外，中介件730接收來自被導引通過處理器720之雙處理器板704、706、708上的處理器的高速訊號。

系統700的配置包括首先將處理器720安裝在處理器插座710中。處理器720被指定為第一啟動(boot)中央處理單元。接著，將中介件730安裝至作為從屬的中央處理器的處理器插座712中。因此，中介件730被配置以將訊號從處理器720重新導向至高速匯流排760、762再至連接於擴接槽750、752的擴接裝置。

第8圖中的流程圖表示用於初始化一處理器和擴接裝置以透過示例用中介件進行通訊的過程之示例用機器可讀指令。在此例中，機器可讀指令包括用於由以下各項執行的演算法：(a)一處理器；(b)一控制器；和/或(c)一或多個其他合適的處理裝置。此演算法可被實施於儲存在有形介質上的軟體，有形介質例如快閃記憶體、唯讀記憶光碟(Compact Disc Read-Only Memory，CD-ROM)、磁碟片、機械硬碟、數位多功能影音光碟 (digital versatile disk，DVD)或其他儲存裝置。然而，本技術領域中具有通常知識者易於意識到，整個演算法和/或其部分能可選地由處理器以外的裝置執行和/或以眾所周知的方式實施於韌體(firmware)或專用硬體(dedicated hardware)中，例如可由特定應用積體電路(Application Specific Integrated Circuit，ASIC)、可程式化邏輯裝置(Programmable Logic Device，PLD)、場域可程式化邏輯裝置(Field Programmable Logic Device，FPLD)、場域可編程邏輯閘陣列(Field Programmable Gate Array，FPGA)離散邏輯(discrete logic)等來實施。舉例來說，介面的任何或所有部件可透過軟體、硬體和/或韌體來實施。並且，流程圖中表示的一些或全部機器可讀指令可透過手動實施。此外，儘管參考第5圖中示出的流程圖描述示例用的眼算法，但是，本技術領域中具有通常知識者將易於理解到可替代地使用實施示例用的機器可讀指令之許多其他方法。舉例來說，可改變方塊的執行順序及/或可改變、消除或組合所描述的一些方塊。

第8圖繪示初始化諸如第7圖中的中介件530之中介件之過程的流程圖800。首先，檢測到系統已通電，接著開始處理器520與中介件530的啟動過程(步驟810)。在啟動過程中，基本輸入輸出系統(BIOS)檢測中介件系統之配置並啟動高速匯流排分歧(步驟812)。此配置可包括配置用於CXL或PCIe介面的中介器530。此配置可包括諸如PCIe x16，x8/x8或x4/x4/x4/x4之分歧。此配置更可包括諸如PCIe Gen3、PCIe Gen4或PCIe Gen 5之不同版本的PCIe。舉例來說，在第5圖中，基本輸入輸出系統(BIOS)配置分歧以將輸出PCIe通道分成用於二個擴接槽540、542的二個8通道的PCIe通道。接著，配置在中介件530上的重定時器或在驅動器電路以將從處理器 520接收之訊號重新導向至連接於中介件530終端裝置(諸如插入擴接槽540、542的裝置)(步驟814)。接著，啟動諸如插入擴接槽540、542的PCIe裝置之類的終端裝置(步驟816)。

中介件可具有能與處理器插座匹配的一組引腳(pin)。在如第5~7圖所示的配置中，中介件允許單個處理器存取(access)多個PCIe插槽，而不必使用更昂貴的第二個處理器。因此，在僅需要單個處理器的應用中，中介件透過使用既存的雙插座主板來節省資源以增加可用的PCIe裝置。中介件執行高速連接之間通訊之相對簡單的任務，因此不包括通用處理器的附加處理核心和支援電路。中介件的價格較通用處理器便宜。因此，可降低與建立一計算系統(例如具有雙插座主板的計算機系統)相關的成本。此外，由於中介件致力於促進高速連接之間的通訊，若其因為執行其他計算任務而用於促進與其他PCIe插槽的通訊，則中介件可避免處理器可能施加的延遲。

在本創作中使用的術語如「部件(component)」、「模組(module)」、「系統(system)」等通常是指與計算機相關的實體、或是硬體(例如一電路)、硬體與軟體的一組合、一軟體、與具有一或多個特定功能的一操作機器相關的實體。舉例來說，部件可為但不限於在處理器(例如，數位訊號處理器)上執行的一排程、一處理器、一物件、一可執行文件、一執行緒(thread)、一程式和/或一計算機。作為說明，在控制器上運行的應用程式以及此控制器都可為一部件。一或多個部件可駐留於一排程和/或一執行緒中，且部件可位於一台計算機上和/或分佈在二台或更多台計算機之間。此外，「裝置(device)」可採用專門設計的硬體形式。通用硬體透過在其上執 行軟體使其專門化而能夠執行特定功能、儲存在計算機可讀媒體上的軟體或其組合。

本文所使用的用語之目在僅在於描述特定實施例，而不旨在限制本創作。如本文所使用的，除非上下文中另外清楚地指出，否則單數形式的「一」和「該」之用語也包括複數形式。此外，在說明書及/或申請專利範圍中使用之用語「包含(include)」、「具有(have)」或其之類似的用語，旨在於涵蓋類似「包括(comprise)」之用語的意思。

除非另外定義，否則本文使用的所有用語(包含技術和科學的用語)具有與本創作所屬技術領域中的通常知識所理解之相同的含義。將進一步理解的是，諸如在那些常用的字典中定義之用語應被解釋為與其在相關領域中使用的內容及含義一致，且除非在此明確定義，否則不會被理解為一理想化的或過度形式化的意思。

雖然上文已描述說明本創作的各種實施例，然應理解，其僅以示例用的方式呈現，而非作為限制。儘管已透過一或多個實施方式說明和描述本揭露，然在閱讀和理解本發明說明書和所附圖式後，本領域中的技術人員可思及或瞭解等效的改變及修訂。此外，儘管可能僅以數個實施方式中的一者揭露了本創作的特定特徵，若對於任何所預期和有利的給定或特定之應用，則此特徵可與其他實施方式的一或多個的其他特徵組合。因此，本創作的廣義度和範圍理應不受上文所述任何實施例的限制。反而，本創作的範圍應根據下文的申請專利範圍及其均等範圍來界定。

200:系統

210:中介件

220:電路板

222:晶片

224:高速輸入連接埠

226:高速輸出連接埠

230:高速互連部

232:高速匯流排

240:中央處理單元

Claims (5)

1. 一種用於高速資料通訊的系統，包括：一第一雙處理器板，具有一第一處理器插座和一第二處理器插座；一第一處理器，由該第一處理器插座所固持；一第一高速連接部，耦接於該第一處理器插座與該第二處理器插座之間；一第二高速連接部，耦接至該第二處理器插座；一第一裝置；耦接至該第二高速連接部；一第一中介件，由該第二處理器插座所固持並耦接至該第一高速連接部及該第二高速連接部，該第一中介件包含一重定時器電路或一再驅動器電路，該重定時器電路或該再驅動器電路將經由該第一高速連接部自該第一處理器接收之訊號經由該第二高速連接部傳輸至該第一裝置；以及一第二雙處理器板，具有一第三處理器插座、一第四處理器插座、一第二裝置和一第二中介件，該第二中介件由該第三處理器插座所固持，其中該第二中介件經由一第三高速連接部耦接至該第一處理器，該第二裝置經由一第四高速連接部耦接至該第二中介件，且該第二中介件自該第四高速連接部直接傳輸訊號至該第三高速連接部。
2. 如請求項1所述之系統，其中該第二高速連接部的一第二通訊協定係相異於該第一高速連接部的一第一通訊協定。
3. 如請求項1所述之系統，更包括具有複數個擴接卡槽的一轉接卡，該轉接卡耦接至該第二高速連接部。
4. 如請求項1所述之系統，其中該第一高速連接部和該第二高速連接部耦接至複數個PCIe匯流排，且其中該第一中介件用以分歧該第二高速連接部的複數個PCIe通道。
5. 一種在一第一處理器與一第一雙處理器板上的一第一裝置及與一第二雙處理器板之間進行高速資料通訊的方法，其中該第一處理器由該第一雙處理器板的一第一處理器插座所固持，該方法包括：將由該第一雙處理器板的一第二處理器插座所固持之具有一重計時器電路或一再驅動器電路的一第一中介件的一輸入埠連接至該第一處理器；將該第一中介件的一輸出埠連接至該第一裝置；將由該第二雙處理器板的一第三處理器插座所固持之一第二中介件的一輸入埠連接至該第一處理器；將該第二中介件的一輸出埠連接至該第二雙處理器板上的該一第二裝置；啟動該第一處理器及該第一裝置；以及配置該第一中介件以將經由該第一中介件的輸入埠自該第一處理器接收之訊號經由該第一中介件的輸出埠傳輸至該第一裝置。

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